Documentation/devicetree/bindings/clock/sunxi.txt

   1 Device Tree Clock bindings for arch-sunxi
   2
   3 This binding uses the common clock binding[1].
   4
   5 [1] Documentation/devicetree/bindings/clock/clock-bindings.txt
   6
   7 Required properties:
   8 - compatible : shall be one of the following:
   9         "allwinner,sun4i-a10-osc-clk" - for a gatable oscillator
  10         "allwinner,sun4i-a10-pll1-clk" - for the main PLL clock and PLL4
  11         "allwinner,sun6i-a31-pll1-clk" - for the main PLL clock on A31
  12         "allwinner,sun8i-a23-pll1-clk" - for the main PLL clock on A23
  13         "allwinner,sun9i-a80-pll4-clk" - for the peripheral PLLs on A80
  14         "allwinner,sun4i-a10-pll5-clk" - for the PLL5 clock
  15         "allwinner,sun4i-a10-pll6-clk" - for the PLL6 clock
  16         "allwinner,sun6i-a31-pll6-clk" - for the PLL6 clock on A31
  17         "allwinner,sun9i-a80-gt-clk" - for the GT bus clock on A80
  18         "allwinner,sun4i-a10-cpu-clk" - for the CPU multiplexer clock
  19         "allwinner,sun4i-a10-axi-clk" - for the AXI clock
  20         "allwinner,sun8i-a23-axi-clk" - for the AXI clock on A23
  21         "allwinner,sun4i-a10-axi-gates-clk" - for the AXI gates
  22         "allwinner,sun4i-a10-ahb-clk" - for the AHB clock
  23         "allwinner,sun9i-a80-ahb-clk" - for the AHB bus clocks on A80
  24         "allwinner,sun4i-a10-ahb-gates-clk" - for the AHB gates on A10
  25         "allwinner,sun5i-a13-ahb-gates-clk" - for the AHB gates on A13
  26         "allwinner,sun5i-a10s-ahb-gates-clk" - for the AHB gates on A10s
  27         "allwinner,sun7i-a20-ahb-gates-clk" - for the AHB gates on A20
  28         "allwinner,sun6i-a31-ar100-clk" - for the AR100 on A31
  29         "allwinner,sun6i-a31-ahb1-clk" - for the AHB1 clock on A31
  30         "allwinner,sun6i-a31-ahb1-gates-clk" - for the AHB1 gates on A31
  31         "allwinner,sun8i-a23-ahb1-gates-clk" - for the AHB1 gates on A23
  32         "allwinner,sun9i-a80-ahb0-gates-clk" - for the AHB0 gates on A80
  33         "allwinner,sun9i-a80-ahb1-gates-clk" - for the AHB1 gates on A80
  34         "allwinner,sun9i-a80-ahb2-gates-clk" - for the AHB2 gates on A80
  35         "allwinner,sun4i-a10-apb0-clk" - for the APB0 clock
  36         "allwinner,sun6i-a31-apb0-clk" - for the APB0 clock on A31
  37         "allwinner,sun8i-a23-apb0-clk" - for the APB0 clock on A23
  38         "allwinner,sun9i-a80-apb0-clk" - for the APB0 bus clock on A80
  39         "allwinner,sun4i-a10-apb0-gates-clk" - for the APB0 gates on A10
  40         "allwinner,sun5i-a13-apb0-gates-clk" - for the APB0 gates on A13
  41         "allwinner,sun5i-a10s-apb0-gates-clk" - for the APB0 gates on A10s
  42         "allwinner,sun6i-a31-apb0-gates-clk" - for the APB0 gates on A31
  43         "allwinner,sun7i-a20-apb0-gates-clk" - for the APB0 gates on A20
  44         "allwinner,sun8i-a23-apb0-gates-clk" - for the APB0 gates on A23
  45         "allwinner,sun9i-a80-apb0-gates-clk" - for the APB0 gates on A80
  46         "allwinner,sun4i-a10-apb1-clk" - for the APB1 clock
  47         "allwinner,sun9i-a80-apb1-clk" - for the APB1 bus clock on A80
  48         "allwinner,sun4i-a10-apb1-gates-clk" - for the APB1 gates on A10
  49         "allwinner,sun5i-a13-apb1-gates-clk" - for the APB1 gates on A13
  50         "allwinner,sun5i-a10s-apb1-gates-clk" - for the APB1 gates on A10s
  51         "allwinner,sun6i-a31-apb1-gates-clk" - for the APB1 gates on A31
  52         "allwinner,sun7i-a20-apb1-gates-clk" - for the APB1 gates on A20
  53         "allwinner,sun8i-a23-apb1-gates-clk" - for the APB1 gates on A23
  54         "allwinner,sun9i-a80-apb1-gates-clk" - for the APB1 gates on A80
  55         "allwinner,sun6i-a31-apb2-gates-clk" - for the APB2 gates on A31
  56         "allwinner,sun8i-a23-apb2-gates-clk" - for the APB2 gates on A23
  57         "allwinner,sun5i-a13-mbus-clk" - for the MBUS clock on A13
  58         "allwinner,sun4i-a10-mmc-clk" - for the MMC clock
  59         "allwinner,sun9i-a80-mmc-clk" - for mmc module clocks on A80
  60         "allwinner,sun4i-a10-mod0-clk" - for the module 0 family of clocks
  61         "allwinner,sun9i-a80-mod0-clk" - for module 0 (storage) clocks on A80
  62         "allwinner,sun8i-a23-mbus-clk" - for the MBUS clock on A23
  63         "allwinner,sun7i-a20-out-clk" - for the external output clocks
  64         "allwinner,sun7i-a20-gmac-clk" - for the GMAC clock module on A20/A31
  65         "allwinner,sun4i-a10-usb-clk" - for usb gates + resets on A10 / A20
  66         "allwinner,sun5i-a13-usb-clk" - for usb gates + resets on A13
  67         "allwinner,sun6i-a31-usb-clk" - for usb gates + resets on A31
  68
  69 Required properties for all clocks:
  70 - reg : shall be the control register address for the clock.
  71 - clocks : shall be the input parent clock(s) phandle for the clock. For
  72         multiplexed clocks, the list order must match the hardware
  73         programming order.
  74 - #clock-cells : from common clock binding; shall be set to 0 except for
  75         the following compatibles where it shall be set to 1:
  76         "allwinner,*-gates-clk", "allwinner,sun4i-pll5-clk",
  77         "allwinner,sun4i-pll6-clk", "allwinner,sun6i-a31-pll6-clk",
  78         "allwinner,*-usb-clk", "allwinner,*-mmc-clk"
  79 - clock-output-names : shall be the corresponding names of the outputs.
  80         If the clock module only has one output, the name shall be the
  81         module name.
  82
  83 And "allwinner,*-usb-clk" clocks also require:
  84 - reset-cells : shall be set to 1
  85
  86 For "allwinner,sun7i-a20-gmac-clk", the parent clocks shall be fixed rate
  87 dummy clocks at 25 MHz and 125 MHz, respectively. See example.
  88
  89 Clock consumers should specify the desired clocks they use with a
  90 "clocks" phandle cell. Consumers that are using a gated clock should
  91 provide an additional ID in their clock property. This ID is the
  92 offset of the bit controlling this particular gate in the register.
  93 For the other clocks with "#clock-cells" = 1, the additional ID shall
  94 refer to the index of the output.
  95
  96 For "allwinner,sun6i-a31-pll6-clk", there are 2 outputs. The first output
  97 is the normal PLL6 output, or "pll6". The second output is rate doubled
  98 PLL6, or "pll6x2".
  99
 100 The "allwinner,*-mmc-clk" clocks have three different outputs: the
 101 main clock, with the ID 0, and the output and sample clocks, with the
 102 IDs 1 and 2, respectively.
 103
 104 For example:
 105
 106 osc24M: clk@01c20050 {
 107         #clock-cells = <0>;
 108         compatible = "allwinner,sun4i-a10-osc-clk";
 109         reg = <0x01c20050 0x4>;
 110         clocks = <&osc24M_fixed>;
 111         clock-output-names = "osc24M";
 112 };
 113
 114 pll1: clk@01c20000 {
 115         #clock-cells = <0>;
 116         compatible = "allwinner,sun4i-a10-pll1-clk";
 117         reg = <0x01c20000 0x4>;
 118         clocks = <&osc24M>;
 119         clock-output-names = "pll1";
 120 };
 121
 122 pll5: clk@01c20020 {
 123         #clock-cells = <1>;
 124         compatible = "allwinner,sun4i-pll5-clk";
 125         reg = <0x01c20020 0x4>;
 126         clocks = <&osc24M>;
 127         clock-output-names = "pll5_ddr", "pll5_other";
 128 };
 129
 130 pll6: clk@01c20028 {
 131         #clock-cells = <1>;
 132         compatible = "allwinner,sun6i-a31-pll6-clk";
 133         reg = <0x01c20028 0x4>;
 134         clocks = <&osc24M>;
 135         clock-output-names = "pll6", "pll6x2";
 136 };
 137
 138 cpu: cpu@01c20054 {
 139         #clock-cells = <0>;
 140         compatible = "allwinner,sun4i-a10-cpu-clk";
 141         reg = <0x01c20054 0x4>;
 142         clocks = <&osc32k>, <&osc24M>, <&pll1>;
 143         clock-output-names = "cpu";
 144 };
 145
 146 mmc0_clk: clk@01c20088 {
 147         #clock-cells = <1>;
 148         compatible = "allwinner,sun4i-a10-mmc-clk";
 149         reg = <0x01c20088 0x4>;
 150         clocks = <&osc24M>, <&pll6 1>, <&pll5 1>;
 151         clock-output-names = "mmc0", "mmc0_output", "mmc0_sample";
 152 };
 153
 154 mii_phy_tx_clk: clk@2 {
 155         #clock-cells = <0>;
 156         compatible = "fixed-clock";
 157         clock-frequency = <25000000>;
 158         clock-output-names = "mii_phy_tx";
 159 };
 160
 161 gmac_int_tx_clk: clk@3 {
 162         #clock-cells = <0>;
 163         compatible = "fixed-clock";
 164         clock-frequency = <125000000>;
 165         clock-output-names = "gmac_int_tx";
 166 };
 167
 168 gmac_clk: clk@01c20164 {
 169         #clock-cells = <0>;
 170         compatible = "allwinner,sun7i-a20-gmac-clk";
 171         reg = <0x01c20164 0x4>;
 172         /*
 173          * The first clock must be fixed at 25MHz;
 174          * the second clock must be fixed at 125MHz
 175          */
 176         clocks = <&mii_phy_tx_clk>, <&gmac_int_tx_clk>;
 177         clock-output-names = "gmac";
 178 };