arch/arm/mach-msm/timer.c

   1 /*
   2  *
   3  * Copyright (C) 2007 Google, Inc.
   4  * Copyright (c) 2009-2011, Code Aurora Forum. All rights reserved.
   5  *
   6  * This software is licensed under the terms of the GNU General Public
   7  * License version 2, as published by the Free Software Foundation, and
   8  * may be copied, distributed, and modified under those terms.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  */
  16
  17 #include <linux/clocksource.h>
  18 #include <linux/clockchips.h>
  19 #include <linux/init.h>
  20 #include <linux/interrupt.h>
  21 #include <linux/irq.h>
  22 #include <linux/io.h>
  23
  24 #include <asm/mach/time.h>
  25 #include <asm/hardware/gic.h>
  26 #include <asm/localtimer.h>
  27
  28 #include <mach/msm_iomap.h>
  29 #include <mach/cpu.h>
  30 #include <mach/board.h>
  31
  32 #define TIMER_MATCH_VAL         0x0000
  33 #define TIMER_COUNT_VAL         0x0004
  34 #define TIMER_ENABLE            0x0008
  35 #define TIMER_ENABLE_CLR_ON_MATCH_EN    BIT(1)
  36 #define TIMER_ENABLE_EN                 BIT(0)
  37 #define TIMER_CLEAR             0x000C
  38 #define DGT_CLK_CTL             0x0034
  39 #define DGT_CLK_CTL_DIV_4       0x3
  40
  41 #define GPT_HZ 32768
  42
  43 /* TODO: Remove these ifdefs */
  44 #if defined(CONFIG_ARCH_QSD8X50)
  45 #define DGT_HZ (19200000 / 4) /* 19.2 MHz / 4 by default */
  46 #define MSM_DGT_SHIFT (0)
  47 #elif defined(CONFIG_ARCH_MSM7X30)
  48 #define DGT_HZ (24576000 / 4) /* 24.576 MHz (LPXO) / 4 by default */
  49 #define MSM_DGT_SHIFT (0)
  50 #elif defined(CONFIG_ARCH_MSM8X60) || defined(CONFIG_ARCH_MSM8960)
  51 #define DGT_HZ (27000000 / 4) /* 27 MHz (PXO) / 4 by default */
  52 #define MSM_DGT_SHIFT (0)
  53 #else
  54 #define DGT_HZ 19200000 /* 19.2 MHz or 600 KHz after shift */
  55 #define MSM_DGT_SHIFT (5)
  56 #endif
  57
  58 static void __iomem *event_base;
  59
  60 static irqreturn_t msm_timer_interrupt(int irq, void *dev_id)
  61 {
  62         struct clock_event_device *evt = *(struct clock_event_device **)dev_id;
  63         if (evt->event_handler == NULL)
  64                 return IRQ_HANDLED;
  65         /* Stop the timer tick */
  66         if (evt->mode == CLOCK_EVT_MODE_ONESHOT) {
  67                 u32 ctrl = readl_relaxed(event_base + TIMER_ENABLE);
  68                 ctrl &= ~TIMER_ENABLE_EN;
  69                 writel_relaxed(ctrl, event_base + TIMER_ENABLE);
  70         }
  71         evt->event_handler(evt);
  72         return IRQ_HANDLED;
  73 }
  74
  75 static int msm_timer_set_next_event(unsigned long cycles,
  76                                     struct clock_event_device *evt)
  77 {
  78         u32 ctrl = readl_relaxed(event_base + TIMER_ENABLE);
  79
  80         writel_relaxed(0, event_base + TIMER_CLEAR);
  81         writel_relaxed(cycles, event_base + TIMER_MATCH_VAL);
  82         writel_relaxed(ctrl | TIMER_ENABLE_EN, event_base + TIMER_ENABLE);
  83         return 0;
  84 }
  85
  86 static void msm_timer_set_mode(enum clock_event_mode mode,
  87                               struct clock_event_device *evt)
  88 {
  89         u32 ctrl;
  90
  91         ctrl = readl_relaxed(event_base + TIMER_ENABLE);
  92         ctrl &= ~(TIMER_ENABLE_EN | TIMER_ENABLE_CLR_ON_MATCH_EN);
  93
  94         switch (mode) {
  95         case CLOCK_EVT_MODE_RESUME:
  96         case CLOCK_EVT_MODE_PERIODIC:
  97                 break;
  98         case CLOCK_EVT_MODE_ONESHOT:
  99                 /* Timer is enabled in set_next_event */
 100                 break;
 101         case CLOCK_EVT_MODE_UNUSED:
 102         case CLOCK_EVT_MODE_SHUTDOWN:
 103                 break;
 104         }
 105         writel_relaxed(ctrl, event_base + TIMER_ENABLE);
 106 }
 107
 108 static struct clock_event_device msm_clockevent = {
 109         .name           = "gp_timer",
 110         .features       = CLOCK_EVT_FEAT_ONESHOT,
 111         .shift          = 32,
 112         .rating         = 200,
 113         .set_next_event = msm_timer_set_next_event,
 114         .set_mode       = msm_timer_set_mode,
 115 };
 116
 117 static union {
 118         struct clock_event_device *evt;
 119         struct clock_event_device __percpu **percpu_evt;
 120 } msm_evt;
 121
 122 static void __iomem *source_base;
 123
 124 static cycle_t msm_read_timer_count(struct clocksource *cs)
 125 {
 126         /*
 127          * Shift timer count down by a constant due to unreliable lower bits
 128          * on some targets.
 129          */
 130         return readl_relaxed(source_base + TIMER_COUNT_VAL) >> MSM_DGT_SHIFT;
 131 }
 132
 133 static struct clocksource msm_clocksource = {
 134         .name   = "dg_timer",
 135         .rating = 300,
 136         .read   = msm_read_timer_count,
 137         .mask   = CLOCKSOURCE_MASK((32 - MSM_DGT_SHIFT)),
 138         .flags  = CLOCK_SOURCE_IS_CONTINUOUS,
 139 };
 140
 141 static void __init msm_timer_init(void)
 142 {
 143         struct clock_event_device *ce = &msm_clockevent;
 144         struct clocksource *cs = &msm_clocksource;
 145         int res;
 146
 147         if (cpu_is_msm7x01()) {
 148                 event_base = MSM_CSR_BASE;
 149                 source_base = MSM_CSR_BASE + 0x10;
 150         } else if (cpu_is_msm7x30()) {
 151                 event_base = MSM_CSR_BASE + 0x04;
 152                 source_base = MSM_CSR_BASE + 0x24;
 153         } else if (cpu_is_qsd8x50()) {
 154                 event_base = MSM_CSR_BASE;
 155                 source_base = MSM_CSR_BASE + 0x10;
 156         } else if (cpu_is_msm8x60() || cpu_is_msm8960()) {
 157                 event_base = MSM_TMR_BASE + 0x04;
 158                 /* Use CPU0's timer as the global clock source. */
 159                 source_base = MSM_TMR0_BASE + 0x24;
 160         } else
 161                 BUG();
 162
 163 #ifdef CONFIG_ARCH_MSM_SCORPIONMP
 164         writel(DGT_CLK_CTL_DIV_4, MSM_TMR_BASE + DGT_CLK_CTL);
 165 #endif
 166
 167         writel_relaxed(0, event_base + TIMER_ENABLE);
 168         writel_relaxed(0, event_base + TIMER_CLEAR);
 169         writel_relaxed(~0, event_base + TIMER_MATCH_VAL);
 170         ce->mult = div_sc(GPT_HZ, NSEC_PER_SEC, ce->shift);
 171         /*
 172          * allow at least 10 seconds to notice that the timer
 173          * wrapped
 174          */
 175         ce->max_delta_ns = clockevent_delta2ns(0xf0000000, ce);
 176         /* 4 gets rounded down to 3 */
 177         ce->min_delta_ns = clockevent_delta2ns(4, ce);
 178         ce->cpumask = cpumask_of(0);
 179
 180         ce->irq = INT_GP_TIMER_EXP;
 181         if (cpu_is_msm8x60() || cpu_is_msm8960()) {
 182                 msm_evt.percpu_evt = alloc_percpu(struct clock_event_device *);
 183                 if (!msm_evt.percpu_evt) {
 184                         pr_err("memory allocation failed for %s\n", ce->name);
 185                         goto err;
 186                 }
 187                 *__this_cpu_ptr(msm_evt.percpu_evt) = ce;
 188                 res = request_percpu_irq(ce->irq, msm_timer_interrupt,
 189                                          ce->name, msm_evt.percpu_evt);
 190                 if (!res)
 191                         enable_percpu_irq(ce->irq, 0);
 192         } else {
 193                 msm_evt.evt = ce;
 194                 res = request_irq(ce->irq, msm_timer_interrupt,
 195                                   IRQF_TIMER | IRQF_NOBALANCING |
 196                                   IRQF_TRIGGER_RISING, ce->name, &msm_evt.evt);
 197         }
 198
 199         if (res)
 200                 pr_err("request_irq failed for %s\n", ce->name);
 201         clockevents_register_device(ce);
 202 err:
 203         writel_relaxed(TIMER_ENABLE_EN, source_base + TIMER_ENABLE);
 204         res = clocksource_register_hz(cs, DGT_HZ >> MSM_DGT_SHIFT);
 205         if (res)
 206                 pr_err("clocksource_register failed\n");
 207 }
 208
 209 #ifdef CONFIG_LOCAL_TIMERS
 210 int __cpuinit local_timer_setup(struct clock_event_device *evt)
 211 {
 212         /* Use existing clock_event for cpu 0 */
 213         if (!smp_processor_id())
 214                 return 0;
 215
 216         writel_relaxed(0, event_base + TIMER_ENABLE);
 217         writel_relaxed(0, event_base + TIMER_CLEAR);
 218         writel_relaxed(~0, event_base + TIMER_MATCH_VAL);
 219         evt->irq = msm_clockevent.irq;
 220         evt->name = "local_timer";
 221         evt->features = msm_clockevent.features;
 222         evt->rating = msm_clockevent.rating;
 223         evt->set_mode = msm_timer_set_mode;
 224         evt->set_next_event = msm_timer_set_next_event;
 225         evt->shift = msm_clockevent.shift;
 226         evt->mult = div_sc(GPT_HZ, NSEC_PER_SEC, evt->shift);
 227         evt->max_delta_ns = clockevent_delta2ns(0xf0000000, evt);
 228         evt->min_delta_ns = clockevent_delta2ns(4, evt);
 229
 230         *__this_cpu_ptr(msm_evt.percpu_evt) = evt;
 231         enable_percpu_irq(evt->irq, 0);
 232         clockevents_register_device(evt);
 233         return 0;
 234 }
 235
 236 void local_timer_stop(struct clock_event_device *evt)
 237 {
 238         evt->set_mode(CLOCK_EVT_MODE_UNUSED, evt);
 239         disable_percpu_irq(evt->irq);
 240 }
 241 #endif /* CONFIG_LOCAL_TIMERS */
 242
 243 struct sys_timer msm_timer = {
 244         .init = msm_timer_init
 245 };