arch/arm/mm/Kconfig

   1 comment "Processor Type"
   2
   3 # Select CPU types depending on the architecture selected.  This selects
   4 # which CPUs we support in the kernel image, and the compiler instruction
   5 # optimiser behaviour.
   6
   7 # ARM7TDMI
   8 config CPU_ARM7TDMI
   9         bool "Support ARM7TDMI processor"
  10         depends on !MMU
  11         select CPU_32v4T
  12         select CPU_ABRT_LV4T
  13         select CPU_CACHE_V4
  14         select CPU_PABRT_LEGACY
  15         help
  16           A 32-bit RISC microprocessor based on the ARM7 processor core
  17           which has no memory control unit and cache.
  18
  19           Say Y if you want support for the ARM7TDMI processor.
  20           Otherwise, say N.
  21
  22 # ARM720T
  23 config CPU_ARM720T
  24         bool "Support ARM720T processor" if ARCH_INTEGRATOR
  25         select CPU_32v4T
  26         select CPU_ABRT_LV4T
  27         select CPU_CACHE_V4
  28         select CPU_CACHE_VIVT
  29         select CPU_COPY_V4WT if MMU
  30         select CPU_CP15_MMU
  31         select CPU_PABRT_LEGACY
  32         select CPU_TLB_V4WT if MMU
  33         help
  34           A 32-bit RISC processor with 8kByte Cache, Write Buffer and
  35           MMU built around an ARM7TDMI core.
  36
  37           Say Y if you want support for the ARM720T processor.
  38           Otherwise, say N.
  39
  40 # ARM740T
  41 config CPU_ARM740T
  42         bool "Support ARM740T processor" if ARCH_INTEGRATOR
  43         depends on !MMU
  44         select CPU_32v4T
  45         select CPU_ABRT_LV4T
  46         select CPU_CACHE_V3     # although the core is v4t
  47         select CPU_CP15_MPU
  48         select CPU_PABRT_LEGACY
  49         help
  50           A 32-bit RISC processor with 8KB cache or 4KB variants,
  51           write buffer and MPU(Protection Unit) built around
  52           an ARM7TDMI core.
  53
  54           Say Y if you want support for the ARM740T processor.
  55           Otherwise, say N.
  56
  57 # ARM9TDMI
  58 config CPU_ARM9TDMI
  59         bool "Support ARM9TDMI processor"
  60         depends on !MMU
  61         select CPU_32v4T
  62         select CPU_ABRT_NOMMU
  63         select CPU_CACHE_V4
  64         select CPU_PABRT_LEGACY
  65         help
  66           A 32-bit RISC microprocessor based on the ARM9 processor core
  67           which has no memory control unit and cache.
  68
  69           Say Y if you want support for the ARM9TDMI processor.
  70           Otherwise, say N.
  71
  72 # ARM920T
  73 config CPU_ARM920T
  74         bool "Support ARM920T processor" if ARCH_INTEGRATOR
  75         select CPU_32v4T
  76         select CPU_ABRT_EV4T
  77         select CPU_CACHE_V4WT
  78         select CPU_CACHE_VIVT
  79         select CPU_COPY_V4WB if MMU
  80         select CPU_CP15_MMU
  81         select CPU_PABRT_LEGACY
  82         select CPU_TLB_V4WBI if MMU
  83         help
  84           The ARM920T is licensed to be produced by numerous vendors,
  85           and is used in the Cirrus EP93xx and the Samsung S3C2410.
  86
  87           Say Y if you want support for the ARM920T processor.
  88           Otherwise, say N.
  89
  90 # ARM922T
  91 config CPU_ARM922T
  92         bool "Support ARM922T processor" if ARCH_INTEGRATOR
  93         select CPU_32v4T
  94         select CPU_ABRT_EV4T
  95         select CPU_CACHE_V4WT
  96         select CPU_CACHE_VIVT
  97         select CPU_COPY_V4WB if MMU
  98         select CPU_CP15_MMU
  99         select CPU_PABRT_LEGACY
 100         select CPU_TLB_V4WBI if MMU
 101         help
 102           The ARM922T is a version of the ARM920T, but with smaller
 103           instruction and data caches. It is used in Altera's
 104           Excalibur XA device family and Micrel's KS8695 Centaur.
 105
 106           Say Y if you want support for the ARM922T processor.
 107           Otherwise, say N.
 108
 109 # ARM925T
 110 config CPU_ARM925T
 111         bool "Support ARM925T processor" if ARCH_OMAP1
 112         select CPU_32v4T
 113         select CPU_ABRT_EV4T
 114         select CPU_CACHE_V4WT
 115         select CPU_CACHE_VIVT
 116         select CPU_COPY_V4WB if MMU
 117         select CPU_CP15_MMU
 118         select CPU_PABRT_LEGACY
 119         select CPU_TLB_V4WBI if MMU
 120         help
 121           The ARM925T is a mix between the ARM920T and ARM926T, but with
 122           different instruction and data caches. It is used in TI's OMAP
 123           device family.
 124
 125           Say Y if you want support for the ARM925T processor.
 126           Otherwise, say N.
 127
 128 # ARM926T
 129 config CPU_ARM926T
 130         bool "Support ARM926T processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB
 131         select CPU_32v5
 132         select CPU_ABRT_EV5TJ
 133         select CPU_CACHE_VIVT
 134         select CPU_COPY_V4WB if MMU
 135         select CPU_CP15_MMU
 136         select CPU_PABRT_LEGACY
 137         select CPU_TLB_V4WBI if MMU
 138         help
 139           This is a variant of the ARM920.  It has slightly different
 140           instruction sequences for cache and TLB operations.  Curiously,
 141           there is no documentation on it at the ARM corporate website.
 142
 143           Say Y if you want support for the ARM926T processor.
 144           Otherwise, say N.
 145
 146 # FA526
 147 config CPU_FA526
 148         bool
 149         select CPU_32v4
 150         select CPU_ABRT_EV4
 151         select CPU_CACHE_FA
 152         select CPU_CACHE_VIVT
 153         select CPU_COPY_FA if MMU
 154         select CPU_CP15_MMU
 155         select CPU_PABRT_LEGACY
 156         select CPU_TLB_FA if MMU
 157         help
 158           The FA526 is a version of the ARMv4 compatible processor with
 159           Branch Target Buffer, Unified TLB and cache line size 16.
 160
 161           Say Y if you want support for the FA526 processor.
 162           Otherwise, say N.
 163
 164 # ARM940T
 165 config CPU_ARM940T
 166         bool "Support ARM940T processor" if ARCH_INTEGRATOR
 167         depends on !MMU
 168         select CPU_32v4T
 169         select CPU_ABRT_NOMMU
 170         select CPU_CACHE_VIVT
 171         select CPU_CP15_MPU
 172         select CPU_PABRT_LEGACY
 173         help
 174           ARM940T is a member of the ARM9TDMI family of general-
 175           purpose microprocessors with MPU and separate 4KB
 176           instruction and 4KB data cases, each with a 4-word line
 177           length.
 178
 179           Say Y if you want support for the ARM940T processor.
 180           Otherwise, say N.
 181
 182 # ARM946E-S
 183 config CPU_ARM946E
 184         bool "Support ARM946E-S processor" if ARCH_INTEGRATOR
 185         depends on !MMU
 186         select CPU_32v5
 187         select CPU_ABRT_NOMMU
 188         select CPU_CACHE_VIVT
 189         select CPU_CP15_MPU
 190         select CPU_PABRT_LEGACY
 191         help
 192           ARM946E-S is a member of the ARM9E-S family of high-
 193           performance, 32-bit system-on-chip processor solutions.
 194           The TCM and ARMv5TE 32-bit instruction set is supported.
 195
 196           Say Y if you want support for the ARM946E-S processor.
 197           Otherwise, say N.
 198
 199 # ARM1020 - needs validating
 200 config CPU_ARM1020
 201         bool "Support ARM1020T (rev 0) processor" if ARCH_INTEGRATOR
 202         select CPU_32v5
 203         select CPU_ABRT_EV4T
 204         select CPU_CACHE_V4WT
 205         select CPU_CACHE_VIVT
 206         select CPU_COPY_V4WB if MMU
 207         select CPU_CP15_MMU
 208         select CPU_PABRT_LEGACY
 209         select CPU_TLB_V4WBI if MMU
 210         help
 211           The ARM1020 is the 32K cached version of the ARM10 processor,
 212           with an addition of a floating-point unit.
 213
 214           Say Y if you want support for the ARM1020 processor.
 215           Otherwise, say N.
 216
 217 # ARM1020E - needs validating
 218 config CPU_ARM1020E
 219         bool "Support ARM1020E processor" if ARCH_INTEGRATOR
 220         depends on n
 221         select CPU_32v5
 222         select CPU_ABRT_EV4T
 223         select CPU_CACHE_V4WT
 224         select CPU_CACHE_VIVT
 225         select CPU_COPY_V4WB if MMU
 226         select CPU_CP15_MMU
 227         select CPU_PABRT_LEGACY
 228         select CPU_TLB_V4WBI if MMU
 229
 230 # ARM1022E
 231 config CPU_ARM1022
 232         bool "Support ARM1022E processor" if ARCH_INTEGRATOR
 233         select CPU_32v5
 234         select CPU_ABRT_EV4T
 235         select CPU_CACHE_VIVT
 236         select CPU_COPY_V4WB if MMU # can probably do better
 237         select CPU_CP15_MMU
 238         select CPU_PABRT_LEGACY
 239         select CPU_TLB_V4WBI if MMU
 240         help
 241           The ARM1022E is an implementation of the ARMv5TE architecture
 242           based upon the ARM10 integer core with a 16KiB L1 Harvard cache,
 243           embedded trace macrocell, and a floating-point unit.
 244
 245           Say Y if you want support for the ARM1022E processor.
 246           Otherwise, say N.
 247
 248 # ARM1026EJ-S
 249 config CPU_ARM1026
 250         bool "Support ARM1026EJ-S processor" if ARCH_INTEGRATOR
 251         select CPU_32v5
 252         select CPU_ABRT_EV5T # But need Jazelle, but EV5TJ ignores bit 10
 253         select CPU_CACHE_VIVT
 254         select CPU_COPY_V4WB if MMU # can probably do better
 255         select CPU_CP15_MMU
 256         select CPU_PABRT_LEGACY
 257         select CPU_TLB_V4WBI if MMU
 258         help
 259           The ARM1026EJ-S is an implementation of the ARMv5TEJ architecture
 260           based upon the ARM10 integer core.
 261
 262           Say Y if you want support for the ARM1026EJ-S processor.
 263           Otherwise, say N.
 264
 265 # SA110
 266 config CPU_SA110
 267         bool "Support StrongARM(R) SA-110 processor" if ARCH_RPC
 268         select CPU_32v3 if ARCH_RPC
 269         select CPU_32v4 if !ARCH_RPC
 270         select CPU_ABRT_EV4
 271         select CPU_CACHE_V4WB
 272         select CPU_CACHE_VIVT
 273         select CPU_COPY_V4WB if MMU
 274         select CPU_CP15_MMU
 275         select CPU_PABRT_LEGACY
 276         select CPU_TLB_V4WB if MMU
 277         help
 278           The Intel StrongARM(R) SA-110 is a 32-bit microprocessor and
 279           is available at five speeds ranging from 100 MHz to 233 MHz.
 280           More information is available at
 281           <http://developer.intel.com/design/strong/sa110.htm>.
 282
 283           Say Y if you want support for the SA-110 processor.
 284           Otherwise, say N.
 285
 286 # SA1100
 287 config CPU_SA1100
 288         bool
 289         select CPU_32v4
 290         select CPU_ABRT_EV4
 291         select CPU_CACHE_V4WB
 292         select CPU_CACHE_VIVT
 293         select CPU_CP15_MMU
 294         select CPU_PABRT_LEGACY
 295         select CPU_TLB_V4WB if MMU
 296
 297 # XScale
 298 config CPU_XSCALE
 299         bool
 300         select CPU_32v5
 301         select CPU_ABRT_EV5T
 302         select CPU_CACHE_VIVT
 303         select CPU_CP15_MMU
 304         select CPU_PABRT_LEGACY
 305         select CPU_TLB_V4WBI if MMU
 306
 307 # XScale Core Version 3
 308 config CPU_XSC3
 309         bool
 310         select CPU_32v5
 311         select CPU_ABRT_EV5T
 312         select CPU_CACHE_VIVT
 313         select CPU_CP15_MMU
 314         select CPU_PABRT_LEGACY
 315         select CPU_TLB_V4WBI if MMU
 316         select IO_36
 317
 318 # Marvell PJ1 (Mohawk)
 319 config CPU_MOHAWK
 320         bool
 321         select CPU_32v5
 322         select CPU_ABRT_EV5T
 323         select CPU_CACHE_VIVT
 324         select CPU_COPY_V4WB if MMU
 325         select CPU_CP15_MMU
 326         select CPU_PABRT_LEGACY
 327         select CPU_TLB_V4WBI if MMU
 328
 329 # Feroceon
 330 config CPU_FEROCEON
 331         bool
 332         select CPU_32v5
 333         select CPU_ABRT_EV5T
 334         select CPU_CACHE_VIVT
 335         select CPU_COPY_FEROCEON if MMU
 336         select CPU_CP15_MMU
 337         select CPU_PABRT_LEGACY
 338         select CPU_TLB_FEROCEON if MMU
 339
 340 config CPU_FEROCEON_OLD_ID
 341         bool "Accept early Feroceon cores with an ARM926 ID"
 342         depends on CPU_FEROCEON && !CPU_ARM926T
 343         default y
 344         help
 345           This enables the usage of some old Feroceon cores
 346           for which the CPU ID is equal to the ARM926 ID.
 347           Relevant for Feroceon-1850 and early Feroceon-2850.
 348
 349 # Marvell PJ4
 350 config CPU_PJ4
 351         bool
 352         select ARM_THUMBEE
 353         select CPU_V7
 354
 355 config CPU_PJ4B
 356         bool
 357         select CPU_V7
 358
 359 # ARMv6
 360 config CPU_V6
 361         bool "Support ARM V6 processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB || MACH_REALVIEW_PBX
 362         select CPU_32v6
 363         select CPU_ABRT_EV6
 364         select CPU_CACHE_V6
 365         select CPU_CACHE_VIPT
 366         select CPU_COPY_V6 if MMU
 367         select CPU_CP15_MMU
 368         select CPU_HAS_ASID if MMU
 369         select CPU_PABRT_V6
 370         select CPU_TLB_V6 if MMU
 371
 372 # ARMv6k
 373 config CPU_V6K
 374         bool "Support ARM V6K processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB || MACH_REALVIEW_PBX
 375         select CPU_32v6
 376         select CPU_32v6K
 377         select CPU_ABRT_EV6
 378         select CPU_CACHE_V6
 379         select CPU_CACHE_VIPT
 380         select CPU_COPY_V6 if MMU
 381         select CPU_CP15_MMU
 382         select CPU_HAS_ASID if MMU
 383         select CPU_PABRT_V6
 384         select CPU_TLB_V6 if MMU
 385
 386 # ARMv7
 387 config CPU_V7
 388         bool "Support ARM V7 processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB || MACH_REALVIEW_PBX
 389         select CPU_32v6K
 390         select CPU_32v7
 391         select CPU_ABRT_EV7
 392         select CPU_CACHE_V7
 393         select CPU_CACHE_VIPT
 394         select CPU_COPY_V6 if MMU
 395         select CPU_CP15_MMU
 396         select CPU_HAS_ASID if MMU
 397         select CPU_PABRT_V7
 398         select CPU_TLB_V7 if MMU
 399
 400 # Figure out what processor architecture version we should be using.
 401 # This defines the compiler instruction set which depends on the machine type.
 402 config CPU_32v3
 403         bool
 404         select CPU_USE_DOMAINS if MMU
 405         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 406         select TLS_REG_EMUL if SMP || !MMU
 407
 408 config CPU_32v4
 409         bool
 410         select CPU_USE_DOMAINS if MMU
 411         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 412         select TLS_REG_EMUL if SMP || !MMU
 413
 414 config CPU_32v4T
 415         bool
 416         select CPU_USE_DOMAINS if MMU
 417         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 418         select TLS_REG_EMUL if SMP || !MMU
 419
 420 config CPU_32v5
 421         bool
 422         select CPU_USE_DOMAINS if MMU
 423         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 424         select TLS_REG_EMUL if SMP || !MMU
 425
 426 config CPU_32v6
 427         bool
 428         select CPU_USE_DOMAINS if CPU_V6 && MMU
 429         select TLS_REG_EMUL if !CPU_32v6K && !MMU
 430
 431 config CPU_32v6K
 432         bool
 433
 434 config CPU_32v7
 435         bool
 436
 437 # The abort model
 438 config CPU_ABRT_NOMMU
 439         bool
 440
 441 config CPU_ABRT_EV4
 442         bool
 443
 444 config CPU_ABRT_EV4T
 445         bool
 446
 447 config CPU_ABRT_LV4T
 448         bool
 449
 450 config CPU_ABRT_EV5T
 451         bool
 452
 453 config CPU_ABRT_EV5TJ
 454         bool
 455
 456 config CPU_ABRT_EV6
 457         bool
 458
 459 config CPU_ABRT_EV7
 460         bool
 461
 462 config CPU_PABRT_LEGACY
 463         bool
 464
 465 config CPU_PABRT_V6
 466         bool
 467
 468 config CPU_PABRT_V7
 469         bool
 470
 471 # The cache model
 472 config CPU_CACHE_V3
 473         bool
 474
 475 config CPU_CACHE_V4
 476         bool
 477
 478 config CPU_CACHE_V4WT
 479         bool
 480
 481 config CPU_CACHE_V4WB
 482         bool
 483
 484 config CPU_CACHE_V6
 485         bool
 486
 487 config CPU_CACHE_V7
 488         bool
 489
 490 config CPU_CACHE_VIVT
 491         bool
 492
 493 config CPU_CACHE_VIPT
 494         bool
 495
 496 config CPU_CACHE_FA
 497         bool
 498
 499 if MMU
 500 # The copy-page model
 501 config CPU_COPY_V4WT
 502         bool
 503
 504 config CPU_COPY_V4WB
 505         bool
 506
 507 config CPU_COPY_FEROCEON
 508         bool
 509
 510 config CPU_COPY_FA
 511         bool
 512
 513 config CPU_COPY_V6
 514         bool
 515
 516 # This selects the TLB model
 517 config CPU_TLB_V4WT
 518         bool
 519         help
 520           ARM Architecture Version 4 TLB with writethrough cache.
 521
 522 config CPU_TLB_V4WB
 523         bool
 524         help
 525           ARM Architecture Version 4 TLB with writeback cache.
 526
 527 config CPU_TLB_V4WBI
 528         bool
 529         help
 530           ARM Architecture Version 4 TLB with writeback cache and invalidate
 531           instruction cache entry.
 532
 533 config CPU_TLB_FEROCEON
 534         bool
 535         help
 536           Feroceon TLB (v4wbi with non-outer-cachable page table walks).
 537
 538 config CPU_TLB_FA
 539         bool
 540         help
 541           Faraday ARM FA526 architecture, unified TLB with writeback cache
 542           and invalidate instruction cache entry. Branch target buffer is
 543           also supported.
 544
 545 config CPU_TLB_V6
 546         bool
 547
 548 config CPU_TLB_V7
 549         bool
 550
 551 config VERIFY_PERMISSION_FAULT
 552         bool
 553 endif
 554
 555 config CPU_HAS_ASID
 556         bool
 557         help
 558           This indicates whether the CPU has the ASID register; used to
 559           tag TLB and possibly cache entries.
 560
 561 config CPU_CP15
 562         bool
 563         help
 564           Processor has the CP15 register.
 565
 566 config CPU_CP15_MMU
 567         bool
 568         select CPU_CP15
 569         help
 570           Processor has the CP15 register, which has MMU related registers.
 571
 572 config CPU_CP15_MPU
 573         bool
 574         select CPU_CP15
 575         help
 576           Processor has the CP15 register, which has MPU related registers.
 577
 578 config CPU_USE_DOMAINS
 579         bool
 580         help
 581           This option enables or disables the use of domain switching
 582           via the set_fs() function.
 583
 584 #
 585 # CPU supports 36-bit I/O
 586 #
 587 config IO_36
 588         bool
 589
 590 comment "Processor Features"
 591
 592 config ARM_LPAE
 593         bool "Support for the Large Physical Address Extension"
 594         depends on MMU && CPU_32v7 && !CPU_32v6 && !CPU_32v5 && \
 595                 !CPU_32v4 && !CPU_32v3
 596         help
 597           Say Y if you have an ARMv7 processor supporting the LPAE page
 598           table format and you would like to access memory beyond the
 599           4GB limit. The resulting kernel image will not run on
 600           processors without the LPA extension.
 601
 602           If unsure, say N.
 603
 604 config ARCH_PHYS_ADDR_T_64BIT
 605         def_bool ARM_LPAE
 606
 607 config ARCH_DMA_ADDR_T_64BIT
 608         bool
 609
 610 config ARM_THUMB
 611         bool "Support Thumb user binaries"
 612         depends on CPU_ARM720T || CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || CPU_ARM1020 || CPU_ARM1020E || CPU_ARM1022 || CPU_ARM1026 || CPU_XSCALE || CPU_XSC3 || CPU_MOHAWK || CPU_V6 || CPU_V6K || CPU_V7 || CPU_FEROCEON
 613         default y
 614         help
 615           Say Y if you want to include kernel support for running user space
 616           Thumb binaries.
 617
 618           The Thumb instruction set is a compressed form of the standard ARM
 619           instruction set resulting in smaller binaries at the expense of
 620           slightly less efficient code.
 621
 622           If you don't know what this all is, saying Y is a safe choice.
 623
 624 config ARM_THUMBEE
 625         bool "Enable ThumbEE CPU extension"
 626         depends on CPU_V7
 627         help
 628           Say Y here if you have a CPU with the ThumbEE extension and code to
 629           make use of it. Say N for code that can run on CPUs without ThumbEE.
 630
 631 config ARM_VIRT_EXT
 632         bool
 633         depends on MMU
 634         default y if CPU_V7
 635         help
 636           Enable the kernel to make use of the ARM Virtualization
 637           Extensions to install hypervisors without run-time firmware
 638           assistance.
 639
 640           A compliant bootloader is required in order to make maximum
 641           use of this feature.  Refer to Documentation/arm/Booting for
 642           details.
 643
 644 config SWP_EMULATE
 645         bool "Emulate SWP/SWPB instructions"
 646         depends on !CPU_USE_DOMAINS && CPU_V7
 647         default y if SMP
 648         select HAVE_PROC_CPU if PROC_FS
 649         help
 650           ARMv6 architecture deprecates use of the SWP/SWPB instructions.
 651           ARMv7 multiprocessing extensions introduce the ability to disable
 652           these instructions, triggering an undefined instruction exception
 653           when executed. Say Y here to enable software emulation of these
 654           instructions for userspace (not kernel) using LDREX/STREX.
 655           Also creates /proc/cpu/swp_emulation for statistics.
 656
 657           In some older versions of glibc [<=2.8] SWP is used during futex
 658           trylock() operations with the assumption that the code will not
 659           be preempted. This invalid assumption may be more likely to fail
 660           with SWP emulation enabled, leading to deadlock of the user
 661           application.
 662
 663           NOTE: when accessing uncached shared regions, LDREX/STREX rely
 664           on an external transaction monitoring block called a global
 665           monitor to maintain update atomicity. If your system does not
 666           implement a global monitor, this option can cause programs that
 667           perform SWP operations to uncached memory to deadlock.
 668
 669           If unsure, say Y.
 670
 671 config CPU_BIG_ENDIAN
 672         bool "Build big-endian kernel"
 673         depends on ARCH_SUPPORTS_BIG_ENDIAN
 674         help
 675           Say Y if you plan on running a kernel in big-endian mode.
 676           Note that your board must be properly built and your board
 677           port must properly enable any big-endian related features
 678           of your chipset/board/processor.
 679
 680 config CPU_ENDIAN_BE8
 681         bool
 682         depends on CPU_BIG_ENDIAN
 683         default CPU_V6 || CPU_V6K || CPU_V7
 684         help
 685           Support for the BE-8 (big-endian) mode on ARMv6 and ARMv7 processors.
 686
 687 config CPU_ENDIAN_BE32
 688         bool
 689         depends on CPU_BIG_ENDIAN
 690         default !CPU_ENDIAN_BE8
 691         help
 692           Support for the BE-32 (big-endian) mode on pre-ARMv6 processors.
 693
 694 config CPU_HIGH_VECTOR
 695         depends on !MMU && CPU_CP15 && !CPU_ARM740T
 696         bool "Select the High exception vector"
 697         help
 698           Say Y here to select high exception vector(0xFFFF0000~).
 699           The exception vector can vary depending on the platform
 700           design in nommu mode. If your platform needs to select
 701           high exception vector, say Y.
 702           Otherwise or if you are unsure, say N, and the low exception
 703           vector (0x00000000~) will be used.
 704
 705 config CPU_ICACHE_DISABLE
 706         bool "Disable I-Cache (I-bit)"
 707         depends on CPU_CP15 && !(CPU_ARM720T || CPU_ARM740T || CPU_XSCALE || CPU_XSC3)
 708         help
 709           Say Y here to disable the processor instruction cache. Unless
 710           you have a reason not to or are unsure, say N.
 711
 712 config CPU_DCACHE_DISABLE
 713         bool "Disable D-Cache (C-bit)"
 714         depends on CPU_CP15
 715         help
 716           Say Y here to disable the processor data cache. Unless
 717           you have a reason not to or are unsure, say N.
 718
 719 config CPU_DCACHE_SIZE
 720         hex
 721         depends on CPU_ARM740T || CPU_ARM946E
 722         default 0x00001000 if CPU_ARM740T
 723         default 0x00002000 # default size for ARM946E-S
 724         help
 725           Some cores are synthesizable to have various sized cache. For
 726           ARM946E-S case, it can vary from 0KB to 1MB.
 727           To support such cache operations, it is efficient to know the size
 728           before compile time.
 729           If your SoC is configured to have a different size, define the value
 730           here with proper conditions.
 731
 732 config CPU_DCACHE_WRITETHROUGH
 733         bool "Force write through D-cache"
 734         depends on (CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || CPU_ARM1020 || CPU_FA526) && !CPU_DCACHE_DISABLE
 735         default y if CPU_ARM925T
 736         help
 737           Say Y here to use the data cache in writethrough mode. Unless you
 738           specifically require this or are unsure, say N.
 739
 740 config CPU_CACHE_ROUND_ROBIN
 741         bool "Round robin I and D cache replacement algorithm"
 742         depends on (CPU_ARM926T || CPU_ARM946E || CPU_ARM1020) && (!CPU_ICACHE_DISABLE || !CPU_DCACHE_DISABLE)
 743         help
 744           Say Y here to use the predictable round-robin cache replacement
 745           policy.  Unless you specifically require this or are unsure, say N.
 746
 747 config CPU_BPREDICT_DISABLE
 748         bool "Disable branch prediction"
 749         depends on CPU_ARM1020 || CPU_V6 || CPU_V6K || CPU_MOHAWK || CPU_XSC3 || CPU_V7 || CPU_FA526
 750         help
 751           Say Y here to disable branch prediction.  If unsure, say N.
 752
 753 config TLS_REG_EMUL
 754         bool
 755         help
 756           An SMP system using a pre-ARMv6 processor (there are apparently
 757           a few prototypes like that in existence) and therefore access to
 758           that required register must be emulated.
 759
 760 config NEEDS_SYSCALL_FOR_CMPXCHG
 761         bool
 762         help
 763           SMP on a pre-ARMv6 processor?  Well OK then.
 764           Forget about fast user space cmpxchg support.
 765           It is just not possible.
 766
 767 config DMA_CACHE_RWFO
 768         bool "Enable read/write for ownership DMA cache maintenance"
 769         depends on CPU_V6K && SMP
 770         default y
 771         help
 772           The Snoop Control Unit on ARM11MPCore does not detect the
 773           cache maintenance operations and the dma_{map,unmap}_area()
 774           functions may leave stale cache entries on other CPUs. By
 775           enabling this option, Read or Write For Ownership in the ARMv6
 776           DMA cache maintenance functions is performed. These LDR/STR
 777           instructions change the cache line state to shared or modified
 778           so that the cache operation has the desired effect.
 779
 780           Note that the workaround is only valid on processors that do
 781           not perform speculative loads into the D-cache. For such
 782           processors, if cache maintenance operations are not broadcast
 783           in hardware, other workarounds are needed (e.g. cache
 784           maintenance broadcasting in software via FIQ).
 785
 786 config OUTER_CACHE
 787         bool
 788
 789 config OUTER_CACHE_SYNC
 790         bool
 791         help
 792           The outer cache has a outer_cache_fns.sync function pointer
 793           that can be used to drain the write buffer of the outer cache.
 794
 795 config CACHE_FEROCEON_L2
 796         bool "Enable the Feroceon L2 cache controller"
 797         depends on ARCH_KIRKWOOD || ARCH_MV78XX0
 798         default y
 799         select OUTER_CACHE
 800         help
 801           This option enables the Feroceon L2 cache controller.
 802
 803 config CACHE_FEROCEON_L2_WRITETHROUGH
 804         bool "Force Feroceon L2 cache write through"
 805         depends on CACHE_FEROCEON_L2
 806         help
 807           Say Y here to use the Feroceon L2 cache in writethrough mode.
 808           Unless you specifically require this, say N for writeback mode.
 809
 810 config MIGHT_HAVE_CACHE_L2X0
 811         bool
 812         help
 813           This option should be selected by machines which have a L2x0
 814           or PL310 cache controller, but where its use is optional.
 815
 816           The only effect of this option is to make CACHE_L2X0 and
 817           related options available to the user for configuration.
 818
 819           Boards or SoCs which always require the cache controller
 820           support to be present should select CACHE_L2X0 directly
 821           instead of this option, thus preventing the user from
 822           inadvertently configuring a broken kernel.
 823
 824 config CACHE_L2X0
 825         bool "Enable the L2x0 outer cache controller" if MIGHT_HAVE_CACHE_L2X0
 826         default MIGHT_HAVE_CACHE_L2X0
 827         select OUTER_CACHE
 828         select OUTER_CACHE_SYNC
 829         help
 830           This option enables the L2x0 PrimeCell.
 831
 832 config CACHE_PL310
 833         bool
 834         depends on CACHE_L2X0
 835         default y if CPU_V7 && !(CPU_V6 || CPU_V6K)
 836         help
 837           This option enables optimisations for the PL310 cache
 838           controller.
 839
 840 config CACHE_TAUROS2
 841         bool "Enable the Tauros2 L2 cache controller"
 842         depends on (ARCH_DOVE || ARCH_MMP || CPU_PJ4)
 843         default y
 844         select OUTER_CACHE
 845         help
 846           This option enables the Tauros2 L2 cache controller (as
 847           found on PJ1/PJ4).
 848
 849 config CACHE_XSC3L2
 850         bool "Enable the L2 cache on XScale3"
 851         depends on CPU_XSC3
 852         default y
 853         select OUTER_CACHE
 854         help
 855           This option enables the L2 cache on XScale3.
 856
 857 config ARM_L1_CACHE_SHIFT_6
 858         bool
 859         default y if CPU_V7
 860         help
 861           Setting ARM L1 cache line size to 64 Bytes.
 862
 863 config ARM_L1_CACHE_SHIFT
 864         int
 865         default 6 if ARM_L1_CACHE_SHIFT_6
 866         default 5
 867
 868 config ARM_DMA_MEM_BUFFERABLE
 869         bool "Use non-cacheable memory for DMA" if (CPU_V6 || CPU_V6K) && !CPU_V7
 870         depends on !(MACH_REALVIEW_PB1176 || REALVIEW_EB_ARM11MP || \
 871                      MACH_REALVIEW_PB11MP)
 872         default y if CPU_V6 || CPU_V6K || CPU_V7
 873         help
 874           Historically, the kernel has used strongly ordered mappings to
 875           provide DMA coherent memory.  With the advent of ARMv7, mapping
 876           memory with differing types results in unpredictable behaviour,
 877           so on these CPUs, this option is forced on.
 878
 879           Multiple mappings with differing attributes is also unpredictable
 880           on ARMv6 CPUs, but since they do not have aggressive speculative
 881           prefetch, no harm appears to occur.
 882
 883           However, drivers may be missing the necessary barriers for ARMv6,
 884           and therefore turning this on may result in unpredictable driver
 885           behaviour.  Therefore, we offer this as an option.
 886
 887           You are recommended say 'Y' here and debug any affected drivers.
 888
 889 config ARCH_HAS_BARRIERS
 890         bool
 891         help
 892           This option allows the use of custom mandatory barriers
 893           included via the mach/barriers.h file.