drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_ttm.h"
  55 #include "amdgpu_gds.h"
  56 #include "amd_powerplay.h"
  57 #include "amdgpu_acp.h"
  58
  59 #include "gpu_scheduler.h"
  60
  61 /*
  62  * Modules parameters.
  63  */
  64 extern int amdgpu_modeset;
  65 extern int amdgpu_vram_limit;
  66 extern int amdgpu_gart_size;
  67 extern int amdgpu_moverate;
  68 extern int amdgpu_benchmarking;
  69 extern int amdgpu_testing;
  70 extern int amdgpu_audio;
  71 extern int amdgpu_disp_priority;
  72 extern int amdgpu_hw_i2c;
  73 extern int amdgpu_pcie_gen2;
  74 extern int amdgpu_msi;
  75 extern int amdgpu_lockup_timeout;
  76 extern int amdgpu_dpm;
  77 extern int amdgpu_smc_load_fw;
  78 extern int amdgpu_aspm;
  79 extern int amdgpu_runtime_pm;
  80 extern unsigned amdgpu_ip_block_mask;
  81 extern int amdgpu_bapm;
  82 extern int amdgpu_deep_color;
  83 extern int amdgpu_vm_size;
  84 extern int amdgpu_vm_block_size;
  85 extern int amdgpu_vm_fault_stop;
  86 extern int amdgpu_vm_debug;
  87 extern int amdgpu_sched_jobs;
  88 extern int amdgpu_sched_hw_submission;
  89 extern int amdgpu_powerplay;
  90 extern int amdgpu_powercontainment;
  91 extern unsigned amdgpu_pcie_gen_cap;
  92 extern unsigned amdgpu_pcie_lane_cap;
  93 extern unsigned amdgpu_cg_mask;
  94 extern unsigned amdgpu_pg_mask;
  95 extern char *amdgpu_disable_cu;
  96 extern int amdgpu_sclk_deep_sleep_en;
  97 extern char *amdgpu_virtual_display;
  98 extern unsigned amdgpu_pp_feature_mask;
  99
 100 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 101 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 102 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 103 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 104 #define AMDGPU_IB_POOL_SIZE                     16
 105 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 106 #define AMDGPUFB_CONN_LIMIT                     4
 107 #define AMDGPU_BIOS_NUM_SCRATCH                 8
 108
 109 /* max number of rings */
 110 #define AMDGPU_MAX_RINGS                        16
 111 #define AMDGPU_MAX_GFX_RINGS                    1
 112 #define AMDGPU_MAX_COMPUTE_RINGS                8
 113 #define AMDGPU_MAX_VCE_RINGS                    3
 114
 115 /* max number of IP instances */
 116 #define AMDGPU_MAX_SDMA_INSTANCES               2
 117
 118 /* hardcode that limit for now */
 119 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 120
 121 /* hard reset data */
 122 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 123
 124 /* reset flags */
 125 #define AMDGPU_RESET_GFX                        (1 << 0)
 126 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 127 #define AMDGPU_RESET_DMA                        (1 << 2)
 128 #define AMDGPU_RESET_CP                         (1 << 3)
 129 #define AMDGPU_RESET_GRBM                       (1 << 4)
 130 #define AMDGPU_RESET_DMA1                       (1 << 5)
 131 #define AMDGPU_RESET_RLC                        (1 << 6)
 132 #define AMDGPU_RESET_SEM                        (1 << 7)
 133 #define AMDGPU_RESET_IH                         (1 << 8)
 134 #define AMDGPU_RESET_VMC                        (1 << 9)
 135 #define AMDGPU_RESET_MC                         (1 << 10)
 136 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 137 #define AMDGPU_RESET_UVD                        (1 << 12)
 138 #define AMDGPU_RESET_VCE                        (1 << 13)
 139 #define AMDGPU_RESET_VCE1                       (1 << 14)
 140
 141 /* GFX current status */
 142 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 143 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 144 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 145 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 146 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 147
 148 /* max cursor sizes (in pixels) */
 149 #define CIK_CURSOR_WIDTH 128
 150 #define CIK_CURSOR_HEIGHT 128
 151
 152 struct amdgpu_device;
 153 struct amdgpu_ib;
 154 struct amdgpu_vm;
 155 struct amdgpu_ring;
 156 struct amdgpu_cs_parser;
 157 struct amdgpu_job;
 158 struct amdgpu_irq_src;
 159 struct amdgpu_fpriv;
 160
 161 enum amdgpu_cp_irq {
 162         AMDGPU_CP_IRQ_GFX_EOP = 0,
 163         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 164         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 165         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 166         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 167         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 168         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 169         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 170         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 171
 172         AMDGPU_CP_IRQ_LAST
 173 };
 174
 175 enum amdgpu_sdma_irq {
 176         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 177         AMDGPU_SDMA_IRQ_TRAP1,
 178
 179         AMDGPU_SDMA_IRQ_LAST
 180 };
 181
 182 enum amdgpu_thermal_irq {
 183         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 184         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 185
 186         AMDGPU_THERMAL_IRQ_LAST
 187 };
 188
 189 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 190                                   enum amd_ip_block_type block_type,
 191                                   enum amd_clockgating_state state);
 192 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 193                                   enum amd_ip_block_type block_type,
 194                                   enum amd_powergating_state state);
 195 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 196                          enum amd_ip_block_type block_type);
 197 bool amdgpu_is_idle(struct amdgpu_device *adev,
 198                     enum amd_ip_block_type block_type);
 199
 200 struct amdgpu_ip_block_version {
 201         enum amd_ip_block_type type;
 202         u32 major;
 203         u32 minor;
 204         u32 rev;
 205         const struct amd_ip_funcs *funcs;
 206 };
 207
 208 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 209                                 enum amd_ip_block_type type,
 210                                 u32 major, u32 minor);
 211
 212 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 213                                         struct amdgpu_device *adev,
 214                                         enum amd_ip_block_type type);
 215
 216 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 217 struct amdgpu_buffer_funcs {
 218         /* maximum bytes in a single operation */
 219         uint32_t        copy_max_bytes;
 220
 221         /* number of dw to reserve per operation */
 222         unsigned        copy_num_dw;
 223
 224         /* used for buffer migration */
 225         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 226                                  /* src addr in bytes */
 227                                  uint64_t src_offset,
 228                                  /* dst addr in bytes */
 229                                  uint64_t dst_offset,
 230                                  /* number of byte to transfer */
 231                                  uint32_t byte_count);
 232
 233         /* maximum bytes in a single operation */
 234         uint32_t        fill_max_bytes;
 235
 236         /* number of dw to reserve per operation */
 237         unsigned        fill_num_dw;
 238
 239         /* used for buffer clearing */
 240         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 241                                  /* value to write to memory */
 242                                  uint32_t src_data,
 243                                  /* dst addr in bytes */
 244                                  uint64_t dst_offset,
 245                                  /* number of byte to fill */
 246                                  uint32_t byte_count);
 247 };
 248
 249 /* provided by hw blocks that can write ptes, e.g., sdma */
 250 struct amdgpu_vm_pte_funcs {
 251         /* copy pte entries from GART */
 252         void (*copy_pte)(struct amdgpu_ib *ib,
 253                          uint64_t pe, uint64_t src,
 254                          unsigned count);
 255         /* write pte one entry at a time with addr mapping */
 256         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 257                           uint64_t value, unsigned count,
 258                           uint32_t incr);
 259         /* for linear pte/pde updates without addr mapping */
 260         void (*set_pte_pde)(struct amdgpu_ib *ib,
 261                             uint64_t pe,
 262                             uint64_t addr, unsigned count,
 263                             uint32_t incr, uint32_t flags);
 264 };
 265
 266 /* provided by the gmc block */
 267 struct amdgpu_gart_funcs {
 268         /* flush the vm tlb via mmio */
 269         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 270                               uint32_t vmid);
 271         /* write pte/pde updates using the cpu */
 272         int (*set_pte_pde)(struct amdgpu_device *adev,
 273                            void *cpu_pt_addr, /* cpu addr of page table */
 274                            uint32_t gpu_page_idx, /* pte/pde to update */
 275                            uint64_t addr, /* addr to write into pte/pde */
 276                            uint32_t flags); /* access flags */
 277 };
 278
 279 /* provided by the ih block */
 280 struct amdgpu_ih_funcs {
 281         /* ring read/write ptr handling, called from interrupt context */
 282         u32 (*get_wptr)(struct amdgpu_device *adev);
 283         void (*decode_iv)(struct amdgpu_device *adev,
 284                           struct amdgpu_iv_entry *entry);
 285         void (*set_rptr)(struct amdgpu_device *adev);
 286 };
 287
 288 /* provided by hw blocks that expose a ring buffer for commands */
 289 struct amdgpu_ring_funcs {
 290         /* ring read/write ptr handling */
 291         u32 (*get_rptr)(struct amdgpu_ring *ring);
 292         u32 (*get_wptr)(struct amdgpu_ring *ring);
 293         void (*set_wptr)(struct amdgpu_ring *ring);
 294         /* validating and patching of IBs */
 295         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 296         /* command emit functions */
 297         void (*emit_ib)(struct amdgpu_ring *ring,
 298                         struct amdgpu_ib *ib,
 299                         unsigned vm_id, bool ctx_switch);
 300         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 301                            uint64_t seq, unsigned flags);
 302         void (*emit_pipeline_sync)(struct amdgpu_ring *ring);
 303         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 304                               uint64_t pd_addr);
 305         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 306         void (*emit_hdp_invalidate)(struct amdgpu_ring *ring);
 307         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 308                                 uint32_t gds_base, uint32_t gds_size,
 309                                 uint32_t gws_base, uint32_t gws_size,
 310                                 uint32_t oa_base, uint32_t oa_size);
 311         /* testing functions */
 312         int (*test_ring)(struct amdgpu_ring *ring);
 313         int (*test_ib)(struct amdgpu_ring *ring, long timeout);
 314         /* insert NOP packets */
 315         void (*insert_nop)(struct amdgpu_ring *ring, uint32_t count);
 316         /* pad the indirect buffer to the necessary number of dw */
 317         void (*pad_ib)(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
 318         unsigned (*init_cond_exec)(struct amdgpu_ring *ring);
 319         void (*patch_cond_exec)(struct amdgpu_ring *ring, unsigned offset);
 320         /* note usage for clock and power gating */
 321         void (*begin_use)(struct amdgpu_ring *ring);
 322         void (*end_use)(struct amdgpu_ring *ring);
 323         void (*emit_switch_buffer) (struct amdgpu_ring *ring);
 324         void (*emit_cntxcntl) (struct amdgpu_ring *ring, uint32_t flags);
 325         unsigned (*get_emit_ib_size) (struct amdgpu_ring *ring);
 326         unsigned (*get_dma_frame_size) (struct amdgpu_ring *ring);
 327 };
 328
 329 /*
 330  * BIOS.
 331  */
 332 bool amdgpu_get_bios(struct amdgpu_device *adev);
 333 bool amdgpu_read_bios(struct amdgpu_device *adev);
 334
 335 /*
 336  * Dummy page
 337  */
 338 struct amdgpu_dummy_page {
 339         struct page     *page;
 340         dma_addr_t      addr;
 341 };
 342 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 343 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 344
 345
 346 /*
 347  * Clocks
 348  */
 349
 350 #define AMDGPU_MAX_PPLL 3
 351
 352 struct amdgpu_clock {
 353         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 354         struct amdgpu_pll spll;
 355         struct amdgpu_pll mpll;
 356         /* 10 Khz units */
 357         uint32_t default_mclk;
 358         uint32_t default_sclk;
 359         uint32_t default_dispclk;
 360         uint32_t current_dispclk;
 361         uint32_t dp_extclk;
 362         uint32_t max_pixel_clock;
 363 };
 364
 365 /*
 366  * Fences.
 367  */
 368 struct amdgpu_fence_driver {
 369         uint64_t                        gpu_addr;
 370         volatile uint32_t               *cpu_addr;
 371         /* sync_seq is protected by ring emission lock */
 372         uint32_t                        sync_seq;
 373         atomic_t                        last_seq;
 374         bool                            initialized;
 375         struct amdgpu_irq_src           *irq_src;
 376         unsigned                        irq_type;
 377         struct timer_list               fallback_timer;
 378         unsigned                        num_fences_mask;
 379         spinlock_t                      lock;
 380         struct fence                    **fences;
 381 };
 382
 383 /* some special values for the owner field */
 384 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 385 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 386
 387 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 388 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 389
 390 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 391 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 392 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 393
 394 int amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring,
 395                                   unsigned num_hw_submission);
 396 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 397                                    struct amdgpu_irq_src *irq_src,
 398                                    unsigned irq_type);
 399 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 400 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 401 int amdgpu_fence_emit(struct amdgpu_ring *ring, struct fence **fence);
 402 void amdgpu_fence_process(struct amdgpu_ring *ring);
 403 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 404 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 405
 406 /*
 407  * BO.
 408  */
 409
 410 struct amdgpu_bo_list_entry {
 411         struct amdgpu_bo                *robj;
 412         struct ttm_validate_buffer      tv;
 413         struct amdgpu_bo_va             *bo_va;
 414         uint32_t                        priority;
 415         struct page                     **user_pages;
 416         int                             user_invalidated;
 417 };
 418
 419 struct amdgpu_bo_va_mapping {
 420         struct list_head                list;
 421         struct interval_tree_node       it;
 422         uint64_t                        offset;
 423         uint32_t                        flags;
 424 };
 425
 426 /* bo virtual addresses in a specific vm */
 427 struct amdgpu_bo_va {
 428         /* protected by bo being reserved */
 429         struct list_head                bo_list;
 430         struct fence                    *last_pt_update;
 431         unsigned                        ref_count;
 432
 433         /* protected by vm mutex and spinlock */
 434         struct list_head                vm_status;
 435
 436         /* mappings for this bo_va */
 437         struct list_head                invalids;
 438         struct list_head                valids;
 439
 440         /* constant after initialization */
 441         struct amdgpu_vm                *vm;
 442         struct amdgpu_bo                *bo;
 443 };
 444
 445 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 446
 447 struct amdgpu_bo {
 448         /* Protected by gem.mutex */
 449         struct list_head                list;
 450         /* Protected by tbo.reserved */
 451         u32                             prefered_domains;
 452         u32                             allowed_domains;
 453         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 454         struct ttm_placement            placement;
 455         struct ttm_buffer_object        tbo;
 456         struct ttm_bo_kmap_obj          kmap;
 457         u64                             flags;
 458         unsigned                        pin_count;
 459         void                            *kptr;
 460         u64                             tiling_flags;
 461         u64                             metadata_flags;
 462         void                            *metadata;
 463         u32                             metadata_size;
 464         /* list of all virtual address to which this bo
 465          * is associated to
 466          */
 467         struct list_head                va;
 468         /* Constant after initialization */
 469         struct amdgpu_device            *adev;
 470         struct drm_gem_object           gem_base;
 471         struct amdgpu_bo                *parent;
 472         struct amdgpu_bo                *shadow;
 473
 474         struct ttm_bo_kmap_obj          dma_buf_vmap;
 475         struct amdgpu_mn                *mn;
 476         struct list_head                mn_list;
 477         struct list_head                shadow_list;
 478 };
 479 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 480
 481 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 482 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 483                                 struct drm_file *file_priv);
 484 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 485                                 struct drm_file *file_priv);
 486 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 487 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 488 struct drm_gem_object *
 489 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 490                                  struct dma_buf_attachment *attach,
 491                                  struct sg_table *sg);
 492 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 493                                         struct drm_gem_object *gobj,
 494                                         int flags);
 495 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 496 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 497 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 498 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 499 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 500 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 501
 502 /* sub-allocation manager, it has to be protected by another lock.
 503  * By conception this is an helper for other part of the driver
 504  * like the indirect buffer or semaphore, which both have their
 505  * locking.
 506  *
 507  * Principe is simple, we keep a list of sub allocation in offset
 508  * order (first entry has offset == 0, last entry has the highest
 509  * offset).
 510  *
 511  * When allocating new object we first check if there is room at
 512  * the end total_size - (last_object_offset + last_object_size) >=
 513  * alloc_size. If so we allocate new object there.
 514  *
 515  * When there is not enough room at the end, we start waiting for
 516  * each sub object until we reach object_offset+object_size >=
 517  * alloc_size, this object then become the sub object we return.
 518  *
 519  * Alignment can't be bigger than page size.
 520  *
 521  * Hole are not considered for allocation to keep things simple.
 522  * Assumption is that there won't be hole (all object on same
 523  * alignment).
 524  */
 525
 526 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 527
 528 struct amdgpu_sa_manager {
 529         wait_queue_head_t       wq;
 530         struct amdgpu_bo        *bo;
 531         struct list_head        *hole;
 532         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 533         struct list_head        olist;
 534         unsigned                size;
 535         uint64_t                gpu_addr;
 536         void                    *cpu_ptr;
 537         uint32_t                domain;
 538         uint32_t                align;
 539 };
 540
 541 /* sub-allocation buffer */
 542 struct amdgpu_sa_bo {
 543         struct list_head                olist;
 544         struct list_head                flist;
 545         struct amdgpu_sa_manager        *manager;
 546         unsigned                        soffset;
 547         unsigned                        eoffset;
 548         struct fence                    *fence;
 549 };
 550
 551 /*
 552  * GEM objects.
 553  */
 554 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 555 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 556                                 int alignment, u32 initial_domain,
 557                                 u64 flags, bool kernel,
 558                                 struct drm_gem_object **obj);
 559
 560 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 561                             struct drm_device *dev,
 562                             struct drm_mode_create_dumb *args);
 563 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 564                           struct drm_device *dev,
 565                           uint32_t handle, uint64_t *offset_p);
 566 /*
 567  * Synchronization
 568  */
 569 struct amdgpu_sync {
 570         DECLARE_HASHTABLE(fences, 4);
 571         struct fence            *last_vm_update;
 572 };
 573
 574 void amdgpu_sync_create(struct amdgpu_sync *sync);
 575 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 576                       struct fence *f);
 577 int amdgpu_sync_resv(struct amdgpu_device *adev,
 578                      struct amdgpu_sync *sync,
 579                      struct reservation_object *resv,
 580                      void *owner);
 581 struct fence *amdgpu_sync_peek_fence(struct amdgpu_sync *sync,
 582                                      struct amdgpu_ring *ring);
 583 struct fence *amdgpu_sync_get_fence(struct amdgpu_sync *sync);
 584 void amdgpu_sync_free(struct amdgpu_sync *sync);
 585 int amdgpu_sync_init(void);
 586 void amdgpu_sync_fini(void);
 587 int amdgpu_fence_slab_init(void);
 588 void amdgpu_fence_slab_fini(void);
 589
 590 /*
 591  * GART structures, functions & helpers
 592  */
 593 struct amdgpu_mc;
 594
 595 #define AMDGPU_GPU_PAGE_SIZE 4096
 596 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 597 #define AMDGPU_GPU_PAGE_SHIFT 12
 598 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 599
 600 struct amdgpu_gart {
 601         dma_addr_t                      table_addr;
 602         struct amdgpu_bo                *robj;
 603         void                            *ptr;
 604         unsigned                        num_gpu_pages;
 605         unsigned                        num_cpu_pages;
 606         unsigned                        table_size;
 607 #ifdef CONFIG_DRM_AMDGPU_GART_DEBUGFS
 608         struct page                     **pages;
 609 #endif
 610         bool                            ready;
 611         const struct amdgpu_gart_funcs *gart_funcs;
 612 };
 613
 614 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 615 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 616 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 617 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 618 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 619 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 620 int amdgpu_gart_init(struct amdgpu_device *adev);
 621 void amdgpu_gart_fini(struct amdgpu_device *adev);
 622 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 623                         int pages);
 624 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 625                      int pages, struct page **pagelist,
 626                      dma_addr_t *dma_addr, uint32_t flags);
 627 int amdgpu_ttm_recover_gart(struct amdgpu_device *adev);
 628
 629 /*
 630  * GPU MC structures, functions & helpers
 631  */
 632 struct amdgpu_mc {
 633         resource_size_t         aper_size;
 634         resource_size_t         aper_base;
 635         resource_size_t         agp_base;
 636         /* for some chips with <= 32MB we need to lie
 637          * about vram size near mc fb location */
 638         u64                     mc_vram_size;
 639         u64                     visible_vram_size;
 640         u64                     gtt_size;
 641         u64                     gtt_start;
 642         u64                     gtt_end;
 643         u64                     vram_start;
 644         u64                     vram_end;
 645         unsigned                vram_width;
 646         u64                     real_vram_size;
 647         int                     vram_mtrr;
 648         u64                     gtt_base_align;
 649         u64                     mc_mask;
 650         const struct firmware   *fw;    /* MC firmware */
 651         uint32_t                fw_version;
 652         struct amdgpu_irq_src   vm_fault;
 653         uint32_t                vram_type;
 654         uint32_t                srbm_soft_reset;
 655         struct amdgpu_mode_mc_save save;
 656 };
 657
 658 /*
 659  * GPU doorbell structures, functions & helpers
 660  */
 661 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 662 {
 663         AMDGPU_DOORBELL_KIQ                     = 0x000,
 664         AMDGPU_DOORBELL_HIQ                     = 0x001,
 665         AMDGPU_DOORBELL_DIQ                     = 0x002,
 666         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 667         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 668         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 669         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 670         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 671         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 672         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 673         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 674         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 675         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 676         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 677         AMDGPU_DOORBELL_IH                      = 0x1E8,
 678         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 679         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 680 } AMDGPU_DOORBELL_ASSIGNMENT;
 681
 682 struct amdgpu_doorbell {
 683         /* doorbell mmio */
 684         resource_size_t         base;
 685         resource_size_t         size;
 686         u32 __iomem             *ptr;
 687         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 688 };
 689
 690 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 691                                 phys_addr_t *aperture_base,
 692                                 size_t *aperture_size,
 693                                 size_t *start_offset);
 694
 695 /*
 696  * IRQS.
 697  */
 698
 699 struct amdgpu_flip_work {
 700         struct delayed_work             flip_work;
 701         struct work_struct              unpin_work;
 702         struct amdgpu_device            *adev;
 703         int                             crtc_id;
 704         u32                             target_vblank;
 705         uint64_t                        base;
 706         struct drm_pending_vblank_event *event;
 707         struct amdgpu_bo                *old_rbo;
 708         struct fence                    *excl;
 709         unsigned                        shared_count;
 710         struct fence                    **shared;
 711         struct fence_cb                 cb;
 712         bool                            async;
 713 };
 714
 715
 716 /*
 717  * CP & rings.
 718  */
 719
 720 struct amdgpu_ib {
 721         struct amdgpu_sa_bo             *sa_bo;
 722         uint32_t                        length_dw;
 723         uint64_t                        gpu_addr;
 724         uint32_t                        *ptr;
 725         uint32_t                        flags;
 726 };
 727
 728 enum amdgpu_ring_type {
 729         AMDGPU_RING_TYPE_GFX,
 730         AMDGPU_RING_TYPE_COMPUTE,
 731         AMDGPU_RING_TYPE_SDMA,
 732         AMDGPU_RING_TYPE_UVD,
 733         AMDGPU_RING_TYPE_VCE
 734 };
 735
 736 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 737
 738 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 739                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 740 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 741                              struct amdgpu_job **job);
 742
 743 void amdgpu_job_free_resources(struct amdgpu_job *job);
 744 void amdgpu_job_free(struct amdgpu_job *job);
 745 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 746                       struct amd_sched_entity *entity, void *owner,
 747                       struct fence **f);
 748
 749 struct amdgpu_ring {
 750         struct amdgpu_device            *adev;
 751         const struct amdgpu_ring_funcs  *funcs;
 752         struct amdgpu_fence_driver      fence_drv;
 753         struct amd_gpu_scheduler        sched;
 754
 755         struct amdgpu_bo        *ring_obj;
 756         volatile uint32_t       *ring;
 757         unsigned                rptr_offs;
 758         unsigned                wptr;
 759         unsigned                wptr_old;
 760         unsigned                ring_size;
 761         unsigned                max_dw;
 762         int                     count_dw;
 763         uint64_t                gpu_addr;
 764         uint32_t                align_mask;
 765         uint32_t                ptr_mask;
 766         bool                    ready;
 767         u32                     nop;
 768         u32                     idx;
 769         u32                     me;
 770         u32                     pipe;
 771         u32                     queue;
 772         struct amdgpu_bo        *mqd_obj;
 773         u32                     doorbell_index;
 774         bool                    use_doorbell;
 775         unsigned                wptr_offs;
 776         unsigned                fence_offs;
 777         uint64_t                current_ctx;
 778         enum amdgpu_ring_type   type;
 779         char                    name[16];
 780         unsigned                cond_exe_offs;
 781         u64                     cond_exe_gpu_addr;
 782         volatile u32            *cond_exe_cpu_addr;
 783 #if defined(CONFIG_DEBUG_FS)
 784         struct dentry *ent;
 785 #endif
 786 };
 787
 788 /*
 789  * VM
 790  */
 791
 792 /* maximum number of VMIDs */
 793 #define AMDGPU_NUM_VM   16
 794
 795 /* Maximum number of PTEs the hardware can write with one command */
 796 #define AMDGPU_VM_MAX_UPDATE_SIZE       0x3FFFF
 797
 798 /* number of entries in page table */
 799 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 800
 801 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 802 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 803
 804 /* LOG2 number of continuous pages for the fragment field */
 805 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 806
 807 #define AMDGPU_PTE_VALID        (1 << 0)
 808 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 809 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 810
 811 /* VI only */
 812 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 813
 814 #define AMDGPU_PTE_READABLE     (1 << 5)
 815 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 816
 817 #define AMDGPU_PTE_FRAG(x)      ((x & 0x1f) << 7)
 818
 819 /* How to programm VM fault handling */
 820 #define AMDGPU_VM_FAULT_STOP_NEVER      0
 821 #define AMDGPU_VM_FAULT_STOP_FIRST      1
 822 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
 823
 824 struct amdgpu_vm_pt {
 825         struct amdgpu_bo_list_entry     entry;
 826         uint64_t                        addr;
 827         uint64_t                        shadow_addr;
 828 };
 829
 830 struct amdgpu_vm {
 831         /* tree of virtual addresses mapped */
 832         struct rb_root          va;
 833
 834         /* protecting invalidated */
 835         spinlock_t              status_lock;
 836
 837         /* BOs moved, but not yet updated in the PT */
 838         struct list_head        invalidated;
 839
 840         /* BOs cleared in the PT because of a move */
 841         struct list_head        cleared;
 842
 843         /* BO mappings freed, but not yet updated in the PT */
 844         struct list_head        freed;
 845
 846         /* contains the page directory */
 847         struct amdgpu_bo        *page_directory;
 848         unsigned                max_pde_used;
 849         struct fence            *page_directory_fence;
 850         uint64_t                last_eviction_counter;
 851
 852         /* array of page tables, one for each page directory entry */
 853         struct amdgpu_vm_pt     *page_tables;
 854
 855         /* for id and flush management per ring */
 856         struct amdgpu_vm_id     *ids[AMDGPU_MAX_RINGS];
 857
 858         /* protecting freed */
 859         spinlock_t              freed_lock;
 860
 861         /* Scheduler entity for page table updates */
 862         struct amd_sched_entity entity;
 863
 864         /* client id */
 865         u64                     client_id;
 866 };
 867
 868 struct amdgpu_vm_id {
 869         struct list_head        list;
 870         struct fence            *first;
 871         struct amdgpu_sync      active;
 872         struct fence            *last_flush;
 873         atomic64_t              owner;
 874
 875         uint64_t                pd_gpu_addr;
 876         /* last flushed PD/PT update */
 877         struct fence            *flushed_updates;
 878
 879         uint32_t                current_gpu_reset_count;
 880
 881         uint32_t                gds_base;
 882         uint32_t                gds_size;
 883         uint32_t                gws_base;
 884         uint32_t                gws_size;
 885         uint32_t                oa_base;
 886         uint32_t                oa_size;
 887 };
 888
 889 struct amdgpu_vm_manager {
 890         /* Handling of VMIDs */
 891         struct mutex                            lock;
 892         unsigned                                num_ids;
 893         struct list_head                        ids_lru;
 894         struct amdgpu_vm_id                     ids[AMDGPU_NUM_VM];
 895
 896         /* Handling of VM fences */
 897         u64                                     fence_context;
 898         unsigned                                seqno[AMDGPU_MAX_RINGS];
 899
 900         uint32_t                                max_pfn;
 901         /* vram base address for page table entry  */
 902         u64                                     vram_base_offset;
 903         /* is vm enabled? */
 904         bool                                    enabled;
 905         /* vm pte handling */
 906         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 907         struct amdgpu_ring                      *vm_pte_rings[AMDGPU_MAX_RINGS];
 908         unsigned                                vm_pte_num_rings;
 909         atomic_t                                vm_pte_next_ring;
 910         /* client id counter */
 911         atomic64_t                              client_counter;
 912 };
 913
 914 void amdgpu_vm_manager_init(struct amdgpu_device *adev);
 915 void amdgpu_vm_manager_fini(struct amdgpu_device *adev);
 916 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 917 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 918 void amdgpu_vm_get_pd_bo(struct amdgpu_vm *vm,
 919                          struct list_head *validated,
 920                          struct amdgpu_bo_list_entry *entry);
 921 void amdgpu_vm_get_pt_bos(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 922                           struct list_head *duplicates);
 923 void amdgpu_vm_move_pt_bos_in_lru(struct amdgpu_device *adev,
 924                                   struct amdgpu_vm *vm);
 925 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
 926                       struct amdgpu_sync *sync, struct fence *fence,
 927                       struct amdgpu_job *job);
 928 int amdgpu_vm_flush(struct amdgpu_ring *ring, struct amdgpu_job *job);
 929 void amdgpu_vm_reset_id(struct amdgpu_device *adev, unsigned vm_id);
 930 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
 931                                     struct amdgpu_vm *vm);
 932 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 933                           struct amdgpu_vm *vm);
 934 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 935                              struct amdgpu_sync *sync);
 936 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 937                         struct amdgpu_bo_va *bo_va,
 938                         bool clear);
 939 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
 940                              struct amdgpu_bo *bo);
 941 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 942                                        struct amdgpu_bo *bo);
 943 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 944                                       struct amdgpu_vm *vm,
 945                                       struct amdgpu_bo *bo);
 946 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
 947                      struct amdgpu_bo_va *bo_va,
 948                      uint64_t addr, uint64_t offset,
 949                      uint64_t size, uint32_t flags);
 950 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
 951                        struct amdgpu_bo_va *bo_va,
 952                        uint64_t addr);
 953 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
 954                       struct amdgpu_bo_va *bo_va);
 955
 956 /*
 957  * context related structures
 958  */
 959
 960 struct amdgpu_ctx_ring {
 961         uint64_t                sequence;
 962         struct fence            **fences;
 963         struct amd_sched_entity entity;
 964 };
 965
 966 struct amdgpu_ctx {
 967         struct kref             refcount;
 968         struct amdgpu_device    *adev;
 969         unsigned                reset_counter;
 970         spinlock_t              ring_lock;
 971         struct fence            **fences;
 972         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 973         bool preamble_presented;
 974 };
 975
 976 struct amdgpu_ctx_mgr {
 977         struct amdgpu_device    *adev;
 978         struct mutex            lock;
 979         /* protected by lock */
 980         struct idr              ctx_handles;
 981 };
 982
 983 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 984 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 985
 986 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 987                               struct fence *fence);
 988 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 989                                    struct amdgpu_ring *ring, uint64_t seq);
 990
 991 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 992                      struct drm_file *filp);
 993
 994 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 995 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 996
 997 /*
 998  * file private structure
 999  */
1000
1001 struct amdgpu_fpriv {
1002         struct amdgpu_vm        vm;
1003         struct mutex            bo_list_lock;
1004         struct idr              bo_list_handles;
1005         struct amdgpu_ctx_mgr   ctx_mgr;
1006 };
1007
1008 /*
1009  * residency list
1010  */
1011
1012 struct amdgpu_bo_list {
1013         struct mutex lock;
1014         struct amdgpu_bo *gds_obj;
1015         struct amdgpu_bo *gws_obj;
1016         struct amdgpu_bo *oa_obj;
1017         unsigned first_userptr;
1018         unsigned num_entries;
1019         struct amdgpu_bo_list_entry *array;
1020 };
1021
1022 struct amdgpu_bo_list *
1023 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1024 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
1025                              struct list_head *validated);
1026 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1027 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1028
1029 /*
1030  * GFX stuff
1031  */
1032 #include "clearstate_defs.h"
1033
1034 struct amdgpu_rlc_funcs {
1035         void (*enter_safe_mode)(struct amdgpu_device *adev);
1036         void (*exit_safe_mode)(struct amdgpu_device *adev);
1037 };
1038
1039 struct amdgpu_rlc {
1040         /* for power gating */
1041         struct amdgpu_bo        *save_restore_obj;
1042         uint64_t                save_restore_gpu_addr;
1043         volatile uint32_t       *sr_ptr;
1044         const u32               *reg_list;
1045         u32                     reg_list_size;
1046         /* for clear state */
1047         struct amdgpu_bo        *clear_state_obj;
1048         uint64_t                clear_state_gpu_addr;
1049         volatile uint32_t       *cs_ptr;
1050         const struct cs_section_def   *cs_data;
1051         u32                     clear_state_size;
1052         /* for cp tables */
1053         struct amdgpu_bo        *cp_table_obj;
1054         uint64_t                cp_table_gpu_addr;
1055         volatile uint32_t       *cp_table_ptr;
1056         u32                     cp_table_size;
1057
1058         /* safe mode for updating CG/PG state */
1059         bool in_safe_mode;
1060         const struct amdgpu_rlc_funcs *funcs;
1061
1062         /* for firmware data */
1063         u32 save_and_restore_offset;
1064         u32 clear_state_descriptor_offset;
1065         u32 avail_scratch_ram_locations;
1066         u32 reg_restore_list_size;
1067         u32 reg_list_format_start;
1068         u32 reg_list_format_separate_start;
1069         u32 starting_offsets_start;
1070         u32 reg_list_format_size_bytes;
1071         u32 reg_list_size_bytes;
1072
1073         u32 *register_list_format;
1074         u32 *register_restore;
1075 };
1076
1077 struct amdgpu_mec {
1078         struct amdgpu_bo        *hpd_eop_obj;
1079         u64                     hpd_eop_gpu_addr;
1080         u32 num_pipe;
1081         u32 num_mec;
1082         u32 num_queue;
1083 };
1084
1085 /*
1086  * GPU scratch registers structures, functions & helpers
1087  */
1088 struct amdgpu_scratch {
1089         unsigned                num_reg;
1090         uint32_t                reg_base;
1091         bool                    free[32];
1092         uint32_t                reg[32];
1093 };
1094
1095 /*
1096  * GFX configurations
1097  */
1098 struct amdgpu_gca_config {
1099         unsigned max_shader_engines;
1100         unsigned max_tile_pipes;
1101         unsigned max_cu_per_sh;
1102         unsigned max_sh_per_se;
1103         unsigned max_backends_per_se;
1104         unsigned max_texture_channel_caches;
1105         unsigned max_gprs;
1106         unsigned max_gs_threads;
1107         unsigned max_hw_contexts;
1108         unsigned sc_prim_fifo_size_frontend;
1109         unsigned sc_prim_fifo_size_backend;
1110         unsigned sc_hiz_tile_fifo_size;
1111         unsigned sc_earlyz_tile_fifo_size;
1112
1113         unsigned num_tile_pipes;
1114         unsigned backend_enable_mask;
1115         unsigned mem_max_burst_length_bytes;
1116         unsigned mem_row_size_in_kb;
1117         unsigned shader_engine_tile_size;
1118         unsigned num_gpus;
1119         unsigned multi_gpu_tile_size;
1120         unsigned mc_arb_ramcfg;
1121         unsigned gb_addr_config;
1122         unsigned num_rbs;
1123
1124         uint32_t tile_mode_array[32];
1125         uint32_t macrotile_mode_array[16];
1126 };
1127
1128 struct amdgpu_cu_info {
1129         uint32_t number; /* total active CU number */
1130         uint32_t ao_cu_mask;
1131         uint32_t bitmap[4][4];
1132 };
1133
1134 struct amdgpu_gfx_funcs {
1135         /* get the gpu clock counter */
1136         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1137         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
1138 };
1139
1140 struct amdgpu_gfx {
1141         struct mutex                    gpu_clock_mutex;
1142         struct amdgpu_gca_config        config;
1143         struct amdgpu_rlc               rlc;
1144         struct amdgpu_mec               mec;
1145         struct amdgpu_scratch           scratch;
1146         const struct firmware           *me_fw; /* ME firmware */
1147         uint32_t                        me_fw_version;
1148         const struct firmware           *pfp_fw; /* PFP firmware */
1149         uint32_t                        pfp_fw_version;
1150         const struct firmware           *ce_fw; /* CE firmware */
1151         uint32_t                        ce_fw_version;
1152         const struct firmware           *rlc_fw; /* RLC firmware */
1153         uint32_t                        rlc_fw_version;
1154         const struct firmware           *mec_fw; /* MEC firmware */
1155         uint32_t                        mec_fw_version;
1156         const struct firmware           *mec2_fw; /* MEC2 firmware */
1157         uint32_t                        mec2_fw_version;
1158         uint32_t                        me_feature_version;
1159         uint32_t                        ce_feature_version;
1160         uint32_t                        pfp_feature_version;
1161         uint32_t                        rlc_feature_version;
1162         uint32_t                        mec_feature_version;
1163         uint32_t                        mec2_feature_version;
1164         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1165         unsigned                        num_gfx_rings;
1166         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1167         unsigned                        num_compute_rings;
1168         struct amdgpu_irq_src           eop_irq;
1169         struct amdgpu_irq_src           priv_reg_irq;
1170         struct amdgpu_irq_src           priv_inst_irq;
1171         /* gfx status */
1172         uint32_t                        gfx_current_status;
1173         /* ce ram size*/
1174         unsigned                        ce_ram_size;
1175         struct amdgpu_cu_info           cu_info;
1176         const struct amdgpu_gfx_funcs   *funcs;
1177
1178         /* reset mask */
1179         uint32_t                        grbm_soft_reset;
1180         uint32_t                        srbm_soft_reset;
1181 };
1182
1183 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1184                   unsigned size, struct amdgpu_ib *ib);
1185 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1186                     struct fence *f);
1187 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1188                        struct amdgpu_ib *ib, struct fence *last_vm_update,
1189                        struct amdgpu_job *job, struct fence **f);
1190 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1191 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1192 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1193 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1194 void amdgpu_ring_insert_nop(struct amdgpu_ring *ring, uint32_t count);
1195 void amdgpu_ring_generic_pad_ib(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
1196 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1197 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1198 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1199                      unsigned ring_size, u32 nop, u32 align_mask,
1200                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1201                      enum amdgpu_ring_type ring_type);
1202 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1203
1204 /*
1205  * CS.
1206  */
1207 struct amdgpu_cs_chunk {
1208         uint32_t                chunk_id;
1209         uint32_t                length_dw;
1210         void                    *kdata;
1211 };
1212
1213 struct amdgpu_cs_parser {
1214         struct amdgpu_device    *adev;
1215         struct drm_file         *filp;
1216         struct amdgpu_ctx       *ctx;
1217
1218         /* chunks */
1219         unsigned                nchunks;
1220         struct amdgpu_cs_chunk  *chunks;
1221
1222         /* scheduler job object */
1223         struct amdgpu_job       *job;
1224
1225         /* buffer objects */
1226         struct ww_acquire_ctx           ticket;
1227         struct amdgpu_bo_list           *bo_list;
1228         struct amdgpu_bo_list_entry     vm_pd;
1229         struct list_head                validated;
1230         struct fence                    *fence;
1231         uint64_t                        bytes_moved_threshold;
1232         uint64_t                        bytes_moved;
1233         struct amdgpu_bo_list_entry     *evictable;
1234
1235         /* user fence */
1236         struct amdgpu_bo_list_entry     uf_entry;
1237 };
1238
1239 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1240 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1241 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1242
1243 struct amdgpu_job {
1244         struct amd_sched_job    base;
1245         struct amdgpu_device    *adev;
1246         struct amdgpu_vm        *vm;
1247         struct amdgpu_ring      *ring;
1248         struct amdgpu_sync      sync;
1249         struct amdgpu_ib        *ibs;
1250         struct fence            *fence; /* the hw fence */
1251         uint32_t                preamble_status;
1252         uint32_t                num_ibs;
1253         void                    *owner;
1254         uint64_t                fence_ctx; /* the fence_context this job uses */
1255         bool                    vm_needs_flush;
1256         unsigned                vm_id;
1257         uint64_t                vm_pd_addr;
1258         uint32_t                gds_base, gds_size;
1259         uint32_t                gws_base, gws_size;
1260         uint32_t                oa_base, oa_size;
1261
1262         /* user fence handling */
1263         uint64_t                uf_addr;
1264         uint64_t                uf_sequence;
1265
1266 };
1267 #define to_amdgpu_job(sched_job)                \
1268                 container_of((sched_job), struct amdgpu_job, base)
1269
1270 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1271                                       uint32_t ib_idx, int idx)
1272 {
1273         return p->job->ibs[ib_idx].ptr[idx];
1274 }
1275
1276 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1277                                        uint32_t ib_idx, int idx,
1278                                        uint32_t value)
1279 {
1280         p->job->ibs[ib_idx].ptr[idx] = value;
1281 }
1282
1283 /*
1284  * Writeback
1285  */
1286 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1287
1288 struct amdgpu_wb {
1289         struct amdgpu_bo        *wb_obj;
1290         volatile uint32_t       *wb;
1291         uint64_t                gpu_addr;
1292         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1293         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1294 };
1295
1296 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1297 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1298
1299
1300
1301 enum amdgpu_int_thermal_type {
1302         THERMAL_TYPE_NONE,
1303         THERMAL_TYPE_EXTERNAL,
1304         THERMAL_TYPE_EXTERNAL_GPIO,
1305         THERMAL_TYPE_RV6XX,
1306         THERMAL_TYPE_RV770,
1307         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1308         THERMAL_TYPE_EVERGREEN,
1309         THERMAL_TYPE_SUMO,
1310         THERMAL_TYPE_NI,
1311         THERMAL_TYPE_SI,
1312         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1313         THERMAL_TYPE_CI,
1314         THERMAL_TYPE_KV,
1315 };
1316
1317 enum amdgpu_dpm_auto_throttle_src {
1318         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1319         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1320 };
1321
1322 enum amdgpu_dpm_event_src {
1323         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1324         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1325         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1326         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1327         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1328 };
1329
1330 #define AMDGPU_MAX_VCE_LEVELS 6
1331
1332 enum amdgpu_vce_level {
1333         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1334         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1335         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1336         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1337         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1338         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1339 };
1340
1341 struct amdgpu_ps {
1342         u32 caps; /* vbios flags */
1343         u32 class; /* vbios flags */
1344         u32 class2; /* vbios flags */
1345         /* UVD clocks */
1346         u32 vclk;
1347         u32 dclk;
1348         /* VCE clocks */
1349         u32 evclk;
1350         u32 ecclk;
1351         bool vce_active;
1352         enum amdgpu_vce_level vce_level;
1353         /* asic priv */
1354         void *ps_priv;
1355 };
1356
1357 struct amdgpu_dpm_thermal {
1358         /* thermal interrupt work */
1359         struct work_struct work;
1360         /* low temperature threshold */
1361         int                min_temp;
1362         /* high temperature threshold */
1363         int                max_temp;
1364         /* was last interrupt low to high or high to low */
1365         bool               high_to_low;
1366         /* interrupt source */
1367         struct amdgpu_irq_src   irq;
1368 };
1369
1370 enum amdgpu_clk_action
1371 {
1372         AMDGPU_SCLK_UP = 1,
1373         AMDGPU_SCLK_DOWN
1374 };
1375
1376 struct amdgpu_blacklist_clocks
1377 {
1378         u32 sclk;
1379         u32 mclk;
1380         enum amdgpu_clk_action action;
1381 };
1382
1383 struct amdgpu_clock_and_voltage_limits {
1384         u32 sclk;
1385         u32 mclk;
1386         u16 vddc;
1387         u16 vddci;
1388 };
1389
1390 struct amdgpu_clock_array {
1391         u32 count;
1392         u32 *values;
1393 };
1394
1395 struct amdgpu_clock_voltage_dependency_entry {
1396         u32 clk;
1397         u16 v;
1398 };
1399
1400 struct amdgpu_clock_voltage_dependency_table {
1401         u32 count;
1402         struct amdgpu_clock_voltage_dependency_entry *entries;
1403 };
1404
1405 union amdgpu_cac_leakage_entry {
1406         struct {
1407                 u16 vddc;
1408                 u32 leakage;
1409         };
1410         struct {
1411                 u16 vddc1;
1412                 u16 vddc2;
1413                 u16 vddc3;
1414         };
1415 };
1416
1417 struct amdgpu_cac_leakage_table {
1418         u32 count;
1419         union amdgpu_cac_leakage_entry *entries;
1420 };
1421
1422 struct amdgpu_phase_shedding_limits_entry {
1423         u16 voltage;
1424         u32 sclk;
1425         u32 mclk;
1426 };
1427
1428 struct amdgpu_phase_shedding_limits_table {
1429         u32 count;
1430         struct amdgpu_phase_shedding_limits_entry *entries;
1431 };
1432
1433 struct amdgpu_uvd_clock_voltage_dependency_entry {
1434         u32 vclk;
1435         u32 dclk;
1436         u16 v;
1437 };
1438
1439 struct amdgpu_uvd_clock_voltage_dependency_table {
1440         u8 count;
1441         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1442 };
1443
1444 struct amdgpu_vce_clock_voltage_dependency_entry {
1445         u32 ecclk;
1446         u32 evclk;
1447         u16 v;
1448 };
1449
1450 struct amdgpu_vce_clock_voltage_dependency_table {
1451         u8 count;
1452         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1453 };
1454
1455 struct amdgpu_ppm_table {
1456         u8 ppm_design;
1457         u16 cpu_core_number;
1458         u32 platform_tdp;
1459         u32 small_ac_platform_tdp;
1460         u32 platform_tdc;
1461         u32 small_ac_platform_tdc;
1462         u32 apu_tdp;
1463         u32 dgpu_tdp;
1464         u32 dgpu_ulv_power;
1465         u32 tj_max;
1466 };
1467
1468 struct amdgpu_cac_tdp_table {
1469         u16 tdp;
1470         u16 configurable_tdp;
1471         u16 tdc;
1472         u16 battery_power_limit;
1473         u16 small_power_limit;
1474         u16 low_cac_leakage;
1475         u16 high_cac_leakage;
1476         u16 maximum_power_delivery_limit;
1477 };
1478
1479 struct amdgpu_dpm_dynamic_state {
1480         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1481         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1482         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1483         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1484         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1485         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1486         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1487         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1488         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1489         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1490         struct amdgpu_clock_array valid_sclk_values;
1491         struct amdgpu_clock_array valid_mclk_values;
1492         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1493         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1494         u32 mclk_sclk_ratio;
1495         u32 sclk_mclk_delta;
1496         u16 vddc_vddci_delta;
1497         u16 min_vddc_for_pcie_gen2;
1498         struct amdgpu_cac_leakage_table cac_leakage_table;
1499         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1500         struct amdgpu_ppm_table *ppm_table;
1501         struct amdgpu_cac_tdp_table *cac_tdp_table;
1502 };
1503
1504 struct amdgpu_dpm_fan {
1505         u16 t_min;
1506         u16 t_med;
1507         u16 t_high;
1508         u16 pwm_min;
1509         u16 pwm_med;
1510         u16 pwm_high;
1511         u8 t_hyst;
1512         u32 cycle_delay;
1513         u16 t_max;
1514         u8 control_mode;
1515         u16 default_max_fan_pwm;
1516         u16 default_fan_output_sensitivity;
1517         u16 fan_output_sensitivity;
1518         bool ucode_fan_control;
1519 };
1520
1521 enum amdgpu_pcie_gen {
1522         AMDGPU_PCIE_GEN1 = 0,
1523         AMDGPU_PCIE_GEN2 = 1,
1524         AMDGPU_PCIE_GEN3 = 2,
1525         AMDGPU_PCIE_GEN_INVALID = 0xffff
1526 };
1527
1528 enum amdgpu_dpm_forced_level {
1529         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1530         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1531         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1532         AMDGPU_DPM_FORCED_LEVEL_MANUAL = 3,
1533 };
1534
1535 struct amdgpu_vce_state {
1536         /* vce clocks */
1537         u32 evclk;
1538         u32 ecclk;
1539         /* gpu clocks */
1540         u32 sclk;
1541         u32 mclk;
1542         u8 clk_idx;
1543         u8 pstate;
1544 };
1545
1546 struct amdgpu_dpm_funcs {
1547         int (*get_temperature)(struct amdgpu_device *adev);
1548         int (*pre_set_power_state)(struct amdgpu_device *adev);
1549         int (*set_power_state)(struct amdgpu_device *adev);
1550         void (*post_set_power_state)(struct amdgpu_device *adev);
1551         void (*display_configuration_changed)(struct amdgpu_device *adev);
1552         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1553         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1554         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1555         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1556         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1557         bool (*vblank_too_short)(struct amdgpu_device *adev);
1558         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1559         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1560         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1561         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1562         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1563         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1564         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1565         int (*force_clock_level)(struct amdgpu_device *adev, enum pp_clock_type type, uint32_t mask);
1566         int (*print_clock_levels)(struct amdgpu_device *adev, enum pp_clock_type type, char *buf);
1567         int (*get_sclk_od)(struct amdgpu_device *adev);
1568         int (*set_sclk_od)(struct amdgpu_device *adev, uint32_t value);
1569         int (*get_mclk_od)(struct amdgpu_device *adev);
1570         int (*set_mclk_od)(struct amdgpu_device *adev, uint32_t value);
1571 };
1572
1573 struct amdgpu_dpm {
1574         struct amdgpu_ps        *ps;
1575         /* number of valid power states */
1576         int                     num_ps;
1577         /* current power state that is active */
1578         struct amdgpu_ps        *current_ps;
1579         /* requested power state */
1580         struct amdgpu_ps        *requested_ps;
1581         /* boot up power state */
1582         struct amdgpu_ps        *boot_ps;
1583         /* default uvd power state */
1584         struct amdgpu_ps        *uvd_ps;
1585         /* vce requirements */
1586         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1587         enum amdgpu_vce_level vce_level;
1588         enum amd_pm_state_type state;
1589         enum amd_pm_state_type user_state;
1590         u32                     platform_caps;
1591         u32                     voltage_response_time;
1592         u32                     backbias_response_time;
1593         void                    *priv;
1594         u32                     new_active_crtcs;
1595         int                     new_active_crtc_count;
1596         u32                     current_active_crtcs;
1597         int                     current_active_crtc_count;
1598         struct amdgpu_dpm_dynamic_state dyn_state;
1599         struct amdgpu_dpm_fan fan;
1600         u32 tdp_limit;
1601         u32 near_tdp_limit;
1602         u32 near_tdp_limit_adjusted;
1603         u32 sq_ramping_threshold;
1604         u32 cac_leakage;
1605         u16 tdp_od_limit;
1606         u32 tdp_adjustment;
1607         u16 load_line_slope;
1608         bool power_control;
1609         bool ac_power;
1610         /* special states active */
1611         bool                    thermal_active;
1612         bool                    uvd_active;
1613         bool                    vce_active;
1614         /* thermal handling */
1615         struct amdgpu_dpm_thermal thermal;
1616         /* forced levels */
1617         enum amdgpu_dpm_forced_level forced_level;
1618 };
1619
1620 struct amdgpu_pm {
1621         struct mutex            mutex;
1622         u32                     current_sclk;
1623         u32                     current_mclk;
1624         u32                     default_sclk;
1625         u32                     default_mclk;
1626         struct amdgpu_i2c_chan *i2c_bus;
1627         /* internal thermal controller on rv6xx+ */
1628         enum amdgpu_int_thermal_type int_thermal_type;
1629         struct device           *int_hwmon_dev;
1630         /* fan control parameters */
1631         bool                    no_fan;
1632         u8                      fan_pulses_per_revolution;
1633         u8                      fan_min_rpm;
1634         u8                      fan_max_rpm;
1635         /* dpm */
1636         bool                    dpm_enabled;
1637         bool                    sysfs_initialized;
1638         struct amdgpu_dpm       dpm;
1639         const struct firmware   *fw;    /* SMC firmware */
1640         uint32_t                fw_version;
1641         const struct amdgpu_dpm_funcs *funcs;
1642         uint32_t                pcie_gen_mask;
1643         uint32_t                pcie_mlw_mask;
1644         struct amd_pp_display_configuration pm_display_cfg;/* set by DAL */
1645 };
1646
1647 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1648
1649 /*
1650  * UVD
1651  */
1652 #define AMDGPU_DEFAULT_UVD_HANDLES      10
1653 #define AMDGPU_MAX_UVD_HANDLES          40
1654 #define AMDGPU_UVD_STACK_SIZE           (200*1024)
1655 #define AMDGPU_UVD_HEAP_SIZE            (256*1024)
1656 #define AMDGPU_UVD_SESSION_SIZE         (50*1024)
1657 #define AMDGPU_UVD_FIRMWARE_OFFSET      256
1658
1659 struct amdgpu_uvd {
1660         struct amdgpu_bo        *vcpu_bo;
1661         void                    *cpu_addr;
1662         uint64_t                gpu_addr;
1663         unsigned                fw_version;
1664         void                    *saved_bo;
1665         unsigned                max_handles;
1666         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1667         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1668         struct delayed_work     idle_work;
1669         const struct firmware   *fw;    /* UVD firmware */
1670         struct amdgpu_ring      ring;
1671         struct amdgpu_irq_src   irq;
1672         bool                    address_64_bit;
1673         bool                    use_ctx_buf;
1674         struct amd_sched_entity entity;
1675         uint32_t                srbm_soft_reset;
1676 };
1677
1678 /*
1679  * VCE
1680  */
1681 #define AMDGPU_MAX_VCE_HANDLES  16
1682 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1683
1684 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1685 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1686
1687 struct amdgpu_vce {
1688         struct amdgpu_bo        *vcpu_bo;
1689         uint64_t                gpu_addr;
1690         unsigned                fw_version;
1691         unsigned                fb_version;
1692         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1693         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1694         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1695         struct delayed_work     idle_work;
1696         struct mutex            idle_mutex;
1697         const struct firmware   *fw;    /* VCE firmware */
1698         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1699         struct amdgpu_irq_src   irq;
1700         unsigned                harvest_config;
1701         struct amd_sched_entity entity;
1702         uint32_t                srbm_soft_reset;
1703         unsigned                num_rings;
1704 };
1705
1706 /*
1707  * SDMA
1708  */
1709 struct amdgpu_sdma_instance {
1710         /* SDMA firmware */
1711         const struct firmware   *fw;
1712         uint32_t                fw_version;
1713         uint32_t                feature_version;
1714
1715         struct amdgpu_ring      ring;
1716         bool                    burst_nop;
1717 };
1718
1719 struct amdgpu_sdma {
1720         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1721 #ifdef CONFIG_DRM_AMDGPU_SI
1722         //SI DMA has a difference trap irq number for the second engine
1723         struct amdgpu_irq_src   trap_irq_1;
1724 #endif
1725         struct amdgpu_irq_src   trap_irq;
1726         struct amdgpu_irq_src   illegal_inst_irq;
1727         int                     num_instances;
1728         uint32_t                    srbm_soft_reset;
1729 };
1730
1731 /*
1732  * Firmware
1733  */
1734 struct amdgpu_firmware {
1735         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1736         bool smu_load;
1737         struct amdgpu_bo *fw_buf;
1738         unsigned int fw_size;
1739 };
1740
1741 /*
1742  * Benchmarking
1743  */
1744 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1745
1746
1747 /*
1748  * Testing
1749  */
1750 void amdgpu_test_moves(struct amdgpu_device *adev);
1751 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1752                            struct amdgpu_ring *cpA,
1753                            struct amdgpu_ring *cpB);
1754 void amdgpu_test_syncing(struct amdgpu_device *adev);
1755
1756 /*
1757  * MMU Notifier
1758  */
1759 #if defined(CONFIG_MMU_NOTIFIER)
1760 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1761 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1762 #else
1763 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1764 {
1765         return -ENODEV;
1766 }
1767 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1768 #endif
1769
1770 /*
1771  * Debugfs
1772  */
1773 struct amdgpu_debugfs {
1774         const struct drm_info_list      *files;
1775         unsigned                num_files;
1776 };
1777
1778 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1779                              const struct drm_info_list *files,
1780                              unsigned nfiles);
1781 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1782
1783 #if defined(CONFIG_DEBUG_FS)
1784 int amdgpu_debugfs_init(struct drm_minor *minor);
1785 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1786 #endif
1787
1788 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1789
1790 /*
1791  * amdgpu smumgr functions
1792  */
1793 struct amdgpu_smumgr_funcs {
1794         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1795         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1796         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1797 };
1798
1799 /*
1800  * amdgpu smumgr
1801  */
1802 struct amdgpu_smumgr {
1803         struct amdgpu_bo *toc_buf;
1804         struct amdgpu_bo *smu_buf;
1805         /* asic priv smu data */
1806         void *priv;
1807         spinlock_t smu_lock;
1808         /* smumgr functions */
1809         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1810         /* ucode loading complete flag */
1811         uint32_t fw_flags;
1812 };
1813
1814 /*
1815  * ASIC specific register table accessible by UMD
1816  */
1817 struct amdgpu_allowed_register_entry {
1818         uint32_t reg_offset;
1819         bool untouched;
1820         bool grbm_indexed;
1821 };
1822
1823 /*
1824  * ASIC specific functions.
1825  */
1826 struct amdgpu_asic_funcs {
1827         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1828         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1829                                    u8 *bios, u32 length_bytes);
1830         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1831                              u32 sh_num, u32 reg_offset, u32 *value);
1832         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1833         int (*reset)(struct amdgpu_device *adev);
1834         /* get the reference clock */
1835         u32 (*get_xclk)(struct amdgpu_device *adev);
1836         /* MM block clocks */
1837         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1838         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1839         /* query virtual capabilities */
1840         u32 (*get_virtual_caps)(struct amdgpu_device *adev);
1841         /* static power management */
1842         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1843         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1844 };
1845
1846 /*
1847  * IOCTL.
1848  */
1849 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1850                             struct drm_file *filp);
1851 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1852                                 struct drm_file *filp);
1853
1854 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1855                           struct drm_file *filp);
1856 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1857                         struct drm_file *filp);
1858 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1859                           struct drm_file *filp);
1860 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1861                               struct drm_file *filp);
1862 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1863                           struct drm_file *filp);
1864 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1865                         struct drm_file *filp);
1866 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1867 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1868
1869 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1870                                 struct drm_file *filp);
1871
1872 /* VRAM scratch page for HDP bug, default vram page */
1873 struct amdgpu_vram_scratch {
1874         struct amdgpu_bo                *robj;
1875         volatile uint32_t               *ptr;
1876         u64                             gpu_addr;
1877 };
1878
1879 /*
1880  * ACPI
1881  */
1882 struct amdgpu_atif_notification_cfg {
1883         bool enabled;
1884         int command_code;
1885 };
1886
1887 struct amdgpu_atif_notifications {
1888         bool display_switch;
1889         bool expansion_mode_change;
1890         bool thermal_state;
1891         bool forced_power_state;
1892         bool system_power_state;
1893         bool display_conf_change;
1894         bool px_gfx_switch;
1895         bool brightness_change;
1896         bool dgpu_display_event;
1897 };
1898
1899 struct amdgpu_atif_functions {
1900         bool system_params;
1901         bool sbios_requests;
1902         bool select_active_disp;
1903         bool lid_state;
1904         bool get_tv_standard;
1905         bool set_tv_standard;
1906         bool get_panel_expansion_mode;
1907         bool set_panel_expansion_mode;
1908         bool temperature_change;
1909         bool graphics_device_types;
1910 };
1911
1912 struct amdgpu_atif {
1913         struct amdgpu_atif_notifications notifications;
1914         struct amdgpu_atif_functions functions;
1915         struct amdgpu_atif_notification_cfg notification_cfg;
1916         struct amdgpu_encoder *encoder_for_bl;
1917 };
1918
1919 struct amdgpu_atcs_functions {
1920         bool get_ext_state;
1921         bool pcie_perf_req;
1922         bool pcie_dev_rdy;
1923         bool pcie_bus_width;
1924 };
1925
1926 struct amdgpu_atcs {
1927         struct amdgpu_atcs_functions functions;
1928 };
1929
1930 /*
1931  * CGS
1932  */
1933 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1934 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1935
1936
1937 /* GPU virtualization */
1938 #define AMDGPU_VIRT_CAPS_SRIOV_EN       (1 << 0)
1939 #define AMDGPU_VIRT_CAPS_IS_VF          (1 << 1)
1940 struct amdgpu_virtualization {
1941         bool supports_sr_iov;
1942         bool is_virtual;
1943         u32 caps;
1944 };
1945
1946 /*
1947  * Core structure, functions and helpers.
1948  */
1949 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1950 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1951
1952 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1953 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1954
1955 struct amdgpu_ip_block_status {
1956         bool valid;
1957         bool sw;
1958         bool hw;
1959         bool hang;
1960 };
1961
1962 struct amdgpu_device {
1963         struct device                   *dev;
1964         struct drm_device               *ddev;
1965         struct pci_dev                  *pdev;
1966
1967 #ifdef CONFIG_DRM_AMD_ACP
1968         struct amdgpu_acp               acp;
1969 #endif
1970
1971         /* ASIC */
1972         enum amd_asic_type              asic_type;
1973         uint32_t                        family;
1974         uint32_t                        rev_id;
1975         uint32_t                        external_rev_id;
1976         unsigned long                   flags;
1977         int                             usec_timeout;
1978         const struct amdgpu_asic_funcs  *asic_funcs;
1979         bool                            shutdown;
1980         bool                            need_dma32;
1981         bool                            accel_working;
1982         struct work_struct              reset_work;
1983         struct notifier_block           acpi_nb;
1984         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1985         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1986         unsigned                        debugfs_count;
1987 #if defined(CONFIG_DEBUG_FS)
1988         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1989 #endif
1990         struct amdgpu_atif              atif;
1991         struct amdgpu_atcs              atcs;
1992         struct mutex                    srbm_mutex;
1993         /* GRBM index mutex. Protects concurrent access to GRBM index */
1994         struct mutex                    grbm_idx_mutex;
1995         struct dev_pm_domain            vga_pm_domain;
1996         bool                            have_disp_power_ref;
1997
1998         /* BIOS */
1999         uint8_t                         *bios;
2000         bool                            is_atom_bios;
2001         struct amdgpu_bo                *stollen_vga_memory;
2002         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
2003
2004         /* Register/doorbell mmio */
2005         resource_size_t                 rmmio_base;
2006         resource_size_t                 rmmio_size;
2007         void __iomem                    *rmmio;
2008         /* protects concurrent MM_INDEX/DATA based register access */
2009         spinlock_t mmio_idx_lock;
2010         /* protects concurrent SMC based register access */
2011         spinlock_t smc_idx_lock;
2012         amdgpu_rreg_t                   smc_rreg;
2013         amdgpu_wreg_t                   smc_wreg;
2014         /* protects concurrent PCIE register access */
2015         spinlock_t pcie_idx_lock;
2016         amdgpu_rreg_t                   pcie_rreg;
2017         amdgpu_wreg_t                   pcie_wreg;
2018         amdgpu_rreg_t                   pciep_rreg;
2019         amdgpu_wreg_t                   pciep_wreg;
2020         /* protects concurrent UVD register access */
2021         spinlock_t uvd_ctx_idx_lock;
2022         amdgpu_rreg_t                   uvd_ctx_rreg;
2023         amdgpu_wreg_t                   uvd_ctx_wreg;
2024         /* protects concurrent DIDT register access */
2025         spinlock_t didt_idx_lock;
2026         amdgpu_rreg_t                   didt_rreg;
2027         amdgpu_wreg_t                   didt_wreg;
2028         /* protects concurrent gc_cac register access */
2029         spinlock_t gc_cac_idx_lock;
2030         amdgpu_rreg_t                   gc_cac_rreg;
2031         amdgpu_wreg_t                   gc_cac_wreg;
2032         /* protects concurrent ENDPOINT (audio) register access */
2033         spinlock_t audio_endpt_idx_lock;
2034         amdgpu_block_rreg_t             audio_endpt_rreg;
2035         amdgpu_block_wreg_t             audio_endpt_wreg;
2036         void __iomem                    *rio_mem;
2037         resource_size_t                 rio_mem_size;
2038         struct amdgpu_doorbell          doorbell;
2039
2040         /* clock/pll info */
2041         struct amdgpu_clock            clock;
2042
2043         /* MC */
2044         struct amdgpu_mc                mc;
2045         struct amdgpu_gart              gart;
2046         struct amdgpu_dummy_page        dummy_page;
2047         struct amdgpu_vm_manager        vm_manager;
2048
2049         /* memory management */
2050         struct amdgpu_mman              mman;
2051         struct amdgpu_vram_scratch      vram_scratch;
2052         struct amdgpu_wb                wb;
2053         atomic64_t                      vram_usage;
2054         atomic64_t                      vram_vis_usage;
2055         atomic64_t                      gtt_usage;
2056         atomic64_t                      num_bytes_moved;
2057         atomic64_t                      num_evictions;
2058         atomic_t                        gpu_reset_counter;
2059
2060         /* data for buffer migration throttling */
2061         struct {
2062                 spinlock_t              lock;
2063                 s64                     last_update_us;
2064                 s64                     accum_us; /* accumulated microseconds */
2065                 u32                     log2_max_MBps;
2066         } mm_stats;
2067
2068         /* display */
2069         bool                            enable_virtual_display;
2070         struct amdgpu_mode_info         mode_info;
2071         struct work_struct              hotplug_work;
2072         struct amdgpu_irq_src           crtc_irq;
2073         struct amdgpu_irq_src           pageflip_irq;
2074         struct amdgpu_irq_src           hpd_irq;
2075
2076         /* rings */
2077         u64                             fence_context;
2078         unsigned                        num_rings;
2079         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2080         bool                            ib_pool_ready;
2081         struct amdgpu_sa_manager        ring_tmp_bo;
2082
2083         /* interrupts */
2084         struct amdgpu_irq               irq;
2085
2086         /* powerplay */
2087         struct amd_powerplay            powerplay;
2088         bool                            pp_enabled;
2089         bool                            pp_force_state_enabled;
2090
2091         /* dpm */
2092         struct amdgpu_pm                pm;
2093         u32                             cg_flags;
2094         u32                             pg_flags;
2095
2096         /* amdgpu smumgr */
2097         struct amdgpu_smumgr smu;
2098
2099         /* gfx */
2100         struct amdgpu_gfx               gfx;
2101
2102         /* sdma */
2103         struct amdgpu_sdma              sdma;
2104
2105         /* uvd */
2106         struct amdgpu_uvd               uvd;
2107
2108         /* vce */
2109         struct amdgpu_vce               vce;
2110
2111         /* firmwares */
2112         struct amdgpu_firmware          firmware;
2113
2114         /* GDS */
2115         struct amdgpu_gds               gds;
2116
2117         const struct amdgpu_ip_block_version *ip_blocks;
2118         int                             num_ip_blocks;
2119         struct amdgpu_ip_block_status   *ip_block_status;
2120         struct mutex    mn_lock;
2121         DECLARE_HASHTABLE(mn_hash, 7);
2122
2123         /* tracking pinned memory */
2124         u64 vram_pin_size;
2125         u64 invisible_pin_size;
2126         u64 gart_pin_size;
2127
2128         /* amdkfd interface */
2129         struct kfd_dev          *kfd;
2130
2131         struct amdgpu_virtualization virtualization;
2132
2133         /* link all shadow bo */
2134         struct list_head                shadow_list;
2135         struct mutex                    shadow_list_lock;
2136         /* link all gtt */
2137         spinlock_t                      gtt_list_lock;
2138         struct list_head                gtt_list;
2139
2140 };
2141
2142 bool amdgpu_device_is_px(struct drm_device *dev);
2143 int amdgpu_device_init(struct amdgpu_device *adev,
2144                        struct drm_device *ddev,
2145                        struct pci_dev *pdev,
2146                        uint32_t flags);
2147 void amdgpu_device_fini(struct amdgpu_device *adev);
2148 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2149
2150 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2151                         bool always_indirect);
2152 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2153                     bool always_indirect);
2154 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2155 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2156
2157 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2158 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2159
2160 /*
2161  * Registers read & write functions.
2162  */
2163 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2164 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2165 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2166 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2167 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2168 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2169 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2170 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2171 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2172 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
2173 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
2174 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2175 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2176 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2177 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2178 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2179 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2180 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
2181 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
2182 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2183 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2184 #define WREG32_P(reg, val, mask)                                \
2185         do {                                                    \
2186                 uint32_t tmp_ = RREG32(reg);                    \
2187                 tmp_ &= (mask);                                 \
2188                 tmp_ |= ((val) & ~(mask));                      \
2189                 WREG32(reg, tmp_);                              \
2190         } while (0)
2191 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2192 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2193 #define WREG32_PLL_P(reg, val, mask)                            \
2194         do {                                                    \
2195                 uint32_t tmp_ = RREG32_PLL(reg);                \
2196                 tmp_ &= (mask);                                 \
2197                 tmp_ |= ((val) & ~(mask));                      \
2198                 WREG32_PLL(reg, tmp_);                          \
2199         } while (0)
2200 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2201 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2202 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2203
2204 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2205 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2206
2207 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2208 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2209
2210 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2211         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2212          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2213
2214 #define REG_GET_FIELD(value, reg, field)                                \
2215         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2216
2217 #define WREG32_FIELD(reg, field, val)   \
2218         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
2219
2220 /*
2221  * BIOS helpers.
2222  */
2223 #define RBIOS8(i) (adev->bios[i])
2224 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2225 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2226
2227 /*
2228  * RING helpers.
2229  */
2230 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2231 {
2232         if (ring->count_dw <= 0)
2233                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2234         ring->ring[ring->wptr++] = v;
2235         ring->wptr &= ring->ptr_mask;
2236         ring->count_dw--;
2237 }
2238
2239 static inline struct amdgpu_sdma_instance *
2240 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
2241 {
2242         struct amdgpu_device *adev = ring->adev;
2243         int i;
2244
2245         for (i = 0; i < adev->sdma.num_instances; i++)
2246                 if (&adev->sdma.instance[i].ring == ring)
2247                         break;
2248
2249         if (i < AMDGPU_MAX_SDMA_INSTANCES)
2250                 return &adev->sdma.instance[i];
2251         else
2252                 return NULL;
2253 }
2254
2255 /*
2256  * ASICs macro.
2257  */
2258 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2259 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2260 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2261 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2262 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2263 #define amdgpu_asic_get_virtual_caps(adev) ((adev)->asic_funcs->get_virtual_caps((adev)))
2264 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
2265 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
2266 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2267 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2268 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
2269 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2270 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2271 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2272 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2273 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
2274 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2275 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2276 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2277 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
2278 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2279 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2280 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2281 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
2282 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
2283 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2284 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2285 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2286 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2287 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
2288 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
2289 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
2290 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
2291 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
2292 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
2293 #define amdgpu_ring_get_emit_ib_size(r) (r)->funcs->get_emit_ib_size((r))
2294 #define amdgpu_ring_get_dma_frame_size(r) (r)->funcs->get_dma_frame_size((r))
2295 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2296 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2297 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2298 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2299 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2300 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2301 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2302 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2303 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2304 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2305 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2306 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2307 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2308 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
2309 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2310 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2311 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2312 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2313 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2314 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
2315 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
2316 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2317 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2318 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2319 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2320 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2321 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2322 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2323 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
2324 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
2325
2326 #define amdgpu_dpm_get_temperature(adev) \
2327         ((adev)->pp_enabled ?                                           \
2328               (adev)->powerplay.pp_funcs->get_temperature((adev)->powerplay.pp_handle) : \
2329               (adev)->pm.funcs->get_temperature((adev)))
2330
2331 #define amdgpu_dpm_set_fan_control_mode(adev, m) \
2332         ((adev)->pp_enabled ?                                           \
2333               (adev)->powerplay.pp_funcs->set_fan_control_mode((adev)->powerplay.pp_handle, (m)) : \
2334               (adev)->pm.funcs->set_fan_control_mode((adev), (m)))
2335
2336 #define amdgpu_dpm_get_fan_control_mode(adev) \
2337         ((adev)->pp_enabled ?                                           \
2338               (adev)->powerplay.pp_funcs->get_fan_control_mode((adev)->powerplay.pp_handle) : \
2339               (adev)->pm.funcs->get_fan_control_mode((adev)))
2340
2341 #define amdgpu_dpm_set_fan_speed_percent(adev, s) \
2342         ((adev)->pp_enabled ?                                           \
2343               (adev)->powerplay.pp_funcs->set_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2344               (adev)->pm.funcs->set_fan_speed_percent((adev), (s)))
2345
2346 #define amdgpu_dpm_get_fan_speed_percent(adev, s) \
2347         ((adev)->pp_enabled ?                                           \
2348               (adev)->powerplay.pp_funcs->get_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2349               (adev)->pm.funcs->get_fan_speed_percent((adev), (s)))
2350
2351 #define amdgpu_dpm_get_sclk(adev, l) \
2352         ((adev)->pp_enabled ?                                           \
2353               (adev)->powerplay.pp_funcs->get_sclk((adev)->powerplay.pp_handle, (l)) : \
2354                 (adev)->pm.funcs->get_sclk((adev), (l)))
2355
2356 #define amdgpu_dpm_get_mclk(adev, l)  \
2357         ((adev)->pp_enabled ?                                           \
2358               (adev)->powerplay.pp_funcs->get_mclk((adev)->powerplay.pp_handle, (l)) : \
2359               (adev)->pm.funcs->get_mclk((adev), (l)))
2360
2361
2362 #define amdgpu_dpm_force_performance_level(adev, l) \
2363         ((adev)->pp_enabled ?                                           \
2364               (adev)->powerplay.pp_funcs->force_performance_level((adev)->powerplay.pp_handle, (l)) : \
2365               (adev)->pm.funcs->force_performance_level((adev), (l)))
2366
2367 #define amdgpu_dpm_powergate_uvd(adev, g) \
2368         ((adev)->pp_enabled ?                                           \
2369               (adev)->powerplay.pp_funcs->powergate_uvd((adev)->powerplay.pp_handle, (g)) : \
2370               (adev)->pm.funcs->powergate_uvd((adev), (g)))
2371
2372 #define amdgpu_dpm_powergate_vce(adev, g) \
2373         ((adev)->pp_enabled ?                                           \
2374               (adev)->powerplay.pp_funcs->powergate_vce((adev)->powerplay.pp_handle, (g)) : \
2375               (adev)->pm.funcs->powergate_vce((adev), (g)))
2376
2377 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) \
2378         ((adev)->pp_enabled ?                                           \
2379               (adev)->powerplay.pp_funcs->print_current_performance_level((adev)->powerplay.pp_handle, (m)) : \
2380               (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m)))
2381
2382 #define amdgpu_dpm_get_current_power_state(adev) \
2383         (adev)->powerplay.pp_funcs->get_current_power_state((adev)->powerplay.pp_handle)
2384
2385 #define amdgpu_dpm_get_performance_level(adev) \
2386         (adev)->powerplay.pp_funcs->get_performance_level((adev)->powerplay.pp_handle)
2387
2388 #define amdgpu_dpm_get_pp_num_states(adev, data) \
2389         (adev)->powerplay.pp_funcs->get_pp_num_states((adev)->powerplay.pp_handle, data)
2390
2391 #define amdgpu_dpm_get_pp_table(adev, table) \
2392         (adev)->powerplay.pp_funcs->get_pp_table((adev)->powerplay.pp_handle, table)
2393
2394 #define amdgpu_dpm_set_pp_table(adev, buf, size) \
2395         (adev)->powerplay.pp_funcs->set_pp_table((adev)->powerplay.pp_handle, buf, size)
2396
2397 #define amdgpu_dpm_print_clock_levels(adev, type, buf) \
2398         (adev)->powerplay.pp_funcs->print_clock_levels((adev)->powerplay.pp_handle, type, buf)
2399
2400 #define amdgpu_dpm_force_clock_level(adev, type, level) \
2401                 (adev)->powerplay.pp_funcs->force_clock_level((adev)->powerplay.pp_handle, type, level)
2402
2403 #define amdgpu_dpm_get_sclk_od(adev) \
2404         (adev)->powerplay.pp_funcs->get_sclk_od((adev)->powerplay.pp_handle)
2405
2406 #define amdgpu_dpm_set_sclk_od(adev, value) \
2407         (adev)->powerplay.pp_funcs->set_sclk_od((adev)->powerplay.pp_handle, value)
2408
2409 #define amdgpu_dpm_get_mclk_od(adev) \
2410         ((adev)->powerplay.pp_funcs->get_mclk_od((adev)->powerplay.pp_handle))
2411
2412 #define amdgpu_dpm_set_mclk_od(adev, value) \
2413         ((adev)->powerplay.pp_funcs->set_mclk_od((adev)->powerplay.pp_handle, value))
2414
2415 #define amdgpu_dpm_dispatch_task(adev, event_id, input, output)         \
2416         (adev)->powerplay.pp_funcs->dispatch_tasks((adev)->powerplay.pp_handle, (event_id), (input), (output))
2417
2418 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2419
2420 /* Common functions */
2421 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2422 bool amdgpu_need_backup(struct amdgpu_device *adev);
2423 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2424 bool amdgpu_card_posted(struct amdgpu_device *adev);
2425 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2426
2427 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2428 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2429                        u32 ip_instance, u32 ring,
2430                        struct amdgpu_ring **out_ring);
2431 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2432 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2433 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
2434 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2435                                      uint32_t flags);
2436 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2437 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
2438 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
2439                                   unsigned long end);
2440 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
2441                                        int *last_invalidated);
2442 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2443 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2444                                  struct ttm_mem_reg *mem);
2445 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2446 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2447 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2448 u64 amdgpu_ttm_get_gtt_mem_size(struct amdgpu_device *adev);
2449 int amdgpu_ttm_global_init(struct amdgpu_device *adev);
2450 int amdgpu_ttm_init(struct amdgpu_device *adev);
2451 void amdgpu_ttm_fini(struct amdgpu_device *adev);
2452 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2453                                              const u32 *registers,
2454                                              const u32 array_size);
2455
2456 bool amdgpu_device_is_px(struct drm_device *dev);
2457 /* atpx handler */
2458 #if defined(CONFIG_VGA_SWITCHEROO)
2459 void amdgpu_register_atpx_handler(void);
2460 void amdgpu_unregister_atpx_handler(void);
2461 bool amdgpu_has_atpx_dgpu_power_cntl(void);
2462 bool amdgpu_is_atpx_hybrid(void);
2463 #else
2464 static inline void amdgpu_register_atpx_handler(void) {}
2465 static inline void amdgpu_unregister_atpx_handler(void) {}
2466 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
2467 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
2468 #endif
2469
2470 /*
2471  * KMS
2472  */
2473 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2474 extern const int amdgpu_max_kms_ioctl;
2475
2476 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2477 int amdgpu_driver_unload_kms(struct drm_device *dev);
2478 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2479 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2480 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2481                                  struct drm_file *file_priv);
2482 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2483                                 struct drm_file *file_priv);
2484 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
2485 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
2486 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
2487 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2488 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2489 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, unsigned int pipe,
2490                                     int *max_error,
2491                                     struct timeval *vblank_time,
2492                                     unsigned flags);
2493 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2494                              unsigned long arg);
2495
2496 /*
2497  * functions used by amdgpu_encoder.c
2498  */
2499 struct amdgpu_afmt_acr {
2500         u32 clock;
2501
2502         int n_32khz;
2503         int cts_32khz;
2504
2505         int n_44_1khz;
2506         int cts_44_1khz;
2507
2508         int n_48khz;
2509         int cts_48khz;
2510
2511 };
2512
2513 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2514
2515 /* amdgpu_acpi.c */
2516 #if defined(CONFIG_ACPI)
2517 int amdgpu_acpi_init(struct amdgpu_device *adev);
2518 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2519 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2520 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2521                                                 u8 perf_req, bool advertise);
2522 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2523 #else
2524 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2525 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2526 #endif
2527
2528 struct amdgpu_bo_va_mapping *
2529 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2530                        uint64_t addr, struct amdgpu_bo **bo);
2531 int amdgpu_cs_sysvm_access_required(struct amdgpu_cs_parser *parser);
2532
2533 #include "amdgpu_object.h"
2534 #endif