drivers/gpu/drm/amd/amdgpu/amdgpu_ib.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  *          Christian König
  28  */
  29 #include <linux/seq_file.h>
  30 #include <linux/slab.h>
  31 #include <drm/drmP.h>
  32 #include <drm/amdgpu_drm.h>
  33 #include "amdgpu.h"
  34 #include "atom.h"
  35
  36 /*
  37  * IB
  38  * IBs (Indirect Buffers) and areas of GPU accessible memory where
  39  * commands are stored.  You can put a pointer to the IB in the
  40  * command ring and the hw will fetch the commands from the IB
  41  * and execute them.  Generally userspace acceleration drivers
  42  * produce command buffers which are send to the kernel and
  43  * put in IBs for execution by the requested ring.
  44  */
  45 static int amdgpu_debugfs_sa_init(struct amdgpu_device *adev);
  46
  47 /**
  48  * amdgpu_ib_get - request an IB (Indirect Buffer)
  49  *
  50  * @ring: ring index the IB is associated with
  51  * @size: requested IB size
  52  * @ib: IB object returned
  53  *
  54  * Request an IB (all asics).  IBs are allocated using the
  55  * suballocator.
  56  * Returns 0 on success, error on failure.
  57  */
  58 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
  59                   unsigned size, struct amdgpu_ib *ib)
  60 {
  61         struct amdgpu_device *adev = ring->adev;
  62         int r;
  63
  64         if (size) {
  65                 r = amdgpu_sa_bo_new(adev, &adev->ring_tmp_bo,
  66                                       &ib->sa_bo, size, 256);
  67                 if (r) {
  68                         dev_err(adev->dev, "failed to get a new IB (%d)\n", r);
  69                         return r;
  70                 }
  71
  72                 ib->ptr = amdgpu_sa_bo_cpu_addr(ib->sa_bo);
  73
  74                 if (!vm)
  75                         ib->gpu_addr = amdgpu_sa_bo_gpu_addr(ib->sa_bo);
  76         }
  77
  78         amdgpu_sync_create(&ib->sync);
  79
  80         ib->ring = ring;
  81         ib->vm = vm;
  82
  83         return 0;
  84 }
  85
  86 /**
  87  * amdgpu_ib_free - free an IB (Indirect Buffer)
  88  *
  89  * @adev: amdgpu_device pointer
  90  * @ib: IB object to free
  91  *
  92  * Free an IB (all asics).
  93  */
  94 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib)
  95 {
  96         amdgpu_sync_free(adev, &ib->sync, &ib->fence->base);
  97         amdgpu_sa_bo_free(adev, &ib->sa_bo, &ib->fence->base);
  98         amdgpu_fence_unref(&ib->fence);
  99 }
 100
 101 /**
 102  * amdgpu_ib_schedule - schedule an IB (Indirect Buffer) on the ring
 103  *
 104  * @adev: amdgpu_device pointer
 105  * @num_ibs: number of IBs to schedule
 106  * @ibs: IB objects to schedule
 107  * @owner: owner for creating the fences
 108  *
 109  * Schedule an IB on the associated ring (all asics).
 110  * Returns 0 on success, error on failure.
 111  *
 112  * On SI, there are two parallel engines fed from the primary ring,
 113  * the CE (Constant Engine) and the DE (Drawing Engine).  Since
 114  * resource descriptors have moved to memory, the CE allows you to
 115  * prime the caches while the DE is updating register state so that
 116  * the resource descriptors will be already in cache when the draw is
 117  * processed.  To accomplish this, the userspace driver submits two
 118  * IBs, one for the CE and one for the DE.  If there is a CE IB (called
 119  * a CONST_IB), it will be put on the ring prior to the DE IB.  Prior
 120  * to SI there was just a DE IB.
 121  */
 122 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
 123                        struct amdgpu_ib *ibs, void *owner)
 124 {
 125         struct amdgpu_ib *ib = &ibs[0];
 126         struct amdgpu_ring *ring;
 127         struct amdgpu_ctx *ctx, *old_ctx;
 128         struct amdgpu_vm *vm;
 129         unsigned i;
 130         int r = 0;
 131
 132         if (num_ibs == 0)
 133                 return -EINVAL;
 134
 135         ring = ibs->ring;
 136         ctx = ibs->ctx;
 137         vm = ibs->vm;
 138
 139         if (!ring->ready) {
 140                 dev_err(adev->dev, "couldn't schedule ib\n");
 141                 return -EINVAL;
 142         }
 143         r = amdgpu_sync_wait(&ibs->sync);
 144         if (r) {
 145                 dev_err(adev->dev, "IB sync failed (%d).\n", r);
 146                 return r;
 147         }
 148         r = amdgpu_ring_lock(ring, (256 + AMDGPU_NUM_SYNCS * 8) * num_ibs);
 149         if (r) {
 150                 dev_err(adev->dev, "scheduling IB failed (%d).\n", r);
 151                 return r;
 152         }
 153
 154         if (vm) {
 155                 /* grab a vm id if necessary */
 156                 r = amdgpu_vm_grab_id(ibs->vm, ibs->ring, &ibs->sync);
 157                 if (r) {
 158                         amdgpu_ring_unlock_undo(ring);
 159                         return r;
 160                 }
 161         }
 162
 163         r = amdgpu_sync_rings(&ibs->sync, ring);
 164         if (r) {
 165                 amdgpu_ring_unlock_undo(ring);
 166                 dev_err(adev->dev, "failed to sync rings (%d)\n", r);
 167                 return r;
 168         }
 169
 170         if (vm) {
 171                 /* do context switch */
 172                 amdgpu_vm_flush(ring, vm, ib->sync.last_vm_update);
 173
 174                 if (ring->funcs->emit_gds_switch)
 175                         amdgpu_ring_emit_gds_switch(ring, ib->vm->ids[ring->idx].id,
 176                                                     ib->gds_base, ib->gds_size,
 177                                                     ib->gws_base, ib->gws_size,
 178                                                     ib->oa_base, ib->oa_size);
 179
 180                 if (ring->funcs->emit_hdp_flush)
 181                         amdgpu_ring_emit_hdp_flush(ring);
 182         }
 183
 184         old_ctx = ring->current_ctx;
 185         for (i = 0; i < num_ibs; ++i) {
 186                 ib = &ibs[i];
 187
 188                 if (ib->ring != ring || ib->ctx != ctx || ib->vm != vm) {
 189                         ring->current_ctx = old_ctx;
 190                         amdgpu_ring_unlock_undo(ring);
 191                         return -EINVAL;
 192                 }
 193                 amdgpu_ring_emit_ib(ring, ib);
 194                 ring->current_ctx = ctx;
 195         }
 196
 197         r = amdgpu_fence_emit(ring, owner, &ib->fence);
 198         if (r) {
 199                 dev_err(adev->dev, "failed to emit fence (%d)\n", r);
 200                 ring->current_ctx = old_ctx;
 201                 amdgpu_ring_unlock_undo(ring);
 202                 return r;
 203         }
 204
 205         if (!amdgpu_enable_scheduler && ib->ctx)
 206                 ib->sequence = amdgpu_ctx_add_fence(ib->ctx, ring,
 207                                                     &ib->fence->base);
 208
 209         /* wrap the last IB with fence */
 210         if (ib->user) {
 211                 uint64_t addr = amdgpu_bo_gpu_offset(ib->user->bo);
 212                 addr += ib->user->offset;
 213                 amdgpu_ring_emit_fence(ring, addr, ib->sequence,
 214                                        AMDGPU_FENCE_FLAG_64BIT);
 215         }
 216
 217         if (ib->vm)
 218                 amdgpu_vm_fence(adev, ib->vm, ib->fence);
 219
 220         amdgpu_ring_unlock_commit(ring);
 221         return 0;
 222 }
 223
 224 /**
 225  * amdgpu_ib_pool_init - Init the IB (Indirect Buffer) pool
 226  *
 227  * @adev: amdgpu_device pointer
 228  *
 229  * Initialize the suballocator to manage a pool of memory
 230  * for use as IBs (all asics).
 231  * Returns 0 on success, error on failure.
 232  */
 233 int amdgpu_ib_pool_init(struct amdgpu_device *adev)
 234 {
 235         int r;
 236
 237         if (adev->ib_pool_ready) {
 238                 return 0;
 239         }
 240         r = amdgpu_sa_bo_manager_init(adev, &adev->ring_tmp_bo,
 241                                       AMDGPU_IB_POOL_SIZE*64*1024,
 242                                       AMDGPU_GPU_PAGE_SIZE,
 243                                       AMDGPU_GEM_DOMAIN_GTT);
 244         if (r) {
 245                 return r;
 246         }
 247
 248         r = amdgpu_sa_bo_manager_start(adev, &adev->ring_tmp_bo);
 249         if (r) {
 250                 return r;
 251         }
 252
 253         adev->ib_pool_ready = true;
 254         if (amdgpu_debugfs_sa_init(adev)) {
 255                 dev_err(adev->dev, "failed to register debugfs file for SA\n");
 256         }
 257         return 0;
 258 }
 259
 260 /**
 261  * amdgpu_ib_pool_fini - Free the IB (Indirect Buffer) pool
 262  *
 263  * @adev: amdgpu_device pointer
 264  *
 265  * Tear down the suballocator managing the pool of memory
 266  * for use as IBs (all asics).
 267  */
 268 void amdgpu_ib_pool_fini(struct amdgpu_device *adev)
 269 {
 270         if (adev->ib_pool_ready) {
 271                 amdgpu_sa_bo_manager_suspend(adev, &adev->ring_tmp_bo);
 272                 amdgpu_sa_bo_manager_fini(adev, &adev->ring_tmp_bo);
 273                 adev->ib_pool_ready = false;
 274         }
 275 }
 276
 277 /**
 278  * amdgpu_ib_ring_tests - test IBs on the rings
 279  *
 280  * @adev: amdgpu_device pointer
 281  *
 282  * Test an IB (Indirect Buffer) on each ring.
 283  * If the test fails, disable the ring.
 284  * Returns 0 on success, error if the primary GFX ring
 285  * IB test fails.
 286  */
 287 int amdgpu_ib_ring_tests(struct amdgpu_device *adev)
 288 {
 289         unsigned i;
 290         int r;
 291
 292         for (i = 0; i < AMDGPU_MAX_RINGS; ++i) {
 293                 struct amdgpu_ring *ring = adev->rings[i];
 294
 295                 if (!ring || !ring->ready)
 296                         continue;
 297
 298                 r = amdgpu_ring_test_ib(ring);
 299                 if (r) {
 300                         ring->ready = false;
 301                         adev->needs_reset = false;
 302
 303                         if (ring == &adev->gfx.gfx_ring[0]) {
 304                                 /* oh, oh, that's really bad */
 305                                 DRM_ERROR("amdgpu: failed testing IB on GFX ring (%d).\n", r);
 306                                 adev->accel_working = false;
 307                                 return r;
 308
 309                         } else {
 310                                 /* still not good, but we can live with it */
 311                                 DRM_ERROR("amdgpu: failed testing IB on ring %d (%d).\n", i, r);
 312                         }
 313                 }
 314         }
 315         return 0;
 316 }
 317
 318 /*
 319  * Debugfs info
 320  */
 321 #if defined(CONFIG_DEBUG_FS)
 322
 323 static int amdgpu_debugfs_sa_info(struct seq_file *m, void *data)
 324 {
 325         struct drm_info_node *node = (struct drm_info_node *) m->private;
 326         struct drm_device *dev = node->minor->dev;
 327         struct amdgpu_device *adev = dev->dev_private;
 328
 329         amdgpu_sa_bo_dump_debug_info(&adev->ring_tmp_bo, m);
 330
 331         return 0;
 332
 333 }
 334
 335 static struct drm_info_list amdgpu_debugfs_sa_list[] = {
 336         {"amdgpu_sa_info", &amdgpu_debugfs_sa_info, 0, NULL},
 337 };
 338
 339 #endif
 340
 341 static int amdgpu_debugfs_sa_init(struct amdgpu_device *adev)
 342 {
 343 #if defined(CONFIG_DEBUG_FS)
 344         return amdgpu_debugfs_add_files(adev, amdgpu_debugfs_sa_list, 1);
 345 #else
 346         return 0;
 347 #endif
 348 }