drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "intel_lrc.h"
  39 #include "i915_gem_gtt.h"
  40 #include "i915_gem_render_state.h"
  41 #include <linux/io-mapping.h>
  42 #include <linux/i2c.h>
  43 #include <linux/i2c-algo-bit.h>
  44 #include <drm/intel-gtt.h>
  45 #include <drm/drm_legacy.h> /* for struct drm_dma_handle */
  46 #include <linux/backlight.h>
  47 #include <linux/hashtable.h>
  48 #include <linux/intel-iommu.h>
  49 #include <linux/kref.h>
  50 #include <linux/pm_qos.h>
  51
  52 /* General customization:
  53  */
  54
  55 #define DRIVER_NAME             "i915"
  56 #define DRIVER_DESC             "Intel Graphics"
  57 #define DRIVER_DATE             "20140919"
  58
  59 enum pipe {
  60         INVALID_PIPE = -1,
  61         PIPE_A = 0,
  62         PIPE_B,
  63         PIPE_C,
  64         _PIPE_EDP,
  65         I915_MAX_PIPES = _PIPE_EDP
  66 };
  67 #define pipe_name(p) ((p) + 'A')
  68
  69 enum transcoder {
  70         TRANSCODER_A = 0,
  71         TRANSCODER_B,
  72         TRANSCODER_C,
  73         TRANSCODER_EDP,
  74         I915_MAX_TRANSCODERS
  75 };
  76 #define transcoder_name(t) ((t) + 'A')
  77
  78 enum plane {
  79         PLANE_A = 0,
  80         PLANE_B,
  81         PLANE_C,
  82 };
  83 #define plane_name(p) ((p) + 'A')
  84
  85 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
  86
  87 enum port {
  88         PORT_A = 0,
  89         PORT_B,
  90         PORT_C,
  91         PORT_D,
  92         PORT_E,
  93         I915_MAX_PORTS
  94 };
  95 #define port_name(p) ((p) + 'A')
  96
  97 #define I915_NUM_PHYS_VLV 2
  98
  99 enum dpio_channel {
 100         DPIO_CH0,
 101         DPIO_CH1
 102 };
 103
 104 enum dpio_phy {
 105         DPIO_PHY0,
 106         DPIO_PHY1
 107 };
 108
 109 enum intel_display_power_domain {
 110         POWER_DOMAIN_PIPE_A,
 111         POWER_DOMAIN_PIPE_B,
 112         POWER_DOMAIN_PIPE_C,
 113         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 114         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 115         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 116         POWER_DOMAIN_TRANSCODER_A,
 117         POWER_DOMAIN_TRANSCODER_B,
 118         POWER_DOMAIN_TRANSCODER_C,
 119         POWER_DOMAIN_TRANSCODER_EDP,
 120         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 121         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 122         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 123         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 124         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 125         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 126         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 127         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 128         POWER_DOMAIN_PORT_DSI,
 129         POWER_DOMAIN_PORT_CRT,
 130         POWER_DOMAIN_PORT_OTHER,
 131         POWER_DOMAIN_VGA,
 132         POWER_DOMAIN_AUDIO,
 133         POWER_DOMAIN_PLLS,
 134         POWER_DOMAIN_INIT,
 135
 136         POWER_DOMAIN_NUM,
 137 };
 138
 139 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 140 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 141                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 142 #define POWER_DOMAIN_TRANSCODER(tran) \
 143         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 144          (tran) + POWER_DOMAIN_TRANSCODER_A)
 145
 146 enum hpd_pin {
 147         HPD_NONE = 0,
 148         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 149         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 150         HPD_CRT,
 151         HPD_SDVO_B,
 152         HPD_SDVO_C,
 153         HPD_PORT_B,
 154         HPD_PORT_C,
 155         HPD_PORT_D,
 156         HPD_NUM_PINS
 157 };
 158
 159 #define I915_GEM_GPU_DOMAINS \
 160         (I915_GEM_DOMAIN_RENDER | \
 161          I915_GEM_DOMAIN_SAMPLER | \
 162          I915_GEM_DOMAIN_COMMAND | \
 163          I915_GEM_DOMAIN_INSTRUCTION | \
 164          I915_GEM_DOMAIN_VERTEX)
 165
 166 #define for_each_pipe(__dev_priv, __p) \
 167         for ((__p) = 0; (__p) < INTEL_INFO(__dev_priv)->num_pipes; (__p)++)
 168 #define for_each_plane(pipe, p) \
 169         for ((p) = 0; (p) < INTEL_INFO(dev)->num_sprites[(pipe)] + 1; (p)++)
 170 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 171
 172 #define for_each_crtc(dev, crtc) \
 173         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
 174
 175 #define for_each_intel_crtc(dev, intel_crtc) \
 176         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
 177
 178 #define for_each_intel_encoder(dev, intel_encoder)              \
 179         list_for_each_entry(intel_encoder,                      \
 180                             &(dev)->mode_config.encoder_list,   \
 181                             base.head)
 182
 183 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 184         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 185                 if ((intel_encoder)->base.crtc == (__crtc))
 186
 187 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 188         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 189                 if ((intel_connector)->base.encoder == (__encoder))
 190
 191 #define for_each_power_domain(domain, mask)                             \
 192         for ((domain) = 0; (domain) < POWER_DOMAIN_NUM; (domain)++)     \
 193                 if ((1 << (domain)) & (mask))
 194
 195 struct drm_i915_private;
 196 struct i915_mm_struct;
 197 struct i915_mmu_object;
 198
 199 enum intel_dpll_id {
 200         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 201         /* real shared dpll ids must be >= 0 */
 202         DPLL_ID_PCH_PLL_A = 0,
 203         DPLL_ID_PCH_PLL_B = 1,
 204         DPLL_ID_WRPLL1 = 0,
 205         DPLL_ID_WRPLL2 = 1,
 206 };
 207 #define I915_NUM_PLLS 2
 208
 209 struct intel_dpll_hw_state {
 210         /* i9xx, pch plls */
 211         uint32_t dpll;
 212         uint32_t dpll_md;
 213         uint32_t fp0;
 214         uint32_t fp1;
 215
 216         /* hsw, bdw */
 217         uint32_t wrpll;
 218 };
 219
 220 struct intel_shared_dpll {
 221         int refcount; /* count of number of CRTCs sharing this PLL */
 222         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 223         bool on; /* is the PLL actually active? Disabled during modeset */
 224         const char *name;
 225         /* should match the index in the dev_priv->shared_dplls array */
 226         enum intel_dpll_id id;
 227         struct intel_dpll_hw_state hw_state;
 228         /* The mode_set hook is optional and should be used together with the
 229          * intel_prepare_shared_dpll function. */
 230         void (*mode_set)(struct drm_i915_private *dev_priv,
 231                          struct intel_shared_dpll *pll);
 232         void (*enable)(struct drm_i915_private *dev_priv,
 233                        struct intel_shared_dpll *pll);
 234         void (*disable)(struct drm_i915_private *dev_priv,
 235                         struct intel_shared_dpll *pll);
 236         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 237                              struct intel_shared_dpll *pll,
 238                              struct intel_dpll_hw_state *hw_state);
 239 };
 240
 241 /* Used by dp and fdi links */
 242 struct intel_link_m_n {
 243         uint32_t        tu;
 244         uint32_t        gmch_m;
 245         uint32_t        gmch_n;
 246         uint32_t        link_m;
 247         uint32_t        link_n;
 248 };
 249
 250 void intel_link_compute_m_n(int bpp, int nlanes,
 251                             int pixel_clock, int link_clock,
 252                             struct intel_link_m_n *m_n);
 253
 254 /* Interface history:
 255  *
 256  * 1.1: Original.
 257  * 1.2: Add Power Management
 258  * 1.3: Add vblank support
 259  * 1.4: Fix cmdbuffer path, add heap destroy
 260  * 1.5: Add vblank pipe configuration
 261  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 262  *      - Support vertical blank on secondary display pipe
 263  */
 264 #define DRIVER_MAJOR            1
 265 #define DRIVER_MINOR            6
 266 #define DRIVER_PATCHLEVEL       0
 267
 268 #define WATCH_LISTS     0
 269 #define WATCH_GTT       0
 270
 271 struct opregion_header;
 272 struct opregion_acpi;
 273 struct opregion_swsci;
 274 struct opregion_asle;
 275
 276 struct intel_opregion {
 277         struct opregion_header __iomem *header;
 278         struct opregion_acpi __iomem *acpi;
 279         struct opregion_swsci __iomem *swsci;
 280         u32 swsci_gbda_sub_functions;
 281         u32 swsci_sbcb_sub_functions;
 282         struct opregion_asle __iomem *asle;
 283         void __iomem *vbt;
 284         u32 __iomem *lid_state;
 285         struct work_struct asle_work;
 286 };
 287 #define OPREGION_SIZE            (8*1024)
 288
 289 struct intel_overlay;
 290 struct intel_overlay_error_state;
 291
 292 struct drm_local_map;
 293
 294 struct drm_i915_master_private {
 295         struct drm_local_map *sarea;
 296         struct _drm_i915_sarea *sarea_priv;
 297 };
 298 #define I915_FENCE_REG_NONE -1
 299 #define I915_MAX_NUM_FENCES 32
 300 /* 32 fences + sign bit for FENCE_REG_NONE */
 301 #define I915_MAX_NUM_FENCE_BITS 6
 302
 303 struct drm_i915_fence_reg {
 304         struct list_head lru_list;
 305         struct drm_i915_gem_object *obj;
 306         int pin_count;
 307 };
 308
 309 struct sdvo_device_mapping {
 310         u8 initialized;
 311         u8 dvo_port;
 312         u8 slave_addr;
 313         u8 dvo_wiring;
 314         u8 i2c_pin;
 315         u8 ddc_pin;
 316 };
 317
 318 struct intel_display_error_state;
 319
 320 struct drm_i915_error_state {
 321         struct kref ref;
 322         struct timeval time;
 323
 324         char error_msg[128];
 325         u32 reset_count;
 326         u32 suspend_count;
 327
 328         /* Generic register state */
 329         u32 eir;
 330         u32 pgtbl_er;
 331         u32 ier;
 332         u32 gtier[4];
 333         u32 ccid;
 334         u32 derrmr;
 335         u32 forcewake;
 336         u32 error; /* gen6+ */
 337         u32 err_int; /* gen7 */
 338         u32 done_reg;
 339         u32 gac_eco;
 340         u32 gam_ecochk;
 341         u32 gab_ctl;
 342         u32 gfx_mode;
 343         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 344         u64 fence[I915_MAX_NUM_FENCES];
 345         struct intel_overlay_error_state *overlay;
 346         struct intel_display_error_state *display;
 347         struct drm_i915_error_object *semaphore_obj;
 348
 349         struct drm_i915_error_ring {
 350                 bool valid;
 351                 /* Software tracked state */
 352                 bool waiting;
 353                 int hangcheck_score;
 354                 enum intel_ring_hangcheck_action hangcheck_action;
 355                 int num_requests;
 356
 357                 /* our own tracking of ring head and tail */
 358                 u32 cpu_ring_head;
 359                 u32 cpu_ring_tail;
 360
 361                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 362
 363                 /* Register state */
 364                 u32 tail;
 365                 u32 head;
 366                 u32 ctl;
 367                 u32 hws;
 368                 u32 ipeir;
 369                 u32 ipehr;
 370                 u32 instdone;
 371                 u32 bbstate;
 372                 u32 instpm;
 373                 u32 instps;
 374                 u32 seqno;
 375                 u64 bbaddr;
 376                 u64 acthd;
 377                 u32 fault_reg;
 378                 u64 faddr;
 379                 u32 rc_psmi; /* sleep state */
 380                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 381
 382                 struct drm_i915_error_object {
 383                         int page_count;
 384                         u32 gtt_offset;
 385                         u32 *pages[0];
 386                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 387
 388                 struct drm_i915_error_request {
 389                         long jiffies;
 390                         u32 seqno;
 391                         u32 tail;
 392                 } *requests;
 393
 394                 struct {
 395                         u32 gfx_mode;
 396                         union {
 397                                 u64 pdp[4];
 398                                 u32 pp_dir_base;
 399                         };
 400                 } vm_info;
 401
 402                 pid_t pid;
 403                 char comm[TASK_COMM_LEN];
 404         } ring[I915_NUM_RINGS];
 405
 406         struct drm_i915_error_buffer {
 407                 u32 size;
 408                 u32 name;
 409                 u32 rseqno, wseqno;
 410                 u32 gtt_offset;
 411                 u32 read_domains;
 412                 u32 write_domain;
 413                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 414                 s32 pinned:2;
 415                 u32 tiling:2;
 416                 u32 dirty:1;
 417                 u32 purgeable:1;
 418                 u32 userptr:1;
 419                 s32 ring:4;
 420                 u32 cache_level:3;
 421         } **active_bo, **pinned_bo;
 422
 423         u32 *active_bo_count, *pinned_bo_count;
 424         u32 vm_count;
 425 };
 426
 427 struct intel_connector;
 428 struct intel_crtc_config;
 429 struct intel_plane_config;
 430 struct intel_crtc;
 431 struct intel_limit;
 432 struct dpll;
 433
 434 struct drm_i915_display_funcs {
 435         bool (*fbc_enabled)(struct drm_device *dev);
 436         void (*enable_fbc)(struct drm_crtc *crtc);
 437         void (*disable_fbc)(struct drm_device *dev);
 438         int (*get_display_clock_speed)(struct drm_device *dev);
 439         int (*get_fifo_size)(struct drm_device *dev, int plane);
 440         /**
 441          * find_dpll() - Find the best values for the PLL
 442          * @limit: limits for the PLL
 443          * @crtc: current CRTC
 444          * @target: target frequency in kHz
 445          * @refclk: reference clock frequency in kHz
 446          * @match_clock: if provided, @best_clock P divider must
 447          *               match the P divider from @match_clock
 448          *               used for LVDS downclocking
 449          * @best_clock: best PLL values found
 450          *
 451          * Returns true on success, false on failure.
 452          */
 453         bool (*find_dpll)(const struct intel_limit *limit,
 454                           struct drm_crtc *crtc,
 455                           int target, int refclk,
 456                           struct dpll *match_clock,
 457                           struct dpll *best_clock);
 458         void (*update_wm)(struct drm_crtc *crtc);
 459         void (*update_sprite_wm)(struct drm_plane *plane,
 460                                  struct drm_crtc *crtc,
 461                                  uint32_t sprite_width, uint32_t sprite_height,
 462                                  int pixel_size, bool enable, bool scaled);
 463         void (*modeset_global_resources)(struct drm_device *dev);
 464         /* Returns the active state of the crtc, and if the crtc is active,
 465          * fills out the pipe-config with the hw state. */
 466         bool (*get_pipe_config)(struct intel_crtc *,
 467                                 struct intel_crtc_config *);
 468         void (*get_plane_config)(struct intel_crtc *,
 469                                  struct intel_plane_config *);
 470         int (*crtc_mode_set)(struct drm_crtc *crtc,
 471                              int x, int y,
 472                              struct drm_framebuffer *old_fb);
 473         void (*crtc_enable)(struct drm_crtc *crtc);
 474         void (*crtc_disable)(struct drm_crtc *crtc);
 475         void (*off)(struct drm_crtc *crtc);
 476         void (*write_eld)(struct drm_connector *connector,
 477                           struct drm_crtc *crtc,
 478                           struct drm_display_mode *mode);
 479         void (*fdi_link_train)(struct drm_crtc *crtc);
 480         void (*init_clock_gating)(struct drm_device *dev);
 481         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 482                           struct drm_framebuffer *fb,
 483                           struct drm_i915_gem_object *obj,
 484                           struct intel_engine_cs *ring,
 485                           uint32_t flags);
 486         void (*update_primary_plane)(struct drm_crtc *crtc,
 487                                      struct drm_framebuffer *fb,
 488                                      int x, int y);
 489         void (*hpd_irq_setup)(struct drm_device *dev);
 490         /* clock updates for mode set */
 491         /* cursor updates */
 492         /* render clock increase/decrease */
 493         /* display clock increase/decrease */
 494         /* pll clock increase/decrease */
 495
 496         int (*setup_backlight)(struct intel_connector *connector);
 497         uint32_t (*get_backlight)(struct intel_connector *connector);
 498         void (*set_backlight)(struct intel_connector *connector,
 499                               uint32_t level);
 500         void (*disable_backlight)(struct intel_connector *connector);
 501         void (*enable_backlight)(struct intel_connector *connector);
 502 };
 503
 504 struct intel_uncore_funcs {
 505         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 506                                                         int fw_engine);
 507         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 508                                                         int fw_engine);
 509
 510         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 511         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 512         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 513         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 514
 515         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 516                                 uint8_t val, bool trace);
 517         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 518                                 uint16_t val, bool trace);
 519         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 520                                 uint32_t val, bool trace);
 521         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 522                                 uint64_t val, bool trace);
 523 };
 524
 525 struct intel_uncore {
 526         spinlock_t lock; /** lock is also taken in irq contexts. */
 527
 528         struct intel_uncore_funcs funcs;
 529
 530         unsigned fifo_count;
 531         unsigned forcewake_count;
 532
 533         unsigned fw_rendercount;
 534         unsigned fw_mediacount;
 535
 536         struct timer_list force_wake_timer;
 537 };
 538
 539 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 540         func(is_mobile) sep \
 541         func(is_i85x) sep \
 542         func(is_i915g) sep \
 543         func(is_i945gm) sep \
 544         func(is_g33) sep \
 545         func(need_gfx_hws) sep \
 546         func(is_g4x) sep \
 547         func(is_pineview) sep \
 548         func(is_broadwater) sep \
 549         func(is_crestline) sep \
 550         func(is_ivybridge) sep \
 551         func(is_valleyview) sep \
 552         func(is_haswell) sep \
 553         func(is_preliminary) sep \
 554         func(has_fbc) sep \
 555         func(has_pipe_cxsr) sep \
 556         func(has_hotplug) sep \
 557         func(cursor_needs_physical) sep \
 558         func(has_overlay) sep \
 559         func(overlay_needs_physical) sep \
 560         func(supports_tv) sep \
 561         func(has_llc) sep \
 562         func(has_ddi) sep \
 563         func(has_fpga_dbg)
 564
 565 #define DEFINE_FLAG(name) u8 name:1
 566 #define SEP_SEMICOLON ;
 567
 568 struct intel_device_info {
 569         u32 display_mmio_offset;
 570         u16 device_id;
 571         u8 num_pipes:3;
 572         u8 num_sprites[I915_MAX_PIPES];
 573         u8 gen;
 574         u8 ring_mask; /* Rings supported by the HW */
 575         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 576         /* Register offsets for the various display pipes and transcoders */
 577         int pipe_offsets[I915_MAX_TRANSCODERS];
 578         int trans_offsets[I915_MAX_TRANSCODERS];
 579         int palette_offsets[I915_MAX_PIPES];
 580         int cursor_offsets[I915_MAX_PIPES];
 581 };
 582
 583 #undef DEFINE_FLAG
 584 #undef SEP_SEMICOLON
 585
 586 enum i915_cache_level {
 587         I915_CACHE_NONE = 0,
 588         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 589         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 590                               caches, eg sampler/render caches, and the
 591                               large Last-Level-Cache. LLC is coherent with
 592                               the CPU, but L3 is only visible to the GPU. */
 593         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 594 };
 595
 596 struct i915_ctx_hang_stats {
 597         /* This context had batch pending when hang was declared */
 598         unsigned batch_pending;
 599
 600         /* This context had batch active when hang was declared */
 601         unsigned batch_active;
 602
 603         /* Time when this context was last blamed for a GPU reset */
 604         unsigned long guilty_ts;
 605
 606         /* This context is banned to submit more work */
 607         bool banned;
 608 };
 609
 610 /* This must match up with the value previously used for execbuf2.rsvd1. */
 611 #define DEFAULT_CONTEXT_HANDLE 0
 612 /**
 613  * struct intel_context - as the name implies, represents a context.
 614  * @ref: reference count.
 615  * @user_handle: userspace tracking identity for this context.
 616  * @remap_slice: l3 row remapping information.
 617  * @file_priv: filp associated with this context (NULL for global default
 618  *             context).
 619  * @hang_stats: information about the role of this context in possible GPU
 620  *              hangs.
 621  * @vm: virtual memory space used by this context.
 622  * @legacy_hw_ctx: render context backing object and whether it is correctly
 623  *                initialized (legacy ring submission mechanism only).
 624  * @link: link in the global list of contexts.
 625  *
 626  * Contexts are memory images used by the hardware to store copies of their
 627  * internal state.
 628  */
 629 struct intel_context {
 630         struct kref ref;
 631         int user_handle;
 632         uint8_t remap_slice;
 633         struct drm_i915_file_private *file_priv;
 634         struct i915_ctx_hang_stats hang_stats;
 635         struct i915_hw_ppgtt *ppgtt;
 636
 637         /* Legacy ring buffer submission */
 638         struct {
 639                 struct drm_i915_gem_object *rcs_state;
 640                 bool initialized;
 641         } legacy_hw_ctx;
 642
 643         /* Execlists */
 644         bool rcs_initialized;
 645         struct {
 646                 struct drm_i915_gem_object *state;
 647                 struct intel_ringbuffer *ringbuf;
 648         } engine[I915_NUM_RINGS];
 649
 650         struct list_head link;
 651 };
 652
 653 struct i915_fbc {
 654         unsigned long size;
 655         unsigned threshold;
 656         unsigned int fb_id;
 657         enum plane plane;
 658         int y;
 659
 660         struct drm_mm_node compressed_fb;
 661         struct drm_mm_node *compressed_llb;
 662
 663         bool false_color;
 664
 665         struct intel_fbc_work {
 666                 struct delayed_work work;
 667                 struct drm_crtc *crtc;
 668                 struct drm_framebuffer *fb;
 669         } *fbc_work;
 670
 671         enum no_fbc_reason {
 672                 FBC_OK, /* FBC is enabled */
 673                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 674                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 675                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 676                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 677                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 678                 FBC_BAD_PLANE, /* fbc not supported on plane */
 679                 FBC_NOT_TILED, /* buffer not tiled */
 680                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 681                 FBC_MODULE_PARAM,
 682                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 683         } no_fbc_reason;
 684 };
 685
 686 struct i915_drrs {
 687         struct intel_connector *connector;
 688 };
 689
 690 struct intel_dp;
 691 struct i915_psr {
 692         struct mutex lock;
 693         bool sink_support;
 694         bool source_ok;
 695         struct intel_dp *enabled;
 696         bool active;
 697         struct delayed_work work;
 698         unsigned busy_frontbuffer_bits;
 699 };
 700
 701 enum intel_pch {
 702         PCH_NONE = 0,   /* No PCH present */
 703         PCH_IBX,        /* Ibexpeak PCH */
 704         PCH_CPT,        /* Cougarpoint PCH */
 705         PCH_LPT,        /* Lynxpoint PCH */
 706         PCH_NOP,
 707 };
 708
 709 enum intel_sbi_destination {
 710         SBI_ICLK,
 711         SBI_MPHY,
 712 };
 713
 714 #define QUIRK_PIPEA_FORCE (1<<0)
 715 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 716 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 717 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
 718 #define QUIRK_PIPEB_FORCE (1<<4)
 719
 720 struct intel_fbdev;
 721 struct intel_fbc_work;
 722
 723 struct intel_gmbus {
 724         struct i2c_adapter adapter;
 725         u32 force_bit;
 726         u32 reg0;
 727         u32 gpio_reg;
 728         struct i2c_algo_bit_data bit_algo;
 729         struct drm_i915_private *dev_priv;
 730 };
 731
 732 struct i915_suspend_saved_registers {
 733         u8 saveLBB;
 734         u32 saveDSPACNTR;
 735         u32 saveDSPBCNTR;
 736         u32 saveDSPARB;
 737         u32 savePIPEACONF;
 738         u32 savePIPEBCONF;
 739         u32 savePIPEASRC;
 740         u32 savePIPEBSRC;
 741         u32 saveFPA0;
 742         u32 saveFPA1;
 743         u32 saveDPLL_A;
 744         u32 saveDPLL_A_MD;
 745         u32 saveHTOTAL_A;
 746         u32 saveHBLANK_A;
 747         u32 saveHSYNC_A;
 748         u32 saveVTOTAL_A;
 749         u32 saveVBLANK_A;
 750         u32 saveVSYNC_A;
 751         u32 saveBCLRPAT_A;
 752         u32 saveTRANSACONF;
 753         u32 saveTRANS_HTOTAL_A;
 754         u32 saveTRANS_HBLANK_A;
 755         u32 saveTRANS_HSYNC_A;
 756         u32 saveTRANS_VTOTAL_A;
 757         u32 saveTRANS_VBLANK_A;
 758         u32 saveTRANS_VSYNC_A;
 759         u32 savePIPEASTAT;
 760         u32 saveDSPASTRIDE;
 761         u32 saveDSPASIZE;
 762         u32 saveDSPAPOS;
 763         u32 saveDSPAADDR;
 764         u32 saveDSPASURF;
 765         u32 saveDSPATILEOFF;
 766         u32 savePFIT_PGM_RATIOS;
 767         u32 saveBLC_HIST_CTL;
 768         u32 saveBLC_PWM_CTL;
 769         u32 saveBLC_PWM_CTL2;
 770         u32 saveBLC_HIST_CTL_B;
 771         u32 saveBLC_CPU_PWM_CTL;
 772         u32 saveBLC_CPU_PWM_CTL2;
 773         u32 saveFPB0;
 774         u32 saveFPB1;
 775         u32 saveDPLL_B;
 776         u32 saveDPLL_B_MD;
 777         u32 saveHTOTAL_B;
 778         u32 saveHBLANK_B;
 779         u32 saveHSYNC_B;
 780         u32 saveVTOTAL_B;
 781         u32 saveVBLANK_B;
 782         u32 saveVSYNC_B;
 783         u32 saveBCLRPAT_B;
 784         u32 saveTRANSBCONF;
 785         u32 saveTRANS_HTOTAL_B;
 786         u32 saveTRANS_HBLANK_B;
 787         u32 saveTRANS_HSYNC_B;
 788         u32 saveTRANS_VTOTAL_B;
 789         u32 saveTRANS_VBLANK_B;
 790         u32 saveTRANS_VSYNC_B;
 791         u32 savePIPEBSTAT;
 792         u32 saveDSPBSTRIDE;
 793         u32 saveDSPBSIZE;
 794         u32 saveDSPBPOS;
 795         u32 saveDSPBADDR;
 796         u32 saveDSPBSURF;
 797         u32 saveDSPBTILEOFF;
 798         u32 saveVGA0;
 799         u32 saveVGA1;
 800         u32 saveVGA_PD;
 801         u32 saveVGACNTRL;
 802         u32 saveADPA;
 803         u32 saveLVDS;
 804         u32 savePP_ON_DELAYS;
 805         u32 savePP_OFF_DELAYS;
 806         u32 saveDVOA;
 807         u32 saveDVOB;
 808         u32 saveDVOC;
 809         u32 savePP_ON;
 810         u32 savePP_OFF;
 811         u32 savePP_CONTROL;
 812         u32 savePP_DIVISOR;
 813         u32 savePFIT_CONTROL;
 814         u32 save_palette_a[256];
 815         u32 save_palette_b[256];
 816         u32 saveFBC_CONTROL;
 817         u32 saveIER;
 818         u32 saveIIR;
 819         u32 saveIMR;
 820         u32 saveDEIER;
 821         u32 saveDEIMR;
 822         u32 saveGTIER;
 823         u32 saveGTIMR;
 824         u32 saveFDI_RXA_IMR;
 825         u32 saveFDI_RXB_IMR;
 826         u32 saveCACHE_MODE_0;
 827         u32 saveMI_ARB_STATE;
 828         u32 saveSWF0[16];
 829         u32 saveSWF1[16];
 830         u32 saveSWF2[3];
 831         u8 saveMSR;
 832         u8 saveSR[8];
 833         u8 saveGR[25];
 834         u8 saveAR_INDEX;
 835         u8 saveAR[21];
 836         u8 saveDACMASK;
 837         u8 saveCR[37];
 838         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 839         u32 saveCURACNTR;
 840         u32 saveCURAPOS;
 841         u32 saveCURABASE;
 842         u32 saveCURBCNTR;
 843         u32 saveCURBPOS;
 844         u32 saveCURBBASE;
 845         u32 saveCURSIZE;
 846         u32 saveDP_B;
 847         u32 saveDP_C;
 848         u32 saveDP_D;
 849         u32 savePIPEA_GMCH_DATA_M;
 850         u32 savePIPEB_GMCH_DATA_M;
 851         u32 savePIPEA_GMCH_DATA_N;
 852         u32 savePIPEB_GMCH_DATA_N;
 853         u32 savePIPEA_DP_LINK_M;
 854         u32 savePIPEB_DP_LINK_M;
 855         u32 savePIPEA_DP_LINK_N;
 856         u32 savePIPEB_DP_LINK_N;
 857         u32 saveFDI_RXA_CTL;
 858         u32 saveFDI_TXA_CTL;
 859         u32 saveFDI_RXB_CTL;
 860         u32 saveFDI_TXB_CTL;
 861         u32 savePFA_CTL_1;
 862         u32 savePFB_CTL_1;
 863         u32 savePFA_WIN_SZ;
 864         u32 savePFB_WIN_SZ;
 865         u32 savePFA_WIN_POS;
 866         u32 savePFB_WIN_POS;
 867         u32 savePCH_DREF_CONTROL;
 868         u32 saveDISP_ARB_CTL;
 869         u32 savePIPEA_DATA_M1;
 870         u32 savePIPEA_DATA_N1;
 871         u32 savePIPEA_LINK_M1;
 872         u32 savePIPEA_LINK_N1;
 873         u32 savePIPEB_DATA_M1;
 874         u32 savePIPEB_DATA_N1;
 875         u32 savePIPEB_LINK_M1;
 876         u32 savePIPEB_LINK_N1;
 877         u32 saveMCHBAR_RENDER_STANDBY;
 878         u32 savePCH_PORT_HOTPLUG;
 879 };
 880
 881 struct vlv_s0ix_state {
 882         /* GAM */
 883         u32 wr_watermark;
 884         u32 gfx_prio_ctrl;
 885         u32 arb_mode;
 886         u32 gfx_pend_tlb0;
 887         u32 gfx_pend_tlb1;
 888         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
 889         u32 media_max_req_count;
 890         u32 gfx_max_req_count;
 891         u32 render_hwsp;
 892         u32 ecochk;
 893         u32 bsd_hwsp;
 894         u32 blt_hwsp;
 895         u32 tlb_rd_addr;
 896
 897         /* MBC */
 898         u32 g3dctl;
 899         u32 gsckgctl;
 900         u32 mbctl;
 901
 902         /* GCP */
 903         u32 ucgctl1;
 904         u32 ucgctl3;
 905         u32 rcgctl1;
 906         u32 rcgctl2;
 907         u32 rstctl;
 908         u32 misccpctl;
 909
 910         /* GPM */
 911         u32 gfxpause;
 912         u32 rpdeuhwtc;
 913         u32 rpdeuc;
 914         u32 ecobus;
 915         u32 pwrdwnupctl;
 916         u32 rp_down_timeout;
 917         u32 rp_deucsw;
 918         u32 rcubmabdtmr;
 919         u32 rcedata;
 920         u32 spare2gh;
 921
 922         /* Display 1 CZ domain */
 923         u32 gt_imr;
 924         u32 gt_ier;
 925         u32 pm_imr;
 926         u32 pm_ier;
 927         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
 928
 929         /* GT SA CZ domain */
 930         u32 tilectl;
 931         u32 gt_fifoctl;
 932         u32 gtlc_wake_ctrl;
 933         u32 gtlc_survive;
 934         u32 pmwgicz;
 935
 936         /* Display 2 CZ domain */
 937         u32 gu_ctl0;
 938         u32 gu_ctl1;
 939         u32 clock_gate_dis2;
 940 };
 941
 942 struct intel_rps_ei {
 943         u32 cz_clock;
 944         u32 render_c0;
 945         u32 media_c0;
 946 };
 947
 948 struct intel_rps_bdw_cal {
 949         u32 it_threshold_pct; /* interrupt, in percentage */
 950         u32 eval_interval; /* evaluation interval, in us */
 951         u32 last_ts;
 952         u32 last_c0;
 953         bool is_up;
 954 };
 955
 956 struct intel_rps_bdw_turbo {
 957         struct intel_rps_bdw_cal up;
 958         struct intel_rps_bdw_cal down;
 959         struct timer_list flip_timer;
 960         u32 timeout;
 961         atomic_t flip_received;
 962         struct work_struct work_max_freq;
 963 };
 964
 965 struct intel_gen6_power_mgmt {
 966         /* work and pm_iir are protected by dev_priv->irq_lock */
 967         struct work_struct work;
 968         u32 pm_iir;
 969
 970         /* Frequencies are stored in potentially platform dependent multiples.
 971          * In other words, *_freq needs to be multiplied by X to be interesting.
 972          * Soft limits are those which are used for the dynamic reclocking done
 973          * by the driver (raise frequencies under heavy loads, and lower for
 974          * lighter loads). Hard limits are those imposed by the hardware.
 975          *
 976          * A distinction is made for overclocking, which is never enabled by
 977          * default, and is considered to be above the hard limit if it's
 978          * possible at all.
 979          */
 980         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
 981         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
 982         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
 983         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
 984         u8 min_freq;            /* AKA RPn. Minimum frequency */
 985         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
 986         u8 rp1_freq;            /* "less than" RP0 power/freqency */
 987         u8 rp0_freq;            /* Non-overclocked max frequency. */
 988         u32 cz_freq;
 989
 990         u32 ei_interrupt_count;
 991
 992         int last_adj;
 993         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
 994
 995         bool enabled;
 996         struct delayed_work delayed_resume_work;
 997
 998         bool is_bdw_sw_turbo;   /* Switch of BDW software turbo */
 999         struct intel_rps_bdw_turbo sw_turbo; /* Calculate RP interrupt timing */
1000
1001         /* manual wa residency calculations */
1002         struct intel_rps_ei up_ei, down_ei;
1003
1004         /*
1005          * Protects RPS/RC6 register access and PCU communication.
1006          * Must be taken after struct_mutex if nested.
1007          */
1008         struct mutex hw_lock;
1009 };
1010
1011 /* defined intel_pm.c */
1012 extern spinlock_t mchdev_lock;
1013
1014 struct intel_ilk_power_mgmt {
1015         u8 cur_delay;
1016         u8 min_delay;
1017         u8 max_delay;
1018         u8 fmax;
1019         u8 fstart;
1020
1021         u64 last_count1;
1022         unsigned long last_time1;
1023         unsigned long chipset_power;
1024         u64 last_count2;
1025         u64 last_time2;
1026         unsigned long gfx_power;
1027         u8 corr;
1028
1029         int c_m;
1030         int r_t;
1031
1032         struct drm_i915_gem_object *pwrctx;
1033         struct drm_i915_gem_object *renderctx;
1034 };
1035
1036 struct drm_i915_private;
1037 struct i915_power_well;
1038
1039 struct i915_power_well_ops {
1040         /*
1041          * Synchronize the well's hw state to match the current sw state, for
1042          * example enable/disable it based on the current refcount. Called
1043          * during driver init and resume time, possibly after first calling
1044          * the enable/disable handlers.
1045          */
1046         void (*sync_hw)(struct drm_i915_private *dev_priv,
1047                         struct i915_power_well *power_well);
1048         /*
1049          * Enable the well and resources that depend on it (for example
1050          * interrupts located on the well). Called after the 0->1 refcount
1051          * transition.
1052          */
1053         void (*enable)(struct drm_i915_private *dev_priv,
1054                        struct i915_power_well *power_well);
1055         /*
1056          * Disable the well and resources that depend on it. Called after
1057          * the 1->0 refcount transition.
1058          */
1059         void (*disable)(struct drm_i915_private *dev_priv,
1060                         struct i915_power_well *power_well);
1061         /* Returns the hw enabled state. */
1062         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1063                            struct i915_power_well *power_well);
1064 };
1065
1066 /* Power well structure for haswell */
1067 struct i915_power_well {
1068         const char *name;
1069         bool always_on;
1070         /* power well enable/disable usage count */
1071         int count;
1072         /* cached hw enabled state */
1073         bool hw_enabled;
1074         unsigned long domains;
1075         unsigned long data;
1076         const struct i915_power_well_ops *ops;
1077 };
1078
1079 struct i915_power_domains {
1080         /*
1081          * Power wells needed for initialization at driver init and suspend
1082          * time are on. They are kept on until after the first modeset.
1083          */
1084         bool init_power_on;
1085         bool initializing;
1086         int power_well_count;
1087
1088         struct mutex lock;
1089         int domain_use_count[POWER_DOMAIN_NUM];
1090         struct i915_power_well *power_wells;
1091 };
1092
1093 struct i915_dri1_state {
1094         unsigned allow_batchbuffer : 1;
1095         u32 __iomem *gfx_hws_cpu_addr;
1096
1097         unsigned int cpp;
1098         int back_offset;
1099         int front_offset;
1100         int current_page;
1101         int page_flipping;
1102
1103         uint32_t counter;
1104 };
1105
1106 struct i915_ums_state {
1107         /**
1108          * Flag if the X Server, and thus DRM, is not currently in
1109          * control of the device.
1110          *
1111          * This is set between LeaveVT and EnterVT.  It needs to be
1112          * replaced with a semaphore.  It also needs to be
1113          * transitioned away from for kernel modesetting.
1114          */
1115         int mm_suspended;
1116 };
1117
1118 #define MAX_L3_SLICES 2
1119 struct intel_l3_parity {
1120         u32 *remap_info[MAX_L3_SLICES];
1121         struct work_struct error_work;
1122         int which_slice;
1123 };
1124
1125 struct i915_gem_mm {
1126         /** Memory allocator for GTT stolen memory */
1127         struct drm_mm stolen;
1128         /** List of all objects in gtt_space. Used to restore gtt
1129          * mappings on resume */
1130         struct list_head bound_list;
1131         /**
1132          * List of objects which are not bound to the GTT (thus
1133          * are idle and not used by the GPU) but still have
1134          * (presumably uncached) pages still attached.
1135          */
1136         struct list_head unbound_list;
1137
1138         /** Usable portion of the GTT for GEM */
1139         unsigned long stolen_base; /* limited to low memory (32-bit) */
1140
1141         /** PPGTT used for aliasing the PPGTT with the GTT */
1142         struct i915_hw_ppgtt *aliasing_ppgtt;
1143
1144         struct notifier_block oom_notifier;
1145         struct shrinker shrinker;
1146         bool shrinker_no_lock_stealing;
1147
1148         /** LRU list of objects with fence regs on them. */
1149         struct list_head fence_list;
1150
1151         /**
1152          * We leave the user IRQ off as much as possible,
1153          * but this means that requests will finish and never
1154          * be retired once the system goes idle. Set a timer to
1155          * fire periodically while the ring is running. When it
1156          * fires, go retire requests.
1157          */
1158         struct delayed_work retire_work;
1159
1160         /**
1161          * When we detect an idle GPU, we want to turn on
1162          * powersaving features. So once we see that there
1163          * are no more requests outstanding and no more
1164          * arrive within a small period of time, we fire
1165          * off the idle_work.
1166          */
1167         struct delayed_work idle_work;
1168
1169         /**
1170          * Are we in a non-interruptible section of code like
1171          * modesetting?
1172          */
1173         bool interruptible;
1174
1175         /**
1176          * Is the GPU currently considered idle, or busy executing userspace
1177          * requests?  Whilst idle, we attempt to power down the hardware and
1178          * display clocks. In order to reduce the effect on performance, there
1179          * is a slight delay before we do so.
1180          */
1181         bool busy;
1182
1183         /* the indicator for dispatch video commands on two BSD rings */
1184         int bsd_ring_dispatch_index;
1185
1186         /** Bit 6 swizzling required for X tiling */
1187         uint32_t bit_6_swizzle_x;
1188         /** Bit 6 swizzling required for Y tiling */
1189         uint32_t bit_6_swizzle_y;
1190
1191         /* accounting, useful for userland debugging */
1192         spinlock_t object_stat_lock;
1193         size_t object_memory;
1194         u32 object_count;
1195 };
1196
1197 struct drm_i915_error_state_buf {
1198         struct drm_i915_private *i915;
1199         unsigned bytes;
1200         unsigned size;
1201         int err;
1202         u8 *buf;
1203         loff_t start;
1204         loff_t pos;
1205 };
1206
1207 struct i915_error_state_file_priv {
1208         struct drm_device *dev;
1209         struct drm_i915_error_state *error;
1210 };
1211
1212 struct i915_gpu_error {
1213         /* For hangcheck timer */
1214 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1215 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1216         /* Hang gpu twice in this window and your context gets banned */
1217 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1218
1219         struct timer_list hangcheck_timer;
1220
1221         /* For reset and error_state handling. */
1222         spinlock_t lock;
1223         /* Protected by the above dev->gpu_error.lock. */
1224         struct drm_i915_error_state *first_error;
1225         struct work_struct work;
1226
1227
1228         unsigned long missed_irq_rings;
1229
1230         /**
1231          * State variable controlling the reset flow and count
1232          *
1233          * This is a counter which gets incremented when reset is triggered,
1234          * and again when reset has been handled. So odd values (lowest bit set)
1235          * means that reset is in progress and even values that
1236          * (reset_counter >> 1):th reset was successfully completed.
1237          *
1238          * If reset is not completed succesfully, the I915_WEDGE bit is
1239          * set meaning that hardware is terminally sour and there is no
1240          * recovery. All waiters on the reset_queue will be woken when
1241          * that happens.
1242          *
1243          * This counter is used by the wait_seqno code to notice that reset
1244          * event happened and it needs to restart the entire ioctl (since most
1245          * likely the seqno it waited for won't ever signal anytime soon).
1246          *
1247          * This is important for lock-free wait paths, where no contended lock
1248          * naturally enforces the correct ordering between the bail-out of the
1249          * waiter and the gpu reset work code.
1250          */
1251         atomic_t reset_counter;
1252
1253 #define I915_RESET_IN_PROGRESS_FLAG     1
1254 #define I915_WEDGED                     (1 << 31)
1255
1256         /**
1257          * Waitqueue to signal when the reset has completed. Used by clients
1258          * that wait for dev_priv->mm.wedged to settle.
1259          */
1260         wait_queue_head_t reset_queue;
1261
1262         /* Userspace knobs for gpu hang simulation;
1263          * combines both a ring mask, and extra flags
1264          */
1265         u32 stop_rings;
1266 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1267 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1268
1269         /* For missed irq/seqno simulation. */
1270         unsigned int test_irq_rings;
1271
1272         /* Used to prevent gem_check_wedged returning -EAGAIN during gpu reset   */
1273         bool reload_in_reset;
1274 };
1275
1276 enum modeset_restore {
1277         MODESET_ON_LID_OPEN,
1278         MODESET_DONE,
1279         MODESET_SUSPENDED,
1280 };
1281
1282 struct ddi_vbt_port_info {
1283         /*
1284          * This is an index in the HDMI/DVI DDI buffer translation table.
1285          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1286          * populate this field.
1287          */
1288 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1289         uint8_t hdmi_level_shift;
1290
1291         uint8_t supports_dvi:1;
1292         uint8_t supports_hdmi:1;
1293         uint8_t supports_dp:1;
1294 };
1295
1296 enum drrs_support_type {
1297         DRRS_NOT_SUPPORTED = 0,
1298         STATIC_DRRS_SUPPORT = 1,
1299         SEAMLESS_DRRS_SUPPORT = 2
1300 };
1301
1302 struct intel_vbt_data {
1303         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1304         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1305
1306         /* Feature bits */
1307         unsigned int int_tv_support:1;
1308         unsigned int lvds_dither:1;
1309         unsigned int lvds_vbt:1;
1310         unsigned int int_crt_support:1;
1311         unsigned int lvds_use_ssc:1;
1312         unsigned int display_clock_mode:1;
1313         unsigned int fdi_rx_polarity_inverted:1;
1314         unsigned int has_mipi:1;
1315         int lvds_ssc_freq;
1316         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1317
1318         enum drrs_support_type drrs_type;
1319
1320         /* eDP */
1321         int edp_rate;
1322         int edp_lanes;
1323         int edp_preemphasis;
1324         int edp_vswing;
1325         bool edp_initialized;
1326         bool edp_support;
1327         int edp_bpp;
1328         struct edp_power_seq edp_pps;
1329
1330         struct {
1331                 u16 pwm_freq_hz;
1332                 bool present;
1333                 bool active_low_pwm;
1334                 u8 min_brightness;      /* min_brightness/255 of max */
1335         } backlight;
1336
1337         /* MIPI DSI */
1338         struct {
1339                 u16 port;
1340                 u16 panel_id;
1341                 struct mipi_config *config;
1342                 struct mipi_pps_data *pps;
1343                 u8 seq_version;
1344                 u32 size;
1345                 u8 *data;
1346                 u8 *sequence[MIPI_SEQ_MAX];
1347         } dsi;
1348
1349         int crt_ddc_pin;
1350
1351         int child_dev_num;
1352         union child_device_config *child_dev;
1353
1354         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1355 };
1356
1357 enum intel_ddb_partitioning {
1358         INTEL_DDB_PART_1_2,
1359         INTEL_DDB_PART_5_6, /* IVB+ */
1360 };
1361
1362 struct intel_wm_level {
1363         bool enable;
1364         uint32_t pri_val;
1365         uint32_t spr_val;
1366         uint32_t cur_val;
1367         uint32_t fbc_val;
1368 };
1369
1370 struct ilk_wm_values {
1371         uint32_t wm_pipe[3];
1372         uint32_t wm_lp[3];
1373         uint32_t wm_lp_spr[3];
1374         uint32_t wm_linetime[3];
1375         bool enable_fbc_wm;
1376         enum intel_ddb_partitioning partitioning;
1377 };
1378
1379 /*
1380  * This struct helps tracking the state needed for runtime PM, which puts the
1381  * device in PCI D3 state. Notice that when this happens, nothing on the
1382  * graphics device works, even register access, so we don't get interrupts nor
1383  * anything else.
1384  *
1385  * Every piece of our code that needs to actually touch the hardware needs to
1386  * either call intel_runtime_pm_get or call intel_display_power_get with the
1387  * appropriate power domain.
1388  *
1389  * Our driver uses the autosuspend delay feature, which means we'll only really
1390  * suspend if we stay with zero refcount for a certain amount of time. The
1391  * default value is currently very conservative (see intel_init_runtime_pm), but
1392  * it can be changed with the standard runtime PM files from sysfs.
1393  *
1394  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1395  * goes back to false exactly before we reenable the IRQs. We use this variable
1396  * to check if someone is trying to enable/disable IRQs while they're supposed
1397  * to be disabled. This shouldn't happen and we'll print some error messages in
1398  * case it happens.
1399  *
1400  * For more, read the Documentation/power/runtime_pm.txt.
1401  */
1402 struct i915_runtime_pm {
1403         bool suspended;
1404         bool _irqs_disabled;
1405 };
1406
1407 enum intel_pipe_crc_source {
1408         INTEL_PIPE_CRC_SOURCE_NONE,
1409         INTEL_PIPE_CRC_SOURCE_PLANE1,
1410         INTEL_PIPE_CRC_SOURCE_PLANE2,
1411         INTEL_PIPE_CRC_SOURCE_PF,
1412         INTEL_PIPE_CRC_SOURCE_PIPE,
1413         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1414         INTEL_PIPE_CRC_SOURCE_TV,
1415         INTEL_PIPE_CRC_SOURCE_DP_B,
1416         INTEL_PIPE_CRC_SOURCE_DP_C,
1417         INTEL_PIPE_CRC_SOURCE_DP_D,
1418         INTEL_PIPE_CRC_SOURCE_AUTO,
1419         INTEL_PIPE_CRC_SOURCE_MAX,
1420 };
1421
1422 struct intel_pipe_crc_entry {
1423         uint32_t frame;
1424         uint32_t crc[5];
1425 };
1426
1427 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1428 struct intel_pipe_crc {
1429         spinlock_t lock;
1430         bool opened;            /* exclusive access to the result file */
1431         struct intel_pipe_crc_entry *entries;
1432         enum intel_pipe_crc_source source;
1433         int head, tail;
1434         wait_queue_head_t wq;
1435 };
1436
1437 struct i915_frontbuffer_tracking {
1438         struct mutex lock;
1439
1440         /*
1441          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1442          * scheduled flips.
1443          */
1444         unsigned busy_bits;
1445         unsigned flip_bits;
1446 };
1447
1448 struct drm_i915_private {
1449         struct drm_device *dev;
1450         struct kmem_cache *slab;
1451
1452         const struct intel_device_info info;
1453
1454         int relative_constants_mode;
1455
1456         void __iomem *regs;
1457
1458         struct intel_uncore uncore;
1459
1460         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1461
1462
1463         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1464          * controller on different i2c buses. */
1465         struct mutex gmbus_mutex;
1466
1467         /**
1468          * Base address of the gmbus and gpio block.
1469          */
1470         uint32_t gpio_mmio_base;
1471
1472         /* MMIO base address for MIPI regs */
1473         uint32_t mipi_mmio_base;
1474
1475         wait_queue_head_t gmbus_wait_queue;
1476
1477         struct pci_dev *bridge_dev;
1478         struct intel_engine_cs ring[I915_NUM_RINGS];
1479         struct drm_i915_gem_object *semaphore_obj;
1480         uint32_t last_seqno, next_seqno;
1481
1482         struct drm_dma_handle *status_page_dmah;
1483         struct resource mch_res;
1484
1485         /* protects the irq masks */
1486         spinlock_t irq_lock;
1487
1488         /* protects the mmio flip data */
1489         spinlock_t mmio_flip_lock;
1490
1491         bool display_irqs_enabled;
1492
1493         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1494         struct pm_qos_request pm_qos;
1495
1496         /* DPIO indirect register protection */
1497         struct mutex dpio_lock;
1498
1499         /** Cached value of IMR to avoid reads in updating the bitfield */
1500         union {
1501                 u32 irq_mask;
1502                 u32 de_irq_mask[I915_MAX_PIPES];
1503         };
1504         u32 gt_irq_mask;
1505         u32 pm_irq_mask;
1506         u32 pm_rps_events;
1507         u32 pipestat_irq_mask[I915_MAX_PIPES];
1508
1509         struct work_struct hotplug_work;
1510         struct {
1511                 unsigned long hpd_last_jiffies;
1512                 int hpd_cnt;
1513                 enum {
1514                         HPD_ENABLED = 0,
1515                         HPD_DISABLED = 1,
1516                         HPD_MARK_DISABLED = 2
1517                 } hpd_mark;
1518         } hpd_stats[HPD_NUM_PINS];
1519         u32 hpd_event_bits;
1520         struct delayed_work hotplug_reenable_work;
1521
1522         struct i915_fbc fbc;
1523         struct i915_drrs drrs;
1524         struct intel_opregion opregion;
1525         struct intel_vbt_data vbt;
1526
1527         /* overlay */
1528         struct intel_overlay *overlay;
1529
1530         /* backlight registers and fields in struct intel_panel */
1531         struct mutex backlight_lock;
1532
1533         /* LVDS info */
1534         bool no_aux_handshake;
1535
1536         /* protects panel power sequencer state */
1537         struct mutex pps_mutex;
1538
1539         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1540         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1541         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1542
1543         unsigned int fsb_freq, mem_freq, is_ddr3;
1544         unsigned int vlv_cdclk_freq;
1545
1546         /**
1547          * wq - Driver workqueue for GEM.
1548          *
1549          * NOTE: Work items scheduled here are not allowed to grab any modeset
1550          * locks, for otherwise the flushing done in the pageflip code will
1551          * result in deadlocks.
1552          */
1553         struct workqueue_struct *wq;
1554
1555         /* Display functions */
1556         struct drm_i915_display_funcs display;
1557
1558         /* PCH chipset type */
1559         enum intel_pch pch_type;
1560         unsigned short pch_id;
1561
1562         unsigned long quirks;
1563
1564         enum modeset_restore modeset_restore;
1565         struct mutex modeset_restore_lock;
1566
1567         struct list_head vm_list; /* Global list of all address spaces */
1568         struct i915_gtt gtt; /* VM representing the global address space */
1569
1570         struct i915_gem_mm mm;
1571         DECLARE_HASHTABLE(mm_structs, 7);
1572         struct mutex mm_lock;
1573
1574         /* Kernel Modesetting */
1575
1576         struct sdvo_device_mapping sdvo_mappings[2];
1577
1578         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1579         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1580         wait_queue_head_t pending_flip_queue;
1581
1582 #ifdef CONFIG_DEBUG_FS
1583         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1584 #endif
1585
1586         int num_shared_dpll;
1587         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1588         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1589
1590         /*
1591          * workarounds are currently applied at different places and
1592          * changes are being done to consolidate them so exact count is
1593          * not clear at this point, use a max value for now.
1594          */
1595 #define I915_MAX_WA_REGS  16
1596         struct {
1597                 u32 addr;
1598                 u32 value;
1599                 /* bitmask representing WA bits */
1600                 u32 mask;
1601         } intel_wa_regs[I915_MAX_WA_REGS];
1602         u32 num_wa_regs;
1603
1604         /* Reclocking support */
1605         bool render_reclock_avail;
1606         bool lvds_downclock_avail;
1607         /* indicates the reduced downclock for LVDS*/
1608         int lvds_downclock;
1609
1610         struct i915_frontbuffer_tracking fb_tracking;
1611
1612         u16 orig_clock;
1613
1614         bool mchbar_need_disable;
1615
1616         struct intel_l3_parity l3_parity;
1617
1618         /* Cannot be determined by PCIID. You must always read a register. */
1619         size_t ellc_size;
1620
1621         /* gen6+ rps state */
1622         struct intel_gen6_power_mgmt rps;
1623
1624         /* ilk-only ips/rps state. Everything in here is protected by the global
1625          * mchdev_lock in intel_pm.c */
1626         struct intel_ilk_power_mgmt ips;
1627
1628         struct i915_power_domains power_domains;
1629
1630         struct i915_psr psr;
1631
1632         struct i915_gpu_error gpu_error;
1633
1634         struct drm_i915_gem_object *vlv_pctx;
1635
1636 #ifdef CONFIG_DRM_I915_FBDEV
1637         /* list of fbdev register on this device */
1638         struct intel_fbdev *fbdev;
1639         struct work_struct fbdev_suspend_work;
1640 #endif
1641
1642         struct drm_property *broadcast_rgb_property;
1643         struct drm_property *force_audio_property;
1644
1645         uint32_t hw_context_size;
1646         struct list_head context_list;
1647
1648         u32 fdi_rx_config;
1649
1650         u32 suspend_count;
1651         struct i915_suspend_saved_registers regfile;
1652         struct vlv_s0ix_state vlv_s0ix_state;
1653
1654         struct {
1655                 /*
1656                  * Raw watermark latency values:
1657                  * in 0.1us units for WM0,
1658                  * in 0.5us units for WM1+.
1659                  */
1660                 /* primary */
1661                 uint16_t pri_latency[5];
1662                 /* sprite */
1663                 uint16_t spr_latency[5];
1664                 /* cursor */
1665                 uint16_t cur_latency[5];
1666
1667                 /* current hardware state */
1668                 struct ilk_wm_values hw;
1669         } wm;
1670
1671         struct i915_runtime_pm pm;
1672
1673         struct intel_digital_port *hpd_irq_port[I915_MAX_PORTS];
1674         u32 long_hpd_port_mask;
1675         u32 short_hpd_port_mask;
1676         struct work_struct dig_port_work;
1677
1678         /*
1679          * if we get a HPD irq from DP and a HPD irq from non-DP
1680          * the non-DP HPD could block the workqueue on a mode config
1681          * mutex getting, that userspace may have taken. However
1682          * userspace is waiting on the DP workqueue to run which is
1683          * blocked behind the non-DP one.
1684          */
1685         struct workqueue_struct *dp_wq;
1686
1687         uint32_t bios_vgacntr;
1688
1689         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1690          * here! */
1691         struct i915_dri1_state dri1;
1692         /* Old ums support infrastructure, same warning applies. */
1693         struct i915_ums_state ums;
1694
1695         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
1696         struct {
1697                 int (*do_execbuf)(struct drm_device *dev, struct drm_file *file,
1698                                   struct intel_engine_cs *ring,
1699                                   struct intel_context *ctx,
1700                                   struct drm_i915_gem_execbuffer2 *args,
1701                                   struct list_head *vmas,
1702                                   struct drm_i915_gem_object *batch_obj,
1703                                   u64 exec_start, u32 flags);
1704                 int (*init_rings)(struct drm_device *dev);
1705                 void (*cleanup_ring)(struct intel_engine_cs *ring);
1706                 void (*stop_ring)(struct intel_engine_cs *ring);
1707         } gt;
1708
1709         /*
1710          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1711          * will be rejected. Instead look for a better place.
1712          */
1713 };
1714
1715 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1716 {
1717         return dev->dev_private;
1718 }
1719
1720 /* Iterate over initialised rings */
1721 #define for_each_ring(ring__, dev_priv__, i__) \
1722         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1723                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1724
1725 enum hdmi_force_audio {
1726         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1727         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1728         HDMI_AUDIO_AUTO,                /* trust EDID */
1729         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1730 };
1731
1732 #define I915_GTT_OFFSET_NONE ((u32)-1)
1733
1734 struct drm_i915_gem_object_ops {
1735         /* Interface between the GEM object and its backing storage.
1736          * get_pages() is called once prior to the use of the associated set
1737          * of pages before to binding them into the GTT, and put_pages() is
1738          * called after we no longer need them. As we expect there to be
1739          * associated cost with migrating pages between the backing storage
1740          * and making them available for the GPU (e.g. clflush), we may hold
1741          * onto the pages after they are no longer referenced by the GPU
1742          * in case they may be used again shortly (for example migrating the
1743          * pages to a different memory domain within the GTT). put_pages()
1744          * will therefore most likely be called when the object itself is
1745          * being released or under memory pressure (where we attempt to
1746          * reap pages for the shrinker).
1747          */
1748         int (*get_pages)(struct drm_i915_gem_object *);
1749         void (*put_pages)(struct drm_i915_gem_object *);
1750         int (*dmabuf_export)(struct drm_i915_gem_object *);
1751         void (*release)(struct drm_i915_gem_object *);
1752 };
1753
1754 /*
1755  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1756  * considered to be the frontbuffer for the given plane interface-vise. This
1757  * doesn't mean that the hw necessarily already scans it out, but that any
1758  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1759  *
1760  * We have one bit per pipe and per scanout plane type.
1761  */
1762 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 4
1763 #define INTEL_FRONTBUFFER_BITS \
1764         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
1765 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
1766         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1767 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
1768         (1 << (1 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1769 #define INTEL_FRONTBUFFER_SPRITE(pipe) \
1770         (1 << (2 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1771 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1772         (1 << (3 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1773 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1774         (0xf << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1775
1776 struct drm_i915_gem_object {
1777         struct drm_gem_object base;
1778
1779         const struct drm_i915_gem_object_ops *ops;
1780
1781         /** List of VMAs backed by this object */
1782         struct list_head vma_list;
1783
1784         /** Stolen memory for this object, instead of being backed by shmem. */
1785         struct drm_mm_node *stolen;
1786         struct list_head global_list;
1787
1788         struct list_head ring_list;
1789         /** Used in execbuf to temporarily hold a ref */
1790         struct list_head obj_exec_link;
1791
1792         /**
1793          * This is set if the object is on the active lists (has pending
1794          * rendering and so a non-zero seqno), and is not set if it i s on
1795          * inactive (ready to be unbound) list.
1796          */
1797         unsigned int active:1;
1798
1799         /**
1800          * This is set if the object has been written to since last bound
1801          * to the GTT
1802          */
1803         unsigned int dirty:1;
1804
1805         /**
1806          * Fence register bits (if any) for this object.  Will be set
1807          * as needed when mapped into the GTT.
1808          * Protected by dev->struct_mutex.
1809          */
1810         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1811
1812         /**
1813          * Advice: are the backing pages purgeable?
1814          */
1815         unsigned int madv:2;
1816
1817         /**
1818          * Current tiling mode for the object.
1819          */
1820         unsigned int tiling_mode:2;
1821         /**
1822          * Whether the tiling parameters for the currently associated fence
1823          * register have changed. Note that for the purposes of tracking
1824          * tiling changes we also treat the unfenced register, the register
1825          * slot that the object occupies whilst it executes a fenced
1826          * command (such as BLT on gen2/3), as a "fence".
1827          */
1828         unsigned int fence_dirty:1;
1829
1830         /**
1831          * Is the object at the current location in the gtt mappable and
1832          * fenceable? Used to avoid costly recalculations.
1833          */
1834         unsigned int map_and_fenceable:1;
1835
1836         /**
1837          * Whether the current gtt mapping needs to be mappable (and isn't just
1838          * mappable by accident). Track pin and fault separate for a more
1839          * accurate mappable working set.
1840          */
1841         unsigned int fault_mappable:1;
1842         unsigned int pin_mappable:1;
1843         unsigned int pin_display:1;
1844
1845         /*
1846          * Is the object to be mapped as read-only to the GPU
1847          * Only honoured if hardware has relevant pte bit
1848          */
1849         unsigned long gt_ro:1;
1850         unsigned int cache_level:3;
1851
1852         unsigned int has_aliasing_ppgtt_mapping:1;
1853         unsigned int has_global_gtt_mapping:1;
1854         unsigned int has_dma_mapping:1;
1855
1856         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
1857
1858         struct sg_table *pages;
1859         int pages_pin_count;
1860
1861         /* prime dma-buf support */
1862         void *dma_buf_vmapping;
1863         int vmapping_count;
1864
1865         struct intel_engine_cs *ring;
1866
1867         /** Breadcrumb of last rendering to the buffer. */
1868         uint32_t last_read_seqno;
1869         uint32_t last_write_seqno;
1870         /** Breadcrumb of last fenced GPU access to the buffer. */
1871         uint32_t last_fenced_seqno;
1872
1873         /** Current tiling stride for the object, if it's tiled. */
1874         uint32_t stride;
1875
1876         /** References from framebuffers, locks out tiling changes. */
1877         unsigned long framebuffer_references;
1878
1879         /** Record of address bit 17 of each page at last unbind. */
1880         unsigned long *bit_17;
1881
1882         /** User space pin count and filp owning the pin */
1883         unsigned long user_pin_count;
1884         struct drm_file *pin_filp;
1885
1886         /** for phy allocated objects */
1887         struct drm_dma_handle *phys_handle;
1888
1889         union {
1890                 struct i915_gem_userptr {
1891                         uintptr_t ptr;
1892                         unsigned read_only :1;
1893                         unsigned workers :4;
1894 #define I915_GEM_USERPTR_MAX_WORKERS 15
1895
1896                         struct i915_mm_struct *mm;
1897                         struct i915_mmu_object *mmu_object;
1898                         struct work_struct *work;
1899                 } userptr;
1900         };
1901 };
1902 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1903
1904 void i915_gem_track_fb(struct drm_i915_gem_object *old,
1905                        struct drm_i915_gem_object *new,
1906                        unsigned frontbuffer_bits);
1907
1908 /**
1909  * Request queue structure.
1910  *
1911  * The request queue allows us to note sequence numbers that have been emitted
1912  * and may be associated with active buffers to be retired.
1913  *
1914  * By keeping this list, we can avoid having to do questionable
1915  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1916  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1917  */
1918 struct drm_i915_gem_request {
1919         /** On Which ring this request was generated */
1920         struct intel_engine_cs *ring;
1921
1922         /** GEM sequence number associated with this request. */
1923         uint32_t seqno;
1924
1925         /** Position in the ringbuffer of the start of the request */
1926         u32 head;
1927
1928         /** Position in the ringbuffer of the end of the request */
1929         u32 tail;
1930
1931         /** Context related to this request */
1932         struct intel_context *ctx;
1933
1934         /** Batch buffer related to this request if any */
1935         struct drm_i915_gem_object *batch_obj;
1936
1937         /** Time at which this request was emitted, in jiffies. */
1938         unsigned long emitted_jiffies;
1939
1940         /** global list entry for this request */
1941         struct list_head list;
1942
1943         struct drm_i915_file_private *file_priv;
1944         /** file_priv list entry for this request */
1945         struct list_head client_list;
1946 };
1947
1948 struct drm_i915_file_private {
1949         struct drm_i915_private *dev_priv;
1950         struct drm_file *file;
1951
1952         struct {
1953                 spinlock_t lock;
1954                 struct list_head request_list;
1955                 struct delayed_work idle_work;
1956         } mm;
1957         struct idr context_idr;
1958
1959         atomic_t rps_wait_boost;
1960         struct  intel_engine_cs *bsd_ring;
1961 };
1962
1963 /*
1964  * A command that requires special handling by the command parser.
1965  */
1966 struct drm_i915_cmd_descriptor {
1967         /*
1968          * Flags describing how the command parser processes the command.
1969          *
1970          * CMD_DESC_FIXED: The command has a fixed length if this is set,
1971          *                 a length mask if not set
1972          * CMD_DESC_SKIP: The command is allowed but does not follow the
1973          *                standard length encoding for the opcode range in
1974          *                which it falls
1975          * CMD_DESC_REJECT: The command is never allowed
1976          * CMD_DESC_REGISTER: The command should be checked against the
1977          *                    register whitelist for the appropriate ring
1978          * CMD_DESC_MASTER: The command is allowed if the submitting process
1979          *                  is the DRM master
1980          */
1981         u32 flags;
1982 #define CMD_DESC_FIXED    (1<<0)
1983 #define CMD_DESC_SKIP     (1<<1)
1984 #define CMD_DESC_REJECT   (1<<2)
1985 #define CMD_DESC_REGISTER (1<<3)
1986 #define CMD_DESC_BITMASK  (1<<4)
1987 #define CMD_DESC_MASTER   (1<<5)
1988
1989         /*
1990          * The command's unique identification bits and the bitmask to get them.
1991          * This isn't strictly the opcode field as defined in the spec and may
1992          * also include type, subtype, and/or subop fields.
1993          */
1994         struct {
1995                 u32 value;
1996                 u32 mask;
1997         } cmd;
1998
1999         /*
2000          * The command's length. The command is either fixed length (i.e. does
2001          * not include a length field) or has a length field mask. The flag
2002          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
2003          * a length mask. All command entries in a command table must include
2004          * length information.
2005          */
2006         union {
2007                 u32 fixed;
2008                 u32 mask;
2009         } length;
2010
2011         /*
2012          * Describes where to find a register address in the command to check
2013          * against the ring's register whitelist. Only valid if flags has the
2014          * CMD_DESC_REGISTER bit set.
2015          */
2016         struct {
2017                 u32 offset;
2018                 u32 mask;
2019         } reg;
2020
2021 #define MAX_CMD_DESC_BITMASKS 3
2022         /*
2023          * Describes command checks where a particular dword is masked and
2024          * compared against an expected value. If the command does not match
2025          * the expected value, the parser rejects it. Only valid if flags has
2026          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
2027          * are valid.
2028          *
2029          * If the check specifies a non-zero condition_mask then the parser
2030          * only performs the check when the bits specified by condition_mask
2031          * are non-zero.
2032          */
2033         struct {
2034                 u32 offset;
2035                 u32 mask;
2036                 u32 expected;
2037                 u32 condition_offset;
2038                 u32 condition_mask;
2039         } bits[MAX_CMD_DESC_BITMASKS];
2040 };
2041
2042 /*
2043  * A table of commands requiring special handling by the command parser.
2044  *
2045  * Each ring has an array of tables. Each table consists of an array of command
2046  * descriptors, which must be sorted with command opcodes in ascending order.
2047  */
2048 struct drm_i915_cmd_table {
2049         const struct drm_i915_cmd_descriptor *table;
2050         int count;
2051 };
2052
2053 /* Note that the (struct drm_i915_private *) cast is just to shut up gcc. */
2054 #define __I915__(p) ({ \
2055         struct drm_i915_private *__p; \
2056         if (__builtin_types_compatible_p(typeof(*p), struct drm_i915_private)) \
2057                 __p = (struct drm_i915_private *)p; \
2058         else if (__builtin_types_compatible_p(typeof(*p), struct drm_device)) \
2059                 __p = to_i915((struct drm_device *)p); \
2060         else \
2061                 BUILD_BUG(); \
2062         __p; \
2063 })
2064 #define INTEL_INFO(p)   (&__I915__(p)->info)
2065 #define INTEL_DEVID(p)  (INTEL_INFO(p)->device_id)
2066
2067 #define IS_I830(dev)            (INTEL_DEVID(dev) == 0x3577)
2068 #define IS_845G(dev)            (INTEL_DEVID(dev) == 0x2562)
2069 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
2070 #define IS_I865G(dev)           (INTEL_DEVID(dev) == 0x2572)
2071 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
2072 #define IS_I915GM(dev)          (INTEL_DEVID(dev) == 0x2592)
2073 #define IS_I945G(dev)           (INTEL_DEVID(dev) == 0x2772)
2074 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
2075 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
2076 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
2077 #define IS_GM45(dev)            (INTEL_DEVID(dev) == 0x2A42)
2078 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
2079 #define IS_PINEVIEW_G(dev)      (INTEL_DEVID(dev) == 0xa001)
2080 #define IS_PINEVIEW_M(dev)      (INTEL_DEVID(dev) == 0xa011)
2081 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
2082 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
2083 #define IS_IRONLAKE_M(dev)      (INTEL_DEVID(dev) == 0x0046)
2084 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
2085 #define IS_IVB_GT1(dev)         (INTEL_DEVID(dev) == 0x0156 || \
2086                                  INTEL_DEVID(dev) == 0x0152 || \
2087                                  INTEL_DEVID(dev) == 0x015a)
2088 #define IS_SNB_GT1(dev)         (INTEL_DEVID(dev) == 0x0102 || \
2089                                  INTEL_DEVID(dev) == 0x0106 || \
2090                                  INTEL_DEVID(dev) == 0x010A)
2091 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
2092 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2093 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
2094 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2095 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
2096 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
2097                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0C00)
2098 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
2099                                  ((INTEL_DEVID(dev) & 0xf) == 0x2  || \
2100                                  (INTEL_DEVID(dev) & 0xf) == 0x6 || \
2101                                  (INTEL_DEVID(dev) & 0xf) == 0xe))
2102 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2103                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0A00)
2104 #define IS_ULT(dev)             (IS_HSW_ULT(dev) || IS_BDW_ULT(dev))
2105 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2106                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2107 /* ULX machines are also considered ULT. */
2108 #define IS_HSW_ULX(dev)         (INTEL_DEVID(dev) == 0x0A0E || \
2109                                  INTEL_DEVID(dev) == 0x0A1E)
2110 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2111
2112 /*
2113  * The genX designation typically refers to the render engine, so render
2114  * capability related checks should use IS_GEN, while display and other checks
2115  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2116  * chips, etc.).
2117  */
2118 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2119 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2120 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2121 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2122 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2123 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2124 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2125
2126 #define RENDER_RING             (1<<RCS)
2127 #define BSD_RING                (1<<VCS)
2128 #define BLT_RING                (1<<BCS)
2129 #define VEBOX_RING              (1<<VECS)
2130 #define BSD2_RING               (1<<VCS2)
2131 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2132 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2133 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2134 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2135 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2136 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2137                                  to_i915(dev)->ellc_size)
2138 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2139
2140 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2141 #define HAS_LOGICAL_RING_CONTEXTS(dev)  (INTEL_INFO(dev)->gen >= 8)
2142 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >= 6)
2143 #define HAS_PPGTT(dev)          (INTEL_INFO(dev)->gen >= 7 && !IS_GEN8(dev))
2144 #define USES_PPGTT(dev)         (i915.enable_ppgtt)
2145 #define USES_FULL_PPGTT(dev)    (i915.enable_ppgtt == 2)
2146
2147 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2148 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2149
2150 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2151 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2152 /*
2153  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2154  * even when in MSI mode. This results in spurious interrupt warnings if the
2155  * legacy irq no. is shared with another device. The kernel then disables that
2156  * interrupt source and so prevents the other device from working properly.
2157  */
2158 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2159 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2160
2161 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2162  * rows, which changed the alignment requirements and fence programming.
2163  */
2164 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2165                                                       IS_I915GM(dev)))
2166 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
2167 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
2168 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
2169 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2170 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2171
2172 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2173 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2174 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2175
2176 #define HAS_IPS(dev)            (IS_ULT(dev) || IS_BROADWELL(dev))
2177
2178 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2179 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2180 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev))
2181 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2182                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev))
2183
2184 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2185 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2186 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2187 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2188 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2189 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2190
2191 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
2192 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2193 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2194 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2195 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2196 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2197
2198 #define HAS_GMCH_DISPLAY(dev) (INTEL_INFO(dev)->gen < 5 || IS_VALLEYVIEW(dev))
2199
2200 /* DPF == dynamic parity feature */
2201 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2202 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2203
2204 #define GT_FREQUENCY_MULTIPLIER 50
2205
2206 #include "i915_trace.h"
2207
2208 extern const struct drm_ioctl_desc i915_ioctls[];
2209 extern int i915_max_ioctl;
2210
2211 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
2212 extern int i915_resume(struct drm_device *dev);
2213 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
2214 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
2215
2216 /* i915_params.c */
2217 struct i915_params {
2218         int modeset;
2219         int panel_ignore_lid;
2220         unsigned int powersave;
2221         int semaphores;
2222         unsigned int lvds_downclock;
2223         int lvds_channel_mode;
2224         int panel_use_ssc;
2225         int vbt_sdvo_panel_type;
2226         int enable_rc6;
2227         int enable_fbc;
2228         int enable_ppgtt;
2229         int enable_execlists;
2230         int enable_psr;
2231         unsigned int preliminary_hw_support;
2232         int disable_power_well;
2233         int enable_ips;
2234         int invert_brightness;
2235         int enable_cmd_parser;
2236         /* leave bools at the end to not create holes */
2237         bool enable_hangcheck;
2238         bool fastboot;
2239         bool prefault_disable;
2240         bool reset;
2241         bool disable_display;
2242         bool disable_vtd_wa;
2243         int use_mmio_flip;
2244         bool mmio_debug;
2245 };
2246 extern struct i915_params i915 __read_mostly;
2247
2248                                 /* i915_dma.c */
2249 void i915_update_dri1_breadcrumb(struct drm_device *dev);
2250 extern void i915_kernel_lost_context(struct drm_device * dev);
2251 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2252 extern int i915_driver_unload(struct drm_device *);
2253 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2254 extern void i915_driver_lastclose(struct drm_device * dev);
2255 extern void i915_driver_preclose(struct drm_device *dev,
2256                                  struct drm_file *file);
2257 extern void i915_driver_postclose(struct drm_device *dev,
2258                                   struct drm_file *file);
2259 extern int i915_driver_device_is_agp(struct drm_device * dev);
2260 #ifdef CONFIG_COMPAT
2261 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2262                               unsigned long arg);
2263 #endif
2264 extern int i915_emit_box(struct drm_device *dev,
2265                          struct drm_clip_rect *box,
2266                          int DR1, int DR4);
2267 extern int intel_gpu_reset(struct drm_device *dev);
2268 extern int i915_reset(struct drm_device *dev);
2269 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2270 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2271 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2272 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2273 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2274 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2275
2276 /* i915_irq.c */
2277 void i915_queue_hangcheck(struct drm_device *dev);
2278 __printf(3, 4)
2279 void i915_handle_error(struct drm_device *dev, bool wedged,
2280                        const char *fmt, ...);
2281
2282 void gen6_set_pm_mask(struct drm_i915_private *dev_priv, u32 pm_iir,
2283                                                         int new_delay);
2284 extern void intel_irq_init(struct drm_device *dev);
2285 extern void intel_hpd_init(struct drm_device *dev);
2286
2287 extern void intel_uncore_sanitize(struct drm_device *dev);
2288 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2289                                         bool restore_forcewake);
2290 extern void intel_uncore_init(struct drm_device *dev);
2291 extern void intel_uncore_check_errors(struct drm_device *dev);
2292 extern void intel_uncore_fini(struct drm_device *dev);
2293 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2294
2295 void
2296 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2297                      u32 status_mask);
2298
2299 void
2300 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2301                       u32 status_mask);
2302
2303 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2304 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2305
2306 /* i915_gem.c */
2307 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
2308                         struct drm_file *file_priv);
2309 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2310                           struct drm_file *file_priv);
2311 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2312                          struct drm_file *file_priv);
2313 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2314                           struct drm_file *file_priv);
2315 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2316                         struct drm_file *file_priv);
2317 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2318                         struct drm_file *file_priv);
2319 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2320                               struct drm_file *file_priv);
2321 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2322                              struct drm_file *file_priv);
2323 void i915_gem_execbuffer_move_to_active(struct list_head *vmas,
2324                                         struct intel_engine_cs *ring);
2325 void i915_gem_execbuffer_retire_commands(struct drm_device *dev,
2326                                          struct drm_file *file,
2327                                          struct intel_engine_cs *ring,
2328                                          struct drm_i915_gem_object *obj);
2329 int i915_gem_ringbuffer_submission(struct drm_device *dev,
2330                                    struct drm_file *file,
2331                                    struct intel_engine_cs *ring,
2332                                    struct intel_context *ctx,
2333                                    struct drm_i915_gem_execbuffer2 *args,
2334                                    struct list_head *vmas,
2335                                    struct drm_i915_gem_object *batch_obj,
2336                                    u64 exec_start, u32 flags);
2337 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2338                         struct drm_file *file_priv);
2339 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2340                          struct drm_file *file_priv);
2341 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
2342                        struct drm_file *file_priv);
2343 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
2344                          struct drm_file *file_priv);
2345 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2346                         struct drm_file *file_priv);
2347 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2348                                struct drm_file *file);
2349 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2350                                struct drm_file *file);
2351 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2352                             struct drm_file *file_priv);
2353 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2354                            struct drm_file *file_priv);
2355 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
2356                            struct drm_file *file_priv);
2357 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
2358                            struct drm_file *file_priv);
2359 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2360                         struct drm_file *file_priv);
2361 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2362                         struct drm_file *file_priv);
2363 int i915_gem_init_userptr(struct drm_device *dev);
2364 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2365                            struct drm_file *file);
2366 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2367                                 struct drm_file *file_priv);
2368 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2369                         struct drm_file *file_priv);
2370 void i915_gem_load(struct drm_device *dev);
2371 unsigned long i915_gem_shrink(struct drm_i915_private *dev_priv,
2372                               long target,
2373                               unsigned flags);
2374 #define I915_SHRINK_PURGEABLE 0x1
2375 #define I915_SHRINK_UNBOUND 0x2
2376 #define I915_SHRINK_BOUND 0x4
2377 void *i915_gem_object_alloc(struct drm_device *dev);
2378 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2379 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2380                          const struct drm_i915_gem_object_ops *ops);
2381 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2382                                                   size_t size);
2383 void i915_init_vm(struct drm_i915_private *dev_priv,
2384                   struct i915_address_space *vm);
2385 void i915_gem_free_object(struct drm_gem_object *obj);
2386 void i915_gem_vma_destroy(struct i915_vma *vma);
2387
2388 #define PIN_MAPPABLE 0x1
2389 #define PIN_NONBLOCK 0x2
2390 #define PIN_GLOBAL 0x4
2391 #define PIN_OFFSET_BIAS 0x8
2392 #define PIN_OFFSET_MASK (~4095)
2393 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2394                                      struct i915_address_space *vm,
2395                                      uint32_t alignment,
2396                                      uint64_t flags);
2397 int __must_check i915_vma_unbind(struct i915_vma *vma);
2398 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2399 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2400 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2401 void i915_gem_lastclose(struct drm_device *dev);
2402
2403 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2404                                     int *needs_clflush);
2405
2406 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2407 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2408 {
2409         struct sg_page_iter sg_iter;
2410
2411         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2412                 return sg_page_iter_page(&sg_iter);
2413
2414         return NULL;
2415 }
2416 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2417 {
2418         BUG_ON(obj->pages == NULL);
2419         obj->pages_pin_count++;
2420 }
2421 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2422 {
2423         BUG_ON(obj->pages_pin_count == 0);
2424         obj->pages_pin_count--;
2425 }
2426
2427 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2428 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2429                          struct intel_engine_cs *to);
2430 void i915_vma_move_to_active(struct i915_vma *vma,
2431                              struct intel_engine_cs *ring);
2432 int i915_gem_dumb_create(struct drm_file *file_priv,
2433                          struct drm_device *dev,
2434                          struct drm_mode_create_dumb *args);
2435 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2436                       uint32_t handle, uint64_t *offset);
2437 /**
2438  * Returns true if seq1 is later than seq2.
2439  */
2440 static inline bool
2441 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2442 {
2443         return (int32_t)(seq1 - seq2) >= 0;
2444 }
2445
2446 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2447 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2448 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2449 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2450
2451 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
2452 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
2453
2454 struct drm_i915_gem_request *
2455 i915_gem_find_active_request(struct intel_engine_cs *ring);
2456
2457 bool i915_gem_retire_requests(struct drm_device *dev);
2458 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
2459 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2460                                       bool interruptible);
2461 int __must_check i915_gem_check_olr(struct intel_engine_cs *ring, u32 seqno);
2462
2463 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2464 {
2465         return unlikely(atomic_read(&error->reset_counter)
2466                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2467 }
2468
2469 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2470 {
2471         return atomic_read(&error->reset_counter) & I915_WEDGED;
2472 }
2473
2474 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2475 {
2476         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2477 }
2478
2479 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2480 {
2481         return dev_priv->gpu_error.stop_rings == 0 ||
2482                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2483 }
2484
2485 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2486 {
2487         return dev_priv->gpu_error.stop_rings == 0 ||
2488                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2489 }
2490
2491 void i915_gem_reset(struct drm_device *dev);
2492 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2493 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2494 int __must_check i915_gem_init(struct drm_device *dev);
2495 int i915_gem_init_rings(struct drm_device *dev);
2496 int __must_check i915_gem_init_hw(struct drm_device *dev);
2497 int i915_gem_l3_remap(struct intel_engine_cs *ring, int slice);
2498 void i915_gem_init_swizzling(struct drm_device *dev);
2499 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2500 int __must_check i915_gpu_idle(struct drm_device *dev);
2501 int __must_check i915_gem_suspend(struct drm_device *dev);
2502 int __i915_add_request(struct intel_engine_cs *ring,
2503                        struct drm_file *file,
2504                        struct drm_i915_gem_object *batch_obj,
2505                        u32 *seqno);
2506 #define i915_add_request(ring, seqno) \
2507         __i915_add_request(ring, NULL, NULL, seqno)
2508 int __must_check i915_wait_seqno(struct intel_engine_cs *ring,
2509                                  uint32_t seqno);
2510 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2511 int __must_check
2512 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2513                                   bool write);
2514 int __must_check
2515 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2516 int __must_check
2517 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2518                                      u32 alignment,
2519                                      struct intel_engine_cs *pipelined);
2520 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2521 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
2522                                 int align);
2523 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2524 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2525
2526 uint32_t
2527 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2528 uint32_t
2529 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2530                             int tiling_mode, bool fenced);
2531
2532 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2533                                     enum i915_cache_level cache_level);
2534
2535 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2536                                 struct dma_buf *dma_buf);
2537
2538 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2539                                 struct drm_gem_object *gem_obj, int flags);
2540
2541 void i915_gem_restore_fences(struct drm_device *dev);
2542
2543 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2544                                   struct i915_address_space *vm);
2545 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2546 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2547                         struct i915_address_space *vm);
2548 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2549                                 struct i915_address_space *vm);
2550 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2551                                      struct i915_address_space *vm);
2552 struct i915_vma *
2553 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2554                                   struct i915_address_space *vm);
2555
2556 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2557 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2558         struct i915_vma *vma;
2559         list_for_each_entry(vma, &obj->vma_list, vma_link)
2560                 if (vma->pin_count > 0)
2561                         return true;
2562         return false;
2563 }
2564
2565 /* Some GGTT VM helpers */
2566 #define i915_obj_to_ggtt(obj) \
2567         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2568 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2569 {
2570         struct i915_address_space *ggtt =
2571                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2572         return vm == ggtt;
2573 }
2574
2575 static inline struct i915_hw_ppgtt *
2576 i915_vm_to_ppgtt(struct i915_address_space *vm)
2577 {
2578         WARN_ON(i915_is_ggtt(vm));
2579
2580         return container_of(vm, struct i915_hw_ppgtt, base);
2581 }
2582
2583
2584 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2585 {
2586         return i915_gem_obj_bound(obj, i915_obj_to_ggtt(obj));
2587 }
2588
2589 static inline unsigned long
2590 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2591 {
2592         return i915_gem_obj_offset(obj, i915_obj_to_ggtt(obj));
2593 }
2594
2595 static inline unsigned long
2596 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2597 {
2598         return i915_gem_obj_size(obj, i915_obj_to_ggtt(obj));
2599 }
2600
2601 static inline int __must_check
2602 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2603                       uint32_t alignment,
2604                       unsigned flags)
2605 {
2606         return i915_gem_object_pin(obj, i915_obj_to_ggtt(obj),
2607                                    alignment, flags | PIN_GLOBAL);
2608 }
2609
2610 static inline int
2611 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2612 {
2613         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2614 }
2615
2616 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2617
2618 /* i915_gem_context.c */
2619 int __must_check i915_gem_context_init(struct drm_device *dev);
2620 void i915_gem_context_fini(struct drm_device *dev);
2621 void i915_gem_context_reset(struct drm_device *dev);
2622 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2623 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2624 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2625 int i915_switch_context(struct intel_engine_cs *ring,
2626                         struct intel_context *to);
2627 struct intel_context *
2628 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2629 void i915_gem_context_free(struct kref *ctx_ref);
2630 struct drm_i915_gem_object *
2631 i915_gem_alloc_context_obj(struct drm_device *dev, size_t size);
2632 static inline void i915_gem_context_reference(struct intel_context *ctx)
2633 {
2634         kref_get(&ctx->ref);
2635 }
2636
2637 static inline void i915_gem_context_unreference(struct intel_context *ctx)
2638 {
2639         kref_put(&ctx->ref, i915_gem_context_free);
2640 }
2641
2642 static inline bool i915_gem_context_is_default(const struct intel_context *c)
2643 {
2644         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
2645 }
2646
2647 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2648                                   struct drm_file *file);
2649 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2650                                    struct drm_file *file);
2651
2652 /* i915_gem_evict.c */
2653 int __must_check i915_gem_evict_something(struct drm_device *dev,
2654                                           struct i915_address_space *vm,
2655                                           int min_size,
2656                                           unsigned alignment,
2657                                           unsigned cache_level,
2658                                           unsigned long start,
2659                                           unsigned long end,
2660                                           unsigned flags);
2661 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2662 int i915_gem_evict_everything(struct drm_device *dev);
2663
2664 /* belongs in i915_gem_gtt.h */
2665 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2666 {
2667         if (INTEL_INFO(dev)->gen < 6)
2668                 intel_gtt_chipset_flush();
2669 }
2670
2671 /* i915_gem_stolen.c */
2672 int i915_gem_init_stolen(struct drm_device *dev);
2673 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size, int fb_cpp);
2674 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2675 void i915_gem_cleanup_stolen(struct drm_device *dev);
2676 struct drm_i915_gem_object *
2677 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2678 struct drm_i915_gem_object *
2679 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2680                                                u32 stolen_offset,
2681                                                u32 gtt_offset,
2682                                                u32 size);
2683
2684 /* i915_gem_tiling.c */
2685 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2686 {
2687         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2688
2689         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2690                 obj->tiling_mode != I915_TILING_NONE;
2691 }
2692
2693 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2694 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2695 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2696
2697 /* i915_gem_debug.c */
2698 #if WATCH_LISTS
2699 int i915_verify_lists(struct drm_device *dev);
2700 #else
2701 #define i915_verify_lists(dev) 0
2702 #endif
2703
2704 /* i915_debugfs.c */
2705 int i915_debugfs_init(struct drm_minor *minor);
2706 void i915_debugfs_cleanup(struct drm_minor *minor);
2707 #ifdef CONFIG_DEBUG_FS
2708 void intel_display_crc_init(struct drm_device *dev);
2709 #else
2710 static inline void intel_display_crc_init(struct drm_device *dev) {}
2711 #endif
2712
2713 /* i915_gpu_error.c */
2714 __printf(2, 3)
2715 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2716 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2717                             const struct i915_error_state_file_priv *error);
2718 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2719                               struct drm_i915_private *i915,
2720                               size_t count, loff_t pos);
2721 static inline void i915_error_state_buf_release(
2722         struct drm_i915_error_state_buf *eb)
2723 {
2724         kfree(eb->buf);
2725 }
2726 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2727                               const char *error_msg);
2728 void i915_error_state_get(struct drm_device *dev,
2729                           struct i915_error_state_file_priv *error_priv);
2730 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2731 void i915_destroy_error_state(struct drm_device *dev);
2732
2733 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2734 const char *i915_cache_level_str(struct drm_i915_private *i915, int type);
2735
2736 /* i915_cmd_parser.c */
2737 int i915_cmd_parser_get_version(void);
2738 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
2739 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
2740 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
2741 int i915_parse_cmds(struct intel_engine_cs *ring,
2742                     struct drm_i915_gem_object *batch_obj,
2743                     u32 batch_start_offset,
2744                     bool is_master);
2745
2746 /* i915_suspend.c */
2747 extern int i915_save_state(struct drm_device *dev);
2748 extern int i915_restore_state(struct drm_device *dev);
2749
2750 /* i915_ums.c */
2751 void i915_save_display_reg(struct drm_device *dev);
2752 void i915_restore_display_reg(struct drm_device *dev);
2753
2754 /* i915_sysfs.c */
2755 void i915_setup_sysfs(struct drm_device *dev_priv);
2756 void i915_teardown_sysfs(struct drm_device *dev_priv);
2757
2758 /* intel_i2c.c */
2759 extern int intel_setup_gmbus(struct drm_device *dev);
2760 extern void intel_teardown_gmbus(struct drm_device *dev);
2761 static inline bool intel_gmbus_is_port_valid(unsigned port)
2762 {
2763         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2764 }
2765
2766 extern struct i2c_adapter *intel_gmbus_get_adapter(
2767                 struct drm_i915_private *dev_priv, unsigned port);
2768 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2769 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2770 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2771 {
2772         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2773 }
2774 extern void intel_i2c_reset(struct drm_device *dev);
2775
2776 /* intel_opregion.c */
2777 struct intel_encoder;
2778 #ifdef CONFIG_ACPI
2779 extern int intel_opregion_setup(struct drm_device *dev);
2780 extern void intel_opregion_init(struct drm_device *dev);
2781 extern void intel_opregion_fini(struct drm_device *dev);
2782 extern void intel_opregion_asle_intr(struct drm_device *dev);
2783 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
2784                                          bool enable);
2785 extern int intel_opregion_notify_adapter(struct drm_device *dev,
2786                                          pci_power_t state);
2787 #else
2788 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
2789 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2790 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2791 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2792 static inline int
2793 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
2794 {
2795         return 0;
2796 }
2797 static inline int
2798 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
2799 {
2800         return 0;
2801 }
2802 #endif
2803
2804 /* intel_acpi.c */
2805 #ifdef CONFIG_ACPI
2806 extern void intel_register_dsm_handler(void);
2807 extern void intel_unregister_dsm_handler(void);
2808 #else
2809 static inline void intel_register_dsm_handler(void) { return; }
2810 static inline void intel_unregister_dsm_handler(void) { return; }
2811 #endif /* CONFIG_ACPI */
2812
2813 /* modesetting */
2814 extern void intel_modeset_init_hw(struct drm_device *dev);
2815 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2816 extern void intel_modeset_init(struct drm_device *dev);
2817 extern void intel_modeset_gem_init(struct drm_device *dev);
2818 extern void intel_modeset_cleanup(struct drm_device *dev);
2819 extern void intel_connector_unregister(struct intel_connector *);
2820 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2821 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2822                                          bool force_restore);
2823 extern void i915_redisable_vga(struct drm_device *dev);
2824 extern void i915_redisable_vga_power_on(struct drm_device *dev);
2825 extern bool intel_fbc_enabled(struct drm_device *dev);
2826 extern void gen8_fbc_sw_flush(struct drm_device *dev, u32 value);
2827 extern void intel_disable_fbc(struct drm_device *dev);
2828 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2829 extern void intel_init_pch_refclk(struct drm_device *dev);
2830 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2831 extern void bdw_software_turbo(struct drm_device *dev);
2832 extern void gen8_flip_interrupt(struct drm_device *dev);
2833 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2834 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
2835                                   bool enable);
2836 extern void intel_detect_pch(struct drm_device *dev);
2837 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2838 extern int intel_enable_rc6(const struct drm_device *dev);
2839
2840 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2841 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2842                         struct drm_file *file);
2843 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
2844                                struct drm_file *file);
2845
2846 void intel_notify_mmio_flip(struct intel_engine_cs *ring);
2847
2848 /* overlay */
2849 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2850 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2851                                             struct intel_overlay_error_state *error);
2852
2853 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2854 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2855                                             struct drm_device *dev,
2856                                             struct intel_display_error_state *error);
2857
2858 /* On SNB platform, before reading ring registers forcewake bit
2859  * must be set to prevent GT core from power down and stale values being
2860  * returned.
2861  */
2862 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
2863 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
2864 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
2865
2866 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2867 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2868
2869 /* intel_sideband.c */
2870 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2871 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2872 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2873 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
2874 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2875 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
2876 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2877 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
2878 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2879 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
2880 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2881 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
2882 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2883 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
2884 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
2885 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2886                    enum intel_sbi_destination destination);
2887 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2888                      enum intel_sbi_destination destination);
2889 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
2890 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
2891
2892 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
2893 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
2894
2895 #define FORCEWAKE_RENDER        (1 << 0)
2896 #define FORCEWAKE_MEDIA         (1 << 1)
2897 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA)
2898
2899
2900 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
2901 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
2902
2903 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
2904 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
2905 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
2906 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
2907
2908 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
2909 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
2910 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
2911 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
2912
2913 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
2914  * will be implemented using 2 32-bit writes in an arbitrary order with
2915  * an arbitrary delay between them. This can cause the hardware to
2916  * act upon the intermediate value, possibly leading to corruption and
2917  * machine death. You have been warned.
2918  */
2919 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
2920 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
2921
2922 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
2923                 u32 upper = I915_READ(upper_reg);                       \
2924                 u32 lower = I915_READ(lower_reg);                       \
2925                 u32 tmp = I915_READ(upper_reg);                         \
2926                 if (upper != tmp) {                                     \
2927                         upper = tmp;                                    \
2928                         lower = I915_READ(lower_reg);                   \
2929                         WARN_ON(I915_READ(upper_reg) != upper);         \
2930                 }                                                       \
2931                 (u64)upper << 32 | lower; })
2932
2933 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2934 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2935
2936 /* "Broadcast RGB" property */
2937 #define INTEL_BROADCAST_RGB_AUTO 0
2938 #define INTEL_BROADCAST_RGB_FULL 1
2939 #define INTEL_BROADCAST_RGB_LIMITED 2
2940
2941 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2942 {
2943         if (IS_VALLEYVIEW(dev))
2944                 return VLV_VGACNTRL;
2945         else if (INTEL_INFO(dev)->gen >= 5)
2946                 return CPU_VGACNTRL;
2947         else
2948                 return VGACNTRL;
2949 }
2950
2951 static inline void __user *to_user_ptr(u64 address)
2952 {
2953         return (void __user *)(uintptr_t)address;
2954 }
2955
2956 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2957 {
2958         unsigned long j = msecs_to_jiffies(m);
2959
2960         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2961 }
2962
2963 static inline unsigned long
2964 timespec_to_jiffies_timeout(const struct timespec *value)
2965 {
2966         unsigned long j = timespec_to_jiffies(value);
2967
2968         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2969 }
2970
2971 /*
2972  * If you need to wait X milliseconds between events A and B, but event B
2973  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
2974  * when event A happened, then just before event B you call this function and
2975  * pass the timestamp as the first argument, and X as the second argument.
2976  */
2977 static inline void
2978 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
2979 {
2980         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
2981
2982         /*
2983          * Don't re-read the value of "jiffies" every time since it may change
2984          * behind our back and break the math.
2985          */
2986         tmp_jiffies = jiffies;
2987         target_jiffies = timestamp_jiffies +
2988                          msecs_to_jiffies_timeout(to_wait_ms);
2989
2990         if (time_after(target_jiffies, tmp_jiffies)) {
2991                 remaining_jiffies = target_jiffies - tmp_jiffies;
2992                 while (remaining_jiffies)
2993                         remaining_jiffies =
2994                             schedule_timeout_uninterruptible(remaining_jiffies);
2995         }
2996 }
2997
2998 #endif