drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <drm/intel-gtt.h>
  39
  40 /* General customization:
  41  */
  42
  43 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  44
  45 #define DRIVER_NAME             "i915"
  46 #define DRIVER_DESC             "Intel Graphics"
  47 #define DRIVER_DATE             "20080730"
  48
  49 enum pipe {
  50         PIPE_A = 0,
  51         PIPE_B,
  52 };
  53
  54 enum plane {
  55         PLANE_A = 0,
  56         PLANE_B,
  57 };
  58
  59 #define I915_NUM_PIPE   2
  60
  61 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  62
  63 /* Interface history:
  64  *
  65  * 1.1: Original.
  66  * 1.2: Add Power Management
  67  * 1.3: Add vblank support
  68  * 1.4: Fix cmdbuffer path, add heap destroy
  69  * 1.5: Add vblank pipe configuration
  70  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
  71  *      - Support vertical blank on secondary display pipe
  72  */
  73 #define DRIVER_MAJOR            1
  74 #define DRIVER_MINOR            6
  75 #define DRIVER_PATCHLEVEL       0
  76
  77 #define WATCH_COHERENCY 0
  78 #define WATCH_EXEC      0
  79 #define WATCH_RELOC     0
  80 #define WATCH_LISTS     0
  81 #define WATCH_PWRITE    0
  82
  83 #define I915_GEM_PHYS_CURSOR_0 1
  84 #define I915_GEM_PHYS_CURSOR_1 2
  85 #define I915_GEM_PHYS_OVERLAY_REGS 3
  86 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
  87
  88 struct drm_i915_gem_phys_object {
  89         int id;
  90         struct page **page_list;
  91         drm_dma_handle_t *handle;
  92         struct drm_gem_object *cur_obj;
  93 };
  94
  95 struct mem_block {
  96         struct mem_block *next;
  97         struct mem_block *prev;
  98         int start;
  99         int size;
 100         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 101 };
 102
 103 struct opregion_header;
 104 struct opregion_acpi;
 105 struct opregion_swsci;
 106 struct opregion_asle;
 107
 108 struct intel_opregion {
 109         struct opregion_header *header;
 110         struct opregion_acpi *acpi;
 111         struct opregion_swsci *swsci;
 112         struct opregion_asle *asle;
 113         void *vbt;
 114 };
 115 #define OPREGION_SIZE            (8*1024)
 116
 117 struct intel_overlay;
 118 struct intel_overlay_error_state;
 119
 120 struct drm_i915_master_private {
 121         drm_local_map_t *sarea;
 122         struct _drm_i915_sarea *sarea_priv;
 123 };
 124 #define I915_FENCE_REG_NONE -1
 125
 126 struct drm_i915_fence_reg {
 127         struct drm_gem_object *obj;
 128         struct list_head lru_list;
 129         bool gpu;
 130 };
 131
 132 struct sdvo_device_mapping {
 133         u8 initialized;
 134         u8 dvo_port;
 135         u8 slave_addr;
 136         u8 dvo_wiring;
 137         u8 i2c_pin;
 138         u8 i2c_speed;
 139         u8 ddc_pin;
 140 };
 141
 142 struct drm_i915_error_state {
 143         u32 eir;
 144         u32 pgtbl_er;
 145         u32 pipeastat;
 146         u32 pipebstat;
 147         u32 ipeir;
 148         u32 ipehr;
 149         u32 instdone;
 150         u32 acthd;
 151         u32 instpm;
 152         u32 instps;
 153         u32 instdone1;
 154         u32 seqno;
 155         u64 bbaddr;
 156         struct timeval time;
 157         struct drm_i915_error_object {
 158                 int page_count;
 159                 u32 gtt_offset;
 160                 u32 *pages[0];
 161         } *ringbuffer, *batchbuffer[2];
 162         struct drm_i915_error_buffer {
 163                 size_t size;
 164                 u32 name;
 165                 u32 seqno;
 166                 u32 gtt_offset;
 167                 u32 read_domains;
 168                 u32 write_domain;
 169                 u32 fence_reg;
 170                 s32 pinned:2;
 171                 u32 tiling:2;
 172                 u32 dirty:1;
 173                 u32 purgeable:1;
 174         } *active_bo;
 175         u32 active_bo_count;
 176         struct intel_overlay_error_state *overlay;
 177 };
 178
 179 struct drm_i915_display_funcs {
 180         void (*dpms)(struct drm_crtc *crtc, int mode);
 181         bool (*fbc_enabled)(struct drm_device *dev);
 182         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 183         void (*disable_fbc)(struct drm_device *dev);
 184         int (*get_display_clock_speed)(struct drm_device *dev);
 185         int (*get_fifo_size)(struct drm_device *dev, int plane);
 186         void (*update_wm)(struct drm_device *dev, int planea_clock,
 187                           int planeb_clock, int sr_hdisplay, int sr_htotal,
 188                           int pixel_size);
 189         /* clock updates for mode set */
 190         /* cursor updates */
 191         /* render clock increase/decrease */
 192         /* display clock increase/decrease */
 193         /* pll clock increase/decrease */
 194         /* clock gating init */
 195 };
 196
 197 struct intel_device_info {
 198         u8 gen;
 199         u8 is_mobile : 1;
 200         u8 is_i85x : 1;
 201         u8 is_i915g : 1;
 202         u8 is_i945gm : 1;
 203         u8 is_g33 : 1;
 204         u8 need_gfx_hws : 1;
 205         u8 is_g4x : 1;
 206         u8 is_pineview : 1;
 207         u8 is_broadwater : 1;
 208         u8 is_crestline : 1;
 209         u8 is_ironlake : 1;
 210         u8 has_fbc : 1;
 211         u8 has_rc6 : 1;
 212         u8 has_pipe_cxsr : 1;
 213         u8 has_hotplug : 1;
 214         u8 cursor_needs_physical : 1;
 215         u8 has_overlay : 1;
 216         u8 overlay_needs_physical : 1;
 217         u8 supports_tv : 1;
 218         u8 has_bsd_ring : 1;
 219 };
 220
 221 enum no_fbc_reason {
 222         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 223         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 224         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 225         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 226         FBC_BAD_PLANE, /* fbc not supported on plane */
 227         FBC_NOT_TILED, /* buffer not tiled */
 228         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 229 };
 230
 231 enum intel_pch {
 232         PCH_IBX,        /* Ibexpeak PCH */
 233         PCH_CPT,        /* Cougarpoint PCH */
 234 };
 235
 236 #define QUIRK_PIPEA_FORCE (1<<0)
 237
 238 struct intel_fbdev;
 239
 240 typedef struct drm_i915_private {
 241         struct drm_device *dev;
 242
 243         const struct intel_device_info *info;
 244
 245         int has_gem;
 246
 247         void __iomem *regs;
 248
 249         struct intel_gmbus {
 250                 struct i2c_adapter adapter;
 251                 struct i2c_adapter *force_bit;
 252                 u32 reg0;
 253         } *gmbus;
 254
 255         struct pci_dev *bridge_dev;
 256         struct intel_ring_buffer render_ring;
 257         struct intel_ring_buffer bsd_ring;
 258         uint32_t next_seqno;
 259
 260         drm_dma_handle_t *status_page_dmah;
 261         void *seqno_page;
 262         dma_addr_t dma_status_page;
 263         uint32_t counter;
 264         unsigned int seqno_gfx_addr;
 265         drm_local_map_t hws_map;
 266         struct drm_gem_object *seqno_obj;
 267         struct drm_gem_object *pwrctx;
 268         struct drm_gem_object *renderctx;
 269
 270         struct resource mch_res;
 271
 272         unsigned int cpp;
 273         int back_offset;
 274         int front_offset;
 275         int current_page;
 276         int page_flipping;
 277 #define I915_DEBUG_READ (1<<0)
 278 #define I915_DEBUG_WRITE (1<<1)
 279         unsigned long debug_flags;
 280
 281         wait_queue_head_t irq_queue;
 282         atomic_t irq_received;
 283         /** Protects user_irq_refcount and irq_mask_reg */
 284         spinlock_t user_irq_lock;
 285         u32 trace_irq_seqno;
 286         /** Cached value of IMR to avoid reads in updating the bitfield */
 287         u32 irq_mask_reg;
 288         u32 pipestat[2];
 289         /** splitted irq regs for graphics and display engine on Ironlake,
 290             irq_mask_reg is still used for display irq. */
 291         u32 gt_irq_mask_reg;
 292         u32 gt_irq_enable_reg;
 293         u32 de_irq_enable_reg;
 294         u32 pch_irq_mask_reg;
 295         u32 pch_irq_enable_reg;
 296
 297         u32 hotplug_supported_mask;
 298         struct work_struct hotplug_work;
 299
 300         int tex_lru_log_granularity;
 301         int allow_batchbuffer;
 302         struct mem_block *agp_heap;
 303         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 304         int vblank_pipe;
 305         int num_pipe;
 306
 307         /* For hangcheck timer */
 308 #define DRM_I915_HANGCHECK_PERIOD 250 /* in ms */
 309         struct timer_list hangcheck_timer;
 310         int hangcheck_count;
 311         uint32_t last_acthd;
 312         uint32_t last_instdone;
 313         uint32_t last_instdone1;
 314
 315         unsigned long cfb_size;
 316         unsigned long cfb_pitch;
 317         unsigned long cfb_offset;
 318         int cfb_fence;
 319         int cfb_plane;
 320         int cfb_y;
 321
 322         int irq_enabled;
 323
 324         struct intel_opregion opregion;
 325
 326         /* overlay */
 327         struct intel_overlay *overlay;
 328
 329         /* LVDS info */
 330         int backlight_level;  /* restore backlight to this value */
 331         struct drm_display_mode *panel_fixed_mode;
 332         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 333         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 334
 335         /* Feature bits from the VBIOS */
 336         unsigned int int_tv_support:1;
 337         unsigned int lvds_dither:1;
 338         unsigned int lvds_vbt:1;
 339         unsigned int int_crt_support:1;
 340         unsigned int lvds_use_ssc:1;
 341         int lvds_ssc_freq;
 342
 343         struct {
 344                 u8 rate:4;
 345                 u8 lanes:4;
 346                 u8 preemphasis:4;
 347                 u8 vswing:4;
 348
 349                 u8 initialized:1;
 350                 u8 support:1;
 351                 u8 bpp:6;
 352         } edp;
 353
 354         struct notifier_block lid_notifier;
 355
 356         int crt_ddc_pin;
 357         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
 358         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 359         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 360
 361         unsigned int fsb_freq, mem_freq, is_ddr3;
 362
 363         spinlock_t error_lock;
 364         struct drm_i915_error_state *first_error;
 365         struct work_struct error_work;
 366         struct completion error_completion;
 367         struct workqueue_struct *wq;
 368
 369         /* Display functions */
 370         struct drm_i915_display_funcs display;
 371
 372         /* PCH chipset type */
 373         enum intel_pch pch_type;
 374
 375         unsigned long quirks;
 376
 377         /* Register state */
 378         bool modeset_on_lid;
 379         u8 saveLBB;
 380         u32 saveDSPACNTR;
 381         u32 saveDSPBCNTR;
 382         u32 saveDSPARB;
 383         u32 saveHWS;
 384         u32 savePIPEACONF;
 385         u32 savePIPEBCONF;
 386         u32 savePIPEASRC;
 387         u32 savePIPEBSRC;
 388         u32 saveFPA0;
 389         u32 saveFPA1;
 390         u32 saveDPLL_A;
 391         u32 saveDPLL_A_MD;
 392         u32 saveHTOTAL_A;
 393         u32 saveHBLANK_A;
 394         u32 saveHSYNC_A;
 395         u32 saveVTOTAL_A;
 396         u32 saveVBLANK_A;
 397         u32 saveVSYNC_A;
 398         u32 saveBCLRPAT_A;
 399         u32 saveTRANSACONF;
 400         u32 saveTRANS_HTOTAL_A;
 401         u32 saveTRANS_HBLANK_A;
 402         u32 saveTRANS_HSYNC_A;
 403         u32 saveTRANS_VTOTAL_A;
 404         u32 saveTRANS_VBLANK_A;
 405         u32 saveTRANS_VSYNC_A;
 406         u32 savePIPEASTAT;
 407         u32 saveDSPASTRIDE;
 408         u32 saveDSPASIZE;
 409         u32 saveDSPAPOS;
 410         u32 saveDSPAADDR;
 411         u32 saveDSPASURF;
 412         u32 saveDSPATILEOFF;
 413         u32 savePFIT_PGM_RATIOS;
 414         u32 saveBLC_HIST_CTL;
 415         u32 saveBLC_PWM_CTL;
 416         u32 saveBLC_PWM_CTL2;
 417         u32 saveBLC_CPU_PWM_CTL;
 418         u32 saveBLC_CPU_PWM_CTL2;
 419         u32 saveFPB0;
 420         u32 saveFPB1;
 421         u32 saveDPLL_B;
 422         u32 saveDPLL_B_MD;
 423         u32 saveHTOTAL_B;
 424         u32 saveHBLANK_B;
 425         u32 saveHSYNC_B;
 426         u32 saveVTOTAL_B;
 427         u32 saveVBLANK_B;
 428         u32 saveVSYNC_B;
 429         u32 saveBCLRPAT_B;
 430         u32 saveTRANSBCONF;
 431         u32 saveTRANS_HTOTAL_B;
 432         u32 saveTRANS_HBLANK_B;
 433         u32 saveTRANS_HSYNC_B;
 434         u32 saveTRANS_VTOTAL_B;
 435         u32 saveTRANS_VBLANK_B;
 436         u32 saveTRANS_VSYNC_B;
 437         u32 savePIPEBSTAT;
 438         u32 saveDSPBSTRIDE;
 439         u32 saveDSPBSIZE;
 440         u32 saveDSPBPOS;
 441         u32 saveDSPBADDR;
 442         u32 saveDSPBSURF;
 443         u32 saveDSPBTILEOFF;
 444         u32 saveVGA0;
 445         u32 saveVGA1;
 446         u32 saveVGA_PD;
 447         u32 saveVGACNTRL;
 448         u32 saveADPA;
 449         u32 saveLVDS;
 450         u32 savePP_ON_DELAYS;
 451         u32 savePP_OFF_DELAYS;
 452         u32 saveDVOA;
 453         u32 saveDVOB;
 454         u32 saveDVOC;
 455         u32 savePP_ON;
 456         u32 savePP_OFF;
 457         u32 savePP_CONTROL;
 458         u32 savePP_DIVISOR;
 459         u32 savePFIT_CONTROL;
 460         u32 save_palette_a[256];
 461         u32 save_palette_b[256];
 462         u32 saveDPFC_CB_BASE;
 463         u32 saveFBC_CFB_BASE;
 464         u32 saveFBC_LL_BASE;
 465         u32 saveFBC_CONTROL;
 466         u32 saveFBC_CONTROL2;
 467         u32 saveIER;
 468         u32 saveIIR;
 469         u32 saveIMR;
 470         u32 saveDEIER;
 471         u32 saveDEIMR;
 472         u32 saveGTIER;
 473         u32 saveGTIMR;
 474         u32 saveFDI_RXA_IMR;
 475         u32 saveFDI_RXB_IMR;
 476         u32 saveCACHE_MODE_0;
 477         u32 saveMI_ARB_STATE;
 478         u32 saveSWF0[16];
 479         u32 saveSWF1[16];
 480         u32 saveSWF2[3];
 481         u8 saveMSR;
 482         u8 saveSR[8];
 483         u8 saveGR[25];
 484         u8 saveAR_INDEX;
 485         u8 saveAR[21];
 486         u8 saveDACMASK;
 487         u8 saveCR[37];
 488         uint64_t saveFENCE[16];
 489         u32 saveCURACNTR;
 490         u32 saveCURAPOS;
 491         u32 saveCURABASE;
 492         u32 saveCURBCNTR;
 493         u32 saveCURBPOS;
 494         u32 saveCURBBASE;
 495         u32 saveCURSIZE;
 496         u32 saveDP_B;
 497         u32 saveDP_C;
 498         u32 saveDP_D;
 499         u32 savePIPEA_GMCH_DATA_M;
 500         u32 savePIPEB_GMCH_DATA_M;
 501         u32 savePIPEA_GMCH_DATA_N;
 502         u32 savePIPEB_GMCH_DATA_N;
 503         u32 savePIPEA_DP_LINK_M;
 504         u32 savePIPEB_DP_LINK_M;
 505         u32 savePIPEA_DP_LINK_N;
 506         u32 savePIPEB_DP_LINK_N;
 507         u32 saveFDI_RXA_CTL;
 508         u32 saveFDI_TXA_CTL;
 509         u32 saveFDI_RXB_CTL;
 510         u32 saveFDI_TXB_CTL;
 511         u32 savePFA_CTL_1;
 512         u32 savePFB_CTL_1;
 513         u32 savePFA_WIN_SZ;
 514         u32 savePFB_WIN_SZ;
 515         u32 savePFA_WIN_POS;
 516         u32 savePFB_WIN_POS;
 517         u32 savePCH_DREF_CONTROL;
 518         u32 saveDISP_ARB_CTL;
 519         u32 savePIPEA_DATA_M1;
 520         u32 savePIPEA_DATA_N1;
 521         u32 savePIPEA_LINK_M1;
 522         u32 savePIPEA_LINK_N1;
 523         u32 savePIPEB_DATA_M1;
 524         u32 savePIPEB_DATA_N1;
 525         u32 savePIPEB_LINK_M1;
 526         u32 savePIPEB_LINK_N1;
 527         u32 saveMCHBAR_RENDER_STANDBY;
 528
 529         struct {
 530                 /** Bridge to intel-gtt-ko */
 531                 struct intel_gtt *gtt;
 532                 /** Memory allocator for GTT stolen memory */
 533                 struct drm_mm vram;
 534                 /** Memory allocator for GTT */
 535                 struct drm_mm gtt_space;
 536
 537                 struct io_mapping *gtt_mapping;
 538                 int gtt_mtrr;
 539
 540                 /**
 541                  * Membership on list of all loaded devices, used to evict
 542                  * inactive buffers under memory pressure.
 543                  *
 544                  * Modifications should only be done whilst holding the
 545                  * shrink_list_lock spinlock.
 546                  */
 547                 struct list_head shrink_list;
 548
 549                 /**
 550                  * List of objects which are not in the ringbuffer but which
 551                  * still have a write_domain which needs to be flushed before
 552                  * unbinding.
 553                  *
 554                  * last_rendering_seqno is 0 while an object is in this list.
 555                  *
 556                  * A reference is held on the buffer while on this list.
 557                  */
 558                 struct list_head flushing_list;
 559
 560                 /**
 561                  * List of objects currently pending a GPU write flush.
 562                  *
 563                  * All elements on this list will belong to either the
 564                  * active_list or flushing_list, last_rendering_seqno can
 565                  * be used to differentiate between the two elements.
 566                  */
 567                 struct list_head gpu_write_list;
 568
 569                 /**
 570                  * LRU list of objects which are not in the ringbuffer and
 571                  * are ready to unbind, but are still in the GTT.
 572                  *
 573                  * last_rendering_seqno is 0 while an object is in this list.
 574                  *
 575                  * A reference is not held on the buffer while on this list,
 576                  * as merely being GTT-bound shouldn't prevent its being
 577                  * freed, and we'll pull it off the list in the free path.
 578                  */
 579                 struct list_head inactive_list;
 580
 581                 /**
 582                  * LRU list of objects which are not in the ringbuffer but
 583                  * are still pinned in the GTT.
 584                  */
 585                 struct list_head pinned_list;
 586
 587                 /** LRU list of objects with fence regs on them. */
 588                 struct list_head fence_list;
 589
 590                 /**
 591                  * List of objects currently pending being freed.
 592                  *
 593                  * These objects are no longer in use, but due to a signal
 594                  * we were prevented from freeing them at the appointed time.
 595                  */
 596                 struct list_head deferred_free_list;
 597
 598                 /**
 599                  * We leave the user IRQ off as much as possible,
 600                  * but this means that requests will finish and never
 601                  * be retired once the system goes idle. Set a timer to
 602                  * fire periodically while the ring is running. When it
 603                  * fires, go retire requests.
 604                  */
 605                 struct delayed_work retire_work;
 606
 607                 /**
 608                  * Waiting sequence number, if any
 609                  */
 610                 uint32_t waiting_gem_seqno;
 611
 612                 /**
 613                  * Last seq seen at irq time
 614                  */
 615                 uint32_t irq_gem_seqno;
 616
 617                 /**
 618                  * Flag if the X Server, and thus DRM, is not currently in
 619                  * control of the device.
 620                  *
 621                  * This is set between LeaveVT and EnterVT.  It needs to be
 622                  * replaced with a semaphore.  It also needs to be
 623                  * transitioned away from for kernel modesetting.
 624                  */
 625                 int suspended;
 626
 627                 /**
 628                  * Flag if the hardware appears to be wedged.
 629                  *
 630                  * This is set when attempts to idle the device timeout.
 631                  * It prevents command submission from occuring and makes
 632                  * every pending request fail
 633                  */
 634                 atomic_t wedged;
 635
 636                 /** Bit 6 swizzling required for X tiling */
 637                 uint32_t bit_6_swizzle_x;
 638                 /** Bit 6 swizzling required for Y tiling */
 639                 uint32_t bit_6_swizzle_y;
 640
 641                 /* storage for physical objects */
 642                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 643
 644                 uint32_t flush_rings;
 645
 646                 /* accounting, useful for userland debugging */
 647                 size_t object_memory;
 648                 size_t pin_memory;
 649                 size_t gtt_memory;
 650                 size_t gtt_total;
 651                 u32 object_count;
 652                 u32 pin_count;
 653                 u32 gtt_count;
 654         } mm;
 655         struct sdvo_device_mapping sdvo_mappings[2];
 656         /* indicate whether the LVDS_BORDER should be enabled or not */
 657         unsigned int lvds_border_bits;
 658         /* Panel fitter placement and size for Ironlake+ */
 659         u32 pch_pf_pos, pch_pf_size;
 660
 661         struct drm_crtc *plane_to_crtc_mapping[2];
 662         struct drm_crtc *pipe_to_crtc_mapping[2];
 663         wait_queue_head_t pending_flip_queue;
 664         bool flip_pending_is_done;
 665
 666         /* Reclocking support */
 667         bool render_reclock_avail;
 668         bool lvds_downclock_avail;
 669         /* indicates the reduced downclock for LVDS*/
 670         int lvds_downclock;
 671         struct work_struct idle_work;
 672         struct timer_list idle_timer;
 673         bool busy;
 674         u16 orig_clock;
 675         int child_dev_num;
 676         struct child_device_config *child_dev;
 677         struct drm_connector *int_lvds_connector;
 678
 679         bool mchbar_need_disable;
 680
 681         u8 cur_delay;
 682         u8 min_delay;
 683         u8 max_delay;
 684         u8 fmax;
 685         u8 fstart;
 686
 687         u64 last_count1;
 688         unsigned long last_time1;
 689         u64 last_count2;
 690         struct timespec last_time2;
 691         unsigned long gfx_power;
 692         int c_m;
 693         int r_t;
 694         u8 corr;
 695         spinlock_t *mchdev_lock;
 696
 697         enum no_fbc_reason no_fbc_reason;
 698
 699         struct drm_mm_node *compressed_fb;
 700         struct drm_mm_node *compressed_llb;
 701
 702         /* list of fbdev register on this device */
 703         struct intel_fbdev *fbdev;
 704 } drm_i915_private_t;
 705
 706 /** driver private structure attached to each drm_gem_object */
 707 struct drm_i915_gem_object {
 708         struct drm_gem_object base;
 709
 710         /** Current space allocated to this object in the GTT, if any. */
 711         struct drm_mm_node *gtt_space;
 712
 713         /** This object's place on the active/flushing/inactive lists */
 714         struct list_head list;
 715         /** This object's place on GPU write list */
 716         struct list_head gpu_write_list;
 717         /** This object's place on eviction list */
 718         struct list_head evict_list;
 719
 720         /**
 721          * This is set if the object is on the active or flushing lists
 722          * (has pending rendering), and is not set if it's on inactive (ready
 723          * to be unbound).
 724          */
 725         unsigned int active : 1;
 726
 727         /**
 728          * This is set if the object has been written to since last bound
 729          * to the GTT
 730          */
 731         unsigned int dirty : 1;
 732
 733         /**
 734          * Fence register bits (if any) for this object.  Will be set
 735          * as needed when mapped into the GTT.
 736          * Protected by dev->struct_mutex.
 737          *
 738          * Size: 4 bits for 16 fences + sign (for FENCE_REG_NONE)
 739          */
 740         signed int fence_reg : 5;
 741
 742         /**
 743          * Used for checking the object doesn't appear more than once
 744          * in an execbuffer object list.
 745          */
 746         unsigned int in_execbuffer : 1;
 747
 748         /**
 749          * Advice: are the backing pages purgeable?
 750          */
 751         unsigned int madv : 2;
 752
 753         /**
 754          * Refcount for the pages array. With the current locking scheme, there
 755          * are at most two concurrent users: Binding a bo to the gtt and
 756          * pwrite/pread using physical addresses. So two bits for a maximum
 757          * of two users are enough.
 758          */
 759         unsigned int pages_refcount : 2;
 760 #define DRM_I915_GEM_OBJECT_MAX_PAGES_REFCOUNT 0x3
 761
 762         /**
 763          * Current tiling mode for the object.
 764          */
 765         unsigned int tiling_mode : 2;
 766
 767         /** How many users have pinned this object in GTT space. The following
 768          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 769          * (via user_pin_count), execbuffer (objects are not allowed multiple
 770          * times for the same batchbuffer), and the framebuffer code. When
 771          * switching/pageflipping, the framebuffer code has at most two buffers
 772          * pinned per crtc.
 773          *
 774          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 775          * bits with absolutely no headroom. So use 4 bits. */
 776         unsigned int pin_count : 4;
 777 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 778
 779         /** AGP memory structure for our GTT binding. */
 780         DRM_AGP_MEM *agp_mem;
 781
 782         struct page **pages;
 783
 784         /**
 785          * Current offset of the object in GTT space.
 786          *
 787          * This is the same as gtt_space->start
 788          */
 789         uint32_t gtt_offset;
 790
 791         /* Which ring is refering to is this object */
 792         struct intel_ring_buffer *ring;
 793
 794         /**
 795          * Fake offset for use by mmap(2)
 796          */
 797         uint64_t mmap_offset;
 798
 799         /** Breadcrumb of last rendering to the buffer. */
 800         uint32_t last_rendering_seqno;
 801
 802         /** Current tiling stride for the object, if it's tiled. */
 803         uint32_t stride;
 804
 805         /** Record of address bit 17 of each page at last unbind. */
 806         unsigned long *bit_17;
 807
 808         /** AGP mapping type (AGP_USER_MEMORY or AGP_USER_CACHED_MEMORY */
 809         uint32_t agp_type;
 810
 811         /**
 812          * If present, while GEM_DOMAIN_CPU is in the read domain this array
 813          * flags which individual pages are valid.
 814          */
 815         uint8_t *page_cpu_valid;
 816
 817         /** User space pin count and filp owning the pin */
 818         uint32_t user_pin_count;
 819         struct drm_file *pin_filp;
 820
 821         /** for phy allocated objects */
 822         struct drm_i915_gem_phys_object *phys_obj;
 823
 824         /**
 825          * Number of crtcs where this object is currently the fb, but
 826          * will be page flipped away on the next vblank.  When it
 827          * reaches 0, dev_priv->pending_flip_queue will be woken up.
 828          */
 829         atomic_t pending_flip;
 830 };
 831
 832 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
 833
 834 /**
 835  * Request queue structure.
 836  *
 837  * The request queue allows us to note sequence numbers that have been emitted
 838  * and may be associated with active buffers to be retired.
 839  *
 840  * By keeping this list, we can avoid having to do questionable
 841  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
 842  * an emission time with seqnos for tracking how far ahead of the GPU we are.
 843  */
 844 struct drm_i915_gem_request {
 845         /** On Which ring this request was generated */
 846         struct intel_ring_buffer *ring;
 847
 848         /** GEM sequence number associated with this request. */
 849         uint32_t seqno;
 850
 851         /** Time at which this request was emitted, in jiffies. */
 852         unsigned long emitted_jiffies;
 853
 854         /** global list entry for this request */
 855         struct list_head list;
 856
 857         struct drm_i915_file_private *file_priv;
 858         /** file_priv list entry for this request */
 859         struct list_head client_list;
 860 };
 861
 862 struct drm_i915_file_private {
 863         struct {
 864                 struct spinlock lock;
 865                 struct list_head request_list;
 866         } mm;
 867 };
 868
 869 enum intel_chip_family {
 870         CHIP_I8XX = 0x01,
 871         CHIP_I9XX = 0x02,
 872         CHIP_I915 = 0x04,
 873         CHIP_I965 = 0x08,
 874 };
 875
 876 extern struct drm_ioctl_desc i915_ioctls[];
 877 extern int i915_max_ioctl;
 878 extern unsigned int i915_fbpercrtc;
 879 extern unsigned int i915_powersave;
 880 extern unsigned int i915_lvds_downclock;
 881
 882 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
 883 extern int i915_resume(struct drm_device *dev);
 884 extern void i915_save_display(struct drm_device *dev);
 885 extern void i915_restore_display(struct drm_device *dev);
 886 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
 887 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
 888
 889                                 /* i915_dma.c */
 890 extern void i915_kernel_lost_context(struct drm_device * dev);
 891 extern int i915_driver_load(struct drm_device *, unsigned long flags);
 892 extern int i915_driver_unload(struct drm_device *);
 893 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
 894 extern void i915_driver_lastclose(struct drm_device * dev);
 895 extern void i915_driver_preclose(struct drm_device *dev,
 896                                  struct drm_file *file_priv);
 897 extern void i915_driver_postclose(struct drm_device *dev,
 898                                   struct drm_file *file_priv);
 899 extern int i915_driver_device_is_agp(struct drm_device * dev);
 900 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
 901                               unsigned long arg);
 902 extern int i915_emit_box(struct drm_device *dev,
 903                          struct drm_clip_rect *boxes,
 904                          int i, int DR1, int DR4);
 905 extern int i915_reset(struct drm_device *dev, u8 flags);
 906 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
 907 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
 908 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
 909 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
 910
 911
 912 /* i915_irq.c */
 913 void i915_hangcheck_elapsed(unsigned long data);
 914 extern int i915_irq_emit(struct drm_device *dev, void *data,
 915                          struct drm_file *file_priv);
 916 extern int i915_irq_wait(struct drm_device *dev, void *data,
 917                          struct drm_file *file_priv);
 918 void i915_trace_irq_get(struct drm_device *dev, u32 seqno);
 919 extern void i915_enable_interrupt (struct drm_device *dev);
 920
 921 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
 922 extern void i915_driver_irq_preinstall(struct drm_device * dev);
 923 extern int i915_driver_irq_postinstall(struct drm_device *dev);
 924 extern void i915_driver_irq_uninstall(struct drm_device * dev);
 925 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
 926                                 struct drm_file *file_priv);
 927 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
 928                                 struct drm_file *file_priv);
 929 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
 930 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
 931 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
 932 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
 933 extern int i915_vblank_swap(struct drm_device *dev, void *data,
 934                             struct drm_file *file_priv);
 935 extern void i915_enable_irq(drm_i915_private_t *dev_priv, u32 mask);
 936 extern void i915_disable_irq(drm_i915_private_t *dev_priv, u32 mask);
 937 extern void ironlake_enable_graphics_irq(drm_i915_private_t *dev_priv,
 938                 u32 mask);
 939 extern void ironlake_disable_graphics_irq(drm_i915_private_t *dev_priv,
 940                 u32 mask);
 941
 942 void
 943 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 944
 945 void
 946 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
 947
 948 void intel_enable_asle (struct drm_device *dev);
 949
 950 #ifdef CONFIG_DEBUG_FS
 951 extern void i915_destroy_error_state(struct drm_device *dev);
 952 #else
 953 #define i915_destroy_error_state(x)
 954 #endif
 955
 956
 957 /* i915_mem.c */
 958 extern int i915_mem_alloc(struct drm_device *dev, void *data,
 959                           struct drm_file *file_priv);
 960 extern int i915_mem_free(struct drm_device *dev, void *data,
 961                          struct drm_file *file_priv);
 962 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
 963                               struct drm_file *file_priv);
 964 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
 965                                  struct drm_file *file_priv);
 966 extern void i915_mem_takedown(struct mem_block **heap);
 967 extern void i915_mem_release(struct drm_device * dev,
 968                              struct drm_file *file_priv, struct mem_block *heap);
 969 /* i915_gem.c */
 970 int i915_gem_check_is_wedged(struct drm_device *dev);
 971 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
 972                         struct drm_file *file_priv);
 973 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
 974                           struct drm_file *file_priv);
 975 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
 976                          struct drm_file *file_priv);
 977 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
 978                           struct drm_file *file_priv);
 979 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
 980                         struct drm_file *file_priv);
 981 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
 982                         struct drm_file *file_priv);
 983 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
 984                               struct drm_file *file_priv);
 985 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
 986                              struct drm_file *file_priv);
 987 int i915_gem_execbuffer(struct drm_device *dev, void *data,
 988                         struct drm_file *file_priv);
 989 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
 990                          struct drm_file *file_priv);
 991 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
 992                        struct drm_file *file_priv);
 993 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
 994                          struct drm_file *file_priv);
 995 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
 996                         struct drm_file *file_priv);
 997 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
 998                             struct drm_file *file_priv);
 999 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1000                            struct drm_file *file_priv);
1001 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1002                            struct drm_file *file_priv);
1003 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1004                            struct drm_file *file_priv);
1005 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1006                         struct drm_file *file_priv);
1007 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1008                         struct drm_file *file_priv);
1009 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1010                                 struct drm_file *file_priv);
1011 void i915_gem_load(struct drm_device *dev);
1012 int i915_gem_init_object(struct drm_gem_object *obj);
1013 struct drm_gem_object * i915_gem_alloc_object(struct drm_device *dev,
1014                                               size_t size);
1015 void i915_gem_free_object(struct drm_gem_object *obj);
1016 int i915_gem_object_pin(struct drm_gem_object *obj, uint32_t alignment);
1017 void i915_gem_object_unpin(struct drm_gem_object *obj);
1018 int i915_gem_object_unbind(struct drm_gem_object *obj);
1019 void i915_gem_release_mmap(struct drm_gem_object *obj);
1020 void i915_gem_lastclose(struct drm_device *dev);
1021
1022 /**
1023  * Returns true if seq1 is later than seq2.
1024  */
1025 static inline bool
1026 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1027 {
1028         return (int32_t)(seq1 - seq2) >= 0;
1029 }
1030
1031 int i915_gem_object_get_fence_reg(struct drm_gem_object *obj,
1032                                   bool interruptible);
1033 int i915_gem_object_put_fence_reg(struct drm_gem_object *obj,
1034                                   bool interruptible);
1035 void i915_gem_retire_requests(struct drm_device *dev);
1036 void i915_gem_reset_lists(struct drm_device *dev);
1037 void i915_gem_clflush_object(struct drm_gem_object *obj);
1038 int i915_gem_object_set_domain(struct drm_gem_object *obj,
1039                                uint32_t read_domains,
1040                                uint32_t write_domain);
1041 int i915_gem_init_ringbuffer(struct drm_device *dev);
1042 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1043 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
1044                      unsigned long end);
1045 int i915_gpu_idle(struct drm_device *dev);
1046 int i915_gem_idle(struct drm_device *dev);
1047 uint32_t i915_add_request(struct drm_device *dev,
1048                           struct drm_file *file_priv,
1049                           struct drm_i915_gem_request *request,
1050                           struct intel_ring_buffer *ring);
1051 int i915_do_wait_request(struct drm_device *dev,
1052                          uint32_t seqno,
1053                          bool interruptible,
1054                          struct intel_ring_buffer *ring);
1055 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1056 int i915_gem_object_set_to_gtt_domain(struct drm_gem_object *obj,
1057                                       int write);
1058 int i915_gem_object_set_to_display_plane(struct drm_gem_object *obj,
1059                                          bool pipelined);
1060 int i915_gem_attach_phys_object(struct drm_device *dev,
1061                                 struct drm_gem_object *obj,
1062                                 int id,
1063                                 int align);
1064 void i915_gem_detach_phys_object(struct drm_device *dev,
1065                                  struct drm_gem_object *obj);
1066 void i915_gem_free_all_phys_object(struct drm_device *dev);
1067 void i915_gem_release(struct drm_device * dev, struct drm_file *file_priv);
1068
1069 void i915_gem_shrinker_init(void);
1070 void i915_gem_shrinker_exit(void);
1071
1072 /* i915_gem_evict.c */
1073 int i915_gem_evict_something(struct drm_device *dev, int min_size, unsigned alignment);
1074 int i915_gem_evict_everything(struct drm_device *dev);
1075 int i915_gem_evict_inactive(struct drm_device *dev);
1076
1077 /* i915_gem_tiling.c */
1078 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1079 void i915_gem_object_do_bit_17_swizzle(struct drm_gem_object *obj);
1080 void i915_gem_object_save_bit_17_swizzle(struct drm_gem_object *obj);
1081 bool i915_tiling_ok(struct drm_device *dev, int stride, int size,
1082                     int tiling_mode);
1083 bool i915_gem_object_fence_offset_ok(struct drm_gem_object *obj,
1084                                      int tiling_mode);
1085
1086 /* i915_gem_debug.c */
1087 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1088                           const char *where, uint32_t mark);
1089 #if WATCH_LISTS
1090 int i915_verify_lists(struct drm_device *dev);
1091 #else
1092 #define i915_verify_lists(dev) 0
1093 #endif
1094 void i915_gem_object_check_coherency(struct drm_gem_object *obj, int handle);
1095 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1096                           const char *where, uint32_t mark);
1097
1098 /* i915_debugfs.c */
1099 int i915_debugfs_init(struct drm_minor *minor);
1100 void i915_debugfs_cleanup(struct drm_minor *minor);
1101
1102 /* i915_suspend.c */
1103 extern int i915_save_state(struct drm_device *dev);
1104 extern int i915_restore_state(struct drm_device *dev);
1105
1106 /* i915_suspend.c */
1107 extern int i915_save_state(struct drm_device *dev);
1108 extern int i915_restore_state(struct drm_device *dev);
1109
1110 /* intel_i2c.c */
1111 extern int intel_setup_gmbus(struct drm_device *dev);
1112 extern void intel_teardown_gmbus(struct drm_device *dev);
1113 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1114 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1115 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1116 {
1117         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1118 }
1119 extern void intel_i2c_reset(struct drm_device *dev);
1120
1121 /* intel_opregion.c */
1122 extern int intel_opregion_setup(struct drm_device *dev);
1123 #ifdef CONFIG_ACPI
1124 extern void intel_opregion_init(struct drm_device *dev);
1125 extern void intel_opregion_fini(struct drm_device *dev);
1126 extern void intel_opregion_asle_intr(struct drm_device *dev);
1127 extern void intel_opregion_gse_intr(struct drm_device *dev);
1128 extern void intel_opregion_enable_asle(struct drm_device *dev);
1129 #else
1130 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1131 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1132 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1133 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1134 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1135 #endif
1136
1137 /* modesetting */
1138 extern void intel_modeset_init(struct drm_device *dev);
1139 extern void intel_modeset_cleanup(struct drm_device *dev);
1140 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1141 extern void i8xx_disable_fbc(struct drm_device *dev);
1142 extern void g4x_disable_fbc(struct drm_device *dev);
1143 extern void ironlake_disable_fbc(struct drm_device *dev);
1144 extern void intel_disable_fbc(struct drm_device *dev);
1145 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1146 extern bool intel_fbc_enabled(struct drm_device *dev);
1147 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1148 extern void intel_detect_pch (struct drm_device *dev);
1149 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1150
1151 /* overlay */
1152 #ifdef CONFIG_DEBUG_FS
1153 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1154 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1155 #endif
1156
1157 /**
1158  * Lock test for when it's just for synchronization of ring access.
1159  *
1160  * In that case, we don't need to do it when GEM is initialized as nobody else
1161  * has access to the ring.
1162  */
1163 #define RING_LOCK_TEST_WITH_RETURN(dev, file_priv) do {                 \
1164         if (((drm_i915_private_t *)dev->dev_private)->render_ring.gem_object \
1165                         == NULL)                                        \
1166                 LOCK_TEST_WITH_RETURN(dev, file_priv);                  \
1167 } while (0)
1168
1169 static inline u32 i915_read(struct drm_i915_private *dev_priv, u32 reg)
1170 {
1171         u32 val;
1172
1173         val = readl(dev_priv->regs + reg);
1174         if (dev_priv->debug_flags & I915_DEBUG_READ)
1175                 printk(KERN_ERR "read 0x%08x from 0x%08x\n", val, reg);
1176         return val;
1177 }
1178
1179 static inline void i915_write(struct drm_i915_private *dev_priv, u32 reg,
1180                               u32 val)
1181 {
1182         writel(val, dev_priv->regs + reg);
1183         if (dev_priv->debug_flags & I915_DEBUG_WRITE)
1184                 printk(KERN_ERR "wrote 0x%08x to 0x%08x\n", val, reg);
1185 }
1186
1187 #define I915_READ(reg)          i915_read(dev_priv, (reg))
1188 #define I915_WRITE(reg, val)    i915_write(dev_priv, (reg), (val))
1189 #define I915_READ16(reg)        readw(dev_priv->regs + (reg))
1190 #define I915_WRITE16(reg, val)  writel(val, dev_priv->regs + (reg))
1191 #define I915_READ8(reg)         readb(dev_priv->regs + (reg))
1192 #define I915_WRITE8(reg, val)   writeb(val, dev_priv->regs + (reg))
1193 #define I915_WRITE64(reg, val)  writeq(val, dev_priv->regs + (reg))
1194 #define I915_READ64(reg)        readq(dev_priv->regs + (reg))
1195 #define POSTING_READ(reg)       (void)I915_READ(reg)
1196 #define POSTING_READ16(reg)     (void)I915_READ16(reg)
1197
1198 #define I915_DEBUG_ENABLE_IO() (dev_priv->debug_flags |= I915_DEBUG_READ | \
1199                                 I915_DEBUG_WRITE)
1200 #define I915_DEBUG_DISABLE_IO() (dev_priv->debug_flags &= ~(I915_DEBUG_READ | \
1201                                                             I915_DEBUG_WRITE))
1202
1203 #define I915_VERBOSE 0
1204
1205 #define BEGIN_LP_RING(n)  do { \
1206         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1207         if (I915_VERBOSE)                                               \
1208                 DRM_DEBUG("   BEGIN_LP_RING %x\n", (int)(n));           \
1209         intel_ring_begin(dev, &dev_priv__->render_ring, (n));           \
1210 } while (0)
1211
1212
1213 #define OUT_RING(x) do {                                                \
1214         drm_i915_private_t *dev_priv__ = dev->dev_private;              \
1215         if (I915_VERBOSE)                                               \
1216                 DRM_DEBUG("   OUT_RING %x\n", (int)(x));                \
1217         intel_ring_emit(dev, &dev_priv__->render_ring, x);              \
1218 } while (0)
1219
1220 #define ADVANCE_LP_RING() do {                                          \
1221         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1222         if (I915_VERBOSE)                                               \
1223                 DRM_DEBUG("ADVANCE_LP_RING %x\n",                       \
1224                                 dev_priv__->render_ring.tail);          \
1225         intel_ring_advance(dev, &dev_priv__->render_ring);              \
1226 } while(0)
1227
1228 /**
1229  * Reads a dword out of the status page, which is written to from the command
1230  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
1231  * MI_STORE_DATA_IMM.
1232  *
1233  * The following dwords have a reserved meaning:
1234  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
1235  * 0x04: ring 0 head pointer
1236  * 0x05: ring 1 head pointer (915-class)
1237  * 0x06: ring 2 head pointer (915-class)
1238  * 0x10-0x1b: Context status DWords (GM45)
1239  * 0x1f: Last written status offset. (GM45)
1240  *
1241  * The area from dword 0x20 to 0x3ff is available for driver usage.
1242  */
1243 #define READ_HWSP(dev_priv, reg)  (((volatile u32 *)\
1244                         (dev_priv->render_ring.status_page.page_addr))[reg])
1245 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1246 #define I915_GEM_HWS_INDEX              0x20
1247 #define I915_BREADCRUMB_INDEX           0x21
1248
1249 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1250
1251 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1252 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1253 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1254 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1255 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1256 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1257 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1258 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1259 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1260 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1261 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1262 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1263 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1264 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1265 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1266 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1267 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1268 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1269 #define IS_IRONLAKE(dev)        (INTEL_INFO(dev)->is_ironlake)
1270 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1271
1272 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1273 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1274 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1275 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1276 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1277
1278 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1279 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1280
1281 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1282 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1283
1284 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1285  * rows, which changed the alignment requirements and fence programming.
1286  */
1287 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1288                                                       IS_I915GM(dev)))
1289 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1290 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_IRONLAKE(dev))
1291 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_IRONLAKE(dev))
1292 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1293 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1294 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1295 /* dsparb controlled by hw only */
1296 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1297
1298 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1299 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1300 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1301 #define I915_HAS_RC6(dev) (INTEL_INFO(dev)->has_rc6)
1302
1303 #define HAS_PCH_SPLIT(dev) (IS_IRONLAKE(dev) || \
1304                             IS_GEN6(dev))
1305 #define HAS_PIPE_CONTROL(dev) (IS_IRONLAKE(dev) || IS_GEN6(dev))
1306
1307 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1308 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1309
1310 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1311
1312 #endif