drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102 };
 103
 104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 108
 109 enum hpd_pin {
 110         HPD_NONE = 0,
 111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 113         HPD_CRT,
 114         HPD_SDVO_B,
 115         HPD_SDVO_C,
 116         HPD_PORT_B,
 117         HPD_PORT_C,
 118         HPD_PORT_D,
 119         HPD_NUM_PINS
 120 };
 121
 122 #define I915_GEM_GPU_DOMAINS \
 123         (I915_GEM_DOMAIN_RENDER | \
 124          I915_GEM_DOMAIN_SAMPLER | \
 125          I915_GEM_DOMAIN_COMMAND | \
 126          I915_GEM_DOMAIN_INSTRUCTION | \
 127          I915_GEM_DOMAIN_VERTEX)
 128
 129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 130
 131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 133                 if ((intel_encoder)->base.crtc == (__crtc))
 134
 135 struct drm_i915_private;
 136
 137 enum intel_dpll_id {
 138         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 139         /* real shared dpll ids must be >= 0 */
 140         DPLL_ID_PCH_PLL_A,
 141         DPLL_ID_PCH_PLL_B,
 142 };
 143 #define I915_NUM_PLLS 2
 144
 145 struct intel_dpll_hw_state {
 146         uint32_t dpll;
 147         uint32_t dpll_md;
 148         uint32_t fp0;
 149         uint32_t fp1;
 150 };
 151
 152 struct intel_shared_dpll {
 153         int refcount; /* count of number of CRTCs sharing this PLL */
 154         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 155         bool on; /* is the PLL actually active? Disabled during modeset */
 156         const char *name;
 157         /* should match the index in the dev_priv->shared_dplls array */
 158         enum intel_dpll_id id;
 159         struct intel_dpll_hw_state hw_state;
 160         void (*mode_set)(struct drm_i915_private *dev_priv,
 161                          struct intel_shared_dpll *pll);
 162         void (*enable)(struct drm_i915_private *dev_priv,
 163                        struct intel_shared_dpll *pll);
 164         void (*disable)(struct drm_i915_private *dev_priv,
 165                         struct intel_shared_dpll *pll);
 166         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 167                              struct intel_shared_dpll *pll,
 168                              struct intel_dpll_hw_state *hw_state);
 169 };
 170
 171 /* Used by dp and fdi links */
 172 struct intel_link_m_n {
 173         uint32_t        tu;
 174         uint32_t        gmch_m;
 175         uint32_t        gmch_n;
 176         uint32_t        link_m;
 177         uint32_t        link_n;
 178 };
 179
 180 void intel_link_compute_m_n(int bpp, int nlanes,
 181                             int pixel_clock, int link_clock,
 182                             struct intel_link_m_n *m_n);
 183
 184 struct intel_ddi_plls {
 185         int spll_refcount;
 186         int wrpll1_refcount;
 187         int wrpll2_refcount;
 188 };
 189
 190 /* Interface history:
 191  *
 192  * 1.1: Original.
 193  * 1.2: Add Power Management
 194  * 1.3: Add vblank support
 195  * 1.4: Fix cmdbuffer path, add heap destroy
 196  * 1.5: Add vblank pipe configuration
 197  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 198  *      - Support vertical blank on secondary display pipe
 199  */
 200 #define DRIVER_MAJOR            1
 201 #define DRIVER_MINOR            6
 202 #define DRIVER_PATCHLEVEL       0
 203
 204 #define WATCH_COHERENCY 0
 205 #define WATCH_LISTS     0
 206 #define WATCH_GTT       0
 207
 208 #define I915_GEM_PHYS_CURSOR_0 1
 209 #define I915_GEM_PHYS_CURSOR_1 2
 210 #define I915_GEM_PHYS_OVERLAY_REGS 3
 211 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 212
 213 struct drm_i915_gem_phys_object {
 214         int id;
 215         struct page **page_list;
 216         drm_dma_handle_t *handle;
 217         struct drm_i915_gem_object *cur_obj;
 218 };
 219
 220 struct opregion_header;
 221 struct opregion_acpi;
 222 struct opregion_swsci;
 223 struct opregion_asle;
 224
 225 struct intel_opregion {
 226         struct opregion_header __iomem *header;
 227         struct opregion_acpi __iomem *acpi;
 228         struct opregion_swsci __iomem *swsci;
 229         struct opregion_asle __iomem *asle;
 230         void __iomem *vbt;
 231         u32 __iomem *lid_state;
 232 };
 233 #define OPREGION_SIZE            (8*1024)
 234
 235 struct intel_overlay;
 236 struct intel_overlay_error_state;
 237
 238 struct drm_i915_master_private {
 239         drm_local_map_t *sarea;
 240         struct _drm_i915_sarea *sarea_priv;
 241 };
 242 #define I915_FENCE_REG_NONE -1
 243 #define I915_MAX_NUM_FENCES 32
 244 /* 32 fences + sign bit for FENCE_REG_NONE */
 245 #define I915_MAX_NUM_FENCE_BITS 6
 246
 247 struct drm_i915_fence_reg {
 248         struct list_head lru_list;
 249         struct drm_i915_gem_object *obj;
 250         int pin_count;
 251 };
 252
 253 struct sdvo_device_mapping {
 254         u8 initialized;
 255         u8 dvo_port;
 256         u8 slave_addr;
 257         u8 dvo_wiring;
 258         u8 i2c_pin;
 259         u8 ddc_pin;
 260 };
 261
 262 struct intel_display_error_state;
 263
 264 struct drm_i915_error_state {
 265         struct kref ref;
 266         u32 eir;
 267         u32 pgtbl_er;
 268         u32 ier;
 269         u32 ccid;
 270         u32 derrmr;
 271         u32 forcewake;
 272         bool waiting[I915_NUM_RINGS];
 273         u32 pipestat[I915_MAX_PIPES];
 274         u32 tail[I915_NUM_RINGS];
 275         u32 head[I915_NUM_RINGS];
 276         u32 ctl[I915_NUM_RINGS];
 277         u32 ipeir[I915_NUM_RINGS];
 278         u32 ipehr[I915_NUM_RINGS];
 279         u32 instdone[I915_NUM_RINGS];
 280         u32 acthd[I915_NUM_RINGS];
 281         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 282         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 283         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 284         /* our own tracking of ring head and tail */
 285         u32 cpu_ring_head[I915_NUM_RINGS];
 286         u32 cpu_ring_tail[I915_NUM_RINGS];
 287         u32 error; /* gen6+ */
 288         u32 err_int; /* gen7 */
 289         u32 instpm[I915_NUM_RINGS];
 290         u32 instps[I915_NUM_RINGS];
 291         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 292         u32 seqno[I915_NUM_RINGS];
 293         u64 bbaddr;
 294         u32 fault_reg[I915_NUM_RINGS];
 295         u32 done_reg;
 296         u32 faddr[I915_NUM_RINGS];
 297         u64 fence[I915_MAX_NUM_FENCES];
 298         struct timeval time;
 299         struct drm_i915_error_ring {
 300                 struct drm_i915_error_object {
 301                         int page_count;
 302                         u32 gtt_offset;
 303                         u32 *pages[0];
 304                 } *ringbuffer, *batchbuffer, *ctx;
 305                 struct drm_i915_error_request {
 306                         long jiffies;
 307                         u32 seqno;
 308                         u32 tail;
 309                 } *requests;
 310                 int num_requests;
 311         } ring[I915_NUM_RINGS];
 312         struct drm_i915_error_buffer {
 313                 u32 size;
 314                 u32 name;
 315                 u32 rseqno, wseqno;
 316                 u32 gtt_offset;
 317                 u32 read_domains;
 318                 u32 write_domain;
 319                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 320                 s32 pinned:2;
 321                 u32 tiling:2;
 322                 u32 dirty:1;
 323                 u32 purgeable:1;
 324                 s32 ring:4;
 325                 u32 cache_level:2;
 326         } *active_bo, *pinned_bo;
 327         u32 active_bo_count, pinned_bo_count;
 328         struct intel_overlay_error_state *overlay;
 329         struct intel_display_error_state *display;
 330 };
 331
 332 struct intel_crtc_config;
 333 struct intel_crtc;
 334 struct intel_limit;
 335 struct dpll;
 336
 337 struct drm_i915_display_funcs {
 338         bool (*fbc_enabled)(struct drm_device *dev);
 339         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 340         void (*disable_fbc)(struct drm_device *dev);
 341         int (*get_display_clock_speed)(struct drm_device *dev);
 342         int (*get_fifo_size)(struct drm_device *dev, int plane);
 343         /**
 344          * find_dpll() - Find the best values for the PLL
 345          * @limit: limits for the PLL
 346          * @crtc: current CRTC
 347          * @target: target frequency in kHz
 348          * @refclk: reference clock frequency in kHz
 349          * @match_clock: if provided, @best_clock P divider must
 350          *               match the P divider from @match_clock
 351          *               used for LVDS downclocking
 352          * @best_clock: best PLL values found
 353          *
 354          * Returns true on success, false on failure.
 355          */
 356         bool (*find_dpll)(const struct intel_limit *limit,
 357                           struct drm_crtc *crtc,
 358                           int target, int refclk,
 359                           struct dpll *match_clock,
 360                           struct dpll *best_clock);
 361         void (*update_wm)(struct drm_device *dev);
 362         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 363                                  uint32_t sprite_width, int pixel_size,
 364                                  bool enable);
 365         void (*modeset_global_resources)(struct drm_device *dev);
 366         /* Returns the active state of the crtc, and if the crtc is active,
 367          * fills out the pipe-config with the hw state. */
 368         bool (*get_pipe_config)(struct intel_crtc *,
 369                                 struct intel_crtc_config *);
 370         void (*get_clock)(struct intel_crtc *, struct intel_crtc_config *);
 371         int (*crtc_mode_set)(struct drm_crtc *crtc,
 372                              int x, int y,
 373                              struct drm_framebuffer *old_fb);
 374         void (*crtc_enable)(struct drm_crtc *crtc);
 375         void (*crtc_disable)(struct drm_crtc *crtc);
 376         void (*off)(struct drm_crtc *crtc);
 377         void (*write_eld)(struct drm_connector *connector,
 378                           struct drm_crtc *crtc);
 379         void (*fdi_link_train)(struct drm_crtc *crtc);
 380         void (*init_clock_gating)(struct drm_device *dev);
 381         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 382                           struct drm_framebuffer *fb,
 383                           struct drm_i915_gem_object *obj);
 384         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 385                             int x, int y);
 386         void (*hpd_irq_setup)(struct drm_device *dev);
 387         /* clock updates for mode set */
 388         /* cursor updates */
 389         /* render clock increase/decrease */
 390         /* display clock increase/decrease */
 391         /* pll clock increase/decrease */
 392 };
 393
 394 struct drm_i915_gt_funcs {
 395         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 396         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 397 };
 398
 399 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 400         func(is_mobile) sep \
 401         func(is_i85x) sep \
 402         func(is_i915g) sep \
 403         func(is_i945gm) sep \
 404         func(is_g33) sep \
 405         func(need_gfx_hws) sep \
 406         func(is_g4x) sep \
 407         func(is_pineview) sep \
 408         func(is_broadwater) sep \
 409         func(is_crestline) sep \
 410         func(is_ivybridge) sep \
 411         func(is_valleyview) sep \
 412         func(is_haswell) sep \
 413         func(has_force_wake) sep \
 414         func(has_fbc) sep \
 415         func(has_pipe_cxsr) sep \
 416         func(has_hotplug) sep \
 417         func(cursor_needs_physical) sep \
 418         func(has_overlay) sep \
 419         func(overlay_needs_physical) sep \
 420         func(supports_tv) sep \
 421         func(has_bsd_ring) sep \
 422         func(has_blt_ring) sep \
 423         func(has_vebox_ring) sep \
 424         func(has_llc) sep \
 425         func(has_ddi) sep \
 426         func(has_fpga_dbg)
 427
 428 #define DEFINE_FLAG(name) u8 name:1
 429 #define SEP_SEMICOLON ;
 430
 431 struct intel_device_info {
 432         u32 display_mmio_offset;
 433         u8 num_pipes:3;
 434         u8 gen;
 435         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 436 };
 437
 438 #undef DEFINE_FLAG
 439 #undef SEP_SEMICOLON
 440
 441 enum i915_cache_level {
 442         I915_CACHE_NONE = 0,
 443         I915_CACHE_LLC,
 444         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 445 };
 446
 447 typedef uint32_t gen6_gtt_pte_t;
 448
 449 /* The Graphics Translation Table is the way in which GEN hardware translates a
 450  * Graphics Virtual Address into a Physical Address. In addition to the normal
 451  * collateral associated with any va->pa translations GEN hardware also has a
 452  * portion of the GTT which can be mapped by the CPU and remain both coherent
 453  * and correct (in cases like swizzling). That region is referred to as GMADR in
 454  * the spec.
 455  */
 456 struct i915_gtt {
 457         unsigned long start;            /* Start offset of used GTT */
 458         size_t total;                   /* Total size GTT can map */
 459         size_t stolen_size;             /* Total size of stolen memory */
 460
 461         unsigned long mappable_end;     /* End offset that we can CPU map */
 462         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 463         phys_addr_t mappable_base;      /* PA of our GMADR */
 464
 465         /** "Graphics Stolen Memory" holds the global PTEs */
 466         void __iomem *gsm;
 467
 468         bool do_idle_maps;
 469         struct {
 470                 dma_addr_t addr;
 471                 struct page *page;
 472         } scratch;
 473
 474         int mtrr;
 475
 476         /* global gtt ops */
 477         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 478                           size_t *stolen, phys_addr_t *mappable_base,
 479                           unsigned long *mappable_end);
 480         void (*gtt_remove)(struct drm_device *dev);
 481         void (*gtt_clear_range)(struct drm_device *dev,
 482                                 unsigned int first_entry,
 483                                 unsigned int num_entries);
 484         void (*gtt_insert_entries)(struct drm_device *dev,
 485                                    struct sg_table *st,
 486                                    unsigned int pg_start,
 487                                    enum i915_cache_level cache_level);
 488         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 489                                      enum i915_cache_level level);
 490 };
 491 #define gtt_total_entries(gtt) ((gtt).total >> PAGE_SHIFT)
 492
 493 struct i915_hw_ppgtt {
 494         struct drm_device *dev;
 495         unsigned num_pd_entries;
 496         struct page **pt_pages;
 497         uint32_t pd_offset;
 498         dma_addr_t *pt_dma_addr;
 499
 500         /* pte functions, mirroring the interface of the global gtt. */
 501         void (*clear_range)(struct i915_hw_ppgtt *ppgtt,
 502                             unsigned int first_entry,
 503                             unsigned int num_entries);
 504         void (*insert_entries)(struct i915_hw_ppgtt *ppgtt,
 505                                struct sg_table *st,
 506                                unsigned int pg_start,
 507                                enum i915_cache_level cache_level);
 508         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 509                                      enum i915_cache_level level);
 510         int (*enable)(struct drm_device *dev);
 511         void (*cleanup)(struct i915_hw_ppgtt *ppgtt);
 512 };
 513
 514 struct i915_ctx_hang_stats {
 515         /* This context had batch pending when hang was declared */
 516         unsigned batch_pending;
 517
 518         /* This context had batch active when hang was declared */
 519         unsigned batch_active;
 520 };
 521
 522 /* This must match up with the value previously used for execbuf2.rsvd1. */
 523 #define DEFAULT_CONTEXT_ID 0
 524 struct i915_hw_context {
 525         struct kref ref;
 526         int id;
 527         bool is_initialized;
 528         struct drm_i915_file_private *file_priv;
 529         struct intel_ring_buffer *ring;
 530         struct drm_i915_gem_object *obj;
 531         struct i915_ctx_hang_stats hang_stats;
 532 };
 533
 534 struct i915_fbc {
 535         unsigned long size;
 536         unsigned int fb_id;
 537         enum plane plane;
 538         int y;
 539
 540         struct drm_mm_node *compressed_fb;
 541         struct drm_mm_node *compressed_llb;
 542
 543         struct intel_fbc_work {
 544                 struct delayed_work work;
 545                 struct drm_crtc *crtc;
 546                 struct drm_framebuffer *fb;
 547                 int interval;
 548         } *fbc_work;
 549
 550         enum {
 551                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 552                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 553                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 554                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 555                 FBC_BAD_PLANE, /* fbc not supported on plane */
 556                 FBC_NOT_TILED, /* buffer not tiled */
 557                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 558                 FBC_MODULE_PARAM,
 559                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 560         } no_fbc_reason;
 561 };
 562
 563
 564 enum intel_pch {
 565         PCH_NONE = 0,   /* No PCH present */
 566         PCH_IBX,        /* Ibexpeak PCH */
 567         PCH_CPT,        /* Cougarpoint PCH */
 568         PCH_LPT,        /* Lynxpoint PCH */
 569         PCH_NOP,
 570 };
 571
 572 enum intel_sbi_destination {
 573         SBI_ICLK,
 574         SBI_MPHY,
 575 };
 576
 577 #define QUIRK_PIPEA_FORCE (1<<0)
 578 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 579 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 580
 581 struct intel_fbdev;
 582 struct intel_fbc_work;
 583
 584 struct intel_gmbus {
 585         struct i2c_adapter adapter;
 586         u32 force_bit;
 587         u32 reg0;
 588         u32 gpio_reg;
 589         struct i2c_algo_bit_data bit_algo;
 590         struct drm_i915_private *dev_priv;
 591 };
 592
 593 struct i915_suspend_saved_registers {
 594         u8 saveLBB;
 595         u32 saveDSPACNTR;
 596         u32 saveDSPBCNTR;
 597         u32 saveDSPARB;
 598         u32 savePIPEACONF;
 599         u32 savePIPEBCONF;
 600         u32 savePIPEASRC;
 601         u32 savePIPEBSRC;
 602         u32 saveFPA0;
 603         u32 saveFPA1;
 604         u32 saveDPLL_A;
 605         u32 saveDPLL_A_MD;
 606         u32 saveHTOTAL_A;
 607         u32 saveHBLANK_A;
 608         u32 saveHSYNC_A;
 609         u32 saveVTOTAL_A;
 610         u32 saveVBLANK_A;
 611         u32 saveVSYNC_A;
 612         u32 saveBCLRPAT_A;
 613         u32 saveTRANSACONF;
 614         u32 saveTRANS_HTOTAL_A;
 615         u32 saveTRANS_HBLANK_A;
 616         u32 saveTRANS_HSYNC_A;
 617         u32 saveTRANS_VTOTAL_A;
 618         u32 saveTRANS_VBLANK_A;
 619         u32 saveTRANS_VSYNC_A;
 620         u32 savePIPEASTAT;
 621         u32 saveDSPASTRIDE;
 622         u32 saveDSPASIZE;
 623         u32 saveDSPAPOS;
 624         u32 saveDSPAADDR;
 625         u32 saveDSPASURF;
 626         u32 saveDSPATILEOFF;
 627         u32 savePFIT_PGM_RATIOS;
 628         u32 saveBLC_HIST_CTL;
 629         u32 saveBLC_PWM_CTL;
 630         u32 saveBLC_PWM_CTL2;
 631         u32 saveBLC_CPU_PWM_CTL;
 632         u32 saveBLC_CPU_PWM_CTL2;
 633         u32 saveFPB0;
 634         u32 saveFPB1;
 635         u32 saveDPLL_B;
 636         u32 saveDPLL_B_MD;
 637         u32 saveHTOTAL_B;
 638         u32 saveHBLANK_B;
 639         u32 saveHSYNC_B;
 640         u32 saveVTOTAL_B;
 641         u32 saveVBLANK_B;
 642         u32 saveVSYNC_B;
 643         u32 saveBCLRPAT_B;
 644         u32 saveTRANSBCONF;
 645         u32 saveTRANS_HTOTAL_B;
 646         u32 saveTRANS_HBLANK_B;
 647         u32 saveTRANS_HSYNC_B;
 648         u32 saveTRANS_VTOTAL_B;
 649         u32 saveTRANS_VBLANK_B;
 650         u32 saveTRANS_VSYNC_B;
 651         u32 savePIPEBSTAT;
 652         u32 saveDSPBSTRIDE;
 653         u32 saveDSPBSIZE;
 654         u32 saveDSPBPOS;
 655         u32 saveDSPBADDR;
 656         u32 saveDSPBSURF;
 657         u32 saveDSPBTILEOFF;
 658         u32 saveVGA0;
 659         u32 saveVGA1;
 660         u32 saveVGA_PD;
 661         u32 saveVGACNTRL;
 662         u32 saveADPA;
 663         u32 saveLVDS;
 664         u32 savePP_ON_DELAYS;
 665         u32 savePP_OFF_DELAYS;
 666         u32 saveDVOA;
 667         u32 saveDVOB;
 668         u32 saveDVOC;
 669         u32 savePP_ON;
 670         u32 savePP_OFF;
 671         u32 savePP_CONTROL;
 672         u32 savePP_DIVISOR;
 673         u32 savePFIT_CONTROL;
 674         u32 save_palette_a[256];
 675         u32 save_palette_b[256];
 676         u32 saveDPFC_CB_BASE;
 677         u32 saveFBC_CFB_BASE;
 678         u32 saveFBC_LL_BASE;
 679         u32 saveFBC_CONTROL;
 680         u32 saveFBC_CONTROL2;
 681         u32 saveIER;
 682         u32 saveIIR;
 683         u32 saveIMR;
 684         u32 saveDEIER;
 685         u32 saveDEIMR;
 686         u32 saveGTIER;
 687         u32 saveGTIMR;
 688         u32 saveFDI_RXA_IMR;
 689         u32 saveFDI_RXB_IMR;
 690         u32 saveCACHE_MODE_0;
 691         u32 saveMI_ARB_STATE;
 692         u32 saveSWF0[16];
 693         u32 saveSWF1[16];
 694         u32 saveSWF2[3];
 695         u8 saveMSR;
 696         u8 saveSR[8];
 697         u8 saveGR[25];
 698         u8 saveAR_INDEX;
 699         u8 saveAR[21];
 700         u8 saveDACMASK;
 701         u8 saveCR[37];
 702         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 703         u32 saveCURACNTR;
 704         u32 saveCURAPOS;
 705         u32 saveCURABASE;
 706         u32 saveCURBCNTR;
 707         u32 saveCURBPOS;
 708         u32 saveCURBBASE;
 709         u32 saveCURSIZE;
 710         u32 saveDP_B;
 711         u32 saveDP_C;
 712         u32 saveDP_D;
 713         u32 savePIPEA_GMCH_DATA_M;
 714         u32 savePIPEB_GMCH_DATA_M;
 715         u32 savePIPEA_GMCH_DATA_N;
 716         u32 savePIPEB_GMCH_DATA_N;
 717         u32 savePIPEA_DP_LINK_M;
 718         u32 savePIPEB_DP_LINK_M;
 719         u32 savePIPEA_DP_LINK_N;
 720         u32 savePIPEB_DP_LINK_N;
 721         u32 saveFDI_RXA_CTL;
 722         u32 saveFDI_TXA_CTL;
 723         u32 saveFDI_RXB_CTL;
 724         u32 saveFDI_TXB_CTL;
 725         u32 savePFA_CTL_1;
 726         u32 savePFB_CTL_1;
 727         u32 savePFA_WIN_SZ;
 728         u32 savePFB_WIN_SZ;
 729         u32 savePFA_WIN_POS;
 730         u32 savePFB_WIN_POS;
 731         u32 savePCH_DREF_CONTROL;
 732         u32 saveDISP_ARB_CTL;
 733         u32 savePIPEA_DATA_M1;
 734         u32 savePIPEA_DATA_N1;
 735         u32 savePIPEA_LINK_M1;
 736         u32 savePIPEA_LINK_N1;
 737         u32 savePIPEB_DATA_M1;
 738         u32 savePIPEB_DATA_N1;
 739         u32 savePIPEB_LINK_M1;
 740         u32 savePIPEB_LINK_N1;
 741         u32 saveMCHBAR_RENDER_STANDBY;
 742         u32 savePCH_PORT_HOTPLUG;
 743 };
 744
 745 struct intel_gen6_power_mgmt {
 746         struct work_struct work;
 747         struct delayed_work vlv_work;
 748         u32 pm_iir;
 749         /* lock - irqsave spinlock that protectects the work_struct and
 750          * pm_iir. */
 751         spinlock_t lock;
 752
 753         /* The below variables an all the rps hw state are protected by
 754          * dev->struct mutext. */
 755         u8 cur_delay;
 756         u8 min_delay;
 757         u8 max_delay;
 758         u8 rpe_delay;
 759         u8 hw_max;
 760
 761         struct delayed_work delayed_resume_work;
 762
 763         /*
 764          * Protects RPS/RC6 register access and PCU communication.
 765          * Must be taken after struct_mutex if nested.
 766          */
 767         struct mutex hw_lock;
 768 };
 769
 770 /* defined intel_pm.c */
 771 extern spinlock_t mchdev_lock;
 772
 773 struct intel_ilk_power_mgmt {
 774         u8 cur_delay;
 775         u8 min_delay;
 776         u8 max_delay;
 777         u8 fmax;
 778         u8 fstart;
 779
 780         u64 last_count1;
 781         unsigned long last_time1;
 782         unsigned long chipset_power;
 783         u64 last_count2;
 784         struct timespec last_time2;
 785         unsigned long gfx_power;
 786         u8 corr;
 787
 788         int c_m;
 789         int r_t;
 790
 791         struct drm_i915_gem_object *pwrctx;
 792         struct drm_i915_gem_object *renderctx;
 793 };
 794
 795 /* Power well structure for haswell */
 796 struct i915_power_well {
 797         struct drm_device *device;
 798         spinlock_t lock;
 799         /* power well enable/disable usage count */
 800         int count;
 801         int i915_request;
 802 };
 803
 804 struct i915_dri1_state {
 805         unsigned allow_batchbuffer : 1;
 806         u32 __iomem *gfx_hws_cpu_addr;
 807
 808         unsigned int cpp;
 809         int back_offset;
 810         int front_offset;
 811         int current_page;
 812         int page_flipping;
 813
 814         uint32_t counter;
 815 };
 816
 817 struct intel_l3_parity {
 818         u32 *remap_info;
 819         struct work_struct error_work;
 820 };
 821
 822 struct i915_gem_mm {
 823         /** Memory allocator for GTT stolen memory */
 824         struct drm_mm stolen;
 825         /** Memory allocator for GTT */
 826         struct drm_mm gtt_space;
 827         /** List of all objects in gtt_space. Used to restore gtt
 828          * mappings on resume */
 829         struct list_head bound_list;
 830         /**
 831          * List of objects which are not bound to the GTT (thus
 832          * are idle and not used by the GPU) but still have
 833          * (presumably uncached) pages still attached.
 834          */
 835         struct list_head unbound_list;
 836
 837         /** Usable portion of the GTT for GEM */
 838         unsigned long stolen_base; /* limited to low memory (32-bit) */
 839
 840         /** PPGTT used for aliasing the PPGTT with the GTT */
 841         struct i915_hw_ppgtt *aliasing_ppgtt;
 842
 843         struct shrinker inactive_shrinker;
 844         bool shrinker_no_lock_stealing;
 845
 846         /**
 847          * List of objects currently involved in rendering.
 848          *
 849          * Includes buffers having the contents of their GPU caches
 850          * flushed, not necessarily primitives.  last_rendering_seqno
 851          * represents when the rendering involved will be completed.
 852          *
 853          * A reference is held on the buffer while on this list.
 854          */
 855         struct list_head active_list;
 856
 857         /**
 858          * LRU list of objects which are not in the ringbuffer and
 859          * are ready to unbind, but are still in the GTT.
 860          *
 861          * last_rendering_seqno is 0 while an object is in this list.
 862          *
 863          * A reference is not held on the buffer while on this list,
 864          * as merely being GTT-bound shouldn't prevent its being
 865          * freed, and we'll pull it off the list in the free path.
 866          */
 867         struct list_head inactive_list;
 868
 869         /** LRU list of objects with fence regs on them. */
 870         struct list_head fence_list;
 871
 872         /**
 873          * We leave the user IRQ off as much as possible,
 874          * but this means that requests will finish and never
 875          * be retired once the system goes idle. Set a timer to
 876          * fire periodically while the ring is running. When it
 877          * fires, go retire requests.
 878          */
 879         struct delayed_work retire_work;
 880
 881         /**
 882          * Are we in a non-interruptible section of code like
 883          * modesetting?
 884          */
 885         bool interruptible;
 886
 887         /**
 888          * Flag if the X Server, and thus DRM, is not currently in
 889          * control of the device.
 890          *
 891          * This is set between LeaveVT and EnterVT.  It needs to be
 892          * replaced with a semaphore.  It also needs to be
 893          * transitioned away from for kernel modesetting.
 894          */
 895         int suspended;
 896
 897         /** Bit 6 swizzling required for X tiling */
 898         uint32_t bit_6_swizzle_x;
 899         /** Bit 6 swizzling required for Y tiling */
 900         uint32_t bit_6_swizzle_y;
 901
 902         /* storage for physical objects */
 903         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 904
 905         /* accounting, useful for userland debugging */
 906         size_t object_memory;
 907         u32 object_count;
 908 };
 909
 910 struct drm_i915_error_state_buf {
 911         unsigned bytes;
 912         unsigned size;
 913         int err;
 914         u8 *buf;
 915         loff_t start;
 916         loff_t pos;
 917 };
 918
 919 struct i915_error_state_file_priv {
 920         struct drm_device *dev;
 921         struct drm_i915_error_state *error;
 922 };
 923
 924 struct i915_gpu_error {
 925         /* For hangcheck timer */
 926 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 927 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 928         struct timer_list hangcheck_timer;
 929
 930         /* For reset and error_state handling. */
 931         spinlock_t lock;
 932         /* Protected by the above dev->gpu_error.lock. */
 933         struct drm_i915_error_state *first_error;
 934         struct work_struct work;
 935
 936         unsigned long last_reset;
 937
 938         /**
 939          * State variable and reset counter controlling the reset flow
 940          *
 941          * Upper bits are for the reset counter.  This counter is used by the
 942          * wait_seqno code to race-free noticed that a reset event happened and
 943          * that it needs to restart the entire ioctl (since most likely the
 944          * seqno it waited for won't ever signal anytime soon).
 945          *
 946          * This is important for lock-free wait paths, where no contended lock
 947          * naturally enforces the correct ordering between the bail-out of the
 948          * waiter and the gpu reset work code.
 949          *
 950          * Lowest bit controls the reset state machine: Set means a reset is in
 951          * progress. This state will (presuming we don't have any bugs) decay
 952          * into either unset (successful reset) or the special WEDGED value (hw
 953          * terminally sour). All waiters on the reset_queue will be woken when
 954          * that happens.
 955          */
 956         atomic_t reset_counter;
 957
 958         /**
 959          * Special values/flags for reset_counter
 960          *
 961          * Note that the code relies on
 962          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
 963          * being true.
 964          */
 965 #define I915_RESET_IN_PROGRESS_FLAG     1
 966 #define I915_WEDGED                     0xffffffff
 967
 968         /**
 969          * Waitqueue to signal when the reset has completed. Used by clients
 970          * that wait for dev_priv->mm.wedged to settle.
 971          */
 972         wait_queue_head_t reset_queue;
 973
 974         /* For gpu hang simulation. */
 975         unsigned int stop_rings;
 976 };
 977
 978 enum modeset_restore {
 979         MODESET_ON_LID_OPEN,
 980         MODESET_DONE,
 981         MODESET_SUSPENDED,
 982 };
 983
 984 struct intel_vbt_data {
 985         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 986         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 987
 988         /* Feature bits */
 989         unsigned int int_tv_support:1;
 990         unsigned int lvds_dither:1;
 991         unsigned int lvds_vbt:1;
 992         unsigned int int_crt_support:1;
 993         unsigned int lvds_use_ssc:1;
 994         unsigned int display_clock_mode:1;
 995         unsigned int fdi_rx_polarity_inverted:1;
 996         int lvds_ssc_freq;
 997         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 998
 999         /* eDP */
1000         int edp_rate;
1001         int edp_lanes;
1002         int edp_preemphasis;
1003         int edp_vswing;
1004         bool edp_initialized;
1005         bool edp_support;
1006         int edp_bpp;
1007         struct edp_power_seq edp_pps;
1008
1009         int crt_ddc_pin;
1010
1011         int child_dev_num;
1012         struct child_device_config *child_dev;
1013 };
1014
1015 typedef struct drm_i915_private {
1016         struct drm_device *dev;
1017         struct kmem_cache *slab;
1018
1019         const struct intel_device_info *info;
1020
1021         int relative_constants_mode;
1022
1023         void __iomem *regs;
1024
1025         struct drm_i915_gt_funcs gt;
1026         /** gt_fifo_count and the subsequent register write are synchronized
1027          * with dev->struct_mutex. */
1028         unsigned gt_fifo_count;
1029         /** forcewake_count is protected by gt_lock */
1030         unsigned forcewake_count;
1031         /** gt_lock is also taken in irq contexts. */
1032         spinlock_t gt_lock;
1033
1034         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1035
1036
1037         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1038          * controller on different i2c buses. */
1039         struct mutex gmbus_mutex;
1040
1041         /**
1042          * Base address of the gmbus and gpio block.
1043          */
1044         uint32_t gpio_mmio_base;
1045
1046         wait_queue_head_t gmbus_wait_queue;
1047
1048         struct pci_dev *bridge_dev;
1049         struct intel_ring_buffer ring[I915_NUM_RINGS];
1050         uint32_t last_seqno, next_seqno;
1051
1052         drm_dma_handle_t *status_page_dmah;
1053         struct resource mch_res;
1054
1055         atomic_t irq_received;
1056
1057         /* protects the irq masks */
1058         spinlock_t irq_lock;
1059
1060         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1061         struct pm_qos_request pm_qos;
1062
1063         /* DPIO indirect register protection */
1064         struct mutex dpio_lock;
1065
1066         /** Cached value of IMR to avoid reads in updating the bitfield */
1067         u32 irq_mask;
1068         u32 gt_irq_mask;
1069
1070         struct work_struct hotplug_work;
1071         bool enable_hotplug_processing;
1072         struct {
1073                 unsigned long hpd_last_jiffies;
1074                 int hpd_cnt;
1075                 enum {
1076                         HPD_ENABLED = 0,
1077                         HPD_DISABLED = 1,
1078                         HPD_MARK_DISABLED = 2
1079                 } hpd_mark;
1080         } hpd_stats[HPD_NUM_PINS];
1081         u32 hpd_event_bits;
1082         struct timer_list hotplug_reenable_timer;
1083
1084         int num_plane;
1085
1086         struct i915_fbc fbc;
1087         struct intel_opregion opregion;
1088         struct intel_vbt_data vbt;
1089
1090         /* overlay */
1091         struct intel_overlay *overlay;
1092         unsigned int sprite_scaling_enabled;
1093
1094         /* backlight */
1095         struct {
1096                 int level;
1097                 bool enabled;
1098                 spinlock_t lock; /* bl registers and the above bl fields */
1099                 struct backlight_device *device;
1100         } backlight;
1101
1102         /* LVDS info */
1103         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1104         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1105         bool no_aux_handshake;
1106
1107         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1108         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1109         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1110
1111         unsigned int fsb_freq, mem_freq, is_ddr3;
1112
1113         struct workqueue_struct *wq;
1114
1115         /* Display functions */
1116         struct drm_i915_display_funcs display;
1117
1118         /* PCH chipset type */
1119         enum intel_pch pch_type;
1120         unsigned short pch_id;
1121
1122         unsigned long quirks;
1123
1124         enum modeset_restore modeset_restore;
1125         struct mutex modeset_restore_lock;
1126
1127         struct i915_gtt gtt;
1128
1129         struct i915_gem_mm mm;
1130
1131         /* Kernel Modesetting */
1132
1133         struct sdvo_device_mapping sdvo_mappings[2];
1134
1135         struct drm_crtc *plane_to_crtc_mapping[3];
1136         struct drm_crtc *pipe_to_crtc_mapping[3];
1137         wait_queue_head_t pending_flip_queue;
1138
1139         int num_shared_dpll;
1140         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1141         struct intel_ddi_plls ddi_plls;
1142
1143         /* Reclocking support */
1144         bool render_reclock_avail;
1145         bool lvds_downclock_avail;
1146         /* indicates the reduced downclock for LVDS*/
1147         int lvds_downclock;
1148         u16 orig_clock;
1149
1150         bool mchbar_need_disable;
1151
1152         struct intel_l3_parity l3_parity;
1153
1154         /* gen6+ rps state */
1155         struct intel_gen6_power_mgmt rps;
1156
1157         /* ilk-only ips/rps state. Everything in here is protected by the global
1158          * mchdev_lock in intel_pm.c */
1159         struct intel_ilk_power_mgmt ips;
1160
1161         /* Haswell power well */
1162         struct i915_power_well power_well;
1163
1164         struct i915_gpu_error gpu_error;
1165
1166         struct drm_i915_gem_object *vlv_pctx;
1167
1168         /* list of fbdev register on this device */
1169         struct intel_fbdev *fbdev;
1170
1171         /*
1172          * The console may be contended at resume, but we don't
1173          * want it to block on it.
1174          */
1175         struct work_struct console_resume_work;
1176
1177         struct drm_property *broadcast_rgb_property;
1178         struct drm_property *force_audio_property;
1179
1180         bool hw_contexts_disabled;
1181         uint32_t hw_context_size;
1182
1183         u32 fdi_rx_config;
1184
1185         struct i915_suspend_saved_registers regfile;
1186
1187         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1188          * here! */
1189         struct i915_dri1_state dri1;
1190 } drm_i915_private_t;
1191
1192 /* Iterate over initialised rings */
1193 #define for_each_ring(ring__, dev_priv__, i__) \
1194         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1195                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1196
1197 enum hdmi_force_audio {
1198         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1199         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1200         HDMI_AUDIO_AUTO,                /* trust EDID */
1201         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1202 };
1203
1204 #define I915_GTT_RESERVED ((struct drm_mm_node *)0x1)
1205
1206 struct drm_i915_gem_object_ops {
1207         /* Interface between the GEM object and its backing storage.
1208          * get_pages() is called once prior to the use of the associated set
1209          * of pages before to binding them into the GTT, and put_pages() is
1210          * called after we no longer need them. As we expect there to be
1211          * associated cost with migrating pages between the backing storage
1212          * and making them available for the GPU (e.g. clflush), we may hold
1213          * onto the pages after they are no longer referenced by the GPU
1214          * in case they may be used again shortly (for example migrating the
1215          * pages to a different memory domain within the GTT). put_pages()
1216          * will therefore most likely be called when the object itself is
1217          * being released or under memory pressure (where we attempt to
1218          * reap pages for the shrinker).
1219          */
1220         int (*get_pages)(struct drm_i915_gem_object *);
1221         void (*put_pages)(struct drm_i915_gem_object *);
1222 };
1223
1224 struct drm_i915_gem_object {
1225         struct drm_gem_object base;
1226
1227         const struct drm_i915_gem_object_ops *ops;
1228
1229         /** Current space allocated to this object in the GTT, if any. */
1230         struct drm_mm_node *gtt_space;
1231         /** Stolen memory for this object, instead of being backed by shmem. */
1232         struct drm_mm_node *stolen;
1233         struct list_head global_list;
1234
1235         /** This object's place on the active/inactive lists */
1236         struct list_head ring_list;
1237         struct list_head mm_list;
1238         /** This object's place in the batchbuffer or on the eviction list */
1239         struct list_head exec_list;
1240
1241         /**
1242          * This is set if the object is on the active lists (has pending
1243          * rendering and so a non-zero seqno), and is not set if it i s on
1244          * inactive (ready to be unbound) list.
1245          */
1246         unsigned int active:1;
1247
1248         /**
1249          * This is set if the object has been written to since last bound
1250          * to the GTT
1251          */
1252         unsigned int dirty:1;
1253
1254         /**
1255          * Fence register bits (if any) for this object.  Will be set
1256          * as needed when mapped into the GTT.
1257          * Protected by dev->struct_mutex.
1258          */
1259         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1260
1261         /**
1262          * Advice: are the backing pages purgeable?
1263          */
1264         unsigned int madv:2;
1265
1266         /**
1267          * Current tiling mode for the object.
1268          */
1269         unsigned int tiling_mode:2;
1270         /**
1271          * Whether the tiling parameters for the currently associated fence
1272          * register have changed. Note that for the purposes of tracking
1273          * tiling changes we also treat the unfenced register, the register
1274          * slot that the object occupies whilst it executes a fenced
1275          * command (such as BLT on gen2/3), as a "fence".
1276          */
1277         unsigned int fence_dirty:1;
1278
1279         /** How many users have pinned this object in GTT space. The following
1280          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1281          * (via user_pin_count), execbuffer (objects are not allowed multiple
1282          * times for the same batchbuffer), and the framebuffer code. When
1283          * switching/pageflipping, the framebuffer code has at most two buffers
1284          * pinned per crtc.
1285          *
1286          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1287          * bits with absolutely no headroom. So use 4 bits. */
1288         unsigned int pin_count:4;
1289 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1290
1291         /**
1292          * Is the object at the current location in the gtt mappable and
1293          * fenceable? Used to avoid costly recalculations.
1294          */
1295         unsigned int map_and_fenceable:1;
1296
1297         /**
1298          * Whether the current gtt mapping needs to be mappable (and isn't just
1299          * mappable by accident). Track pin and fault separate for a more
1300          * accurate mappable working set.
1301          */
1302         unsigned int fault_mappable:1;
1303         unsigned int pin_mappable:1;
1304
1305         /*
1306          * Is the GPU currently using a fence to access this buffer,
1307          */
1308         unsigned int pending_fenced_gpu_access:1;
1309         unsigned int fenced_gpu_access:1;
1310
1311         unsigned int cache_level:2;
1312
1313         unsigned int has_aliasing_ppgtt_mapping:1;
1314         unsigned int has_global_gtt_mapping:1;
1315         unsigned int has_dma_mapping:1;
1316
1317         struct sg_table *pages;
1318         int pages_pin_count;
1319
1320         /* prime dma-buf support */
1321         void *dma_buf_vmapping;
1322         int vmapping_count;
1323
1324         /**
1325          * Used for performing relocations during execbuffer insertion.
1326          */
1327         struct hlist_node exec_node;
1328         unsigned long exec_handle;
1329         struct drm_i915_gem_exec_object2 *exec_entry;
1330
1331         /**
1332          * Current offset of the object in GTT space.
1333          *
1334          * This is the same as gtt_space->start
1335          */
1336         uint32_t gtt_offset;
1337
1338         struct intel_ring_buffer *ring;
1339
1340         /** Breadcrumb of last rendering to the buffer. */
1341         uint32_t last_read_seqno;
1342         uint32_t last_write_seqno;
1343         /** Breadcrumb of last fenced GPU access to the buffer. */
1344         uint32_t last_fenced_seqno;
1345
1346         /** Current tiling stride for the object, if it's tiled. */
1347         uint32_t stride;
1348
1349         /** Record of address bit 17 of each page at last unbind. */
1350         unsigned long *bit_17;
1351
1352         /** User space pin count and filp owning the pin */
1353         uint32_t user_pin_count;
1354         struct drm_file *pin_filp;
1355
1356         /** for phy allocated objects */
1357         struct drm_i915_gem_phys_object *phys_obj;
1358 };
1359 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1360
1361 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1362
1363 /**
1364  * Request queue structure.
1365  *
1366  * The request queue allows us to note sequence numbers that have been emitted
1367  * and may be associated with active buffers to be retired.
1368  *
1369  * By keeping this list, we can avoid having to do questionable
1370  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1371  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1372  */
1373 struct drm_i915_gem_request {
1374         /** On Which ring this request was generated */
1375         struct intel_ring_buffer *ring;
1376
1377         /** GEM sequence number associated with this request. */
1378         uint32_t seqno;
1379
1380         /** Position in the ringbuffer of the start of the request */
1381         u32 head;
1382
1383         /** Position in the ringbuffer of the end of the request */
1384         u32 tail;
1385
1386         /** Context related to this request */
1387         struct i915_hw_context *ctx;
1388
1389         /** Batch buffer related to this request if any */
1390         struct drm_i915_gem_object *batch_obj;
1391
1392         /** Time at which this request was emitted, in jiffies. */
1393         unsigned long emitted_jiffies;
1394
1395         /** global list entry for this request */
1396         struct list_head list;
1397
1398         struct drm_i915_file_private *file_priv;
1399         /** file_priv list entry for this request */
1400         struct list_head client_list;
1401 };
1402
1403 struct drm_i915_file_private {
1404         struct {
1405                 spinlock_t lock;
1406                 struct list_head request_list;
1407         } mm;
1408         struct idr context_idr;
1409
1410         struct i915_ctx_hang_stats hang_stats;
1411 };
1412
1413 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1414
1415 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1416 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1417 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1418 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1419 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1420 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1421 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1422 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1423 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1424 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1425 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1426 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1427 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1428 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1429 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1430 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1431 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1432 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1433 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1434 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1435                                  (dev)->pci_device == 0x0152 || \
1436                                  (dev)->pci_device == 0x015a)
1437 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1438                                  (dev)->pci_device == 0x0106 || \
1439                                  (dev)->pci_device == 0x010A)
1440 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1441 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1442 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1443 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1444                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1445
1446 /*
1447  * The genX designation typically refers to the render engine, so render
1448  * capability related checks should use IS_GEN, while display and other checks
1449  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1450  * chips, etc.).
1451  */
1452 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1453 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1454 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1455 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1456 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1457 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1458
1459 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1460 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1461 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1462 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1463 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1464
1465 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1466 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1467
1468 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1469 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1470
1471 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1472 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1473
1474 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1475  * rows, which changed the alignment requirements and fence programming.
1476  */
1477 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1478                                                       IS_I915GM(dev)))
1479 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1480 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1481 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1482 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1483 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1484 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1485 /* dsparb controlled by hw only */
1486 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1487
1488 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1489 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1490 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1491
1492 #define HAS_IPS(dev)            (IS_ULT(dev))
1493
1494 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1495
1496 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1497 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1498 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1499
1500 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1501 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1502 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1503 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1504 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1505 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1506
1507 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1508 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1509 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1510 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1511 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1512 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1513
1514 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1515
1516 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1517
1518 #define GT_FREQUENCY_MULTIPLIER 50
1519
1520 #include "i915_trace.h"
1521
1522 /**
1523  * RC6 is a special power stage which allows the GPU to enter an very
1524  * low-voltage mode when idle, using down to 0V while at this stage.  This
1525  * stage is entered automatically when the GPU is idle when RC6 support is
1526  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1527  *
1528  * There are different RC6 modes available in Intel GPU, which differentiate
1529  * among each other with the latency required to enter and leave RC6 and
1530  * voltage consumed by the GPU in different states.
1531  *
1532  * The combination of the following flags define which states GPU is allowed
1533  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1534  * RC6pp is deepest RC6. Their support by hardware varies according to the
1535  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1536  * which brings the most power savings; deeper states save more power, but
1537  * require higher latency to switch to and wake up.
1538  */
1539 #define INTEL_RC6_ENABLE                        (1<<0)
1540 #define INTEL_RC6p_ENABLE                       (1<<1)
1541 #define INTEL_RC6pp_ENABLE                      (1<<2)
1542
1543 extern struct drm_ioctl_desc i915_ioctls[];
1544 extern int i915_max_ioctl;
1545 extern unsigned int i915_fbpercrtc __always_unused;
1546 extern int i915_panel_ignore_lid __read_mostly;
1547 extern unsigned int i915_powersave __read_mostly;
1548 extern int i915_semaphores __read_mostly;
1549 extern unsigned int i915_lvds_downclock __read_mostly;
1550 extern int i915_lvds_channel_mode __read_mostly;
1551 extern int i915_panel_use_ssc __read_mostly;
1552 extern int i915_vbt_sdvo_panel_type __read_mostly;
1553 extern int i915_enable_rc6 __read_mostly;
1554 extern int i915_enable_fbc __read_mostly;
1555 extern bool i915_enable_hangcheck __read_mostly;
1556 extern int i915_enable_ppgtt __read_mostly;
1557 extern unsigned int i915_preliminary_hw_support __read_mostly;
1558 extern int i915_disable_power_well __read_mostly;
1559 extern int i915_enable_ips __read_mostly;
1560 extern bool i915_fastboot __read_mostly;
1561
1562 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1563 extern int i915_resume(struct drm_device *dev);
1564 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1565 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1566
1567                                 /* i915_dma.c */
1568 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1569 extern void i915_kernel_lost_context(struct drm_device * dev);
1570 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1571 extern int i915_driver_unload(struct drm_device *);
1572 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1573 extern void i915_driver_lastclose(struct drm_device * dev);
1574 extern void i915_driver_preclose(struct drm_device *dev,
1575                                  struct drm_file *file_priv);
1576 extern void i915_driver_postclose(struct drm_device *dev,
1577                                   struct drm_file *file_priv);
1578 extern int i915_driver_device_is_agp(struct drm_device * dev);
1579 #ifdef CONFIG_COMPAT
1580 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1581                               unsigned long arg);
1582 #endif
1583 extern int i915_emit_box(struct drm_device *dev,
1584                          struct drm_clip_rect *box,
1585                          int DR1, int DR4);
1586 extern int intel_gpu_reset(struct drm_device *dev);
1587 extern int i915_reset(struct drm_device *dev);
1588 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1589 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1590 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1591 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1592
1593 extern void intel_console_resume(struct work_struct *work);
1594
1595 /* i915_irq.c */
1596 void i915_hangcheck_elapsed(unsigned long data);
1597 void i915_handle_error(struct drm_device *dev, bool wedged);
1598
1599 extern void intel_irq_init(struct drm_device *dev);
1600 extern void intel_hpd_init(struct drm_device *dev);
1601 extern void intel_gt_init(struct drm_device *dev);
1602 extern void intel_gt_reset(struct drm_device *dev);
1603
1604 void i915_error_state_free(struct kref *error_ref);
1605
1606 void
1607 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1608
1609 void
1610 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1611
1612 #ifdef CONFIG_DEBUG_FS
1613 extern void i915_destroy_error_state(struct drm_device *dev);
1614 #else
1615 #define i915_destroy_error_state(x)
1616 #endif
1617
1618
1619 /* i915_gem.c */
1620 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1621                         struct drm_file *file_priv);
1622 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1623                           struct drm_file *file_priv);
1624 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1625                          struct drm_file *file_priv);
1626 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1627                           struct drm_file *file_priv);
1628 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1629                         struct drm_file *file_priv);
1630 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1631                         struct drm_file *file_priv);
1632 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1633                               struct drm_file *file_priv);
1634 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1635                              struct drm_file *file_priv);
1636 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1637                         struct drm_file *file_priv);
1638 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1639                          struct drm_file *file_priv);
1640 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1641                        struct drm_file *file_priv);
1642 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1643                          struct drm_file *file_priv);
1644 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1645                         struct drm_file *file_priv);
1646 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1647                                struct drm_file *file);
1648 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1649                                struct drm_file *file);
1650 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1651                             struct drm_file *file_priv);
1652 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1653                            struct drm_file *file_priv);
1654 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1655                            struct drm_file *file_priv);
1656 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1657                            struct drm_file *file_priv);
1658 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1659                         struct drm_file *file_priv);
1660 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1661                         struct drm_file *file_priv);
1662 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1663                                 struct drm_file *file_priv);
1664 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1665                         struct drm_file *file_priv);
1666 void i915_gem_load(struct drm_device *dev);
1667 void *i915_gem_object_alloc(struct drm_device *dev);
1668 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1669 int i915_gem_init_object(struct drm_gem_object *obj);
1670 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1671                          const struct drm_i915_gem_object_ops *ops);
1672 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1673                                                   size_t size);
1674 void i915_gem_free_object(struct drm_gem_object *obj);
1675
1676 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1677                                      uint32_t alignment,
1678                                      bool map_and_fenceable,
1679                                      bool nonblocking);
1680 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1681 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1682 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1683 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1684 void i915_gem_lastclose(struct drm_device *dev);
1685
1686 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1687 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1688 {
1689         struct sg_page_iter sg_iter;
1690
1691         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1692                 return sg_page_iter_page(&sg_iter);
1693
1694         return NULL;
1695 }
1696 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1697 {
1698         BUG_ON(obj->pages == NULL);
1699         obj->pages_pin_count++;
1700 }
1701 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1702 {
1703         BUG_ON(obj->pages_pin_count == 0);
1704         obj->pages_pin_count--;
1705 }
1706
1707 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1708 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1709                          struct intel_ring_buffer *to);
1710 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1711                                     struct intel_ring_buffer *ring);
1712
1713 int i915_gem_dumb_create(struct drm_file *file_priv,
1714                          struct drm_device *dev,
1715                          struct drm_mode_create_dumb *args);
1716 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1717                       uint32_t handle, uint64_t *offset);
1718 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1719                           uint32_t handle);
1720 /**
1721  * Returns true if seq1 is later than seq2.
1722  */
1723 static inline bool
1724 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1725 {
1726         return (int32_t)(seq1 - seq2) >= 0;
1727 }
1728
1729 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1730 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1731 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1732 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1733
1734 static inline bool
1735 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1736 {
1737         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1738                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1739                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1740                 return true;
1741         } else
1742                 return false;
1743 }
1744
1745 static inline void
1746 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1747 {
1748         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1749                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1750                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
1751                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1752         }
1753 }
1754
1755 void i915_gem_retire_requests(struct drm_device *dev);
1756 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1757 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1758                                       bool interruptible);
1759 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1760 {
1761         return unlikely(atomic_read(&error->reset_counter)
1762                         & I915_RESET_IN_PROGRESS_FLAG);
1763 }
1764
1765 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1766 {
1767         return atomic_read(&error->reset_counter) == I915_WEDGED;
1768 }
1769
1770 void i915_gem_reset(struct drm_device *dev);
1771 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1772 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1773                                             uint32_t read_domains,
1774                                             uint32_t write_domain);
1775 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1776 int __must_check i915_gem_init(struct drm_device *dev);
1777 int __must_check i915_gem_init_hw(struct drm_device *dev);
1778 void i915_gem_l3_remap(struct drm_device *dev);
1779 void i915_gem_init_swizzling(struct drm_device *dev);
1780 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1781 int __must_check i915_gpu_idle(struct drm_device *dev);
1782 int __must_check i915_gem_idle(struct drm_device *dev);
1783 int __i915_add_request(struct intel_ring_buffer *ring,
1784                        struct drm_file *file,
1785                        struct drm_i915_gem_object *batch_obj,
1786                        u32 *seqno);
1787 #define i915_add_request(ring, seqno) \
1788         __i915_add_request(ring, NULL, NULL, seqno)
1789 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1790                                  uint32_t seqno);
1791 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1792 int __must_check
1793 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1794                                   bool write);
1795 int __must_check
1796 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1797 int __must_check
1798 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1799                                      u32 alignment,
1800                                      struct intel_ring_buffer *pipelined);
1801 int i915_gem_attach_phys_object(struct drm_device *dev,
1802                                 struct drm_i915_gem_object *obj,
1803                                 int id,
1804                                 int align);
1805 void i915_gem_detach_phys_object(struct drm_device *dev,
1806                                  struct drm_i915_gem_object *obj);
1807 void i915_gem_free_all_phys_object(struct drm_device *dev);
1808 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1809
1810 uint32_t
1811 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1812 uint32_t
1813 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1814                             int tiling_mode, bool fenced);
1815
1816 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1817                                     enum i915_cache_level cache_level);
1818
1819 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1820                                 struct dma_buf *dma_buf);
1821
1822 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1823                                 struct drm_gem_object *gem_obj, int flags);
1824
1825 /* i915_gem_context.c */
1826 void i915_gem_context_init(struct drm_device *dev);
1827 void i915_gem_context_fini(struct drm_device *dev);
1828 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1829 int i915_switch_context(struct intel_ring_buffer *ring,
1830                         struct drm_file *file, int to_id);
1831 void i915_gem_context_free(struct kref *ctx_ref);
1832 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
1833 {
1834         kref_get(&ctx->ref);
1835 }
1836
1837 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
1838 {
1839         kref_put(&ctx->ref, i915_gem_context_free);
1840 }
1841
1842 struct i915_ctx_hang_stats * __must_check
1843 i915_gem_context_get_hang_stats(struct intel_ring_buffer *ring,
1844                                 struct drm_file *file,
1845                                 u32 id);
1846 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1847                                   struct drm_file *file);
1848 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1849                                    struct drm_file *file);
1850
1851 /* i915_gem_gtt.c */
1852 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1853 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1854                             struct drm_i915_gem_object *obj,
1855                             enum i915_cache_level cache_level);
1856 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1857                               struct drm_i915_gem_object *obj);
1858
1859 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1860 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1861 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1862                                 enum i915_cache_level cache_level);
1863 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1864 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1865 void i915_gem_init_global_gtt(struct drm_device *dev);
1866 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1867                                unsigned long mappable_end, unsigned long end);
1868 int i915_gem_gtt_init(struct drm_device *dev);
1869 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1870 {
1871         if (INTEL_INFO(dev)->gen < 6)
1872                 intel_gtt_chipset_flush();
1873 }
1874
1875
1876 /* i915_gem_evict.c */
1877 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1878                                           unsigned alignment,
1879                                           unsigned cache_level,
1880                                           bool mappable,
1881                                           bool nonblock);
1882 int i915_gem_evict_everything(struct drm_device *dev);
1883
1884 /* i915_gem_stolen.c */
1885 int i915_gem_init_stolen(struct drm_device *dev);
1886 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1887 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1888 void i915_gem_cleanup_stolen(struct drm_device *dev);
1889 struct drm_i915_gem_object *
1890 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1891 struct drm_i915_gem_object *
1892 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
1893                                                u32 stolen_offset,
1894                                                u32 gtt_offset,
1895                                                u32 size);
1896 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1897
1898 /* i915_gem_tiling.c */
1899 inline static bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1900 {
1901         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
1902
1903         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1904                 obj->tiling_mode != I915_TILING_NONE;
1905 }
1906
1907 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1908 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1909 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1910
1911 /* i915_gem_debug.c */
1912 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1913                           const char *where, uint32_t mark);
1914 #if WATCH_LISTS
1915 int i915_verify_lists(struct drm_device *dev);
1916 #else
1917 #define i915_verify_lists(dev) 0
1918 #endif
1919 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1920                                      int handle);
1921 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1922                           const char *where, uint32_t mark);
1923
1924 /* i915_debugfs.c */
1925 int i915_debugfs_init(struct drm_minor *minor);
1926 void i915_debugfs_cleanup(struct drm_minor *minor);
1927 __printf(2, 3)
1928 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
1929 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
1930                             const struct i915_error_state_file_priv *error);
1931 void i915_error_state_get(struct drm_device *dev,
1932                           struct i915_error_state_file_priv *error_priv);
1933 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
1934 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
1935                               size_t count, loff_t pos);
1936 static inline void i915_error_state_buf_release(
1937         struct drm_i915_error_state_buf *eb)
1938 {
1939         kfree(eb->buf);
1940 }
1941
1942 /* i915_suspend.c */
1943 extern int i915_save_state(struct drm_device *dev);
1944 extern int i915_restore_state(struct drm_device *dev);
1945
1946 /* i915_ums.c */
1947 void i915_save_display_reg(struct drm_device *dev);
1948 void i915_restore_display_reg(struct drm_device *dev);
1949
1950 /* i915_sysfs.c */
1951 void i915_setup_sysfs(struct drm_device *dev_priv);
1952 void i915_teardown_sysfs(struct drm_device *dev_priv);
1953
1954 /* intel_i2c.c */
1955 extern int intel_setup_gmbus(struct drm_device *dev);
1956 extern void intel_teardown_gmbus(struct drm_device *dev);
1957 static inline bool intel_gmbus_is_port_valid(unsigned port)
1958 {
1959         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1960 }
1961
1962 extern struct i2c_adapter *intel_gmbus_get_adapter(
1963                 struct drm_i915_private *dev_priv, unsigned port);
1964 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1965 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1966 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1967 {
1968         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1969 }
1970 extern void intel_i2c_reset(struct drm_device *dev);
1971
1972 /* intel_opregion.c */
1973 extern int intel_opregion_setup(struct drm_device *dev);
1974 #ifdef CONFIG_ACPI
1975 extern void intel_opregion_init(struct drm_device *dev);
1976 extern void intel_opregion_fini(struct drm_device *dev);
1977 extern void intel_opregion_asle_intr(struct drm_device *dev);
1978 #else
1979 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1980 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1981 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1982 #endif
1983
1984 /* intel_acpi.c */
1985 #ifdef CONFIG_ACPI
1986 extern void intel_register_dsm_handler(void);
1987 extern void intel_unregister_dsm_handler(void);
1988 #else
1989 static inline void intel_register_dsm_handler(void) { return; }
1990 static inline void intel_unregister_dsm_handler(void) { return; }
1991 #endif /* CONFIG_ACPI */
1992
1993 /* modesetting */
1994 extern void intel_modeset_init_hw(struct drm_device *dev);
1995 extern void intel_modeset_suspend_hw(struct drm_device *dev);
1996 extern void intel_modeset_init(struct drm_device *dev);
1997 extern void intel_modeset_gem_init(struct drm_device *dev);
1998 extern void intel_modeset_cleanup(struct drm_device *dev);
1999 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2000 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2001                                          bool force_restore);
2002 extern void i915_redisable_vga(struct drm_device *dev);
2003 extern bool intel_fbc_enabled(struct drm_device *dev);
2004 extern void intel_disable_fbc(struct drm_device *dev);
2005 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2006 extern void intel_init_pch_refclk(struct drm_device *dev);
2007 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2008 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2009 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2010 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2011 extern void intel_detect_pch(struct drm_device *dev);
2012 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2013 extern int intel_enable_rc6(const struct drm_device *dev);
2014
2015 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2016 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2017                         struct drm_file *file);
2018
2019 /* overlay */
2020 #ifdef CONFIG_DEBUG_FS
2021 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2022 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2023                                             struct intel_overlay_error_state *error);
2024
2025 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2026 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2027                                             struct drm_device *dev,
2028                                             struct intel_display_error_state *error);
2029 #endif
2030
2031 /* On SNB platform, before reading ring registers forcewake bit
2032  * must be set to prevent GT core from power down and stale values being
2033  * returned.
2034  */
2035 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2036 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2037 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
2038
2039 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2040 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2041
2042 /* intel_sideband.c */
2043 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2044 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2045 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2046 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
2047 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
2048 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2049                    enum intel_sbi_destination destination);
2050 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2051                      enum intel_sbi_destination destination);
2052
2053 int vlv_gpu_freq(int ddr_freq, int val);
2054 int vlv_freq_opcode(int ddr_freq, int val);
2055
2056 #define __i915_read(x, y) \
2057         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
2058
2059 __i915_read(8, b)
2060 __i915_read(16, w)
2061 __i915_read(32, l)
2062 __i915_read(64, q)
2063 #undef __i915_read
2064
2065 #define __i915_write(x, y) \
2066         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
2067
2068 __i915_write(8, b)
2069 __i915_write(16, w)
2070 __i915_write(32, l)
2071 __i915_write(64, q)
2072 #undef __i915_write
2073
2074 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
2075 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
2076
2077 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
2078 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
2079 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
2080 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
2081
2082 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
2083 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
2084 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
2085 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
2086
2087 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
2088 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
2089
2090 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2091 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2092
2093 /* "Broadcast RGB" property */
2094 #define INTEL_BROADCAST_RGB_AUTO 0
2095 #define INTEL_BROADCAST_RGB_FULL 1
2096 #define INTEL_BROADCAST_RGB_LIMITED 2
2097
2098 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2099 {
2100         if (HAS_PCH_SPLIT(dev))
2101                 return CPU_VGACNTRL;
2102         else if (IS_VALLEYVIEW(dev))
2103                 return VLV_VGACNTRL;
2104         else
2105                 return VGACNTRL;
2106 }
2107
2108 static inline void __user *to_user_ptr(u64 address)
2109 {
2110         return (void __user *)(uintptr_t)address;
2111 }
2112
2113 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2114 {
2115         unsigned long j = msecs_to_jiffies(m);
2116
2117         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2118 }
2119
2120 static inline unsigned long
2121 timespec_to_jiffies_timeout(const struct timespec *value)
2122 {
2123         unsigned long j = timespec_to_jiffies(value);
2124
2125         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2126 }
2127
2128 #endif