drivers/gpu/drm/msm/mdp/mdp5/mdp5_encoder.c

   1 /*
   2  * Copyright (c) 2014, The Linux Foundation. All rights reserved.
   3  * Copyright (C) 2013 Red Hat
   4  * Author: Rob Clark <robdclark@gmail.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published by
   8  * the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful, but WITHOUT
  11  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13  * more details.
  14  *
  15  * You should have received a copy of the GNU General Public License along with
  16  * this program.  If not, see <http://www.gnu.org/licenses/>.
  17  */
  18
  19 #include "mdp5_kms.h"
  20
  21 #include "drm_crtc.h"
  22 #include "drm_crtc_helper.h"
  23
  24 struct mdp5_encoder {
  25         struct drm_encoder base;
  26         struct mdp5_interface intf;
  27         spinlock_t intf_lock;   /* protect REG_MDP5_INTF_* registers */
  28         bool enabled;
  29         uint32_t bsc;
  30 };
  31 #define to_mdp5_encoder(x) container_of(x, struct mdp5_encoder, base)
  32
  33 static struct mdp5_kms *get_kms(struct drm_encoder *encoder)
  34 {
  35         struct msm_drm_private *priv = encoder->dev->dev_private;
  36         return to_mdp5_kms(to_mdp_kms(priv->kms));
  37 }
  38
  39 #ifdef DOWNSTREAM_CONFIG_MSM_BUS_SCALING
  40 #include <mach/board.h>
  41 #include <mach/msm_bus.h>
  42 #include <mach/msm_bus_board.h>
  43 #define MDP_BUS_VECTOR_ENTRY(ab_val, ib_val)            \
  44         {                                               \
  45                 .src = MSM_BUS_MASTER_MDP_PORT0,        \
  46                 .dst = MSM_BUS_SLAVE_EBI_CH0,           \
  47                 .ab = (ab_val),                         \
  48                 .ib = (ib_val),                         \
  49         }
  50
  51 static struct msm_bus_vectors mdp_bus_vectors[] = {
  52         MDP_BUS_VECTOR_ENTRY(0, 0),
  53         MDP_BUS_VECTOR_ENTRY(2000000000, 2000000000),
  54 };
  55 static struct msm_bus_paths mdp_bus_usecases[] = { {
  56                 .num_paths = 1,
  57                 .vectors = &mdp_bus_vectors[0],
  58 }, {
  59                 .num_paths = 1,
  60                 .vectors = &mdp_bus_vectors[1],
  61 } };
  62 static struct msm_bus_scale_pdata mdp_bus_scale_table = {
  63         .usecase = mdp_bus_usecases,
  64         .num_usecases = ARRAY_SIZE(mdp_bus_usecases),
  65         .name = "mdss_mdp",
  66 };
  67
  68 static void bs_init(struct mdp5_encoder *mdp5_encoder)
  69 {
  70         mdp5_encoder->bsc = msm_bus_scale_register_client(
  71                         &mdp_bus_scale_table);
  72         DBG("bus scale client: %08x", mdp5_encoder->bsc);
  73 }
  74
  75 static void bs_fini(struct mdp5_encoder *mdp5_encoder)
  76 {
  77         if (mdp5_encoder->bsc) {
  78                 msm_bus_scale_unregister_client(mdp5_encoder->bsc);
  79                 mdp5_encoder->bsc = 0;
  80         }
  81 }
  82
  83 static void bs_set(struct mdp5_encoder *mdp5_encoder, int idx)
  84 {
  85         if (mdp5_encoder->bsc) {
  86                 DBG("set bus scaling: %d", idx);
  87                 /* HACK: scaling down, and then immediately back up
  88                  * seems to leave things broken (underflow).. so
  89                  * never disable:
  90                  */
  91                 idx = 1;
  92                 msm_bus_scale_client_update_request(mdp5_encoder->bsc, idx);
  93         }
  94 }
  95 #else
  96 static void bs_init(struct mdp5_encoder *mdp5_encoder) {}
  97 static void bs_fini(struct mdp5_encoder *mdp5_encoder) {}
  98 static void bs_set(struct mdp5_encoder *mdp5_encoder, int idx) {}
  99 #endif
 100
 101 static void mdp5_encoder_destroy(struct drm_encoder *encoder)
 102 {
 103         struct mdp5_encoder *mdp5_encoder = to_mdp5_encoder(encoder);
 104         bs_fini(mdp5_encoder);
 105         drm_encoder_cleanup(encoder);
 106         kfree(mdp5_encoder);
 107 }
 108
 109 static const struct drm_encoder_funcs mdp5_encoder_funcs = {
 110         .destroy = mdp5_encoder_destroy,
 111 };
 112
 113 static bool mdp5_encoder_mode_fixup(struct drm_encoder *encoder,
 114                 const struct drm_display_mode *mode,
 115                 struct drm_display_mode *adjusted_mode)
 116 {
 117         return true;
 118 }
 119
 120 static void mdp5_encoder_mode_set(struct drm_encoder *encoder,
 121                 struct drm_display_mode *mode,
 122                 struct drm_display_mode *adjusted_mode)
 123 {
 124         struct mdp5_encoder *mdp5_encoder = to_mdp5_encoder(encoder);
 125         struct mdp5_kms *mdp5_kms = get_kms(encoder);
 126         struct drm_device *dev = encoder->dev;
 127         struct drm_connector *connector;
 128         int intf = mdp5_encoder->intf.num;
 129         uint32_t dtv_hsync_skew, vsync_period, vsync_len, ctrl_pol;
 130         uint32_t display_v_start, display_v_end;
 131         uint32_t hsync_start_x, hsync_end_x;
 132         uint32_t format = 0x2100;
 133         unsigned long flags;
 134
 135         mode = adjusted_mode;
 136
 137         DBG("set mode: %d:\"%s\" %d %d %d %d %d %d %d %d %d %d 0x%x 0x%x",
 138                         mode->base.id, mode->name,
 139                         mode->vrefresh, mode->clock,
 140                         mode->hdisplay, mode->hsync_start,
 141                         mode->hsync_end, mode->htotal,
 142                         mode->vdisplay, mode->vsync_start,
 143                         mode->vsync_end, mode->vtotal,
 144                         mode->type, mode->flags);
 145
 146         ctrl_pol = 0;
 147
 148         /* DSI controller cannot handle active-low sync signals. */
 149         if (mdp5_encoder->intf.type != INTF_DSI) {
 150                 if (mode->flags & DRM_MODE_FLAG_NHSYNC)
 151                         ctrl_pol |= MDP5_INTF_POLARITY_CTL_HSYNC_LOW;
 152                 if (mode->flags & DRM_MODE_FLAG_NVSYNC)
 153                         ctrl_pol |= MDP5_INTF_POLARITY_CTL_VSYNC_LOW;
 154         }
 155         /* probably need to get DATA_EN polarity from panel.. */
 156
 157         dtv_hsync_skew = 0;  /* get this from panel? */
 158
 159         /* Get color format from panel, default is 8bpc */
 160         list_for_each_entry(connector, &dev->mode_config.connector_list, head) {
 161                 if (connector->encoder == encoder) {
 162                         switch (connector->display_info.bpc) {
 163                         case 4:
 164                                 format |= 0;
 165                                 break;
 166                         case 5:
 167                                 format |= 0x15;
 168                                 break;
 169                         case 6:
 170                                 format |= 0x2A;
 171                                 break;
 172                         case 8:
 173                         default:
 174                                 format |= 0x3F;
 175                                 break;
 176                         }
 177                         break;
 178                 }
 179         }
 180
 181         hsync_start_x = (mode->htotal - mode->hsync_start);
 182         hsync_end_x = mode->htotal - (mode->hsync_start - mode->hdisplay) - 1;
 183
 184         vsync_period = mode->vtotal * mode->htotal;
 185         vsync_len = (mode->vsync_end - mode->vsync_start) * mode->htotal;
 186         display_v_start = (mode->vtotal - mode->vsync_start) * mode->htotal + dtv_hsync_skew;
 187         display_v_end = vsync_period - ((mode->vsync_start - mode->vdisplay) * mode->htotal) + dtv_hsync_skew - 1;
 188
 189         /*
 190          * For edp only:
 191          * DISPLAY_V_START = (VBP * HCYCLE) + HBP
 192          * DISPLAY_V_END = (VBP + VACTIVE) * HCYCLE - 1 - HFP
 193          */
 194         if (mdp5_encoder->intf.type == INTF_eDP) {
 195                 display_v_start += mode->htotal - mode->hsync_start;
 196                 display_v_end -= mode->hsync_start - mode->hdisplay;
 197         }
 198
 199         spin_lock_irqsave(&mdp5_encoder->intf_lock, flags);
 200
 201         mdp5_write(mdp5_kms, REG_MDP5_INTF_HSYNC_CTL(intf),
 202                         MDP5_INTF_HSYNC_CTL_PULSEW(mode->hsync_end - mode->hsync_start) |
 203                         MDP5_INTF_HSYNC_CTL_PERIOD(mode->htotal));
 204         mdp5_write(mdp5_kms, REG_MDP5_INTF_VSYNC_PERIOD_F0(intf), vsync_period);
 205         mdp5_write(mdp5_kms, REG_MDP5_INTF_VSYNC_LEN_F0(intf), vsync_len);
 206         mdp5_write(mdp5_kms, REG_MDP5_INTF_DISPLAY_HCTL(intf),
 207                         MDP5_INTF_DISPLAY_HCTL_START(hsync_start_x) |
 208                         MDP5_INTF_DISPLAY_HCTL_END(hsync_end_x));
 209         mdp5_write(mdp5_kms, REG_MDP5_INTF_DISPLAY_VSTART_F0(intf), display_v_start);
 210         mdp5_write(mdp5_kms, REG_MDP5_INTF_DISPLAY_VEND_F0(intf), display_v_end);
 211         mdp5_write(mdp5_kms, REG_MDP5_INTF_BORDER_COLOR(intf), 0);
 212         mdp5_write(mdp5_kms, REG_MDP5_INTF_UNDERFLOW_COLOR(intf), 0xff);
 213         mdp5_write(mdp5_kms, REG_MDP5_INTF_HSYNC_SKEW(intf), dtv_hsync_skew);
 214         mdp5_write(mdp5_kms, REG_MDP5_INTF_POLARITY_CTL(intf), ctrl_pol);
 215         mdp5_write(mdp5_kms, REG_MDP5_INTF_ACTIVE_HCTL(intf),
 216                         MDP5_INTF_ACTIVE_HCTL_START(0) |
 217                         MDP5_INTF_ACTIVE_HCTL_END(0));
 218         mdp5_write(mdp5_kms, REG_MDP5_INTF_ACTIVE_VSTART_F0(intf), 0);
 219         mdp5_write(mdp5_kms, REG_MDP5_INTF_ACTIVE_VEND_F0(intf), 0);
 220         mdp5_write(mdp5_kms, REG_MDP5_INTF_PANEL_FORMAT(intf), format);
 221         mdp5_write(mdp5_kms, REG_MDP5_INTF_FRAME_LINE_COUNT_EN(intf), 0x3);  /* frame+line? */
 222
 223         spin_unlock_irqrestore(&mdp5_encoder->intf_lock, flags);
 224
 225         mdp5_crtc_set_intf(encoder->crtc, &mdp5_encoder->intf);
 226 }
 227
 228 static void mdp5_encoder_disable(struct drm_encoder *encoder)
 229 {
 230         struct mdp5_encoder *mdp5_encoder = to_mdp5_encoder(encoder);
 231         struct mdp5_kms *mdp5_kms = get_kms(encoder);
 232         struct mdp5_ctl *ctl = mdp5_crtc_get_ctl(encoder->crtc);
 233         int lm = mdp5_crtc_get_lm(encoder->crtc);
 234         struct mdp5_interface *intf = &mdp5_encoder->intf;
 235         int intfn = mdp5_encoder->intf.num;
 236         unsigned long flags;
 237
 238         if (WARN_ON(!mdp5_encoder->enabled))
 239                 return;
 240
 241         mdp5_ctl_set_encoder_state(ctl, false);
 242
 243         spin_lock_irqsave(&mdp5_encoder->intf_lock, flags);
 244         mdp5_write(mdp5_kms, REG_MDP5_INTF_TIMING_ENGINE_EN(intfn), 0);
 245         spin_unlock_irqrestore(&mdp5_encoder->intf_lock, flags);
 246         mdp5_ctl_commit(ctl, mdp_ctl_flush_mask_encoder(intf));
 247
 248         /*
 249          * Wait for a vsync so we know the ENABLE=0 latched before
 250          * the (connector) source of the vsync's gets disabled,
 251          * otherwise we end up in a funny state if we re-enable
 252          * before the disable latches, which results that some of
 253          * the settings changes for the new modeset (like new
 254          * scanout buffer) don't latch properly..
 255          */
 256         mdp_irq_wait(&mdp5_kms->base, intf2vblank(lm, intf));
 257
 258         bs_set(mdp5_encoder, 0);
 259
 260         mdp5_encoder->enabled = false;
 261 }
 262
 263 static void mdp5_encoder_enable(struct drm_encoder *encoder)
 264 {
 265         struct mdp5_encoder *mdp5_encoder = to_mdp5_encoder(encoder);
 266         struct mdp5_kms *mdp5_kms = get_kms(encoder);
 267         struct mdp5_ctl *ctl = mdp5_crtc_get_ctl(encoder->crtc);
 268         struct mdp5_interface *intf = &mdp5_encoder->intf;
 269         int intfn = mdp5_encoder->intf.num;
 270         unsigned long flags;
 271
 272         if (WARN_ON(mdp5_encoder->enabled))
 273                 return;
 274
 275         bs_set(mdp5_encoder, 1);
 276         spin_lock_irqsave(&mdp5_encoder->intf_lock, flags);
 277         mdp5_write(mdp5_kms, REG_MDP5_INTF_TIMING_ENGINE_EN(intfn), 1);
 278         spin_unlock_irqrestore(&mdp5_encoder->intf_lock, flags);
 279         mdp5_ctl_commit(ctl, mdp_ctl_flush_mask_encoder(intf));
 280
 281         mdp5_ctl_set_encoder_state(ctl, true);
 282
 283         mdp5_encoder->enabled = true;
 284 }
 285
 286 static const struct drm_encoder_helper_funcs mdp5_encoder_helper_funcs = {
 287         .mode_fixup = mdp5_encoder_mode_fixup,
 288         .mode_set = mdp5_encoder_mode_set,
 289         .disable = mdp5_encoder_disable,
 290         .enable = mdp5_encoder_enable,
 291 };
 292
 293 int mdp5_encoder_set_split_display(struct drm_encoder *encoder,
 294                                         struct drm_encoder *slave_encoder)
 295 {
 296         struct mdp5_encoder *mdp5_encoder = to_mdp5_encoder(encoder);
 297         struct mdp5_kms *mdp5_kms;
 298         int intf_num;
 299         u32 data = 0;
 300
 301         if (!encoder || !slave_encoder)
 302                 return -EINVAL;
 303
 304         mdp5_kms = get_kms(encoder);
 305         intf_num = mdp5_encoder->intf.num;
 306
 307         /* Switch slave encoder's TimingGen Sync mode,
 308          * to use the master's enable signal for the slave encoder.
 309          */
 310         if (intf_num == 1)
 311                 data |= MDP5_MDP_SPLIT_DPL_LOWER_INTF2_TG_SYNC;
 312         else if (intf_num == 2)
 313                 data |= MDP5_MDP_SPLIT_DPL_LOWER_INTF1_TG_SYNC;
 314         else
 315                 return -EINVAL;
 316
 317         /* Make sure clocks are on when connectors calling this function. */
 318         mdp5_enable(mdp5_kms);
 319         mdp5_write(mdp5_kms, REG_MDP5_MDP_SPARE_0(0),
 320                 MDP5_MDP_SPARE_0_SPLIT_DPL_SINGLE_FLUSH_EN);
 321         /* Dumb Panel, Sync mode */
 322         mdp5_write(mdp5_kms, REG_MDP5_MDP_SPLIT_DPL_UPPER(0), 0);
 323         mdp5_write(mdp5_kms, REG_MDP5_MDP_SPLIT_DPL_LOWER(0), data);
 324         mdp5_write(mdp5_kms, REG_MDP5_MDP_SPLIT_DPL_EN(0), 1);
 325         mdp5_disable(mdp5_kms);
 326
 327         return 0;
 328 }
 329
 330 /* initialize encoder */
 331 struct drm_encoder *mdp5_encoder_init(struct drm_device *dev,
 332                                 struct mdp5_interface *intf)
 333 {
 334         struct drm_encoder *encoder = NULL;
 335         struct mdp5_encoder *mdp5_encoder;
 336         int enc_type = (intf->type == INTF_DSI) ?
 337                 DRM_MODE_ENCODER_DSI : DRM_MODE_ENCODER_TMDS;
 338         int ret;
 339
 340         mdp5_encoder = kzalloc(sizeof(*mdp5_encoder), GFP_KERNEL);
 341         if (!mdp5_encoder) {
 342                 ret = -ENOMEM;
 343                 goto fail;
 344         }
 345
 346         memcpy(&mdp5_encoder->intf, intf, sizeof(mdp5_encoder->intf));
 347         encoder = &mdp5_encoder->base;
 348
 349         spin_lock_init(&mdp5_encoder->intf_lock);
 350
 351         drm_encoder_init(dev, encoder, &mdp5_encoder_funcs, enc_type);
 352
 353         drm_encoder_helper_add(encoder, &mdp5_encoder_helper_funcs);
 354
 355         bs_init(mdp5_encoder);
 356
 357         return encoder;
 358
 359 fail:
 360         if (encoder)
 361                 mdp5_encoder_destroy(encoder);
 362
 363         return ERR_PTR(ret);
 364 }