drivers/gpu/drm/nouveau/core/subdev/fb/ramnve0.c

   1 /*
   2  * Copyright 2013 Red Hat Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: Ben Skeggs
  23  */
  24
  25 #include <subdev/gpio.h>
  26
  27 #include <subdev/bios.h>
  28 #include <subdev/bios/pll.h>
  29 #include <subdev/bios/init.h>
  30 #include <subdev/bios/rammap.h>
  31 #include <subdev/bios/timing.h>
  32
  33 #include <subdev/clock.h>
  34 #include <subdev/clock/pll.h>
  35
  36 #include <subdev/timer.h>
  37
  38 #include <core/option.h>
  39
  40 #include "nvc0.h"
  41
  42 #include "ramfuc.h"
  43
  44 /* binary driver only executes this path if the condition (a) is true
  45  * for any configuration (combination of rammap+ramcfg+timing) that
  46  * can be reached on a given card.  for now, we will execute the branch
  47  * unconditionally in the hope that a "false everywhere" in the bios
  48  * tables doesn't actually mean "don't touch this".
  49  */
  50 #define NOTE00(a) 1
  51
  52 struct nve0_ramfuc {
  53         struct ramfuc base;
  54
  55         struct nvbios_pll refpll;
  56         struct nvbios_pll mempll;
  57
  58         struct ramfuc_reg r_gpioMV;
  59         u32 r_funcMV[2];
  60         struct ramfuc_reg r_gpio2E;
  61         u32 r_func2E[2];
  62         struct ramfuc_reg r_gpiotrig;
  63
  64         struct ramfuc_reg r_0x132020;
  65         struct ramfuc_reg r_0x132028;
  66         struct ramfuc_reg r_0x132024;
  67         struct ramfuc_reg r_0x132030;
  68         struct ramfuc_reg r_0x132034;
  69         struct ramfuc_reg r_0x132000;
  70         struct ramfuc_reg r_0x132004;
  71         struct ramfuc_reg r_0x132040;
  72
  73         struct ramfuc_reg r_0x10f248;
  74         struct ramfuc_reg r_0x10f290;
  75         struct ramfuc_reg r_0x10f294;
  76         struct ramfuc_reg r_0x10f298;
  77         struct ramfuc_reg r_0x10f29c;
  78         struct ramfuc_reg r_0x10f2a0;
  79         struct ramfuc_reg r_0x10f2a4;
  80         struct ramfuc_reg r_0x10f2a8;
  81         struct ramfuc_reg r_0x10f2ac;
  82         struct ramfuc_reg r_0x10f2cc;
  83         struct ramfuc_reg r_0x10f2e8;
  84         struct ramfuc_reg r_0x10f250;
  85         struct ramfuc_reg r_0x10f24c;
  86         struct ramfuc_reg r_0x10fec4;
  87         struct ramfuc_reg r_0x10fec8;
  88         struct ramfuc_reg r_0x10f604;
  89         struct ramfuc_reg r_0x10f614;
  90         struct ramfuc_reg r_0x10f610;
  91         struct ramfuc_reg r_0x100770;
  92         struct ramfuc_reg r_0x100778;
  93         struct ramfuc_reg r_0x10f224;
  94
  95         struct ramfuc_reg r_0x10f870;
  96         struct ramfuc_reg r_0x10f698;
  97         struct ramfuc_reg r_0x10f694;
  98         struct ramfuc_reg r_0x10f6b8;
  99         struct ramfuc_reg r_0x10f808;
 100         struct ramfuc_reg r_0x10f670;
 101         struct ramfuc_reg r_0x10f60c;
 102         struct ramfuc_reg r_0x10f830;
 103         struct ramfuc_reg r_0x1373ec;
 104         struct ramfuc_reg r_0x10f800;
 105         struct ramfuc_reg r_0x10f82c;
 106
 107         struct ramfuc_reg r_0x10f978;
 108         struct ramfuc_reg r_0x10f910;
 109         struct ramfuc_reg r_0x10f914;
 110
 111         struct ramfuc_reg r_mr[16]; /* MR0 - MR8, MR15 */
 112
 113         struct ramfuc_reg r_0x62c000;
 114
 115         struct ramfuc_reg r_0x10f200;
 116
 117         struct ramfuc_reg r_0x10f210;
 118         struct ramfuc_reg r_0x10f310;
 119         struct ramfuc_reg r_0x10f314;
 120         struct ramfuc_reg r_0x10f318;
 121         struct ramfuc_reg r_0x10f090;
 122         struct ramfuc_reg r_0x10f69c;
 123         struct ramfuc_reg r_0x10f824;
 124         struct ramfuc_reg r_0x1373f0;
 125         struct ramfuc_reg r_0x1373f4;
 126         struct ramfuc_reg r_0x137320;
 127         struct ramfuc_reg r_0x10f65c;
 128         struct ramfuc_reg r_0x10f6bc;
 129         struct ramfuc_reg r_0x100710;
 130         struct ramfuc_reg r_0x100750;
 131 };
 132
 133 struct nve0_ram {
 134         struct nouveau_ram base;
 135         struct nve0_ramfuc fuc;
 136
 137         u32 parts;
 138         u32 pmask;
 139         u32 pnuts;
 140
 141         int from;
 142         int mode;
 143         int N1, fN1, M1, P1;
 144         int N2, M2, P2;
 145 };
 146
 147 /*******************************************************************************
 148  * GDDR5
 149  ******************************************************************************/
 150 static void
 151 nve0_ram_train(struct nve0_ramfuc *fuc, u32 mask, u32 data)
 152 {
 153         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 154         u32 addr = 0x110974, i;
 155
 156         ram_mask(fuc, 0x10f910, mask, data);
 157         ram_mask(fuc, 0x10f914, mask, data);
 158
 159         for (i = 0; (data & 0x80000000) && i < ram->parts; addr += 0x1000, i++) {
 160                 if (ram->pmask & (1 << i))
 161                         continue;
 162                 ram_wait(fuc, addr, 0x0000000f, 0x00000000, 500000);
 163         }
 164 }
 165
 166 static void
 167 r1373f4_init(struct nve0_ramfuc *fuc)
 168 {
 169         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 170         const u32 mcoef = ((--ram->P2 << 28) | (ram->N2 << 8) | ram->M2);
 171         const u32 rcoef = ((  ram->P1 << 16) | (ram->N1 << 8) | ram->M1);
 172         const u32 runk0 = ram->fN1 << 16;
 173         const u32 runk1 = ram->fN1;
 174
 175         if (ram->from == 2) {
 176                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00001100);
 177                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00000010);
 178         } else {
 179                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010010);
 180         }
 181
 182         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000000);
 183         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000000);
 184
 185         /* (re)program refpll, if required */
 186         if ((ram_rd32(fuc, 0x132024) & 0xffffffff) != rcoef ||
 187             (ram_rd32(fuc, 0x132034) & 0x0000ffff) != runk1) {
 188                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 189                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000000);
 190                 ram_wr32(fuc, 0x137320, 0x00000000);
 191                 ram_mask(fuc, 0x132030, 0xffff0000, runk0);
 192                 ram_mask(fuc, 0x132034, 0x0000ffff, runk1);
 193                 ram_wr32(fuc, 0x132024, rcoef);
 194                 ram_mask(fuc, 0x132028, 0x00080000, 0x00080000);
 195                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000001);
 196                 ram_wait(fuc, 0x137390, 0x00020000, 0x00020000, 64000);
 197                 ram_mask(fuc, 0x132028, 0x00080000, 0x00000000);
 198         }
 199
 200         /* (re)program mempll, if required */
 201         if (ram->mode == 2) {
 202                 ram_mask(fuc, 0x1373f4, 0x00010000, 0x00000000);
 203                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 204                 ram_mask(fuc, 0x132004, 0x103fffff, mcoef);
 205                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000001);
 206                 ram_wait(fuc, 0x137390, 0x00000002, 0x00000002, 64000);
 207                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00001100);
 208         } else {
 209                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010100);
 210         }
 211
 212         ram_mask(fuc, 0x1373f4, 0x00000000, 0x00000010);
 213 }
 214
 215 static void
 216 r1373f4_fini(struct nve0_ramfuc *fuc)
 217 {
 218         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 219         struct nouveau_ram_data *next = ram->base.next;
 220         u8 v0 = next->bios.ramcfg_11_03_c0;
 221         u8 v1 = next->bios.ramcfg_11_03_30;
 222         u32 tmp;
 223
 224         tmp = ram_rd32(fuc, 0x1373ec) & ~0x00030000;
 225         ram_wr32(fuc, 0x1373ec, tmp | (v1 << 16));
 226         ram_mask(fuc, 0x1373f0, (~ram->mode & 3), 0x00000000);
 227         if (ram->mode == 2) {
 228                 ram_mask(fuc, 0x1373f4, 0x00000003, 0x000000002);
 229                 ram_mask(fuc, 0x1373f4, 0x00001100, 0x000000000);
 230         } else {
 231                 ram_mask(fuc, 0x1373f4, 0x00000003, 0x000000001);
 232                 ram_mask(fuc, 0x1373f4, 0x00010000, 0x000000000);
 233         }
 234         ram_mask(fuc, 0x10f800, 0x00000030, (v0 ^ v1) << 4);
 235 }
 236
 237 static void
 238 nve0_ram_nuts(struct nve0_ram *ram, struct ramfuc_reg *reg,
 239               u32 _mask, u32 _data, u32 _copy)
 240 {
 241         struct nve0_fb_priv *priv = (void *)nouveau_fb(ram);
 242         struct ramfuc *fuc = &ram->fuc.base;
 243         u32 addr = 0x110000 + (reg->addr[0] & 0xfff);
 244         u32 mask = _mask | _copy;
 245         u32 data = (_data & _mask) | (reg->data & _copy);
 246         u32 i;
 247
 248         for (i = 0; i < 16; i++, addr += 0x1000) {
 249                 if (ram->pnuts & (1 << i)) {
 250                         u32 prev = nv_rd32(priv, addr);
 251                         u32 next = (prev & ~mask) | data;
 252                         nouveau_memx_wr32(fuc->memx, addr, next);
 253                 }
 254         }
 255 }
 256 #define ram_nuts(s,r,m,d,c)                                                    \
 257         nve0_ram_nuts((s), &(s)->fuc.r_##r, (m), (d), (c))
 258
 259 static int
 260 nve0_ram_calc_gddr5(struct nouveau_fb *pfb, u32 freq)
 261 {
 262         struct nve0_ram *ram = (void *)pfb->ram;
 263         struct nve0_ramfuc *fuc = &ram->fuc;
 264         struct nouveau_ram_data *next = ram->base.next;
 265         int vc = !(next->bios.ramcfg_11_02_08);
 266         int mv = !(next->bios.ramcfg_11_02_04);
 267         u32 mask, data;
 268
 269         ram_mask(fuc, 0x10f808, 0x40000000, 0x40000000);
 270         ram_wr32(fuc, 0x62c000, 0x0f0f0000);
 271
 272         /* MR1: turn termination on early, for some reason.. */
 273         if ((ram->base.mr[1] & 0x03c) != 0x030) {
 274                 ram_mask(fuc, mr[1], 0x03c, ram->base.mr[1] & 0x03c);
 275                 ram_nuts(ram, mr[1], 0x03c, ram->base.mr1_nuts & 0x03c, 0x000);
 276         }
 277
 278         if (vc == 1 && ram_have(fuc, gpio2E)) {
 279                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[1]);
 280                 if (temp != ram_rd32(fuc, gpio2E)) {
 281                         ram_wr32(fuc, gpiotrig, 1);
 282                         ram_nsec(fuc, 20000);
 283                 }
 284         }
 285
 286         ram_mask(fuc, 0x10f200, 0x00000800, 0x00000000);
 287
 288         nve0_ram_train(fuc, 0x01020000, 0x000c0000);
 289
 290         ram_wr32(fuc, 0x10f210, 0x00000000); /* REFRESH_AUTO = 0 */
 291         ram_nsec(fuc, 1000);
 292         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 293         ram_nsec(fuc, 1000);
 294
 295         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 296         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 297         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 298         ram_wr32(fuc, 0x10f090, 0x00000061);
 299         ram_wr32(fuc, 0x10f090, 0xc000007f);
 300         ram_nsec(fuc, 1000);
 301
 302         ram_wr32(fuc, 0x10f698, 0x00000000);
 303         ram_wr32(fuc, 0x10f69c, 0x00000000);
 304
 305         /*XXX: there does appear to be some kind of condition here, simply
 306          *     modifying these bits in the vbios from the default pl0
 307          *     entries shows no change.  however, the data does appear to
 308          *     be correct and may be required for the transition back
 309          */
 310         mask = 0x800f07e0;
 311         data = 0x00030000;
 312         if (ram_rd32(fuc, 0x10f978) & 0x00800000)
 313                 data |= 0x00040000;
 314
 315         if (1) {
 316                 data |= 0x800807e0;
 317                 switch (next->bios.ramcfg_11_03_c0) {
 318                 case 3: data &= ~0x00000040; break;
 319                 case 2: data &= ~0x00000100; break;
 320                 case 1: data &= ~0x80000000; break;
 321                 case 0: data &= ~0x00000400; break;
 322                 }
 323
 324                 switch (next->bios.ramcfg_11_03_30) {
 325                 case 3: data &= ~0x00000020; break;
 326                 case 2: data &= ~0x00000080; break;
 327                 case 1: data &= ~0x00080000; break;
 328                 case 0: data &= ~0x00000200; break;
 329                 }
 330         }
 331
 332         if (next->bios.ramcfg_11_02_80)
 333                 mask |= 0x03000000;
 334         if (next->bios.ramcfg_11_02_40)
 335                 mask |= 0x00002000;
 336         if (next->bios.ramcfg_11_07_10)
 337                 mask |= 0x00004000;
 338         if (next->bios.ramcfg_11_07_08)
 339                 mask |= 0x00000003;
 340         else {
 341                 mask |= 0x34000000;
 342                 if (ram_rd32(fuc, 0x10f978) & 0x00800000)
 343                         mask |= 0x40000000;
 344         }
 345         ram_mask(fuc, 0x10f824, mask, data);
 346
 347         ram_mask(fuc, 0x132040, 0x00010000, 0x00000000);
 348
 349         if (ram->from == 2 && ram->mode != 2) {
 350                 ram_mask(fuc, 0x10f808, 0x00080000, 0x00000000);
 351                 ram_mask(fuc, 0x10f200, 0x18008000, 0x00008000);
 352                 ram_mask(fuc, 0x10f800, 0x00000000, 0x00000004);
 353                 ram_mask(fuc, 0x10f830, 0x00008000, 0x01040010);
 354                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 355                 r1373f4_init(fuc);
 356                 ram_mask(fuc, 0x1373f0, 0x00000002, 0x00000001);
 357                 r1373f4_fini(fuc);
 358                 ram_mask(fuc, 0x10f830, 0x00c00000, 0x00240001);
 359         } else
 360         if (ram->from != 2 && ram->mode != 2) {
 361                 r1373f4_init(fuc);
 362                 r1373f4_fini(fuc);
 363         }
 364
 365         if (ram_have(fuc, gpioMV)) {
 366                 u32 temp  = ram_mask(fuc, gpioMV, 0x3000, fuc->r_funcMV[mv]);
 367                 if (temp != ram_rd32(fuc, gpioMV)) {
 368                         ram_wr32(fuc, gpiotrig, 1);
 369                         ram_nsec(fuc, 64000);
 370                 }
 371         }
 372
 373         if ( (next->bios.ramcfg_11_02_40) ||
 374              (next->bios.ramcfg_11_07_10)) {
 375                 ram_mask(fuc, 0x132040, 0x00010000, 0x00010000);
 376                 ram_nsec(fuc, 20000);
 377         }
 378
 379         if (ram->from != 2 && ram->mode == 2) {
 380                 if (0 /*XXX: Titan */)
 381                         ram_mask(fuc, 0x10f200, 0x18000000, 0x18000000);
 382                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000000);
 383                 ram_mask(fuc, 0x1373f0, 0x00000000, 0x00000002);
 384                 ram_mask(fuc, 0x10f830, 0x00800001, 0x00408010);
 385                 r1373f4_init(fuc);
 386                 r1373f4_fini(fuc);
 387                 ram_mask(fuc, 0x10f808, 0x00000000, 0x00080000);
 388                 ram_mask(fuc, 0x10f200, 0x00808000, 0x00800000);
 389         } else
 390         if (ram->from == 2 && ram->mode == 2) {
 391                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000000);
 392                 r1373f4_init(fuc);
 393                 r1373f4_fini(fuc);
 394         }
 395
 396         if (ram->mode != 2) /*XXX*/ {
 397                 if (next->bios.ramcfg_11_07_40)
 398                         ram_mask(fuc, 0x10f670, 0x80000000, 0x80000000);
 399         }
 400
 401         ram_wr32(fuc, 0x10f65c, 0x00000011 * next->bios.rammap_11_11_0c);
 402         ram_wr32(fuc, 0x10f6b8, 0x01010101 * next->bios.ramcfg_11_09);
 403         ram_wr32(fuc, 0x10f6bc, 0x01010101 * next->bios.ramcfg_11_09);
 404
 405         if (!next->bios.ramcfg_11_07_08 && !next->bios.ramcfg_11_07_04) {
 406                 ram_wr32(fuc, 0x10f698, 0x01010101 * next->bios.ramcfg_11_04);
 407                 ram_wr32(fuc, 0x10f69c, 0x01010101 * next->bios.ramcfg_11_04);
 408         } else
 409         if (!next->bios.ramcfg_11_07_08) {
 410                 ram_wr32(fuc, 0x10f698, 0x00000000);
 411                 ram_wr32(fuc, 0x10f69c, 0x00000000);
 412         }
 413
 414         if (ram->mode != 2) {
 415                 u32 data = 0x01000100 * next->bios.ramcfg_11_04;
 416                 ram_nuke(fuc, 0x10f694);
 417                 ram_mask(fuc, 0x10f694, 0xff00ff00, data);
 418         }
 419
 420         if (ram->mode == 2 && (next->bios.ramcfg_11_08_10))
 421                 data = 0x00000080;
 422         else
 423                 data = 0x00000000;
 424         ram_mask(fuc, 0x10f60c, 0x00000080, data);
 425
 426         mask = 0x00070000;
 427         data = 0x00000000;
 428         if (!(next->bios.ramcfg_11_02_80))
 429                 data |= 0x03000000;
 430         if (!(next->bios.ramcfg_11_02_40))
 431                 data |= 0x00002000;
 432         if (!(next->bios.ramcfg_11_07_10))
 433                 data |= 0x00004000;
 434         if (!(next->bios.ramcfg_11_07_08))
 435                 data |= 0x00000003;
 436         else
 437                 data |= 0x74000000;
 438         ram_mask(fuc, 0x10f824, mask, data);
 439
 440         if (next->bios.ramcfg_11_01_08)
 441                 data = 0x00000000;
 442         else
 443                 data = 0x00001000;
 444         ram_mask(fuc, 0x10f200, 0x00001000, data);
 445
 446         if (ram_rd32(fuc, 0x10f670) & 0x80000000) {
 447                 ram_nsec(fuc, 10000);
 448                 ram_mask(fuc, 0x10f670, 0x80000000, 0x00000000);
 449         }
 450
 451         if (next->bios.ramcfg_11_08_01)
 452                 data = 0x00100000;
 453         else
 454                 data = 0x00000000;
 455         ram_mask(fuc, 0x10f82c, 0x00100000, data);
 456
 457         data = 0x00000000;
 458         if (next->bios.ramcfg_11_08_08)
 459                 data |= 0x00002000;
 460         if (next->bios.ramcfg_11_08_04)
 461                 data |= 0x00001000;
 462         if (next->bios.ramcfg_11_08_02)
 463                 data |= 0x00004000;
 464         ram_mask(fuc, 0x10f830, 0x00007000, data);
 465
 466         /* PFB timing */
 467         ram_mask(fuc, 0x10f248, 0xffffffff, next->bios.timing[10]);
 468         ram_mask(fuc, 0x10f290, 0xffffffff, next->bios.timing[0]);
 469         ram_mask(fuc, 0x10f294, 0xffffffff, next->bios.timing[1]);
 470         ram_mask(fuc, 0x10f298, 0xffffffff, next->bios.timing[2]);
 471         ram_mask(fuc, 0x10f29c, 0xffffffff, next->bios.timing[3]);
 472         ram_mask(fuc, 0x10f2a0, 0xffffffff, next->bios.timing[4]);
 473         ram_mask(fuc, 0x10f2a4, 0xffffffff, next->bios.timing[5]);
 474         ram_mask(fuc, 0x10f2a8, 0xffffffff, next->bios.timing[6]);
 475         ram_mask(fuc, 0x10f2ac, 0xffffffff, next->bios.timing[7]);
 476         ram_mask(fuc, 0x10f2cc, 0xffffffff, next->bios.timing[8]);
 477         ram_mask(fuc, 0x10f2e8, 0xffffffff, next->bios.timing[9]);
 478
 479         data = mask = 0x00000000;
 480         if (NOTE00(ramcfg_08_20)) {
 481                 if (next->bios.ramcfg_11_08_20)
 482                         data |= 0x01000000;
 483                 mask |= 0x01000000;
 484         }
 485         ram_mask(fuc, 0x10f200, mask, data);
 486
 487         data = mask = 0x00000000;
 488         if (NOTE00(ramcfg_02_03 != 0)) {
 489                 data |= (next->bios.ramcfg_11_02_03) << 8;
 490                 mask |= 0x00000300;
 491         }
 492         if (NOTE00(ramcfg_01_10)) {
 493                 if (next->bios.ramcfg_11_01_10)
 494                         data |= 0x70000000;
 495                 mask |= 0x70000000;
 496         }
 497         ram_mask(fuc, 0x10f604, mask, data);
 498
 499         data = mask = 0x00000000;
 500         if (NOTE00(timing_30_07 != 0)) {
 501                 data |= (next->bios.timing_20_30_07) << 28;
 502                 mask |= 0x70000000;
 503         }
 504         if (NOTE00(ramcfg_01_01)) {
 505                 if (next->bios.ramcfg_11_01_01)
 506                         data |= 0x00000100;
 507                 mask |= 0x00000100;
 508         }
 509         ram_mask(fuc, 0x10f614, mask, data);
 510
 511         data = mask = 0x00000000;
 512         if (NOTE00(timing_30_07 != 0)) {
 513                 data |= (next->bios.timing_20_30_07) << 28;
 514                 mask |= 0x70000000;
 515         }
 516         if (NOTE00(ramcfg_01_02)) {
 517                 if (next->bios.ramcfg_11_01_02)
 518                         data |= 0x00000100;
 519                 mask |= 0x00000100;
 520         }
 521         ram_mask(fuc, 0x10f610, mask, data);
 522
 523         mask = 0x33f00000;
 524         data = 0x00000000;
 525         if (!(next->bios.ramcfg_11_01_04))
 526                 data |= 0x20200000;
 527         if (!(next->bios.ramcfg_11_07_80))
 528                 data |= 0x12800000;
 529         /*XXX: see note above about there probably being some condition
 530          *     for the 10f824 stuff that uses ramcfg 3...
 531          */
 532         if ( (next->bios.ramcfg_11_03_f0)) {
 533                 if (next->bios.rammap_11_08_0c) {
 534                         if (!(next->bios.ramcfg_11_07_80))
 535                                 mask |= 0x00000020;
 536                         else
 537                                 data |= 0x00000020;
 538                         mask |= 0x00000004;
 539                 }
 540         } else {
 541                 mask |= 0x40000020;
 542                 data |= 0x00000004;
 543         }
 544
 545         ram_mask(fuc, 0x10f808, mask, data);
 546
 547         ram_wr32(fuc, 0x10f870, 0x11111111 * next->bios.ramcfg_11_03_0f);
 548
 549         data = mask = 0x00000000;
 550         if (NOTE00(ramcfg_02_03 != 0)) {
 551                 data |= next->bios.ramcfg_11_02_03;
 552                 mask |= 0x00000003;
 553         }
 554         if (NOTE00(ramcfg_01_10)) {
 555                 if (next->bios.ramcfg_11_01_10)
 556                         data |= 0x00000004;
 557                 mask |= 0x00000004;
 558         }
 559
 560         if ((ram_mask(fuc, 0x100770, mask, data) & mask & 4) != (data & 4)) {
 561                 ram_mask(fuc, 0x100750, 0x00000008, 0x00000008);
 562                 ram_wr32(fuc, 0x100710, 0x00000000);
 563                 ram_wait(fuc, 0x100710, 0x80000000, 0x80000000, 200000);
 564         }
 565
 566         data = (next->bios.timing_20_30_07) << 8;
 567         if (next->bios.ramcfg_11_01_01)
 568                 data |= 0x80000000;
 569         ram_mask(fuc, 0x100778, 0x00000700, data);
 570
 571         ram_mask(fuc, 0x10f250, 0x000003f0, next->bios.timing_20_2c_003f << 4);
 572         data = (next->bios.timing[10] & 0x7f000000) >> 24;
 573         if (data < next->bios.timing_20_2c_1fc0)
 574                 data = next->bios.timing_20_2c_1fc0;
 575         ram_mask(fuc, 0x10f24c, 0x7f000000, data << 24);
 576         ram_mask(fuc, 0x10f224, 0x001f0000, next->bios.timing_20_30_f8 << 16);
 577
 578         ram_mask(fuc, 0x10fec4, 0x041e0f07, next->bios.timing_20_31_0800 << 26 |
 579                                             next->bios.timing_20_31_0780 << 17 |
 580                                             next->bios.timing_20_31_0078 << 8 |
 581                                             next->bios.timing_20_31_0007);
 582         ram_mask(fuc, 0x10fec8, 0x00000027, next->bios.timing_20_31_8000 << 5 |
 583                                             next->bios.timing_20_31_7000);
 584
 585         ram_wr32(fuc, 0x10f090, 0x4000007e);
 586         ram_nsec(fuc, 2000);
 587         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 588         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 589         ram_wr32(fuc, 0x10f210, 0x80000000); /* REFRESH_AUTO = 1 */
 590
 591         if ((next->bios.ramcfg_11_08_10) && (ram->mode == 2) /*XXX*/) {
 592                 u32 temp = ram_mask(fuc, 0x10f294, 0xff000000, 0x24000000);
 593                 nve0_ram_train(fuc, 0xbc0e0000, 0xa4010000); /*XXX*/
 594                 ram_nsec(fuc, 1000);
 595                 ram_wr32(fuc, 0x10f294, temp);
 596         }
 597
 598         ram_mask(fuc, mr[3], 0xfff, ram->base.mr[3]);
 599         ram_wr32(fuc, mr[0], ram->base.mr[0]);
 600         ram_mask(fuc, mr[8], 0xfff, ram->base.mr[8]);
 601         ram_nsec(fuc, 1000);
 602         ram_mask(fuc, mr[1], 0xfff, ram->base.mr[1]);
 603         ram_mask(fuc, mr[5], 0xfff, ram->base.mr[5] & ~0x004); /* LP3 later */
 604         ram_mask(fuc, mr[6], 0xfff, ram->base.mr[6]);
 605         ram_mask(fuc, mr[7], 0xfff, ram->base.mr[7]);
 606
 607         if (vc == 0 && ram_have(fuc, gpio2E)) {
 608                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[0]);
 609                 if (temp != ram_rd32(fuc, gpio2E)) {
 610                         ram_wr32(fuc, gpiotrig, 1);
 611                         ram_nsec(fuc, 20000);
 612                 }
 613         }
 614
 615         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 616         ram_wr32(fuc, 0x10f318, 0x00000001); /* NOP? */
 617         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 618         ram_nsec(fuc, 1000);
 619         ram_nuts(ram, 0x10f200, 0x18808800, 0x00000000, 0x18808800);
 620
 621         data  = ram_rd32(fuc, 0x10f978);
 622         data &= ~0x00046144;
 623         data |=  0x0000000b;
 624         if (!(next->bios.ramcfg_11_07_08)) {
 625                 if (!(next->bios.ramcfg_11_07_04))
 626                         data |= 0x0000200c;
 627                 else
 628                         data |= 0x00000000;
 629         } else {
 630                 data |= 0x00040044;
 631         }
 632         ram_wr32(fuc, 0x10f978, data);
 633
 634         if (ram->mode == 1) {
 635                 data = ram_rd32(fuc, 0x10f830) | 0x00000001;
 636                 ram_wr32(fuc, 0x10f830, data);
 637         }
 638
 639         if (!(next->bios.ramcfg_11_07_08)) {
 640                 data = 0x88020000;
 641                 if ( (next->bios.ramcfg_11_07_04))
 642                         data |= 0x10000000;
 643                 if (!(next->bios.rammap_11_08_10))
 644                         data |= 0x00080000;
 645         } else {
 646                 data = 0xa40e0000;
 647         }
 648         nve0_ram_train(fuc, 0xbc0f0000, data);
 649         if (1) /* XXX: not always? */
 650                 ram_nsec(fuc, 1000);
 651
 652         if (ram->mode == 2) { /*XXX*/
 653                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000004);
 654         }
 655
 656         /* LP3 */
 657         if (ram_mask(fuc, mr[5], 0x004, ram->base.mr[5]) != ram->base.mr[5])
 658                 ram_nsec(fuc, 1000);
 659
 660         if (ram->mode != 2) {
 661                 ram_mask(fuc, 0x10f830, 0x01000000, 0x01000000);
 662                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 663         }
 664
 665         if (next->bios.ramcfg_11_07_02)
 666                 nve0_ram_train(fuc, 0x80020000, 0x01000000);
 667
 668         ram_wr32(fuc, 0x62c000, 0x0f0f0f00);
 669
 670         if (next->bios.rammap_11_08_01)
 671                 data = 0x00000800;
 672         else
 673                 data = 0x00000000;
 674         ram_mask(fuc, 0x10f200, 0x00000800, data);
 675         ram_nuts(ram, 0x10f200, 0x18808800, data, 0x18808800);
 676         return 0;
 677 }
 678
 679 /*******************************************************************************
 680  * DDR3
 681  ******************************************************************************/
 682
 683 static int
 684 nve0_ram_calc_sddr3(struct nouveau_fb *pfb, u32 freq)
 685 {
 686         struct nve0_ram *ram = (void *)pfb->ram;
 687         struct nve0_ramfuc *fuc = &ram->fuc;
 688         const u32 rcoef = ((  ram->P1 << 16) | (ram->N1 << 8) | ram->M1);
 689         const u32 runk0 = ram->fN1 << 16;
 690         const u32 runk1 = ram->fN1;
 691         struct nouveau_ram_data *next = ram->base.next;
 692         int vc = !(next->bios.ramcfg_11_02_08);
 693         int mv = !(next->bios.ramcfg_11_02_04);
 694         u32 mask, data;
 695
 696         ram_mask(fuc, 0x10f808, 0x40000000, 0x40000000);
 697         ram_wr32(fuc, 0x62c000, 0x0f0f0000);
 698
 699         if (vc == 1 && ram_have(fuc, gpio2E)) {
 700                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[1]);
 701                 if (temp != ram_rd32(fuc, gpio2E)) {
 702                         ram_wr32(fuc, gpiotrig, 1);
 703                         ram_nsec(fuc, 20000);
 704                 }
 705         }
 706
 707         ram_mask(fuc, 0x10f200, 0x00000800, 0x00000000);
 708         if ((next->bios.ramcfg_11_03_f0))
 709                 ram_mask(fuc, 0x10f808, 0x04000000, 0x04000000);
 710
 711         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 712         ram_wr32(fuc, 0x10f210, 0x00000000); /* REFRESH_AUTO = 0 */
 713         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 714         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 715         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 716         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 717         ram_nsec(fuc, 1000);
 718
 719         ram_wr32(fuc, 0x10f090, 0x00000060);
 720         ram_wr32(fuc, 0x10f090, 0xc000007e);
 721
 722         /*XXX: there does appear to be some kind of condition here, simply
 723          *     modifying these bits in the vbios from the default pl0
 724          *     entries shows no change.  however, the data does appear to
 725          *     be correct and may be required for the transition back
 726          */
 727         mask = 0x00010000;
 728         data = 0x00010000;
 729
 730         if (1) {
 731                 mask |= 0x800807e0;
 732                 data |= 0x800807e0;
 733                 switch (next->bios.ramcfg_11_03_c0) {
 734                 case 3: data &= ~0x00000040; break;
 735                 case 2: data &= ~0x00000100; break;
 736                 case 1: data &= ~0x80000000; break;
 737                 case 0: data &= ~0x00000400; break;
 738                 }
 739
 740                 switch (next->bios.ramcfg_11_03_30) {
 741                 case 3: data &= ~0x00000020; break;
 742                 case 2: data &= ~0x00000080; break;
 743                 case 1: data &= ~0x00080000; break;
 744                 case 0: data &= ~0x00000200; break;
 745                 }
 746         }
 747
 748         if (next->bios.ramcfg_11_02_80)
 749                 mask |= 0x03000000;
 750         if (next->bios.ramcfg_11_02_40)
 751                 mask |= 0x00002000;
 752         if (next->bios.ramcfg_11_07_10)
 753                 mask |= 0x00004000;
 754         if (next->bios.ramcfg_11_07_08)
 755                 mask |= 0x00000003;
 756         else
 757                 mask |= 0x14000000;
 758         ram_mask(fuc, 0x10f824, mask, data);
 759
 760         ram_mask(fuc, 0x132040, 0x00010000, 0x00000000);
 761
 762         ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010010);
 763         data  = ram_rd32(fuc, 0x1373ec) & ~0x00030000;
 764         data |= (next->bios.ramcfg_11_03_30) << 12;
 765         ram_wr32(fuc, 0x1373ec, data);
 766         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000000);
 767         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000000);
 768
 769         /* (re)program refpll, if required */
 770         if ((ram_rd32(fuc, 0x132024) & 0xffffffff) != rcoef ||
 771             (ram_rd32(fuc, 0x132034) & 0x0000ffff) != runk1) {
 772                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 773                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000000);
 774                 ram_wr32(fuc, 0x137320, 0x00000000);
 775                 ram_mask(fuc, 0x132030, 0xffff0000, runk0);
 776                 ram_mask(fuc, 0x132034, 0x0000ffff, runk1);
 777                 ram_wr32(fuc, 0x132024, rcoef);
 778                 ram_mask(fuc, 0x132028, 0x00080000, 0x00080000);
 779                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000001);
 780                 ram_wait(fuc, 0x137390, 0x00020000, 0x00020000, 64000);
 781                 ram_mask(fuc, 0x132028, 0x00080000, 0x00000000);
 782         }
 783
 784         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000010);
 785         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000001);
 786         ram_mask(fuc, 0x1373f4, 0x00010000, 0x00000000);
 787
 788         if (ram_have(fuc, gpioMV)) {
 789                 u32 temp  = ram_mask(fuc, gpioMV, 0x3000, fuc->r_funcMV[mv]);
 790                 if (temp != ram_rd32(fuc, gpioMV)) {
 791                         ram_wr32(fuc, gpiotrig, 1);
 792                         ram_nsec(fuc, 64000);
 793                 }
 794         }
 795
 796         if ( (next->bios.ramcfg_11_02_40) ||
 797              (next->bios.ramcfg_11_07_10)) {
 798                 ram_mask(fuc, 0x132040, 0x00010000, 0x00010000);
 799                 ram_nsec(fuc, 20000);
 800         }
 801
 802         if (ram->mode != 2) /*XXX*/ {
 803                 if (next->bios.ramcfg_11_07_40)
 804                         ram_mask(fuc, 0x10f670, 0x80000000, 0x80000000);
 805         }
 806
 807         ram_wr32(fuc, 0x10f65c, 0x00000011 * next->bios.rammap_11_11_0c);
 808         ram_wr32(fuc, 0x10f6b8, 0x01010101 * next->bios.ramcfg_11_09);
 809         ram_wr32(fuc, 0x10f6bc, 0x01010101 * next->bios.ramcfg_11_09);
 810
 811         mask = 0x00010000;
 812         data = 0x00000000;
 813         if (!(next->bios.ramcfg_11_02_80))
 814                 data |= 0x03000000;
 815         if (!(next->bios.ramcfg_11_02_40))
 816                 data |= 0x00002000;
 817         if (!(next->bios.ramcfg_11_07_10))
 818                 data |= 0x00004000;
 819         if (!(next->bios.ramcfg_11_07_08))
 820                 data |= 0x00000003;
 821         else
 822                 data |= 0x14000000;
 823         ram_mask(fuc, 0x10f824, mask, data);
 824         ram_nsec(fuc, 1000);
 825
 826         if (next->bios.ramcfg_11_08_01)
 827                 data = 0x00100000;
 828         else
 829                 data = 0x00000000;
 830         ram_mask(fuc, 0x10f82c, 0x00100000, data);
 831
 832         /* PFB timing */
 833         ram_mask(fuc, 0x10f248, 0xffffffff, next->bios.timing[10]);
 834         ram_mask(fuc, 0x10f290, 0xffffffff, next->bios.timing[0]);
 835         ram_mask(fuc, 0x10f294, 0xffffffff, next->bios.timing[1]);
 836         ram_mask(fuc, 0x10f298, 0xffffffff, next->bios.timing[2]);
 837         ram_mask(fuc, 0x10f29c, 0xffffffff, next->bios.timing[3]);
 838         ram_mask(fuc, 0x10f2a0, 0xffffffff, next->bios.timing[4]);
 839         ram_mask(fuc, 0x10f2a4, 0xffffffff, next->bios.timing[5]);
 840         ram_mask(fuc, 0x10f2a8, 0xffffffff, next->bios.timing[6]);
 841         ram_mask(fuc, 0x10f2ac, 0xffffffff, next->bios.timing[7]);
 842         ram_mask(fuc, 0x10f2cc, 0xffffffff, next->bios.timing[8]);
 843         ram_mask(fuc, 0x10f2e8, 0xffffffff, next->bios.timing[9]);
 844
 845         mask = 0x33f00000;
 846         data = 0x00000000;
 847         if (!(next->bios.ramcfg_11_01_04))
 848                 data |= 0x20200000;
 849         if (!(next->bios.ramcfg_11_07_80))
 850                 data |= 0x12800000;
 851         /*XXX: see note above about there probably being some condition
 852          *     for the 10f824 stuff that uses ramcfg 3...
 853          */
 854         if ( (next->bios.ramcfg_11_03_f0)) {
 855                 if (next->bios.rammap_11_08_0c) {
 856                         if (!(next->bios.ramcfg_11_07_80))
 857                                 mask |= 0x00000020;
 858                         else
 859                                 data |= 0x00000020;
 860                         mask |= 0x08000004;
 861                 }
 862                 data |= 0x04000000;
 863         } else {
 864                 mask |= 0x44000020;
 865                 data |= 0x08000004;
 866         }
 867
 868         ram_mask(fuc, 0x10f808, mask, data);
 869
 870         ram_wr32(fuc, 0x10f870, 0x11111111 * next->bios.ramcfg_11_03_0f);
 871
 872         ram_mask(fuc, 0x10f250, 0x000003f0, next->bios.timing_20_2c_003f << 4);
 873
 874         data = (next->bios.timing[10] & 0x7f000000) >> 24;
 875         if (data < next->bios.timing_20_2c_1fc0)
 876                 data = next->bios.timing_20_2c_1fc0;
 877         ram_mask(fuc, 0x10f24c, 0x7f000000, data << 24);
 878
 879         ram_mask(fuc, 0x10f224, 0x001f0000, next->bios.timing_20_30_f8);
 880
 881         ram_wr32(fuc, 0x10f090, 0x4000007f);
 882         ram_nsec(fuc, 1000);
 883
 884         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 885         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 886         ram_wr32(fuc, 0x10f210, 0x80000000); /* REFRESH_AUTO = 1 */
 887         ram_nsec(fuc, 1000);
 888
 889         ram_nuke(fuc, mr[0]);
 890         ram_mask(fuc, mr[0], 0x100, 0x100);
 891         ram_mask(fuc, mr[0], 0x100, 0x000);
 892
 893         ram_mask(fuc, mr[2], 0xfff, ram->base.mr[2]);
 894         ram_wr32(fuc, mr[0], ram->base.mr[0]);
 895         ram_nsec(fuc, 1000);
 896
 897         ram_nuke(fuc, mr[0]);
 898         ram_mask(fuc, mr[0], 0x100, 0x100);
 899         ram_mask(fuc, mr[0], 0x100, 0x000);
 900
 901         if (vc == 0 && ram_have(fuc, gpio2E)) {
 902                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[0]);
 903                 if (temp != ram_rd32(fuc, gpio2E)) {
 904                         ram_wr32(fuc, gpiotrig, 1);
 905                         ram_nsec(fuc, 20000);
 906                 }
 907         }
 908
 909         if (ram->mode != 2) {
 910                 ram_mask(fuc, 0x10f830, 0x01000000, 0x01000000);
 911                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 912         }
 913
 914         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 915         ram_wr32(fuc, 0x10f318, 0x00000001); /* NOP? */
 916         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 917         ram_nsec(fuc, 1000);
 918
 919         ram_wr32(fuc, 0x62c000, 0x0f0f0f00);
 920
 921         if (next->bios.rammap_11_08_01)
 922                 data = 0x00000800;
 923         else
 924                 data = 0x00000000;
 925         ram_mask(fuc, 0x10f200, 0x00000800, data);
 926         return 0;
 927 }
 928
 929 /*******************************************************************************
 930  * main hooks
 931  ******************************************************************************/
 932
 933 static int
 934 nve0_ram_calc_data(struct nouveau_fb *pfb, u32 freq,
 935                    struct nouveau_ram_data *data)
 936 {
 937         struct nouveau_bios *bios = nouveau_bios(pfb);
 938         struct nve0_ram *ram = (void *)pfb->ram;
 939         u8 strap, cnt, len;
 940
 941         /* lookup memory config data relevant to the target frequency */
 942         ram->base.rammap.data = nvbios_rammapEp(bios, freq / 1000,
 943                                                &ram->base.rammap.version,
 944                                                &ram->base.rammap.size,
 945                                                &cnt, &len, &data->bios);
 946         if (!ram->base.rammap.data || ram->base.rammap.version != 0x11 ||
 947              ram->base.rammap.size < 0x09) {
 948                 nv_error(pfb, "invalid/missing rammap entry\n");
 949                 return -EINVAL;
 950         }
 951
 952         /* locate specific data set for the attached memory */
 953         ram->base.ramcfg.data = nvbios_rammapSp(bios, ram->base.rammap.data,
 954                                                 ram->base.rammap.version,
 955                                                 ram->base.rammap.size, cnt, len,
 956                                                 nvbios_ramcfg_index(bios),
 957                                                 &ram->base.ramcfg.version,
 958                                                 &ram->base.ramcfg.size,
 959                                                 &data->bios);
 960         if (!ram->base.ramcfg.data || ram->base.ramcfg.version != 0x11 ||
 961              ram->base.ramcfg.size < 0x08) {
 962                 nv_error(pfb, "invalid/missing ramcfg entry\n");
 963                 return -EINVAL;
 964         }
 965
 966         /* lookup memory timings, if bios says they're present */
 967         strap = nv_ro08(bios, ram->base.ramcfg.data + 0x00);
 968         if (strap != 0xff) {
 969                 ram->base.timing.data =
 970                         nvbios_timingEp(bios, strap, &ram->base.timing.version,
 971                                        &ram->base.timing.size, &cnt, &len,
 972                                        &data->bios);
 973                 if (!ram->base.timing.data ||
 974                      ram->base.timing.version != 0x20 ||
 975                      ram->base.timing.size < 0x33) {
 976                         nv_error(pfb, "invalid/missing timing entry\n");
 977                         return -EINVAL;
 978                 }
 979         } else {
 980                 ram->base.timing.data = 0;
 981         }
 982
 983         data->freq = freq;
 984         return 0;
 985 }
 986
 987 static int
 988 nve0_ram_calc_xits(struct nouveau_fb *pfb, struct nouveau_ram_data *next)
 989 {
 990         struct nve0_ram *ram = (void *)pfb->ram;
 991         struct nve0_ramfuc *fuc = &ram->fuc;
 992         int refclk, i;
 993         int ret;
 994
 995         ret = ram_init(fuc, pfb);
 996         if (ret)
 997                 return ret;
 998
 999         ram->mode = (next->freq > fuc->refpll.vco1.max_freq) ? 2 : 1;
1000         ram->from = ram_rd32(fuc, 0x1373f4) & 0x0000000f;
1001
1002         /* XXX: this is *not* what nvidia do.  on fermi nvidia generally
1003          * select, based on some unknown condition, one of the two possible
1004          * reference frequencies listed in the vbios table for mempll and
1005          * program refpll to that frequency.
1006          *
1007          * so far, i've seen very weird values being chosen by nvidia on
1008          * kepler boards, no idea how/why they're chosen.
1009          */
1010         refclk = next->freq;
1011         if (ram->mode == 2)
1012                 refclk = fuc->mempll.refclk;
1013
1014         /* calculate refpll coefficients */
1015         ret = nva3_pll_calc(nv_subdev(pfb), &fuc->refpll, refclk, &ram->N1,
1016                            &ram->fN1, &ram->M1, &ram->P1);
1017         fuc->mempll.refclk = ret;
1018         if (ret <= 0) {
1019                 nv_error(pfb, "unable to calc refpll\n");
1020                 return -EINVAL;
1021         }
1022
1023         /* calculate mempll coefficients, if we're using it */
1024         if (ram->mode == 2) {
1025                 /* post-divider doesn't work... the reg takes the values but
1026                  * appears to completely ignore it.  there *is* a bit at
1027                  * bit 28 that appears to divide the clock by 2 if set.
1028                  */
1029                 fuc->mempll.min_p = 1;
1030                 fuc->mempll.max_p = 2;
1031
1032                 ret = nva3_pll_calc(nv_subdev(pfb), &fuc->mempll, next->freq,
1033                                    &ram->N2, NULL, &ram->M2, &ram->P2);
1034                 if (ret <= 0) {
1035                         nv_error(pfb, "unable to calc mempll\n");
1036                         return -EINVAL;
1037                 }
1038         }
1039
1040         for (i = 0; i < ARRAY_SIZE(fuc->r_mr); i++) {
1041                 if (ram_have(fuc, mr[i]))
1042                         ram->base.mr[i] = ram_rd32(fuc, mr[i]);
1043         }
1044         ram->base.freq = next->freq;
1045
1046         switch (ram->base.type) {
1047         case NV_MEM_TYPE_DDR3:
1048                 ret = nouveau_sddr3_calc(&ram->base);
1049                 if (ret == 0)
1050                         ret = nve0_ram_calc_sddr3(pfb, next->freq);
1051                 break;
1052         case NV_MEM_TYPE_GDDR5:
1053                 ret = nouveau_gddr5_calc(&ram->base, ram->pnuts != 0);
1054                 if (ret == 0)
1055                         ret = nve0_ram_calc_gddr5(pfb, next->freq);
1056                 break;
1057         default:
1058                 ret = -ENOSYS;
1059                 break;
1060         }
1061
1062         return ret;
1063 }
1064
1065 static int
1066 nve0_ram_calc(struct nouveau_fb *pfb, u32 freq)
1067 {
1068         struct nouveau_clock *clk = nouveau_clock(pfb);
1069         struct nve0_ram *ram = (void *)pfb->ram;
1070         struct nouveau_ram_data *xits = &ram->base.xition;
1071         struct nouveau_ram_data *copy;
1072         int ret;
1073
1074         if (ram->base.next == NULL) {
1075                 ret = nve0_ram_calc_data(pfb, clk->read(clk, nv_clk_src_mem),
1076                                         &ram->base.former);
1077                 if (ret)
1078                         return ret;
1079
1080                 ret = nve0_ram_calc_data(pfb, freq, &ram->base.target);
1081                 if (ret)
1082                         return ret;
1083
1084                 if (ram->base.target.freq < ram->base.former.freq) {
1085                         *xits = ram->base.target;
1086                         copy = &ram->base.former;
1087                 } else {
1088                         *xits = ram->base.former;
1089                         copy = &ram->base.target;
1090                 }
1091
1092                 xits->bios.ramcfg_11_02_04 = copy->bios.ramcfg_11_02_04;
1093                 xits->bios.ramcfg_11_02_03 = copy->bios.ramcfg_11_02_03;
1094                 xits->bios.timing_20_30_07 = copy->bios.timing_20_30_07;
1095
1096                 ram->base.next = &ram->base.target;
1097                 if (memcmp(xits, &ram->base.former, sizeof(xits->bios)))
1098                         ram->base.next = &ram->base.xition;
1099         } else {
1100                 BUG_ON(ram->base.next != &ram->base.xition);
1101                 ram->base.next = &ram->base.target;
1102         }
1103
1104         return nve0_ram_calc_xits(pfb, ram->base.next);
1105 }
1106
1107 static int
1108 nve0_ram_prog(struct nouveau_fb *pfb)
1109 {
1110         struct nouveau_device *device = nv_device(pfb);
1111         struct nve0_ram *ram = (void *)pfb->ram;
1112         struct nve0_ramfuc *fuc = &ram->fuc;
1113         ram_exec(fuc, nouveau_boolopt(device->cfgopt, "NvMemExec", false));
1114         return (ram->base.next == &ram->base.xition);
1115 }
1116
1117 static void
1118 nve0_ram_tidy(struct nouveau_fb *pfb)
1119 {
1120         struct nve0_ram *ram = (void *)pfb->ram;
1121         struct nve0_ramfuc *fuc = &ram->fuc;
1122         ram->base.next = NULL;
1123         ram_exec(fuc, false);
1124 }
1125
1126 static int
1127 nve0_ram_init(struct nouveau_object *object)
1128 {
1129         struct nouveau_fb *pfb = (void *)object->parent;
1130         struct nve0_ram *ram   = (void *)object;
1131         struct nouveau_bios *bios = nouveau_bios(pfb);
1132         static const u8  train0[] = {
1133                 0x00, 0xff, 0xff, 0x00, 0xff, 0x00,
1134                 0x00, 0xff, 0xff, 0x00, 0xff, 0x00,
1135         };
1136         static const u32 train1[] = {
1137                 0x00000000, 0xffffffff,
1138                 0x55555555, 0xaaaaaaaa,
1139                 0x33333333, 0xcccccccc,
1140                 0xf0f0f0f0, 0x0f0f0f0f,
1141                 0x00ff00ff, 0xff00ff00,
1142                 0x0000ffff, 0xffff0000,
1143         };
1144         u8  ver, hdr, cnt, len, snr, ssz;
1145         u32 data, save;
1146         int ret, i;
1147
1148         ret = nouveau_ram_init(&ram->base);
1149         if (ret)
1150                 return ret;
1151
1152         /* run a bunch of tables from rammap table.  there's actually
1153          * individual pointers for each rammap entry too, but, nvidia
1154          * seem to just run the last two entries' scripts early on in
1155          * their init, and never again.. we'll just run 'em all once
1156          * for now.
1157          *
1158          * i strongly suspect that each script is for a separate mode
1159          * (likely selected by 0x10f65c's lower bits?), and the
1160          * binary driver skips the one that's already been setup by
1161          * the init tables.
1162          */
1163         data = nvbios_rammapTe(bios, &ver, &hdr, &cnt, &len, &snr, &ssz);
1164         if (!data || hdr < 0x15)
1165                 return -EINVAL;
1166
1167         cnt  = nv_ro08(bios, data + 0x14); /* guess at count */
1168         data = nv_ro32(bios, data + 0x10); /* guess u32... */
1169         save = nv_rd32(pfb, 0x10f65c);
1170         for (i = 0; i < cnt; i++) {
1171                 nv_mask(pfb, 0x10f65c, 0x000000f0, i << 4);
1172                 nvbios_exec(&(struct nvbios_init) {
1173                                 .subdev = nv_subdev(pfb),
1174                                 .bios = bios,
1175                                 .offset = nv_ro32(bios, data), /* guess u32 */
1176                                 .execute = 1,
1177                             });
1178                 data += 4;
1179         }
1180         nv_wr32(pfb, 0x10f65c, save);
1181         nv_mask(pfb, 0x10f584, 0x11000000, 0x00000000);
1182
1183         switch (ram->base.type) {
1184         case NV_MEM_TYPE_GDDR5:
1185                 for (i = 0; i < 0x30; i++) {
1186                         nv_wr32(pfb, 0x10f968, 0x00000000 | (i << 8));
1187                         nv_wr32(pfb, 0x10f920, 0x00000000 | train0[i % 12]);
1188                         nv_wr32(pfb, 0x10f918,              train1[i % 12]);
1189                         nv_wr32(pfb, 0x10f920, 0x00000100 | train0[i % 12]);
1190                         nv_wr32(pfb, 0x10f918,              train1[i % 12]);
1191
1192                         nv_wr32(pfb, 0x10f96c, 0x00000000 | (i << 8));
1193                         nv_wr32(pfb, 0x10f924, 0x00000000 | train0[i % 12]);
1194                         nv_wr32(pfb, 0x10f91c,              train1[i % 12]);
1195                         nv_wr32(pfb, 0x10f924, 0x00000100 | train0[i % 12]);
1196                         nv_wr32(pfb, 0x10f91c,              train1[i % 12]);
1197                 }
1198
1199                 for (i = 0; i < 0x100; i++) {
1200                         nv_wr32(pfb, 0x10f968, i);
1201                         nv_wr32(pfb, 0x10f900, train1[2 + (i & 1)]);
1202                 }
1203
1204                 for (i = 0; i < 0x100; i++) {
1205                         nv_wr32(pfb, 0x10f96c, i);
1206                         nv_wr32(pfb, 0x10f900, train1[2 + (i & 1)]);
1207                 }
1208                 break;
1209         default:
1210                 break;
1211         }
1212
1213         return 0;
1214 }
1215
1216 static int
1217 nve0_ram_ctor(struct nouveau_object *parent, struct nouveau_object *engine,
1218               struct nouveau_oclass *oclass, void *data, u32 size,
1219               struct nouveau_object **pobject)
1220 {
1221         struct nouveau_fb *pfb = nouveau_fb(parent);
1222         struct nouveau_bios *bios = nouveau_bios(pfb);
1223         struct nouveau_gpio *gpio = nouveau_gpio(pfb);
1224         struct dcb_gpio_func func;
1225         struct nve0_ram *ram;
1226         int ret, i;
1227         u32 tmp;
1228
1229         ret = nvc0_ram_create(parent, engine, oclass, &ram);
1230         *pobject = nv_object(ram);
1231         if (ret)
1232                 return ret;
1233
1234         switch (ram->base.type) {
1235         case NV_MEM_TYPE_DDR3:
1236         case NV_MEM_TYPE_GDDR5:
1237                 ram->base.calc = nve0_ram_calc;
1238                 ram->base.prog = nve0_ram_prog;
1239                 ram->base.tidy = nve0_ram_tidy;
1240                 break;
1241         default:
1242                 nv_warn(pfb, "reclocking of this RAM type is unsupported\n");
1243                 break;
1244         }
1245
1246         /* calculate a mask of differently configured memory partitions,
1247          * because, of course reclocking wasn't complicated enough
1248          * already without having to treat some of them differently to
1249          * the others....
1250          */
1251         ram->parts = nv_rd32(pfb, 0x022438);
1252         ram->pmask = nv_rd32(pfb, 0x022554);
1253         ram->pnuts = 0;
1254         for (i = 0, tmp = 0; i < ram->parts; i++) {
1255                 if (!(ram->pmask & (1 << i))) {
1256                         u32 cfg1 = nv_rd32(pfb, 0x110204 + (i * 0x1000));
1257                         if (tmp && tmp != cfg1) {
1258                                 ram->pnuts |= (1 << i);
1259                                 continue;
1260                         }
1261                         tmp = cfg1;
1262                 }
1263         }
1264
1265         // parse bios data for both pll's
1266         ret = nvbios_pll_parse(bios, 0x0c, &ram->fuc.refpll);
1267         if (ret) {
1268                 nv_error(pfb, "mclk refpll data not found\n");
1269                 return ret;
1270         }
1271
1272         ret = nvbios_pll_parse(bios, 0x04, &ram->fuc.mempll);
1273         if (ret) {
1274                 nv_error(pfb, "mclk pll data not found\n");
1275                 return ret;
1276         }
1277
1278         ret = gpio->find(gpio, 0, 0x18, DCB_GPIO_UNUSED, &func);
1279         if (ret == 0) {
1280                 ram->fuc.r_gpioMV = ramfuc_reg(0x00d610 + (func.line * 0x04));
1281                 ram->fuc.r_funcMV[0] = (func.log[0] ^ 2) << 12;
1282                 ram->fuc.r_funcMV[1] = (func.log[1] ^ 2) << 12;
1283         }
1284
1285         ret = gpio->find(gpio, 0, 0x2e, DCB_GPIO_UNUSED, &func);
1286         if (ret == 0) {
1287                 ram->fuc.r_gpio2E = ramfuc_reg(0x00d610 + (func.line * 0x04));
1288                 ram->fuc.r_func2E[0] = (func.log[0] ^ 2) << 12;
1289                 ram->fuc.r_func2E[1] = (func.log[1] ^ 2) << 12;
1290         }
1291
1292         ram->fuc.r_gpiotrig = ramfuc_reg(0x00d604);
1293
1294         ram->fuc.r_0x132020 = ramfuc_reg(0x132020);
1295         ram->fuc.r_0x132028 = ramfuc_reg(0x132028);
1296         ram->fuc.r_0x132024 = ramfuc_reg(0x132024);
1297         ram->fuc.r_0x132030 = ramfuc_reg(0x132030);
1298         ram->fuc.r_0x132034 = ramfuc_reg(0x132034);
1299         ram->fuc.r_0x132000 = ramfuc_reg(0x132000);
1300         ram->fuc.r_0x132004 = ramfuc_reg(0x132004);
1301         ram->fuc.r_0x132040 = ramfuc_reg(0x132040);
1302
1303         ram->fuc.r_0x10f248 = ramfuc_reg(0x10f248);
1304         ram->fuc.r_0x10f290 = ramfuc_reg(0x10f290);
1305         ram->fuc.r_0x10f294 = ramfuc_reg(0x10f294);
1306         ram->fuc.r_0x10f298 = ramfuc_reg(0x10f298);
1307         ram->fuc.r_0x10f29c = ramfuc_reg(0x10f29c);
1308         ram->fuc.r_0x10f2a0 = ramfuc_reg(0x10f2a0);
1309         ram->fuc.r_0x10f2a4 = ramfuc_reg(0x10f2a4);
1310         ram->fuc.r_0x10f2a8 = ramfuc_reg(0x10f2a8);
1311         ram->fuc.r_0x10f2ac = ramfuc_reg(0x10f2ac);
1312         ram->fuc.r_0x10f2cc = ramfuc_reg(0x10f2cc);
1313         ram->fuc.r_0x10f2e8 = ramfuc_reg(0x10f2e8);
1314         ram->fuc.r_0x10f250 = ramfuc_reg(0x10f250);
1315         ram->fuc.r_0x10f24c = ramfuc_reg(0x10f24c);
1316         ram->fuc.r_0x10fec4 = ramfuc_reg(0x10fec4);
1317         ram->fuc.r_0x10fec8 = ramfuc_reg(0x10fec8);
1318         ram->fuc.r_0x10f604 = ramfuc_reg(0x10f604);
1319         ram->fuc.r_0x10f614 = ramfuc_reg(0x10f614);
1320         ram->fuc.r_0x10f610 = ramfuc_reg(0x10f610);
1321         ram->fuc.r_0x100770 = ramfuc_reg(0x100770);
1322         ram->fuc.r_0x100778 = ramfuc_reg(0x100778);
1323         ram->fuc.r_0x10f224 = ramfuc_reg(0x10f224);
1324
1325         ram->fuc.r_0x10f870 = ramfuc_reg(0x10f870);
1326         ram->fuc.r_0x10f698 = ramfuc_reg(0x10f698);
1327         ram->fuc.r_0x10f694 = ramfuc_reg(0x10f694);
1328         ram->fuc.r_0x10f6b8 = ramfuc_reg(0x10f6b8);
1329         ram->fuc.r_0x10f808 = ramfuc_reg(0x10f808);
1330         ram->fuc.r_0x10f670 = ramfuc_reg(0x10f670);
1331         ram->fuc.r_0x10f60c = ramfuc_reg(0x10f60c);
1332         ram->fuc.r_0x10f830 = ramfuc_reg(0x10f830);
1333         ram->fuc.r_0x1373ec = ramfuc_reg(0x1373ec);
1334         ram->fuc.r_0x10f800 = ramfuc_reg(0x10f800);
1335         ram->fuc.r_0x10f82c = ramfuc_reg(0x10f82c);
1336
1337         ram->fuc.r_0x10f978 = ramfuc_reg(0x10f978);
1338         ram->fuc.r_0x10f910 = ramfuc_reg(0x10f910);
1339         ram->fuc.r_0x10f914 = ramfuc_reg(0x10f914);
1340
1341         switch (ram->base.type) {
1342         case NV_MEM_TYPE_GDDR5:
1343                 ram->fuc.r_mr[0] = ramfuc_reg(0x10f300);
1344                 ram->fuc.r_mr[1] = ramfuc_reg(0x10f330);
1345                 ram->fuc.r_mr[2] = ramfuc_reg(0x10f334);
1346                 ram->fuc.r_mr[3] = ramfuc_reg(0x10f338);
1347                 ram->fuc.r_mr[4] = ramfuc_reg(0x10f33c);
1348                 ram->fuc.r_mr[5] = ramfuc_reg(0x10f340);
1349                 ram->fuc.r_mr[6] = ramfuc_reg(0x10f344);
1350                 ram->fuc.r_mr[7] = ramfuc_reg(0x10f348);
1351                 ram->fuc.r_mr[8] = ramfuc_reg(0x10f354);
1352                 ram->fuc.r_mr[15] = ramfuc_reg(0x10f34c);
1353                 break;
1354         case NV_MEM_TYPE_DDR3:
1355                 ram->fuc.r_mr[0] = ramfuc_reg(0x10f300);
1356                 ram->fuc.r_mr[2] = ramfuc_reg(0x10f320);
1357                 break;
1358         default:
1359                 break;
1360         }
1361
1362         ram->fuc.r_0x62c000 = ramfuc_reg(0x62c000);
1363         ram->fuc.r_0x10f200 = ramfuc_reg(0x10f200);
1364         ram->fuc.r_0x10f210 = ramfuc_reg(0x10f210);
1365         ram->fuc.r_0x10f310 = ramfuc_reg(0x10f310);
1366         ram->fuc.r_0x10f314 = ramfuc_reg(0x10f314);
1367         ram->fuc.r_0x10f318 = ramfuc_reg(0x10f318);
1368         ram->fuc.r_0x10f090 = ramfuc_reg(0x10f090);
1369         ram->fuc.r_0x10f69c = ramfuc_reg(0x10f69c);
1370         ram->fuc.r_0x10f824 = ramfuc_reg(0x10f824);
1371         ram->fuc.r_0x1373f0 = ramfuc_reg(0x1373f0);
1372         ram->fuc.r_0x1373f4 = ramfuc_reg(0x1373f4);
1373         ram->fuc.r_0x137320 = ramfuc_reg(0x137320);
1374         ram->fuc.r_0x10f65c = ramfuc_reg(0x10f65c);
1375         ram->fuc.r_0x10f6bc = ramfuc_reg(0x10f6bc);
1376         ram->fuc.r_0x100710 = ramfuc_reg(0x100710);
1377         ram->fuc.r_0x100750 = ramfuc_reg(0x100750);
1378         return 0;
1379 }
1380
1381 struct nouveau_oclass
1382 nve0_ram_oclass = {
1383         .handle = 0,
1384         .ofuncs = &(struct nouveau_ofuncs) {
1385                 .ctor = nve0_ram_ctor,
1386                 .dtor = _nouveau_ram_dtor,
1387                 .init = nve0_ram_init,
1388                 .fini = _nouveau_ram_fini,
1389         }
1390 };