drivers/i2c/busses/i2c-designware-core.c

   1 /*
   2  * Synopsys DesignWare I2C adapter driver (master only).
   3  *
   4  * Based on the TI DAVINCI I2C adapter driver.
   5  *
   6  * Copyright (C) 2006 Texas Instruments.
   7  * Copyright (C) 2007 MontaVista Software Inc.
   8  * Copyright (C) 2009 Provigent Ltd.
   9  *
  10  * ----------------------------------------------------------------------------
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  * ----------------------------------------------------------------------------
  22  *
  23  */
  24 #include <linux/export.h>
  25 #include <linux/errno.h>
  26 #include <linux/err.h>
  27 #include <linux/i2c.h>
  28 #include <linux/interrupt.h>
  29 #include <linux/io.h>
  30 #include <linux/pm_runtime.h>
  31 #include <linux/delay.h>
  32 #include <linux/module.h>
  33 #include "i2c-designware-core.h"
  34
  35 /*
  36  * Registers offset
  37  */
  38 #define DW_IC_CON               0x0
  39 #define DW_IC_TAR               0x4
  40 #define DW_IC_DATA_CMD          0x10
  41 #define DW_IC_SS_SCL_HCNT       0x14
  42 #define DW_IC_SS_SCL_LCNT       0x18
  43 #define DW_IC_FS_SCL_HCNT       0x1c
  44 #define DW_IC_FS_SCL_LCNT       0x20
  45 #define DW_IC_INTR_STAT         0x2c
  46 #define DW_IC_INTR_MASK         0x30
  47 #define DW_IC_RAW_INTR_STAT     0x34
  48 #define DW_IC_RX_TL             0x38
  49 #define DW_IC_TX_TL             0x3c
  50 #define DW_IC_CLR_INTR          0x40
  51 #define DW_IC_CLR_RX_UNDER      0x44
  52 #define DW_IC_CLR_RX_OVER       0x48
  53 #define DW_IC_CLR_TX_OVER       0x4c
  54 #define DW_IC_CLR_RD_REQ        0x50
  55 #define DW_IC_CLR_TX_ABRT       0x54
  56 #define DW_IC_CLR_RX_DONE       0x58
  57 #define DW_IC_CLR_ACTIVITY      0x5c
  58 #define DW_IC_CLR_STOP_DET      0x60
  59 #define DW_IC_CLR_START_DET     0x64
  60 #define DW_IC_CLR_GEN_CALL      0x68
  61 #define DW_IC_ENABLE            0x6c
  62 #define DW_IC_STATUS            0x70
  63 #define DW_IC_TXFLR             0x74
  64 #define DW_IC_RXFLR             0x78
  65 #define DW_IC_SDA_HOLD          0x7c
  66 #define DW_IC_TX_ABRT_SOURCE    0x80
  67 #define DW_IC_ENABLE_STATUS     0x9c
  68 #define DW_IC_COMP_PARAM_1      0xf4
  69 #define DW_IC_COMP_VERSION      0xf8
  70 #define DW_IC_SDA_HOLD_MIN_VERS 0x3131312A
  71 #define DW_IC_COMP_TYPE         0xfc
  72 #define DW_IC_COMP_TYPE_VALUE   0x44570140
  73
  74 #define DW_IC_INTR_RX_UNDER     0x001
  75 #define DW_IC_INTR_RX_OVER      0x002
  76 #define DW_IC_INTR_RX_FULL      0x004
  77 #define DW_IC_INTR_TX_OVER      0x008
  78 #define DW_IC_INTR_TX_EMPTY     0x010
  79 #define DW_IC_INTR_RD_REQ       0x020
  80 #define DW_IC_INTR_TX_ABRT      0x040
  81 #define DW_IC_INTR_RX_DONE      0x080
  82 #define DW_IC_INTR_ACTIVITY     0x100
  83 #define DW_IC_INTR_STOP_DET     0x200
  84 #define DW_IC_INTR_START_DET    0x400
  85 #define DW_IC_INTR_GEN_CALL     0x800
  86
  87 #define DW_IC_INTR_DEFAULT_MASK         (DW_IC_INTR_RX_FULL | \
  88                                          DW_IC_INTR_TX_EMPTY | \
  89                                          DW_IC_INTR_TX_ABRT | \
  90                                          DW_IC_INTR_STOP_DET)
  91
  92 #define DW_IC_STATUS_ACTIVITY   0x1
  93
  94 #define DW_IC_ERR_TX_ABRT       0x1
  95
  96 #define DW_IC_TAR_10BITADDR_MASTER BIT(12)
  97
  98 /*
  99  * status codes
 100  */
 101 #define STATUS_IDLE                     0x0
 102 #define STATUS_WRITE_IN_PROGRESS        0x1
 103 #define STATUS_READ_IN_PROGRESS         0x2
 104
 105 #define TIMEOUT                 20 /* ms */
 106
 107 /*
 108  * hardware abort codes from the DW_IC_TX_ABRT_SOURCE register
 109  *
 110  * only expected abort codes are listed here
 111  * refer to the datasheet for the full list
 112  */
 113 #define ABRT_7B_ADDR_NOACK      0
 114 #define ABRT_10ADDR1_NOACK      1
 115 #define ABRT_10ADDR2_NOACK      2
 116 #define ABRT_TXDATA_NOACK       3
 117 #define ABRT_GCALL_NOACK        4
 118 #define ABRT_GCALL_READ         5
 119 #define ABRT_SBYTE_ACKDET       7
 120 #define ABRT_SBYTE_NORSTRT      9
 121 #define ABRT_10B_RD_NORSTRT     10
 122 #define ABRT_MASTER_DIS         11
 123 #define ARB_LOST                12
 124
 125 #define DW_IC_TX_ABRT_7B_ADDR_NOACK     (1UL << ABRT_7B_ADDR_NOACK)
 126 #define DW_IC_TX_ABRT_10ADDR1_NOACK     (1UL << ABRT_10ADDR1_NOACK)
 127 #define DW_IC_TX_ABRT_10ADDR2_NOACK     (1UL << ABRT_10ADDR2_NOACK)
 128 #define DW_IC_TX_ABRT_TXDATA_NOACK      (1UL << ABRT_TXDATA_NOACK)
 129 #define DW_IC_TX_ABRT_GCALL_NOACK       (1UL << ABRT_GCALL_NOACK)
 130 #define DW_IC_TX_ABRT_GCALL_READ        (1UL << ABRT_GCALL_READ)
 131 #define DW_IC_TX_ABRT_SBYTE_ACKDET      (1UL << ABRT_SBYTE_ACKDET)
 132 #define DW_IC_TX_ABRT_SBYTE_NORSTRT     (1UL << ABRT_SBYTE_NORSTRT)
 133 #define DW_IC_TX_ABRT_10B_RD_NORSTRT    (1UL << ABRT_10B_RD_NORSTRT)
 134 #define DW_IC_TX_ABRT_MASTER_DIS        (1UL << ABRT_MASTER_DIS)
 135 #define DW_IC_TX_ARB_LOST               (1UL << ARB_LOST)
 136
 137 #define DW_IC_TX_ABRT_NOACK             (DW_IC_TX_ABRT_7B_ADDR_NOACK | \
 138                                          DW_IC_TX_ABRT_10ADDR1_NOACK | \
 139                                          DW_IC_TX_ABRT_10ADDR2_NOACK | \
 140                                          DW_IC_TX_ABRT_TXDATA_NOACK | \
 141                                          DW_IC_TX_ABRT_GCALL_NOACK)
 142
 143 static char *abort_sources[] = {
 144         [ABRT_7B_ADDR_NOACK] =
 145                 "slave address not acknowledged (7bit mode)",
 146         [ABRT_10ADDR1_NOACK] =
 147                 "first address byte not acknowledged (10bit mode)",
 148         [ABRT_10ADDR2_NOACK] =
 149                 "second address byte not acknowledged (10bit mode)",
 150         [ABRT_TXDATA_NOACK] =
 151                 "data not acknowledged",
 152         [ABRT_GCALL_NOACK] =
 153                 "no acknowledgement for a general call",
 154         [ABRT_GCALL_READ] =
 155                 "read after general call",
 156         [ABRT_SBYTE_ACKDET] =
 157                 "start byte acknowledged",
 158         [ABRT_SBYTE_NORSTRT] =
 159                 "trying to send start byte when restart is disabled",
 160         [ABRT_10B_RD_NORSTRT] =
 161                 "trying to read when restart is disabled (10bit mode)",
 162         [ABRT_MASTER_DIS] =
 163                 "trying to use disabled adapter",
 164         [ARB_LOST] =
 165                 "lost arbitration",
 166 };
 167
 168 u32 dw_readl(struct dw_i2c_dev *dev, int offset)
 169 {
 170         u32 value;
 171
 172         if (dev->accessor_flags & ACCESS_16BIT)
 173                 value = readw(dev->base + offset) |
 174                         (readw(dev->base + offset + 2) << 16);
 175         else
 176                 value = readl(dev->base + offset);
 177
 178         if (dev->accessor_flags & ACCESS_SWAP)
 179                 return swab32(value);
 180         else
 181                 return value;
 182 }
 183
 184 void dw_writel(struct dw_i2c_dev *dev, u32 b, int offset)
 185 {
 186         if (dev->accessor_flags & ACCESS_SWAP)
 187                 b = swab32(b);
 188
 189         if (dev->accessor_flags & ACCESS_16BIT) {
 190                 writew((u16)b, dev->base + offset);
 191                 writew((u16)(b >> 16), dev->base + offset + 2);
 192         } else {
 193                 writel(b, dev->base + offset);
 194         }
 195 }
 196
 197 static u32
 198 i2c_dw_scl_hcnt(u32 ic_clk, u32 tSYMBOL, u32 tf, int cond, int offset)
 199 {
 200         /*
 201          * DesignWare I2C core doesn't seem to have solid strategy to meet
 202          * the tHD;STA timing spec.  Configuring _HCNT based on tHIGH spec
 203          * will result in violation of the tHD;STA spec.
 204          */
 205         if (cond)
 206                 /*
 207                  * Conditional expression:
 208                  *
 209                  *   IC_[FS]S_SCL_HCNT + (1+4+3) >= IC_CLK * tHIGH
 210                  *
 211                  * This is based on the DW manuals, and represents an ideal
 212                  * configuration.  The resulting I2C bus speed will be
 213                  * faster than any of the others.
 214                  *
 215                  * If your hardware is free from tHD;STA issue, try this one.
 216                  */
 217                 return (ic_clk * tSYMBOL + 500000) / 1000000 - 8 + offset;
 218         else
 219                 /*
 220                  * Conditional expression:
 221                  *
 222                  *   IC_[FS]S_SCL_HCNT + 3 >= IC_CLK * (tHD;STA + tf)
 223                  *
 224                  * This is just experimental rule; the tHD;STA period turned
 225                  * out to be proportinal to (_HCNT + 3).  With this setting,
 226                  * we could meet both tHIGH and tHD;STA timing specs.
 227                  *
 228                  * If unsure, you'd better to take this alternative.
 229                  *
 230                  * The reason why we need to take into account "tf" here,
 231                  * is the same as described in i2c_dw_scl_lcnt().
 232                  */
 233                 return (ic_clk * (tSYMBOL + tf) + 500000) / 1000000
 234                         - 3 + offset;
 235 }
 236
 237 static u32 i2c_dw_scl_lcnt(u32 ic_clk, u32 tLOW, u32 tf, int offset)
 238 {
 239         /*
 240          * Conditional expression:
 241          *
 242          *   IC_[FS]S_SCL_LCNT + 1 >= IC_CLK * (tLOW + tf)
 243          *
 244          * DW I2C core starts counting the SCL CNTs for the LOW period
 245          * of the SCL clock (tLOW) as soon as it pulls the SCL line.
 246          * In order to meet the tLOW timing spec, we need to take into
 247          * account the fall time of SCL signal (tf).  Default tf value
 248          * should be 0.3 us, for safety.
 249          */
 250         return ((ic_clk * (tLOW + tf) + 500000) / 1000000) - 1 + offset;
 251 }
 252
 253 static void __i2c_dw_enable(struct dw_i2c_dev *dev, bool enable)
 254 {
 255         int timeout = 100;
 256
 257         do {
 258                 dw_writel(dev, enable, DW_IC_ENABLE);
 259                 if ((dw_readl(dev, DW_IC_ENABLE_STATUS) & 1) == enable)
 260                         return;
 261
 262                 /*
 263                  * Wait 10 times the signaling period of the highest I2C
 264                  * transfer supported by the driver (for 400KHz this is
 265                  * 25us) as described in the DesignWare I2C databook.
 266                  */
 267                 usleep_range(25, 250);
 268         } while (timeout--);
 269
 270         dev_warn(dev->dev, "timeout in %sabling adapter\n",
 271                  enable ? "en" : "dis");
 272 }
 273
 274 /**
 275  * i2c_dw_init() - initialize the designware i2c master hardware
 276  * @dev: device private data
 277  *
 278  * This functions configures and enables the I2C master.
 279  * This function is called during I2C init function, and in case of timeout at
 280  * run time.
 281  */
 282 int i2c_dw_init(struct dw_i2c_dev *dev)
 283 {
 284         u32 input_clock_khz;
 285         u32 hcnt, lcnt;
 286         u32 reg;
 287         u32 sda_falling_time, scl_falling_time;
 288
 289         input_clock_khz = dev->get_clk_rate_khz(dev);
 290
 291         reg = dw_readl(dev, DW_IC_COMP_TYPE);
 292         if (reg == ___constant_swab32(DW_IC_COMP_TYPE_VALUE)) {
 293                 /* Configure register endianess access */
 294                 dev->accessor_flags |= ACCESS_SWAP;
 295         } else if (reg == (DW_IC_COMP_TYPE_VALUE & 0x0000ffff)) {
 296                 /* Configure register access mode 16bit */
 297                 dev->accessor_flags |= ACCESS_16BIT;
 298         } else if (reg != DW_IC_COMP_TYPE_VALUE) {
 299                 dev_err(dev->dev, "Unknown Synopsys component type: "
 300                         "0x%08x\n", reg);
 301                 return -ENODEV;
 302         }
 303
 304         /* Disable the adapter */
 305         __i2c_dw_enable(dev, false);
 306
 307         /* set standard and fast speed deviders for high/low periods */
 308
 309         sda_falling_time = dev->sda_falling_time ?: 300; /* ns */
 310         scl_falling_time = dev->scl_falling_time ?: 300; /* ns */
 311
 312         /* Standard-mode */
 313         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 314                                 4000,   /* tHD;STA = tHIGH = 4.0 us */
 315                                 sda_falling_time,
 316                                 0,      /* 0: DW default, 1: Ideal */
 317                                 0);     /* No offset */
 318         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 319                                 4700,   /* tLOW = 4.7 us */
 320                                 scl_falling_time,
 321                                 0);     /* No offset */
 322
 323         /* Allow platforms to specify the ideal HCNT and LCNT values */
 324         if (dev->ss_hcnt && dev->ss_lcnt) {
 325                 hcnt = dev->ss_hcnt;
 326                 lcnt = dev->ss_lcnt;
 327         }
 328         dw_writel(dev, hcnt, DW_IC_SS_SCL_HCNT);
 329         dw_writel(dev, lcnt, DW_IC_SS_SCL_LCNT);
 330         dev_dbg(dev->dev, "Standard-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 331
 332         /* Fast-mode */
 333         hcnt = i2c_dw_scl_hcnt(input_clock_khz,
 334                                 600,    /* tHD;STA = tHIGH = 0.6 us */
 335                                 sda_falling_time,
 336                                 0,      /* 0: DW default, 1: Ideal */
 337                                 0);     /* No offset */
 338         lcnt = i2c_dw_scl_lcnt(input_clock_khz,
 339                                 1300,   /* tLOW = 1.3 us */
 340                                 scl_falling_time,
 341                                 0);     /* No offset */
 342
 343         if (dev->fs_hcnt && dev->fs_lcnt) {
 344                 hcnt = dev->fs_hcnt;
 345                 lcnt = dev->fs_lcnt;
 346         }
 347         dw_writel(dev, hcnt, DW_IC_FS_SCL_HCNT);
 348         dw_writel(dev, lcnt, DW_IC_FS_SCL_LCNT);
 349         dev_dbg(dev->dev, "Fast-mode HCNT:LCNT = %d:%d\n", hcnt, lcnt);
 350
 351         /* Configure SDA Hold Time if required */
 352         if (dev->sda_hold_time) {
 353                 reg = dw_readl(dev, DW_IC_COMP_VERSION);
 354                 if (reg >= DW_IC_SDA_HOLD_MIN_VERS)
 355                         dw_writel(dev, dev->sda_hold_time, DW_IC_SDA_HOLD);
 356                 else
 357                         dev_warn(dev->dev,
 358                                 "Hardware too old to adjust SDA hold time.");
 359         }
 360
 361         /* Configure Tx/Rx FIFO threshold levels */
 362         dw_writel(dev, dev->tx_fifo_depth / 2, DW_IC_TX_TL);
 363         dw_writel(dev, 0, DW_IC_RX_TL);
 364
 365         /* configure the i2c master */
 366         dw_writel(dev, dev->master_cfg , DW_IC_CON);
 367         return 0;
 368 }
 369 EXPORT_SYMBOL_GPL(i2c_dw_init);
 370
 371 /*
 372  * Waiting for bus not busy
 373  */
 374 static int i2c_dw_wait_bus_not_busy(struct dw_i2c_dev *dev)
 375 {
 376         int timeout = TIMEOUT;
 377
 378         while (dw_readl(dev, DW_IC_STATUS) & DW_IC_STATUS_ACTIVITY) {
 379                 if (timeout <= 0) {
 380                         dev_warn(dev->dev, "timeout waiting for bus ready\n");
 381                         return -ETIMEDOUT;
 382                 }
 383                 timeout--;
 384                 usleep_range(1000, 1100);
 385         }
 386
 387         return 0;
 388 }
 389
 390 static void i2c_dw_xfer_init(struct dw_i2c_dev *dev)
 391 {
 392         struct i2c_msg *msgs = dev->msgs;
 393         u32 ic_con, ic_tar = 0;
 394
 395         /* Disable the adapter */
 396         __i2c_dw_enable(dev, false);
 397
 398         /* if the slave address is ten bit address, enable 10BITADDR */
 399         ic_con = dw_readl(dev, DW_IC_CON);
 400         if (msgs[dev->msg_write_idx].flags & I2C_M_TEN) {
 401                 ic_con |= DW_IC_CON_10BITADDR_MASTER;
 402                 /*
 403                  * If I2C_DYNAMIC_TAR_UPDATE is set, the 10-bit addressing
 404                  * mode has to be enabled via bit 12 of IC_TAR register.
 405                  * We set it always as I2C_DYNAMIC_TAR_UPDATE can't be
 406                  * detected from registers.
 407                  */
 408                 ic_tar = DW_IC_TAR_10BITADDR_MASTER;
 409         } else {
 410                 ic_con &= ~DW_IC_CON_10BITADDR_MASTER;
 411         }
 412
 413         dw_writel(dev, ic_con, DW_IC_CON);
 414
 415         /*
 416          * Set the slave (target) address and enable 10-bit addressing mode
 417          * if applicable.
 418          */
 419         dw_writel(dev, msgs[dev->msg_write_idx].addr | ic_tar, DW_IC_TAR);
 420
 421         /* enforce disabled interrupts (due to HW issues) */
 422         i2c_dw_disable_int(dev);
 423
 424         /* Enable the adapter */
 425         __i2c_dw_enable(dev, true);
 426
 427         /* Clear and enable interrupts */
 428         i2c_dw_clear_int(dev);
 429         dw_writel(dev, DW_IC_INTR_DEFAULT_MASK, DW_IC_INTR_MASK);
 430 }
 431
 432 /*
 433  * Initiate (and continue) low level master read/write transaction.
 434  * This function is only called from i2c_dw_isr, and pumping i2c_msg
 435  * messages into the tx buffer.  Even if the size of i2c_msg data is
 436  * longer than the size of the tx buffer, it handles everything.
 437  */
 438 static void
 439 i2c_dw_xfer_msg(struct dw_i2c_dev *dev)
 440 {
 441         struct i2c_msg *msgs = dev->msgs;
 442         u32 intr_mask;
 443         int tx_limit, rx_limit;
 444         u32 addr = msgs[dev->msg_write_idx].addr;
 445         u32 buf_len = dev->tx_buf_len;
 446         u8 *buf = dev->tx_buf;
 447         bool need_restart = false;
 448
 449         intr_mask = DW_IC_INTR_DEFAULT_MASK;
 450
 451         for (; dev->msg_write_idx < dev->msgs_num; dev->msg_write_idx++) {
 452                 /*
 453                  * if target address has changed, we need to
 454                  * reprogram the target address in the i2c
 455                  * adapter when we are done with this transfer
 456                  */
 457                 if (msgs[dev->msg_write_idx].addr != addr) {
 458                         dev_err(dev->dev,
 459                                 "%s: invalid target address\n", __func__);
 460                         dev->msg_err = -EINVAL;
 461                         break;
 462                 }
 463
 464                 if (msgs[dev->msg_write_idx].len == 0) {
 465                         dev_err(dev->dev,
 466                                 "%s: invalid message length\n", __func__);
 467                         dev->msg_err = -EINVAL;
 468                         break;
 469                 }
 470
 471                 if (!(dev->status & STATUS_WRITE_IN_PROGRESS)) {
 472                         /* new i2c_msg */
 473                         buf = msgs[dev->msg_write_idx].buf;
 474                         buf_len = msgs[dev->msg_write_idx].len;
 475
 476                         /* If both IC_EMPTYFIFO_HOLD_MASTER_EN and
 477                          * IC_RESTART_EN are set, we must manually
 478                          * set restart bit between messages.
 479                          */
 480                         if ((dev->master_cfg & DW_IC_CON_RESTART_EN) &&
 481                                         (dev->msg_write_idx > 0))
 482                                 need_restart = true;
 483                 }
 484
 485                 tx_limit = dev->tx_fifo_depth - dw_readl(dev, DW_IC_TXFLR);
 486                 rx_limit = dev->rx_fifo_depth - dw_readl(dev, DW_IC_RXFLR);
 487
 488                 while (buf_len > 0 && tx_limit > 0 && rx_limit > 0) {
 489                         u32 cmd = 0;
 490
 491                         /*
 492                          * If IC_EMPTYFIFO_HOLD_MASTER_EN is set we must
 493                          * manually set the stop bit. However, it cannot be
 494                          * detected from the registers so we set it always
 495                          * when writing/reading the last byte.
 496                          */
 497                         if (dev->msg_write_idx == dev->msgs_num - 1 &&
 498                             buf_len == 1)
 499                                 cmd |= BIT(9);
 500
 501                         if (need_restart) {
 502                                 cmd |= BIT(10);
 503                                 need_restart = false;
 504                         }
 505
 506                         if (msgs[dev->msg_write_idx].flags & I2C_M_RD) {
 507
 508                                 /* avoid rx buffer overrun */
 509                                 if (rx_limit - dev->rx_outstanding <= 0)
 510                                         break;
 511
 512                                 dw_writel(dev, cmd | 0x100, DW_IC_DATA_CMD);
 513                                 rx_limit--;
 514                                 dev->rx_outstanding++;
 515                         } else
 516                                 dw_writel(dev, cmd | *buf++, DW_IC_DATA_CMD);
 517                         tx_limit--; buf_len--;
 518                 }
 519
 520                 dev->tx_buf = buf;
 521                 dev->tx_buf_len = buf_len;
 522
 523                 if (buf_len > 0) {
 524                         /* more bytes to be written */
 525                         dev->status |= STATUS_WRITE_IN_PROGRESS;
 526                         break;
 527                 } else
 528                         dev->status &= ~STATUS_WRITE_IN_PROGRESS;
 529         }
 530
 531         /*
 532          * If i2c_msg index search is completed, we don't need TX_EMPTY
 533          * interrupt any more.
 534          */
 535         if (dev->msg_write_idx == dev->msgs_num)
 536                 intr_mask &= ~DW_IC_INTR_TX_EMPTY;
 537
 538         if (dev->msg_err)
 539                 intr_mask = 0;
 540
 541         dw_writel(dev, intr_mask,  DW_IC_INTR_MASK);
 542 }
 543
 544 static void
 545 i2c_dw_read(struct dw_i2c_dev *dev)
 546 {
 547         struct i2c_msg *msgs = dev->msgs;
 548         int rx_valid;
 549
 550         for (; dev->msg_read_idx < dev->msgs_num; dev->msg_read_idx++) {
 551                 u32 len;
 552                 u8 *buf;
 553
 554                 if (!(msgs[dev->msg_read_idx].flags & I2C_M_RD))
 555                         continue;
 556
 557                 if (!(dev->status & STATUS_READ_IN_PROGRESS)) {
 558                         len = msgs[dev->msg_read_idx].len;
 559                         buf = msgs[dev->msg_read_idx].buf;
 560                 } else {
 561                         len = dev->rx_buf_len;
 562                         buf = dev->rx_buf;
 563                 }
 564
 565                 rx_valid = dw_readl(dev, DW_IC_RXFLR);
 566
 567                 for (; len > 0 && rx_valid > 0; len--, rx_valid--) {
 568                         *buf++ = dw_readl(dev, DW_IC_DATA_CMD);
 569                         dev->rx_outstanding--;
 570                 }
 571
 572                 if (len > 0) {
 573                         dev->status |= STATUS_READ_IN_PROGRESS;
 574                         dev->rx_buf_len = len;
 575                         dev->rx_buf = buf;
 576                         return;
 577                 } else
 578                         dev->status &= ~STATUS_READ_IN_PROGRESS;
 579         }
 580 }
 581
 582 static int i2c_dw_handle_tx_abort(struct dw_i2c_dev *dev)
 583 {
 584         unsigned long abort_source = dev->abort_source;
 585         int i;
 586
 587         if (abort_source & DW_IC_TX_ABRT_NOACK) {
 588                 for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 589                         dev_dbg(dev->dev,
 590                                 "%s: %s\n", __func__, abort_sources[i]);
 591                 return -EREMOTEIO;
 592         }
 593
 594         for_each_set_bit(i, &abort_source, ARRAY_SIZE(abort_sources))
 595                 dev_err(dev->dev, "%s: %s\n", __func__, abort_sources[i]);
 596
 597         if (abort_source & DW_IC_TX_ARB_LOST)
 598                 return -EAGAIN;
 599         else if (abort_source & DW_IC_TX_ABRT_GCALL_READ)
 600                 return -EINVAL; /* wrong msgs[] data */
 601         else
 602                 return -EIO;
 603 }
 604
 605 /*
 606  * Prepare controller for a transaction and call i2c_dw_xfer_msg
 607  */
 608 int
 609 i2c_dw_xfer(struct i2c_adapter *adap, struct i2c_msg msgs[], int num)
 610 {
 611         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 612         int ret;
 613
 614         dev_dbg(dev->dev, "%s: msgs: %d\n", __func__, num);
 615
 616         mutex_lock(&dev->lock);
 617         pm_runtime_get_sync(dev->dev);
 618
 619         reinit_completion(&dev->cmd_complete);
 620         dev->msgs = msgs;
 621         dev->msgs_num = num;
 622         dev->cmd_err = 0;
 623         dev->msg_write_idx = 0;
 624         dev->msg_read_idx = 0;
 625         dev->msg_err = 0;
 626         dev->status = STATUS_IDLE;
 627         dev->abort_source = 0;
 628         dev->rx_outstanding = 0;
 629
 630         ret = i2c_dw_wait_bus_not_busy(dev);
 631         if (ret < 0)
 632                 goto done;
 633
 634         /* start the transfers */
 635         i2c_dw_xfer_init(dev);
 636
 637         /* wait for tx to complete */
 638         ret = wait_for_completion_timeout(&dev->cmd_complete, HZ);
 639         if (ret == 0) {
 640                 dev_err(dev->dev, "controller timed out\n");
 641                 /* i2c_dw_init implicitly disables the adapter */
 642                 i2c_dw_init(dev);
 643                 ret = -ETIMEDOUT;
 644                 goto done;
 645         }
 646
 647         /*
 648          * We must disable the adapter before unlocking the &dev->lock mutex
 649          * below. Otherwise the hardware might continue generating interrupts
 650          * which in turn causes a race condition with the following transfer.
 651          * Needs some more investigation if the additional interrupts are
 652          * a hardware bug or this driver doesn't handle them correctly yet.
 653          */
 654         __i2c_dw_enable(dev, false);
 655
 656         if (dev->msg_err) {
 657                 ret = dev->msg_err;
 658                 goto done;
 659         }
 660
 661         /* no error */
 662         if (likely(!dev->cmd_err)) {
 663                 ret = num;
 664                 goto done;
 665         }
 666
 667         /* We have an error */
 668         if (dev->cmd_err == DW_IC_ERR_TX_ABRT) {
 669                 ret = i2c_dw_handle_tx_abort(dev);
 670                 goto done;
 671         }
 672         ret = -EIO;
 673
 674 done:
 675         pm_runtime_mark_last_busy(dev->dev);
 676         pm_runtime_put_autosuspend(dev->dev);
 677         mutex_unlock(&dev->lock);
 678
 679         return ret;
 680 }
 681 EXPORT_SYMBOL_GPL(i2c_dw_xfer);
 682
 683 u32 i2c_dw_func(struct i2c_adapter *adap)
 684 {
 685         struct dw_i2c_dev *dev = i2c_get_adapdata(adap);
 686         return dev->functionality;
 687 }
 688 EXPORT_SYMBOL_GPL(i2c_dw_func);
 689
 690 static u32 i2c_dw_read_clear_intrbits(struct dw_i2c_dev *dev)
 691 {
 692         u32 stat;
 693
 694         /*
 695          * The IC_INTR_STAT register just indicates "enabled" interrupts.
 696          * Ths unmasked raw version of interrupt status bits are available
 697          * in the IC_RAW_INTR_STAT register.
 698          *
 699          * That is,
 700          *   stat = dw_readl(IC_INTR_STAT);
 701          * equals to,
 702          *   stat = dw_readl(IC_RAW_INTR_STAT) & dw_readl(IC_INTR_MASK);
 703          *
 704          * The raw version might be useful for debugging purposes.
 705          */
 706         stat = dw_readl(dev, DW_IC_INTR_STAT);
 707
 708         /*
 709          * Do not use the IC_CLR_INTR register to clear interrupts, or
 710          * you'll miss some interrupts, triggered during the period from
 711          * dw_readl(IC_INTR_STAT) to dw_readl(IC_CLR_INTR).
 712          *
 713          * Instead, use the separately-prepared IC_CLR_* registers.
 714          */
 715         if (stat & DW_IC_INTR_RX_UNDER)
 716                 dw_readl(dev, DW_IC_CLR_RX_UNDER);
 717         if (stat & DW_IC_INTR_RX_OVER)
 718                 dw_readl(dev, DW_IC_CLR_RX_OVER);
 719         if (stat & DW_IC_INTR_TX_OVER)
 720                 dw_readl(dev, DW_IC_CLR_TX_OVER);
 721         if (stat & DW_IC_INTR_RD_REQ)
 722                 dw_readl(dev, DW_IC_CLR_RD_REQ);
 723         if (stat & DW_IC_INTR_TX_ABRT) {
 724                 /*
 725                  * The IC_TX_ABRT_SOURCE register is cleared whenever
 726                  * the IC_CLR_TX_ABRT is read.  Preserve it beforehand.
 727                  */
 728                 dev->abort_source = dw_readl(dev, DW_IC_TX_ABRT_SOURCE);
 729                 dw_readl(dev, DW_IC_CLR_TX_ABRT);
 730         }
 731         if (stat & DW_IC_INTR_RX_DONE)
 732                 dw_readl(dev, DW_IC_CLR_RX_DONE);
 733         if (stat & DW_IC_INTR_ACTIVITY)
 734                 dw_readl(dev, DW_IC_CLR_ACTIVITY);
 735         if (stat & DW_IC_INTR_STOP_DET)
 736                 dw_readl(dev, DW_IC_CLR_STOP_DET);
 737         if (stat & DW_IC_INTR_START_DET)
 738                 dw_readl(dev, DW_IC_CLR_START_DET);
 739         if (stat & DW_IC_INTR_GEN_CALL)
 740                 dw_readl(dev, DW_IC_CLR_GEN_CALL);
 741
 742         return stat;
 743 }
 744
 745 /*
 746  * Interrupt service routine. This gets called whenever an I2C interrupt
 747  * occurs.
 748  */
 749 irqreturn_t i2c_dw_isr(int this_irq, void *dev_id)
 750 {
 751         struct dw_i2c_dev *dev = dev_id;
 752         u32 stat, enabled;
 753
 754         enabled = dw_readl(dev, DW_IC_ENABLE);
 755         stat = dw_readl(dev, DW_IC_RAW_INTR_STAT);
 756         dev_dbg(dev->dev, "%s:  %s enabled= 0x%x stat=0x%x\n", __func__,
 757                 dev->adapter.name, enabled, stat);
 758         if (!enabled || !(stat & ~DW_IC_INTR_ACTIVITY))
 759                 return IRQ_NONE;
 760
 761         stat = i2c_dw_read_clear_intrbits(dev);
 762
 763         if (stat & DW_IC_INTR_TX_ABRT) {
 764                 dev->cmd_err |= DW_IC_ERR_TX_ABRT;
 765                 dev->status = STATUS_IDLE;
 766
 767                 /*
 768                  * Anytime TX_ABRT is set, the contents of the tx/rx
 769                  * buffers are flushed.  Make sure to skip them.
 770                  */
 771                 dw_writel(dev, 0, DW_IC_INTR_MASK);
 772                 goto tx_aborted;
 773         }
 774
 775         if (stat & DW_IC_INTR_RX_FULL)
 776                 i2c_dw_read(dev);
 777
 778         if (stat & DW_IC_INTR_TX_EMPTY)
 779                 i2c_dw_xfer_msg(dev);
 780
 781         /*
 782          * No need to modify or disable the interrupt mask here.
 783          * i2c_dw_xfer_msg() will take care of it according to
 784          * the current transmit status.
 785          */
 786
 787 tx_aborted:
 788         if ((stat & (DW_IC_INTR_TX_ABRT | DW_IC_INTR_STOP_DET)) || dev->msg_err)
 789                 complete(&dev->cmd_complete);
 790
 791         return IRQ_HANDLED;
 792 }
 793 EXPORT_SYMBOL_GPL(i2c_dw_isr);
 794
 795 void i2c_dw_enable(struct dw_i2c_dev *dev)
 796 {
 797        /* Enable the adapter */
 798         __i2c_dw_enable(dev, true);
 799 }
 800 EXPORT_SYMBOL_GPL(i2c_dw_enable);
 801
 802 u32 i2c_dw_is_enabled(struct dw_i2c_dev *dev)
 803 {
 804         return dw_readl(dev, DW_IC_ENABLE);
 805 }
 806 EXPORT_SYMBOL_GPL(i2c_dw_is_enabled);
 807
 808 void i2c_dw_disable(struct dw_i2c_dev *dev)
 809 {
 810         /* Disable controller */
 811         __i2c_dw_enable(dev, false);
 812
 813         /* Disable all interupts */
 814         dw_writel(dev, 0, DW_IC_INTR_MASK);
 815         dw_readl(dev, DW_IC_CLR_INTR);
 816 }
 817 EXPORT_SYMBOL_GPL(i2c_dw_disable);
 818
 819 void i2c_dw_clear_int(struct dw_i2c_dev *dev)
 820 {
 821         dw_readl(dev, DW_IC_CLR_INTR);
 822 }
 823 EXPORT_SYMBOL_GPL(i2c_dw_clear_int);
 824
 825 void i2c_dw_disable_int(struct dw_i2c_dev *dev)
 826 {
 827         dw_writel(dev, 0, DW_IC_INTR_MASK);
 828 }
 829 EXPORT_SYMBOL_GPL(i2c_dw_disable_int);
 830
 831 u32 i2c_dw_read_comp_param(struct dw_i2c_dev *dev)
 832 {
 833         return dw_readl(dev, DW_IC_COMP_PARAM_1);
 834 }
 835 EXPORT_SYMBOL_GPL(i2c_dw_read_comp_param);
 836
 837 MODULE_DESCRIPTION("Synopsys DesignWare I2C bus adapter core");
 838 MODULE_LICENSE("GPL");