drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <linux/dma-contiguous.h>
  37 #include <linux/irqdomain.h>
  38 #include <asm/irq_remapping.h>
  39 #include <asm/io_apic.h>
  40 #include <asm/apic.h>
  41 #include <asm/hw_irq.h>
  42 #include <asm/msidef.h>
  43 #include <asm/proto.h>
  44 #include <asm/iommu.h>
  45 #include <asm/gart.h>
  46 #include <asm/dma.h>
  47
  48 #include "amd_iommu_proto.h"
  49 #include "amd_iommu_types.h"
  50 #include "irq_remapping.h"
  51
  52 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  53
  54 #define LOOP_TIMEOUT    100000
  55
  56 /*
  57  * This bitmap is used to advertise the page sizes our hardware support
  58  * to the IOMMU core, which will then use this information to split
  59  * physically contiguous memory regions it is mapping into page sizes
  60  * that we support.
  61  *
  62  * 512GB Pages are not supported due to a hardware bug
  63  */
  64 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  65
  66 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  67
  68 /* List of all available dev_data structures */
  69 static LIST_HEAD(dev_data_list);
  70 static DEFINE_SPINLOCK(dev_data_list_lock);
  71
  72 LIST_HEAD(ioapic_map);
  73 LIST_HEAD(hpet_map);
  74
  75 /*
  76  * Domain for untranslated devices - only allocated
  77  * if iommu=pt passed on kernel cmd line.
  78  */
  79 static const struct iommu_ops amd_iommu_ops;
  80
  81 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  82 int amd_iommu_max_glx_val = -1;
  83
  84 static struct dma_map_ops amd_iommu_dma_ops;
  85
  86 /*
  87  * This struct contains device specific data for the IOMMU
  88  */
  89 struct iommu_dev_data {
  90         struct list_head list;            /* For domain->dev_list */
  91         struct list_head dev_data_list;   /* For global dev_data_list */
  92         struct list_head alias_list;      /* Link alias-groups together */
  93         struct iommu_dev_data *alias_data;/* The alias dev_data */
  94         struct protection_domain *domain; /* Domain the device is bound to */
  95         u16 devid;                        /* PCI Device ID */
  96         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
  97         bool passthrough;                 /* Device is identity mapped */
  98         struct {
  99                 bool enabled;
 100                 int qdep;
 101         } ats;                            /* ATS state */
 102         bool pri_tlp;                     /* PASID TLB required for
 103                                              PPR completions */
 104         u32 errata;                       /* Bitmap for errata to apply */
 105 };
 106
 107 /*
 108  * general struct to manage commands send to an IOMMU
 109  */
 110 struct iommu_cmd {
 111         u32 data[4];
 112 };
 113
 114 struct kmem_cache *amd_iommu_irq_cache;
 115
 116 static void update_domain(struct protection_domain *domain);
 117 static int protection_domain_init(struct protection_domain *domain);
 118
 119 /****************************************************************************
 120  *
 121  * Helper functions
 122  *
 123  ****************************************************************************/
 124
 125 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 126 {
 127         return container_of(dom, struct protection_domain, domain);
 128 }
 129
 130 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 131 {
 132         struct iommu_dev_data *dev_data;
 133         unsigned long flags;
 134
 135         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 136         if (!dev_data)
 137                 return NULL;
 138
 139         INIT_LIST_HEAD(&dev_data->alias_list);
 140
 141         dev_data->devid = devid;
 142
 143         spin_lock_irqsave(&dev_data_list_lock, flags);
 144         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 145         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 146
 147         return dev_data;
 148 }
 149
 150 static void free_dev_data(struct iommu_dev_data *dev_data)
 151 {
 152         unsigned long flags;
 153
 154         spin_lock_irqsave(&dev_data_list_lock, flags);
 155         list_del(&dev_data->dev_data_list);
 156         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 157
 158         kfree(dev_data);
 159 }
 160
 161 static struct iommu_dev_data *search_dev_data(u16 devid)
 162 {
 163         struct iommu_dev_data *dev_data;
 164         unsigned long flags;
 165
 166         spin_lock_irqsave(&dev_data_list_lock, flags);
 167         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 168                 if (dev_data->devid == devid)
 169                         goto out_unlock;
 170         }
 171
 172         dev_data = NULL;
 173
 174 out_unlock:
 175         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 176
 177         return dev_data;
 178 }
 179
 180 static struct iommu_dev_data *find_dev_data(u16 devid)
 181 {
 182         struct iommu_dev_data *dev_data;
 183
 184         dev_data = search_dev_data(devid);
 185
 186         if (dev_data == NULL)
 187                 dev_data = alloc_dev_data(devid);
 188
 189         return dev_data;
 190 }
 191
 192 static inline u16 get_device_id(struct device *dev)
 193 {
 194         struct pci_dev *pdev = to_pci_dev(dev);
 195
 196         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 197 }
 198
 199 static struct iommu_dev_data *get_dev_data(struct device *dev)
 200 {
 201         return dev->archdata.iommu;
 202 }
 203
 204 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 205 {
 206         static const int caps[] = {
 207                 PCI_EXT_CAP_ID_ATS,
 208                 PCI_EXT_CAP_ID_PRI,
 209                 PCI_EXT_CAP_ID_PASID,
 210         };
 211         int i, pos;
 212
 213         for (i = 0; i < 3; ++i) {
 214                 pos = pci_find_ext_capability(pdev, caps[i]);
 215                 if (pos == 0)
 216                         return false;
 217         }
 218
 219         return true;
 220 }
 221
 222 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 223 {
 224         struct iommu_dev_data *dev_data;
 225
 226         dev_data = get_dev_data(&pdev->dev);
 227
 228         return dev_data->errata & (1 << erratum) ? true : false;
 229 }
 230
 231 /*
 232  * This function actually applies the mapping to the page table of the
 233  * dma_ops domain.
 234  */
 235 static void alloc_unity_mapping(struct dma_ops_domain *dma_dom,
 236                                 struct unity_map_entry *e)
 237 {
 238         u64 addr;
 239
 240         for (addr = e->address_start; addr < e->address_end;
 241              addr += PAGE_SIZE) {
 242                 if (addr < dma_dom->aperture_size)
 243                         __set_bit(addr >> PAGE_SHIFT,
 244                                   dma_dom->aperture[0]->bitmap);
 245         }
 246 }
 247
 248 /*
 249  * Inits the unity mappings required for a specific device
 250  */
 251 static void init_unity_mappings_for_device(struct device *dev,
 252                                            struct dma_ops_domain *dma_dom)
 253 {
 254         struct unity_map_entry *e;
 255         u16 devid;
 256
 257         devid = get_device_id(dev);
 258
 259         list_for_each_entry(e, &amd_iommu_unity_map, list) {
 260                 if (!(devid >= e->devid_start && devid <= e->devid_end))
 261                         continue;
 262                 alloc_unity_mapping(dma_dom, e);
 263         }
 264 }
 265
 266 /*
 267  * This function checks if the driver got a valid device from the caller to
 268  * avoid dereferencing invalid pointers.
 269  */
 270 static bool check_device(struct device *dev)
 271 {
 272         u16 devid;
 273
 274         if (!dev || !dev->dma_mask)
 275                 return false;
 276
 277         /* No PCI device */
 278         if (!dev_is_pci(dev))
 279                 return false;
 280
 281         devid = get_device_id(dev);
 282
 283         /* Out of our scope? */
 284         if (devid > amd_iommu_last_bdf)
 285                 return false;
 286
 287         if (amd_iommu_rlookup_table[devid] == NULL)
 288                 return false;
 289
 290         return true;
 291 }
 292
 293 static void init_iommu_group(struct device *dev)
 294 {
 295         struct dma_ops_domain *dma_domain;
 296         struct iommu_domain *domain;
 297         struct iommu_group *group;
 298
 299         group = iommu_group_get_for_dev(dev);
 300         if (IS_ERR(group))
 301                 return;
 302
 303         domain = iommu_group_default_domain(group);
 304         if (!domain)
 305                 goto out;
 306
 307         dma_domain = to_pdomain(domain)->priv;
 308
 309         init_unity_mappings_for_device(dev, dma_domain);
 310 out:
 311         iommu_group_put(group);
 312 }
 313
 314 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 315 {
 316         *(u16 *)data = alias;
 317         return 0;
 318 }
 319
 320 static u16 get_alias(struct device *dev)
 321 {
 322         struct pci_dev *pdev = to_pci_dev(dev);
 323         u16 devid, ivrs_alias, pci_alias;
 324
 325         devid = get_device_id(dev);
 326         ivrs_alias = amd_iommu_alias_table[devid];
 327         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 328
 329         if (ivrs_alias == pci_alias)
 330                 return ivrs_alias;
 331
 332         /*
 333          * DMA alias showdown
 334          *
 335          * The IVRS is fairly reliable in telling us about aliases, but it
 336          * can't know about every screwy device.  If we don't have an IVRS
 337          * reported alias, use the PCI reported alias.  In that case we may
 338          * still need to initialize the rlookup and dev_table entries if the
 339          * alias is to a non-existent device.
 340          */
 341         if (ivrs_alias == devid) {
 342                 if (!amd_iommu_rlookup_table[pci_alias]) {
 343                         amd_iommu_rlookup_table[pci_alias] =
 344                                 amd_iommu_rlookup_table[devid];
 345                         memcpy(amd_iommu_dev_table[pci_alias].data,
 346                                amd_iommu_dev_table[devid].data,
 347                                sizeof(amd_iommu_dev_table[pci_alias].data));
 348                 }
 349
 350                 return pci_alias;
 351         }
 352
 353         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 354                 "for device %s[%04x:%04x], kernel reported alias "
 355                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 356                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 357                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 358                 PCI_FUNC(pci_alias));
 359
 360         /*
 361          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 362          * bus, then the IVRS table may know about a quirk that we don't.
 363          */
 364         if (pci_alias == devid &&
 365             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 366                 pdev->dev_flags |= PCI_DEV_FLAGS_DMA_ALIAS_DEVFN;
 367                 pdev->dma_alias_devfn = ivrs_alias & 0xff;
 368                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 369                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 370                         dev_name(dev));
 371         }
 372
 373         return ivrs_alias;
 374 }
 375
 376 static int iommu_init_device(struct device *dev)
 377 {
 378         struct pci_dev *pdev = to_pci_dev(dev);
 379         struct iommu_dev_data *dev_data;
 380         u16 alias;
 381
 382         if (dev->archdata.iommu)
 383                 return 0;
 384
 385         dev_data = find_dev_data(get_device_id(dev));
 386         if (!dev_data)
 387                 return -ENOMEM;
 388
 389         alias = get_alias(dev);
 390
 391         if (alias != dev_data->devid) {
 392                 struct iommu_dev_data *alias_data;
 393
 394                 alias_data = find_dev_data(alias);
 395                 if (alias_data == NULL) {
 396                         pr_err("AMD-Vi: Warning: Unhandled device %s\n",
 397                                         dev_name(dev));
 398                         free_dev_data(dev_data);
 399                         return -ENOTSUPP;
 400                 }
 401                 dev_data->alias_data = alias_data;
 402
 403                 /* Add device to the alias_list */
 404                 list_add(&dev_data->alias_list, &alias_data->alias_list);
 405         }
 406
 407         if (pci_iommuv2_capable(pdev)) {
 408                 struct amd_iommu *iommu;
 409
 410                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 411                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 412         }
 413
 414         dev->archdata.iommu = dev_data;
 415
 416         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 417                           dev);
 418
 419         return 0;
 420 }
 421
 422 static void iommu_ignore_device(struct device *dev)
 423 {
 424         u16 devid, alias;
 425
 426         devid = get_device_id(dev);
 427         alias = amd_iommu_alias_table[devid];
 428
 429         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 430         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 431
 432         amd_iommu_rlookup_table[devid] = NULL;
 433         amd_iommu_rlookup_table[alias] = NULL;
 434 }
 435
 436 static void iommu_uninit_device(struct device *dev)
 437 {
 438         struct iommu_dev_data *dev_data = search_dev_data(get_device_id(dev));
 439
 440         if (!dev_data)
 441                 return;
 442
 443         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 444                             dev);
 445
 446         iommu_group_remove_device(dev);
 447
 448         /* Unlink from alias, it may change if another device is re-plugged */
 449         dev_data->alias_data = NULL;
 450
 451         /* Remove dma-ops */
 452         dev->archdata.dma_ops = NULL;
 453
 454         /*
 455          * We keep dev_data around for unplugged devices and reuse it when the
 456          * device is re-plugged - not doing so would introduce a ton of races.
 457          */
 458 }
 459
 460 #ifdef CONFIG_AMD_IOMMU_STATS
 461
 462 /*
 463  * Initialization code for statistics collection
 464  */
 465
 466 DECLARE_STATS_COUNTER(compl_wait);
 467 DECLARE_STATS_COUNTER(cnt_map_single);
 468 DECLARE_STATS_COUNTER(cnt_unmap_single);
 469 DECLARE_STATS_COUNTER(cnt_map_sg);
 470 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 471 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 472 DECLARE_STATS_COUNTER(cnt_free_coherent);
 473 DECLARE_STATS_COUNTER(cross_page);
 474 DECLARE_STATS_COUNTER(domain_flush_single);
 475 DECLARE_STATS_COUNTER(domain_flush_all);
 476 DECLARE_STATS_COUNTER(alloced_io_mem);
 477 DECLARE_STATS_COUNTER(total_map_requests);
 478 DECLARE_STATS_COUNTER(complete_ppr);
 479 DECLARE_STATS_COUNTER(invalidate_iotlb);
 480 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 481 DECLARE_STATS_COUNTER(pri_requests);
 482
 483 static struct dentry *stats_dir;
 484 static struct dentry *de_fflush;
 485
 486 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 487 {
 488         if (stats_dir == NULL)
 489                 return;
 490
 491         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 492                                        &cnt->value);
 493 }
 494
 495 static void amd_iommu_stats_init(void)
 496 {
 497         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 498         if (stats_dir == NULL)
 499                 return;
 500
 501         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 502                                          &amd_iommu_unmap_flush);
 503
 504         amd_iommu_stats_add(&compl_wait);
 505         amd_iommu_stats_add(&cnt_map_single);
 506         amd_iommu_stats_add(&cnt_unmap_single);
 507         amd_iommu_stats_add(&cnt_map_sg);
 508         amd_iommu_stats_add(&cnt_unmap_sg);
 509         amd_iommu_stats_add(&cnt_alloc_coherent);
 510         amd_iommu_stats_add(&cnt_free_coherent);
 511         amd_iommu_stats_add(&cross_page);
 512         amd_iommu_stats_add(&domain_flush_single);
 513         amd_iommu_stats_add(&domain_flush_all);
 514         amd_iommu_stats_add(&alloced_io_mem);
 515         amd_iommu_stats_add(&total_map_requests);
 516         amd_iommu_stats_add(&complete_ppr);
 517         amd_iommu_stats_add(&invalidate_iotlb);
 518         amd_iommu_stats_add(&invalidate_iotlb_all);
 519         amd_iommu_stats_add(&pri_requests);
 520 }
 521
 522 #endif
 523
 524 /****************************************************************************
 525  *
 526  * Interrupt handling functions
 527  *
 528  ****************************************************************************/
 529
 530 static void dump_dte_entry(u16 devid)
 531 {
 532         int i;
 533
 534         for (i = 0; i < 4; ++i)
 535                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 536                         amd_iommu_dev_table[devid].data[i]);
 537 }
 538
 539 static void dump_command(unsigned long phys_addr)
 540 {
 541         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 542         int i;
 543
 544         for (i = 0; i < 4; ++i)
 545                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 546 }
 547
 548 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 549 {
 550         int type, devid, domid, flags;
 551         volatile u32 *event = __evt;
 552         int count = 0;
 553         u64 address;
 554
 555 retry:
 556         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 557         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 558         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 559         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 560         address = (u64)(((u64)event[3]) << 32) | event[2];
 561
 562         if (type == 0) {
 563                 /* Did we hit the erratum? */
 564                 if (++count == LOOP_TIMEOUT) {
 565                         pr_err("AMD-Vi: No event written to event log\n");
 566                         return;
 567                 }
 568                 udelay(1);
 569                 goto retry;
 570         }
 571
 572         printk(KERN_ERR "AMD-Vi: Event logged [");
 573
 574         switch (type) {
 575         case EVENT_TYPE_ILL_DEV:
 576                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 577                        "address=0x%016llx flags=0x%04x]\n",
 578                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 579                        address, flags);
 580                 dump_dte_entry(devid);
 581                 break;
 582         case EVENT_TYPE_IO_FAULT:
 583                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 584                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 585                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 586                        domid, address, flags);
 587                 break;
 588         case EVENT_TYPE_DEV_TAB_ERR:
 589                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 590                        "address=0x%016llx flags=0x%04x]\n",
 591                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 592                        address, flags);
 593                 break;
 594         case EVENT_TYPE_PAGE_TAB_ERR:
 595                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 596                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 597                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 598                        domid, address, flags);
 599                 break;
 600         case EVENT_TYPE_ILL_CMD:
 601                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 602                 dump_command(address);
 603                 break;
 604         case EVENT_TYPE_CMD_HARD_ERR:
 605                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 606                        "flags=0x%04x]\n", address, flags);
 607                 break;
 608         case EVENT_TYPE_IOTLB_INV_TO:
 609                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 610                        "address=0x%016llx]\n",
 611                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 612                        address);
 613                 break;
 614         case EVENT_TYPE_INV_DEV_REQ:
 615                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 616                        "address=0x%016llx flags=0x%04x]\n",
 617                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 618                        address, flags);
 619                 break;
 620         default:
 621                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 622         }
 623
 624         memset(__evt, 0, 4 * sizeof(u32));
 625 }
 626
 627 static void iommu_poll_events(struct amd_iommu *iommu)
 628 {
 629         u32 head, tail;
 630
 631         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 632         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 633
 634         while (head != tail) {
 635                 iommu_print_event(iommu, iommu->evt_buf + head);
 636                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 637         }
 638
 639         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 640 }
 641
 642 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 643 {
 644         struct amd_iommu_fault fault;
 645
 646         INC_STATS_COUNTER(pri_requests);
 647
 648         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 649                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 650                 return;
 651         }
 652
 653         fault.address   = raw[1];
 654         fault.pasid     = PPR_PASID(raw[0]);
 655         fault.device_id = PPR_DEVID(raw[0]);
 656         fault.tag       = PPR_TAG(raw[0]);
 657         fault.flags     = PPR_FLAGS(raw[0]);
 658
 659         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 660 }
 661
 662 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 663 {
 664         u32 head, tail;
 665
 666         if (iommu->ppr_log == NULL)
 667                 return;
 668
 669         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 670         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 671
 672         while (head != tail) {
 673                 volatile u64 *raw;
 674                 u64 entry[2];
 675                 int i;
 676
 677                 raw = (u64 *)(iommu->ppr_log + head);
 678
 679                 /*
 680                  * Hardware bug: Interrupt may arrive before the entry is
 681                  * written to memory. If this happens we need to wait for the
 682                  * entry to arrive.
 683                  */
 684                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 685                         if (PPR_REQ_TYPE(raw[0]) != 0)
 686                                 break;
 687                         udelay(1);
 688                 }
 689
 690                 /* Avoid memcpy function-call overhead */
 691                 entry[0] = raw[0];
 692                 entry[1] = raw[1];
 693
 694                 /*
 695                  * To detect the hardware bug we need to clear the entry
 696                  * back to zero.
 697                  */
 698                 raw[0] = raw[1] = 0UL;
 699
 700                 /* Update head pointer of hardware ring-buffer */
 701                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 702                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 703
 704                 /* Handle PPR entry */
 705                 iommu_handle_ppr_entry(iommu, entry);
 706
 707                 /* Refresh ring-buffer information */
 708                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 709                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 710         }
 711 }
 712
 713 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 714 {
 715         struct amd_iommu *iommu = (struct amd_iommu *) data;
 716         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 717
 718         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 719                 /* Enable EVT and PPR interrupts again */
 720                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 721                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 722
 723                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 724                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 725                         iommu_poll_events(iommu);
 726                 }
 727
 728                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 729                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 730                         iommu_poll_ppr_log(iommu);
 731                 }
 732
 733                 /*
 734                  * Hardware bug: ERBT1312
 735                  * When re-enabling interrupt (by writing 1
 736                  * to clear the bit), the hardware might also try to set
 737                  * the interrupt bit in the event status register.
 738                  * In this scenario, the bit will be set, and disable
 739                  * subsequent interrupts.
 740                  *
 741                  * Workaround: The IOMMU driver should read back the
 742                  * status register and check if the interrupt bits are cleared.
 743                  * If not, driver will need to go through the interrupt handler
 744                  * again and re-clear the bits
 745                  */
 746                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 747         }
 748         return IRQ_HANDLED;
 749 }
 750
 751 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 752 {
 753         return IRQ_WAKE_THREAD;
 754 }
 755
 756 /****************************************************************************
 757  *
 758  * IOMMU command queuing functions
 759  *
 760  ****************************************************************************/
 761
 762 static int wait_on_sem(volatile u64 *sem)
 763 {
 764         int i = 0;
 765
 766         while (*sem == 0 && i < LOOP_TIMEOUT) {
 767                 udelay(1);
 768                 i += 1;
 769         }
 770
 771         if (i == LOOP_TIMEOUT) {
 772                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 773                 return -EIO;
 774         }
 775
 776         return 0;
 777 }
 778
 779 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 780                                struct iommu_cmd *cmd,
 781                                u32 tail)
 782 {
 783         u8 *target;
 784
 785         target = iommu->cmd_buf + tail;
 786         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 787
 788         /* Copy command to buffer */
 789         memcpy(target, cmd, sizeof(*cmd));
 790
 791         /* Tell the IOMMU about it */
 792         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 793 }
 794
 795 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 796 {
 797         WARN_ON(address & 0x7ULL);
 798
 799         memset(cmd, 0, sizeof(*cmd));
 800         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 801         cmd->data[1] = upper_32_bits(__pa(address));
 802         cmd->data[2] = 1;
 803         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 804 }
 805
 806 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 807 {
 808         memset(cmd, 0, sizeof(*cmd));
 809         cmd->data[0] = devid;
 810         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 811 }
 812
 813 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 814                                   size_t size, u16 domid, int pde)
 815 {
 816         u64 pages;
 817         bool s;
 818
 819         pages = iommu_num_pages(address, size, PAGE_SIZE);
 820         s     = false;
 821
 822         if (pages > 1) {
 823                 /*
 824                  * If we have to flush more than one page, flush all
 825                  * TLB entries for this domain
 826                  */
 827                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 828                 s = true;
 829         }
 830
 831         address &= PAGE_MASK;
 832
 833         memset(cmd, 0, sizeof(*cmd));
 834         cmd->data[1] |= domid;
 835         cmd->data[2]  = lower_32_bits(address);
 836         cmd->data[3]  = upper_32_bits(address);
 837         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 838         if (s) /* size bit - we flush more than one 4kb page */
 839                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 840         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 841                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 842 }
 843
 844 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 845                                   u64 address, size_t size)
 846 {
 847         u64 pages;
 848         bool s;
 849
 850         pages = iommu_num_pages(address, size, PAGE_SIZE);
 851         s     = false;
 852
 853         if (pages > 1) {
 854                 /*
 855                  * If we have to flush more than one page, flush all
 856                  * TLB entries for this domain
 857                  */
 858                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 859                 s = true;
 860         }
 861
 862         address &= PAGE_MASK;
 863
 864         memset(cmd, 0, sizeof(*cmd));
 865         cmd->data[0]  = devid;
 866         cmd->data[0] |= (qdep & 0xff) << 24;
 867         cmd->data[1]  = devid;
 868         cmd->data[2]  = lower_32_bits(address);
 869         cmd->data[3]  = upper_32_bits(address);
 870         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 871         if (s)
 872                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 873 }
 874
 875 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 876                                   u64 address, bool size)
 877 {
 878         memset(cmd, 0, sizeof(*cmd));
 879
 880         address &= ~(0xfffULL);
 881
 882         cmd->data[0]  = pasid;
 883         cmd->data[1]  = domid;
 884         cmd->data[2]  = lower_32_bits(address);
 885         cmd->data[3]  = upper_32_bits(address);
 886         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 887         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 888         if (size)
 889                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 890         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 891 }
 892
 893 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 894                                   int qdep, u64 address, bool size)
 895 {
 896         memset(cmd, 0, sizeof(*cmd));
 897
 898         address &= ~(0xfffULL);
 899
 900         cmd->data[0]  = devid;
 901         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 902         cmd->data[0] |= (qdep  & 0xff) << 24;
 903         cmd->data[1]  = devid;
 904         cmd->data[1] |= (pasid & 0xff) << 16;
 905         cmd->data[2]  = lower_32_bits(address);
 906         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 907         cmd->data[3]  = upper_32_bits(address);
 908         if (size)
 909                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 910         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 911 }
 912
 913 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 914                                int status, int tag, bool gn)
 915 {
 916         memset(cmd, 0, sizeof(*cmd));
 917
 918         cmd->data[0]  = devid;
 919         if (gn) {
 920                 cmd->data[1]  = pasid;
 921                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 922         }
 923         cmd->data[3]  = tag & 0x1ff;
 924         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 925
 926         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 927 }
 928
 929 static void build_inv_all(struct iommu_cmd *cmd)
 930 {
 931         memset(cmd, 0, sizeof(*cmd));
 932         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 933 }
 934
 935 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
 936 {
 937         memset(cmd, 0, sizeof(*cmd));
 938         cmd->data[0] = devid;
 939         CMD_SET_TYPE(cmd, CMD_INV_IRT);
 940 }
 941
 942 /*
 943  * Writes the command to the IOMMUs command buffer and informs the
 944  * hardware about the new command.
 945  */
 946 static int iommu_queue_command_sync(struct amd_iommu *iommu,
 947                                     struct iommu_cmd *cmd,
 948                                     bool sync)
 949 {
 950         u32 left, tail, head, next_tail;
 951         unsigned long flags;
 952
 953         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
 954
 955 again:
 956         spin_lock_irqsave(&iommu->lock, flags);
 957
 958         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 959         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 960         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 961         left      = (head - next_tail) % iommu->cmd_buf_size;
 962
 963         if (left <= 2) {
 964                 struct iommu_cmd sync_cmd;
 965                 volatile u64 sem = 0;
 966                 int ret;
 967
 968                 build_completion_wait(&sync_cmd, (u64)&sem);
 969                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
 970
 971                 spin_unlock_irqrestore(&iommu->lock, flags);
 972
 973                 if ((ret = wait_on_sem(&sem)) != 0)
 974                         return ret;
 975
 976                 goto again;
 977         }
 978
 979         copy_cmd_to_buffer(iommu, cmd, tail);
 980
 981         /* We need to sync now to make sure all commands are processed */
 982         iommu->need_sync = sync;
 983
 984         spin_unlock_irqrestore(&iommu->lock, flags);
 985
 986         return 0;
 987 }
 988
 989 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
 990 {
 991         return iommu_queue_command_sync(iommu, cmd, true);
 992 }
 993
 994 /*
 995  * This function queues a completion wait command into the command
 996  * buffer of an IOMMU
 997  */
 998 static int iommu_completion_wait(struct amd_iommu *iommu)
 999 {
1000         struct iommu_cmd cmd;
1001         volatile u64 sem = 0;
1002         int ret;
1003
1004         if (!iommu->need_sync)
1005                 return 0;
1006
1007         build_completion_wait(&cmd, (u64)&sem);
1008
1009         ret = iommu_queue_command_sync(iommu, &cmd, false);
1010         if (ret)
1011                 return ret;
1012
1013         return wait_on_sem(&sem);
1014 }
1015
1016 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1017 {
1018         struct iommu_cmd cmd;
1019
1020         build_inv_dte(&cmd, devid);
1021
1022         return iommu_queue_command(iommu, &cmd);
1023 }
1024
1025 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1026 {
1027         u32 devid;
1028
1029         for (devid = 0; devid <= 0xffff; ++devid)
1030                 iommu_flush_dte(iommu, devid);
1031
1032         iommu_completion_wait(iommu);
1033 }
1034
1035 /*
1036  * This function uses heavy locking and may disable irqs for some time. But
1037  * this is no issue because it is only called during resume.
1038  */
1039 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1040 {
1041         u32 dom_id;
1042
1043         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1044                 struct iommu_cmd cmd;
1045                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1046                                       dom_id, 1);
1047                 iommu_queue_command(iommu, &cmd);
1048         }
1049
1050         iommu_completion_wait(iommu);
1051 }
1052
1053 static void iommu_flush_all(struct amd_iommu *iommu)
1054 {
1055         struct iommu_cmd cmd;
1056
1057         build_inv_all(&cmd);
1058
1059         iommu_queue_command(iommu, &cmd);
1060         iommu_completion_wait(iommu);
1061 }
1062
1063 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1064 {
1065         struct iommu_cmd cmd;
1066
1067         build_inv_irt(&cmd, devid);
1068
1069         iommu_queue_command(iommu, &cmd);
1070 }
1071
1072 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1073 {
1074         u32 devid;
1075
1076         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1077                 iommu_flush_irt(iommu, devid);
1078
1079         iommu_completion_wait(iommu);
1080 }
1081
1082 void iommu_flush_all_caches(struct amd_iommu *iommu)
1083 {
1084         if (iommu_feature(iommu, FEATURE_IA)) {
1085                 iommu_flush_all(iommu);
1086         } else {
1087                 iommu_flush_dte_all(iommu);
1088                 iommu_flush_irt_all(iommu);
1089                 iommu_flush_tlb_all(iommu);
1090         }
1091 }
1092
1093 /*
1094  * Command send function for flushing on-device TLB
1095  */
1096 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1097                               u64 address, size_t size)
1098 {
1099         struct amd_iommu *iommu;
1100         struct iommu_cmd cmd;
1101         int qdep;
1102
1103         qdep     = dev_data->ats.qdep;
1104         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1105
1106         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1107
1108         return iommu_queue_command(iommu, &cmd);
1109 }
1110
1111 /*
1112  * Command send function for invalidating a device table entry
1113  */
1114 static int device_flush_dte(struct iommu_dev_data *dev_data)
1115 {
1116         struct amd_iommu *iommu;
1117         u16 alias;
1118         int ret;
1119
1120         iommu = amd_iommu_rlookup_table[dev_data->devid];
1121         alias = amd_iommu_alias_table[dev_data->devid];
1122
1123         ret = iommu_flush_dte(iommu, dev_data->devid);
1124         if (!ret && alias != dev_data->devid)
1125                 ret = iommu_flush_dte(iommu, alias);
1126         if (ret)
1127                 return ret;
1128
1129         if (dev_data->ats.enabled)
1130                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1131
1132         return ret;
1133 }
1134
1135 /*
1136  * TLB invalidation function which is called from the mapping functions.
1137  * It invalidates a single PTE if the range to flush is within a single
1138  * page. Otherwise it flushes the whole TLB of the IOMMU.
1139  */
1140 static void __domain_flush_pages(struct protection_domain *domain,
1141                                  u64 address, size_t size, int pde)
1142 {
1143         struct iommu_dev_data *dev_data;
1144         struct iommu_cmd cmd;
1145         int ret = 0, i;
1146
1147         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1148
1149         for (i = 0; i < amd_iommus_present; ++i) {
1150                 if (!domain->dev_iommu[i])
1151                         continue;
1152
1153                 /*
1154                  * Devices of this domain are behind this IOMMU
1155                  * We need a TLB flush
1156                  */
1157                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1158         }
1159
1160         list_for_each_entry(dev_data, &domain->dev_list, list) {
1161
1162                 if (!dev_data->ats.enabled)
1163                         continue;
1164
1165                 ret |= device_flush_iotlb(dev_data, address, size);
1166         }
1167
1168         WARN_ON(ret);
1169 }
1170
1171 static void domain_flush_pages(struct protection_domain *domain,
1172                                u64 address, size_t size)
1173 {
1174         __domain_flush_pages(domain, address, size, 0);
1175 }
1176
1177 /* Flush the whole IO/TLB for a given protection domain */
1178 static void domain_flush_tlb(struct protection_domain *domain)
1179 {
1180         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1181 }
1182
1183 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1184 static void domain_flush_tlb_pde(struct protection_domain *domain)
1185 {
1186         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1187 }
1188
1189 static void domain_flush_complete(struct protection_domain *domain)
1190 {
1191         int i;
1192
1193         for (i = 0; i < amd_iommus_present; ++i) {
1194                 if (!domain->dev_iommu[i])
1195                         continue;
1196
1197                 /*
1198                  * Devices of this domain are behind this IOMMU
1199                  * We need to wait for completion of all commands.
1200                  */
1201                 iommu_completion_wait(amd_iommus[i]);
1202         }
1203 }
1204
1205
1206 /*
1207  * This function flushes the DTEs for all devices in domain
1208  */
1209 static void domain_flush_devices(struct protection_domain *domain)
1210 {
1211         struct iommu_dev_data *dev_data;
1212
1213         list_for_each_entry(dev_data, &domain->dev_list, list)
1214                 device_flush_dte(dev_data);
1215 }
1216
1217 /****************************************************************************
1218  *
1219  * The functions below are used the create the page table mappings for
1220  * unity mapped regions.
1221  *
1222  ****************************************************************************/
1223
1224 /*
1225  * This function is used to add another level to an IO page table. Adding
1226  * another level increases the size of the address space by 9 bits to a size up
1227  * to 64 bits.
1228  */
1229 static bool increase_address_space(struct protection_domain *domain,
1230                                    gfp_t gfp)
1231 {
1232         u64 *pte;
1233
1234         if (domain->mode == PAGE_MODE_6_LEVEL)
1235                 /* address space already 64 bit large */
1236                 return false;
1237
1238         pte = (void *)get_zeroed_page(gfp);
1239         if (!pte)
1240                 return false;
1241
1242         *pte             = PM_LEVEL_PDE(domain->mode,
1243                                         virt_to_phys(domain->pt_root));
1244         domain->pt_root  = pte;
1245         domain->mode    += 1;
1246         domain->updated  = true;
1247
1248         return true;
1249 }
1250
1251 static u64 *alloc_pte(struct protection_domain *domain,
1252                       unsigned long address,
1253                       unsigned long page_size,
1254                       u64 **pte_page,
1255                       gfp_t gfp)
1256 {
1257         int level, end_lvl;
1258         u64 *pte, *page;
1259
1260         BUG_ON(!is_power_of_2(page_size));
1261
1262         while (address > PM_LEVEL_SIZE(domain->mode))
1263                 increase_address_space(domain, gfp);
1264
1265         level   = domain->mode - 1;
1266         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1267         address = PAGE_SIZE_ALIGN(address, page_size);
1268         end_lvl = PAGE_SIZE_LEVEL(page_size);
1269
1270         while (level > end_lvl) {
1271                 if (!IOMMU_PTE_PRESENT(*pte)) {
1272                         page = (u64 *)get_zeroed_page(gfp);
1273                         if (!page)
1274                                 return NULL;
1275                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1276                 }
1277
1278                 /* No level skipping support yet */
1279                 if (PM_PTE_LEVEL(*pte) != level)
1280                         return NULL;
1281
1282                 level -= 1;
1283
1284                 pte = IOMMU_PTE_PAGE(*pte);
1285
1286                 if (pte_page && level == end_lvl)
1287                         *pte_page = pte;
1288
1289                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1290         }
1291
1292         return pte;
1293 }
1294
1295 /*
1296  * This function checks if there is a PTE for a given dma address. If
1297  * there is one, it returns the pointer to it.
1298  */
1299 static u64 *fetch_pte(struct protection_domain *domain,
1300                       unsigned long address,
1301                       unsigned long *page_size)
1302 {
1303         int level;
1304         u64 *pte;
1305
1306         if (address > PM_LEVEL_SIZE(domain->mode))
1307                 return NULL;
1308
1309         level      =  domain->mode - 1;
1310         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1311         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1312
1313         while (level > 0) {
1314
1315                 /* Not Present */
1316                 if (!IOMMU_PTE_PRESENT(*pte))
1317                         return NULL;
1318
1319                 /* Large PTE */
1320                 if (PM_PTE_LEVEL(*pte) == 7 ||
1321                     PM_PTE_LEVEL(*pte) == 0)
1322                         break;
1323
1324                 /* No level skipping support yet */
1325                 if (PM_PTE_LEVEL(*pte) != level)
1326                         return NULL;
1327
1328                 level -= 1;
1329
1330                 /* Walk to the next level */
1331                 pte        = IOMMU_PTE_PAGE(*pte);
1332                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1333                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1334         }
1335
1336         if (PM_PTE_LEVEL(*pte) == 0x07) {
1337                 unsigned long pte_mask;
1338
1339                 /*
1340                  * If we have a series of large PTEs, make
1341                  * sure to return a pointer to the first one.
1342                  */
1343                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1344                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1345                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1346         }
1347
1348         return pte;
1349 }
1350
1351 /*
1352  * Generic mapping functions. It maps a physical address into a DMA
1353  * address space. It allocates the page table pages if necessary.
1354  * In the future it can be extended to a generic mapping function
1355  * supporting all features of AMD IOMMU page tables like level skipping
1356  * and full 64 bit address spaces.
1357  */
1358 static int iommu_map_page(struct protection_domain *dom,
1359                           unsigned long bus_addr,
1360                           unsigned long phys_addr,
1361                           int prot,
1362                           unsigned long page_size)
1363 {
1364         u64 __pte, *pte;
1365         int i, count;
1366
1367         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1368         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1369
1370         if (!(prot & IOMMU_PROT_MASK))
1371                 return -EINVAL;
1372
1373         count = PAGE_SIZE_PTE_COUNT(page_size);
1374         pte   = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1375
1376         if (!pte)
1377                 return -ENOMEM;
1378
1379         for (i = 0; i < count; ++i)
1380                 if (IOMMU_PTE_PRESENT(pte[i]))
1381                         return -EBUSY;
1382
1383         if (count > 1) {
1384                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1385                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1386         } else
1387                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1388
1389         if (prot & IOMMU_PROT_IR)
1390                 __pte |= IOMMU_PTE_IR;
1391         if (prot & IOMMU_PROT_IW)
1392                 __pte |= IOMMU_PTE_IW;
1393
1394         for (i = 0; i < count; ++i)
1395                 pte[i] = __pte;
1396
1397         update_domain(dom);
1398
1399         return 0;
1400 }
1401
1402 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1403                                       unsigned long bus_addr,
1404                                       unsigned long page_size)
1405 {
1406         unsigned long long unmapped;
1407         unsigned long unmap_size;
1408         u64 *pte;
1409
1410         BUG_ON(!is_power_of_2(page_size));
1411
1412         unmapped = 0;
1413
1414         while (unmapped < page_size) {
1415
1416                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1417
1418                 if (pte) {
1419                         int i, count;
1420
1421                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1422                         for (i = 0; i < count; i++)
1423                                 pte[i] = 0ULL;
1424                 }
1425
1426                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1427                 unmapped += unmap_size;
1428         }
1429
1430         BUG_ON(unmapped && !is_power_of_2(unmapped));
1431
1432         return unmapped;
1433 }
1434
1435 /****************************************************************************
1436  *
1437  * The next functions belong to the address allocator for the dma_ops
1438  * interface functions. They work like the allocators in the other IOMMU
1439  * drivers. Its basically a bitmap which marks the allocated pages in
1440  * the aperture. Maybe it could be enhanced in the future to a more
1441  * efficient allocator.
1442  *
1443  ****************************************************************************/
1444
1445 /*
1446  * The address allocator core functions.
1447  *
1448  * called with domain->lock held
1449  */
1450
1451 /*
1452  * Used to reserve address ranges in the aperture (e.g. for exclusion
1453  * ranges.
1454  */
1455 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1456                                       unsigned long start_page,
1457                                       unsigned int pages)
1458 {
1459         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1460
1461         if (start_page + pages > last_page)
1462                 pages = last_page - start_page;
1463
1464         for (i = start_page; i < start_page + pages; ++i) {
1465                 int index = i / APERTURE_RANGE_PAGES;
1466                 int page  = i % APERTURE_RANGE_PAGES;
1467                 __set_bit(page, dom->aperture[index]->bitmap);
1468         }
1469 }
1470
1471 /*
1472  * This function is used to add a new aperture range to an existing
1473  * aperture in case of dma_ops domain allocation or address allocation
1474  * failure.
1475  */
1476 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1477                            bool populate, gfp_t gfp)
1478 {
1479         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1480         struct amd_iommu *iommu;
1481         unsigned long i, old_size, pte_pgsize;
1482
1483 #ifdef CONFIG_IOMMU_STRESS
1484         populate = false;
1485 #endif
1486
1487         if (index >= APERTURE_MAX_RANGES)
1488                 return -ENOMEM;
1489
1490         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1491         if (!dma_dom->aperture[index])
1492                 return -ENOMEM;
1493
1494         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1495         if (!dma_dom->aperture[index]->bitmap)
1496                 goto out_free;
1497
1498         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1499
1500         if (populate) {
1501                 unsigned long address = dma_dom->aperture_size;
1502                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1503                 u64 *pte, *pte_page;
1504
1505                 for (i = 0; i < num_ptes; ++i) {
1506                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1507                                         &pte_page, gfp);
1508                         if (!pte)
1509                                 goto out_free;
1510
1511                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1512
1513                         address += APERTURE_RANGE_SIZE / 64;
1514                 }
1515         }
1516
1517         old_size                = dma_dom->aperture_size;
1518         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1519
1520         /* Reserve address range used for MSI messages */
1521         if (old_size < MSI_ADDR_BASE_LO &&
1522             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1523                 unsigned long spage;
1524                 int pages;
1525
1526                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1527                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1528
1529                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1530         }
1531
1532         /* Initialize the exclusion range if necessary */
1533         for_each_iommu(iommu) {
1534                 if (iommu->exclusion_start &&
1535                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1536                     && iommu->exclusion_start < dma_dom->aperture_size) {
1537                         unsigned long startpage;
1538                         int pages = iommu_num_pages(iommu->exclusion_start,
1539                                                     iommu->exclusion_length,
1540                                                     PAGE_SIZE);
1541                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1542                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1543                 }
1544         }
1545
1546         /*
1547          * Check for areas already mapped as present in the new aperture
1548          * range and mark those pages as reserved in the allocator. Such
1549          * mappings may already exist as a result of requested unity
1550          * mappings for devices.
1551          */
1552         for (i = dma_dom->aperture[index]->offset;
1553              i < dma_dom->aperture_size;
1554              i += pte_pgsize) {
1555                 u64 *pte = fetch_pte(&dma_dom->domain, i, &pte_pgsize);
1556                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1557                         continue;
1558
1559                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT,
1560                                           pte_pgsize >> 12);
1561         }
1562
1563         update_domain(&dma_dom->domain);
1564
1565         return 0;
1566
1567 out_free:
1568         update_domain(&dma_dom->domain);
1569
1570         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1571
1572         kfree(dma_dom->aperture[index]);
1573         dma_dom->aperture[index] = NULL;
1574
1575         return -ENOMEM;
1576 }
1577
1578 static unsigned long dma_ops_area_alloc(struct device *dev,
1579                                         struct dma_ops_domain *dom,
1580                                         unsigned int pages,
1581                                         unsigned long align_mask,
1582                                         u64 dma_mask,
1583                                         unsigned long start)
1584 {
1585         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1586         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1587         int i = start >> APERTURE_RANGE_SHIFT;
1588         unsigned long boundary_size, mask;
1589         unsigned long address = -1;
1590         unsigned long limit;
1591
1592         next_bit >>= PAGE_SHIFT;
1593
1594         mask = dma_get_seg_boundary(dev);
1595
1596         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
1597                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
1598
1599         for (;i < max_index; ++i) {
1600                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1601
1602                 if (dom->aperture[i]->offset >= dma_mask)
1603                         break;
1604
1605                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1606                                                dma_mask >> PAGE_SHIFT);
1607
1608                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1609                                            limit, next_bit, pages, 0,
1610                                             boundary_size, align_mask);
1611                 if (address != -1) {
1612                         address = dom->aperture[i]->offset +
1613                                   (address << PAGE_SHIFT);
1614                         dom->next_address = address + (pages << PAGE_SHIFT);
1615                         break;
1616                 }
1617
1618                 next_bit = 0;
1619         }
1620
1621         return address;
1622 }
1623
1624 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1625                                              struct dma_ops_domain *dom,
1626                                              unsigned int pages,
1627                                              unsigned long align_mask,
1628                                              u64 dma_mask)
1629 {
1630         unsigned long address;
1631
1632 #ifdef CONFIG_IOMMU_STRESS
1633         dom->next_address = 0;
1634         dom->need_flush = true;
1635 #endif
1636
1637         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1638                                      dma_mask, dom->next_address);
1639
1640         if (address == -1) {
1641                 dom->next_address = 0;
1642                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1643                                              dma_mask, 0);
1644                 dom->need_flush = true;
1645         }
1646
1647         if (unlikely(address == -1))
1648                 address = DMA_ERROR_CODE;
1649
1650         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1651
1652         return address;
1653 }
1654
1655 /*
1656  * The address free function.
1657  *
1658  * called with domain->lock held
1659  */
1660 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1661                                    unsigned long address,
1662                                    unsigned int pages)
1663 {
1664         unsigned i = address >> APERTURE_RANGE_SHIFT;
1665         struct aperture_range *range = dom->aperture[i];
1666
1667         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1668
1669 #ifdef CONFIG_IOMMU_STRESS
1670         if (i < 4)
1671                 return;
1672 #endif
1673
1674         if (address >= dom->next_address)
1675                 dom->need_flush = true;
1676
1677         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1678
1679         bitmap_clear(range->bitmap, address, pages);
1680
1681 }
1682
1683 /****************************************************************************
1684  *
1685  * The next functions belong to the domain allocation. A domain is
1686  * allocated for every IOMMU as the default domain. If device isolation
1687  * is enabled, every device get its own domain. The most important thing
1688  * about domains is the page table mapping the DMA address space they
1689  * contain.
1690  *
1691  ****************************************************************************/
1692
1693 /*
1694  * This function adds a protection domain to the global protection domain list
1695  */
1696 static void add_domain_to_list(struct protection_domain *domain)
1697 {
1698         unsigned long flags;
1699
1700         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1701         list_add(&domain->list, &amd_iommu_pd_list);
1702         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1703 }
1704
1705 /*
1706  * This function removes a protection domain to the global
1707  * protection domain list
1708  */
1709 static void del_domain_from_list(struct protection_domain *domain)
1710 {
1711         unsigned long flags;
1712
1713         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1714         list_del(&domain->list);
1715         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1716 }
1717
1718 static u16 domain_id_alloc(void)
1719 {
1720         unsigned long flags;
1721         int id;
1722
1723         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1724         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1725         BUG_ON(id == 0);
1726         if (id > 0 && id < MAX_DOMAIN_ID)
1727                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1728         else
1729                 id = 0;
1730         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1731
1732         return id;
1733 }
1734
1735 static void domain_id_free(int id)
1736 {
1737         unsigned long flags;
1738
1739         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1740         if (id > 0 && id < MAX_DOMAIN_ID)
1741                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1742         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1743 }
1744
1745 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1746 static void free_pt_##LVL (unsigned long __pt)                  \
1747 {                                                               \
1748         unsigned long p;                                        \
1749         u64 *pt;                                                \
1750         int i;                                                  \
1751                                                                 \
1752         pt = (u64 *)__pt;                                       \
1753                                                                 \
1754         for (i = 0; i < 512; ++i) {                             \
1755                 /* PTE present? */                              \
1756                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1757                         continue;                               \
1758                                                                 \
1759                 /* Large PTE? */                                \
1760                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1761                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1762                         continue;                               \
1763                                                                 \
1764                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1765                 FN(p);                                          \
1766         }                                                       \
1767         free_page((unsigned long)pt);                           \
1768 }
1769
1770 DEFINE_FREE_PT_FN(l2, free_page)
1771 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1772 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1773 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1774 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1775
1776 static void free_pagetable(struct protection_domain *domain)
1777 {
1778         unsigned long root = (unsigned long)domain->pt_root;
1779
1780         switch (domain->mode) {
1781         case PAGE_MODE_NONE:
1782                 break;
1783         case PAGE_MODE_1_LEVEL:
1784                 free_page(root);
1785                 break;
1786         case PAGE_MODE_2_LEVEL:
1787                 free_pt_l2(root);
1788                 break;
1789         case PAGE_MODE_3_LEVEL:
1790                 free_pt_l3(root);
1791                 break;
1792         case PAGE_MODE_4_LEVEL:
1793                 free_pt_l4(root);
1794                 break;
1795         case PAGE_MODE_5_LEVEL:
1796                 free_pt_l5(root);
1797                 break;
1798         case PAGE_MODE_6_LEVEL:
1799                 free_pt_l6(root);
1800                 break;
1801         default:
1802                 BUG();
1803         }
1804 }
1805
1806 static void free_gcr3_tbl_level1(u64 *tbl)
1807 {
1808         u64 *ptr;
1809         int i;
1810
1811         for (i = 0; i < 512; ++i) {
1812                 if (!(tbl[i] & GCR3_VALID))
1813                         continue;
1814
1815                 ptr = __va(tbl[i] & PAGE_MASK);
1816
1817                 free_page((unsigned long)ptr);
1818         }
1819 }
1820
1821 static void free_gcr3_tbl_level2(u64 *tbl)
1822 {
1823         u64 *ptr;
1824         int i;
1825
1826         for (i = 0; i < 512; ++i) {
1827                 if (!(tbl[i] & GCR3_VALID))
1828                         continue;
1829
1830                 ptr = __va(tbl[i] & PAGE_MASK);
1831
1832                 free_gcr3_tbl_level1(ptr);
1833         }
1834 }
1835
1836 static void free_gcr3_table(struct protection_domain *domain)
1837 {
1838         if (domain->glx == 2)
1839                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1840         else if (domain->glx == 1)
1841                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1842         else
1843                 BUG_ON(domain->glx != 0);
1844
1845         free_page((unsigned long)domain->gcr3_tbl);
1846 }
1847
1848 /*
1849  * Free a domain, only used if something went wrong in the
1850  * allocation path and we need to free an already allocated page table
1851  */
1852 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1853 {
1854         int i;
1855
1856         if (!dom)
1857                 return;
1858
1859         del_domain_from_list(&dom->domain);
1860
1861         free_pagetable(&dom->domain);
1862
1863         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
1864                 if (!dom->aperture[i])
1865                         continue;
1866                 free_page((unsigned long)dom->aperture[i]->bitmap);
1867                 kfree(dom->aperture[i]);
1868         }
1869
1870         kfree(dom);
1871 }
1872
1873 /*
1874  * Allocates a new protection domain usable for the dma_ops functions.
1875  * It also initializes the page table and the address allocator data
1876  * structures required for the dma_ops interface
1877  */
1878 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1879 {
1880         struct dma_ops_domain *dma_dom;
1881
1882         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1883         if (!dma_dom)
1884                 return NULL;
1885
1886         if (protection_domain_init(&dma_dom->domain))
1887                 goto free_dma_dom;
1888
1889         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
1890         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1891         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1892         dma_dom->domain.priv = dma_dom;
1893         if (!dma_dom->domain.pt_root)
1894                 goto free_dma_dom;
1895
1896         dma_dom->need_flush = false;
1897
1898         add_domain_to_list(&dma_dom->domain);
1899
1900         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
1901                 goto free_dma_dom;
1902
1903         /*
1904          * mark the first page as allocated so we never return 0 as
1905          * a valid dma-address. So we can use 0 as error value
1906          */
1907         dma_dom->aperture[0]->bitmap[0] = 1;
1908         dma_dom->next_address = 0;
1909
1910
1911         return dma_dom;
1912
1913 free_dma_dom:
1914         dma_ops_domain_free(dma_dom);
1915
1916         return NULL;
1917 }
1918
1919 /*
1920  * little helper function to check whether a given protection domain is a
1921  * dma_ops domain
1922  */
1923 static bool dma_ops_domain(struct protection_domain *domain)
1924 {
1925         return domain->flags & PD_DMA_OPS_MASK;
1926 }
1927
1928 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1929 {
1930         u64 pte_root = 0;
1931         u64 flags = 0;
1932
1933         if (domain->mode != PAGE_MODE_NONE)
1934                 pte_root = virt_to_phys(domain->pt_root);
1935
1936         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1937                     << DEV_ENTRY_MODE_SHIFT;
1938         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1939
1940         flags = amd_iommu_dev_table[devid].data[1];
1941
1942         if (ats)
1943                 flags |= DTE_FLAG_IOTLB;
1944
1945         if (domain->flags & PD_IOMMUV2_MASK) {
1946                 u64 gcr3 = __pa(domain->gcr3_tbl);
1947                 u64 glx  = domain->glx;
1948                 u64 tmp;
1949
1950                 pte_root |= DTE_FLAG_GV;
1951                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1952
1953                 /* First mask out possible old values for GCR3 table */
1954                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1955                 flags    &= ~tmp;
1956
1957                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1958                 flags    &= ~tmp;
1959
1960                 /* Encode GCR3 table into DTE */
1961                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1962                 pte_root |= tmp;
1963
1964                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1965                 flags    |= tmp;
1966
1967                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1968                 flags    |= tmp;
1969         }
1970
1971         flags &= ~(0xffffUL);
1972         flags |= domain->id;
1973
1974         amd_iommu_dev_table[devid].data[1]  = flags;
1975         amd_iommu_dev_table[devid].data[0]  = pte_root;
1976 }
1977
1978 static void clear_dte_entry(u16 devid)
1979 {
1980         /* remove entry from the device table seen by the hardware */
1981         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
1982         amd_iommu_dev_table[devid].data[1] = 0;
1983
1984         amd_iommu_apply_erratum_63(devid);
1985 }
1986
1987 static void do_attach(struct iommu_dev_data *dev_data,
1988                       struct protection_domain *domain)
1989 {
1990         struct amd_iommu *iommu;
1991         u16 alias;
1992         bool ats;
1993
1994         iommu = amd_iommu_rlookup_table[dev_data->devid];
1995         alias = amd_iommu_alias_table[dev_data->devid];
1996         ats   = dev_data->ats.enabled;
1997
1998         /* Update data structures */
1999         dev_data->domain = domain;
2000         list_add(&dev_data->list, &domain->dev_list);
2001
2002         /* Do reference counting */
2003         domain->dev_iommu[iommu->index] += 1;
2004         domain->dev_cnt                 += 1;
2005
2006         /* Update device table */
2007         set_dte_entry(dev_data->devid, domain, ats);
2008         if (alias != dev_data->devid)
2009                 set_dte_entry(dev_data->devid, domain, ats);
2010
2011         device_flush_dte(dev_data);
2012 }
2013
2014 static void do_detach(struct iommu_dev_data *dev_data)
2015 {
2016         struct amd_iommu *iommu;
2017         u16 alias;
2018
2019         iommu = amd_iommu_rlookup_table[dev_data->devid];
2020         alias = amd_iommu_alias_table[dev_data->devid];
2021
2022         /* decrease reference counters */
2023         dev_data->domain->dev_iommu[iommu->index] -= 1;
2024         dev_data->domain->dev_cnt                 -= 1;
2025
2026         /* Update data structures */
2027         dev_data->domain = NULL;
2028         list_del(&dev_data->list);
2029         clear_dte_entry(dev_data->devid);
2030         if (alias != dev_data->devid)
2031                 clear_dte_entry(alias);
2032
2033         /* Flush the DTE entry */
2034         device_flush_dte(dev_data);
2035 }
2036
2037 /*
2038  * If a device is not yet associated with a domain, this function does
2039  * assigns it visible for the hardware
2040  */
2041 static int __attach_device(struct iommu_dev_data *dev_data,
2042                            struct protection_domain *domain)
2043 {
2044         int ret;
2045
2046         /*
2047          * Must be called with IRQs disabled. Warn here to detect early
2048          * when its not.
2049          */
2050         WARN_ON(!irqs_disabled());
2051
2052         /* lock domain */
2053         spin_lock(&domain->lock);
2054
2055         ret = -EBUSY;
2056         if (dev_data->domain != NULL)
2057                 goto out_unlock;
2058
2059         /* Attach alias group root */
2060         do_attach(dev_data, domain);
2061
2062         ret = 0;
2063
2064 out_unlock:
2065
2066         /* ready */
2067         spin_unlock(&domain->lock);
2068
2069         return ret;
2070 }
2071
2072
2073 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2074 {
2075         pci_disable_ats(pdev);
2076         pci_disable_pri(pdev);
2077         pci_disable_pasid(pdev);
2078 }
2079
2080 /* FIXME: Change generic reset-function to do the same */
2081 static int pri_reset_while_enabled(struct pci_dev *pdev)
2082 {
2083         u16 control;
2084         int pos;
2085
2086         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2087         if (!pos)
2088                 return -EINVAL;
2089
2090         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2091         control |= PCI_PRI_CTRL_RESET;
2092         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2093
2094         return 0;
2095 }
2096
2097 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2098 {
2099         bool reset_enable;
2100         int reqs, ret;
2101
2102         /* FIXME: Hardcode number of outstanding requests for now */
2103         reqs = 32;
2104         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2105                 reqs = 1;
2106         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2107
2108         /* Only allow access to user-accessible pages */
2109         ret = pci_enable_pasid(pdev, 0);
2110         if (ret)
2111                 goto out_err;
2112
2113         /* First reset the PRI state of the device */
2114         ret = pci_reset_pri(pdev);
2115         if (ret)
2116                 goto out_err;
2117
2118         /* Enable PRI */
2119         ret = pci_enable_pri(pdev, reqs);
2120         if (ret)
2121                 goto out_err;
2122
2123         if (reset_enable) {
2124                 ret = pri_reset_while_enabled(pdev);
2125                 if (ret)
2126                         goto out_err;
2127         }
2128
2129         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2130         if (ret)
2131                 goto out_err;
2132
2133         return 0;
2134
2135 out_err:
2136         pci_disable_pri(pdev);
2137         pci_disable_pasid(pdev);
2138
2139         return ret;
2140 }
2141
2142 /* FIXME: Move this to PCI code */
2143 #define PCI_PRI_TLP_OFF         (1 << 15)
2144
2145 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2146 {
2147         u16 status;
2148         int pos;
2149
2150         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2151         if (!pos)
2152                 return false;
2153
2154         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2155
2156         return (status & PCI_PRI_TLP_OFF) ? true : false;
2157 }
2158
2159 /*
2160  * If a device is not yet associated with a domain, this function
2161  * assigns it visible for the hardware
2162  */
2163 static int attach_device(struct device *dev,
2164                          struct protection_domain *domain)
2165 {
2166         struct pci_dev *pdev = to_pci_dev(dev);
2167         struct iommu_dev_data *dev_data;
2168         unsigned long flags;
2169         int ret;
2170
2171         dev_data = get_dev_data(dev);
2172
2173         if (domain->flags & PD_IOMMUV2_MASK) {
2174                 if (!dev_data->passthrough)
2175                         return -EINVAL;
2176
2177                 if (dev_data->iommu_v2) {
2178                         if (pdev_iommuv2_enable(pdev) != 0)
2179                                 return -EINVAL;
2180
2181                         dev_data->ats.enabled = true;
2182                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2183                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2184                 }
2185         } else if (amd_iommu_iotlb_sup &&
2186                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2187                 dev_data->ats.enabled = true;
2188                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2189         }
2190
2191         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2192         ret = __attach_device(dev_data, domain);
2193         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2194
2195         /*
2196          * We might boot into a crash-kernel here. The crashed kernel
2197          * left the caches in the IOMMU dirty. So we have to flush
2198          * here to evict all dirty stuff.
2199          */
2200         domain_flush_tlb_pde(domain);
2201
2202         return ret;
2203 }
2204
2205 /*
2206  * Removes a device from a protection domain (unlocked)
2207  */
2208 static void __detach_device(struct iommu_dev_data *dev_data)
2209 {
2210         struct protection_domain *domain;
2211
2212         /*
2213          * Must be called with IRQs disabled. Warn here to detect early
2214          * when its not.
2215          */
2216         WARN_ON(!irqs_disabled());
2217
2218         if (WARN_ON(!dev_data->domain))
2219                 return;
2220
2221         domain = dev_data->domain;
2222
2223         spin_lock(&domain->lock);
2224
2225         do_detach(dev_data);
2226
2227         spin_unlock(&domain->lock);
2228 }
2229
2230 /*
2231  * Removes a device from a protection domain (with devtable_lock held)
2232  */
2233 static void detach_device(struct device *dev)
2234 {
2235         struct protection_domain *domain;
2236         struct iommu_dev_data *dev_data;
2237         unsigned long flags;
2238
2239         dev_data = get_dev_data(dev);
2240         domain   = dev_data->domain;
2241
2242         /* lock device table */
2243         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2244         __detach_device(dev_data);
2245         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2246
2247         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2248                 pdev_iommuv2_disable(to_pci_dev(dev));
2249         else if (dev_data->ats.enabled)
2250                 pci_disable_ats(to_pci_dev(dev));
2251
2252         dev_data->ats.enabled = false;
2253 }
2254
2255 static int amd_iommu_add_device(struct device *dev)
2256 {
2257         struct iommu_dev_data *dev_data;
2258         struct iommu_domain *domain;
2259         struct amd_iommu *iommu;
2260         u16 devid;
2261         int ret;
2262
2263         if (!check_device(dev) || get_dev_data(dev))
2264                 return 0;
2265
2266         devid = get_device_id(dev);
2267         iommu = amd_iommu_rlookup_table[devid];
2268
2269         ret = iommu_init_device(dev);
2270         if (ret) {
2271                 if (ret != -ENOTSUPP)
2272                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2273                                 dev_name(dev));
2274
2275                 iommu_ignore_device(dev);
2276                 dev->archdata.dma_ops = &nommu_dma_ops;
2277                 goto out;
2278         }
2279         init_iommu_group(dev);
2280
2281         dev_data = get_dev_data(dev);
2282
2283         BUG_ON(!dev_data);
2284
2285         if (iommu_pass_through || dev_data->iommu_v2)
2286                 iommu_request_dm_for_dev(dev);
2287
2288         /* Domains are initialized for this device - have a look what we ended up with */
2289         domain = iommu_get_domain_for_dev(dev);
2290         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2291                 dev_data->passthrough = true;
2292         else
2293                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2294
2295 out:
2296         iommu_completion_wait(iommu);
2297
2298         return 0;
2299 }
2300
2301 static void amd_iommu_remove_device(struct device *dev)
2302 {
2303         struct amd_iommu *iommu;
2304         u16 devid;
2305
2306         if (!check_device(dev))
2307                 return;
2308
2309         devid = get_device_id(dev);
2310         iommu = amd_iommu_rlookup_table[devid];
2311
2312         iommu_uninit_device(dev);
2313         iommu_completion_wait(iommu);
2314 }
2315
2316 /*****************************************************************************
2317  *
2318  * The next functions belong to the dma_ops mapping/unmapping code.
2319  *
2320  *****************************************************************************/
2321
2322 /*
2323  * In the dma_ops path we only have the struct device. This function
2324  * finds the corresponding IOMMU, the protection domain and the
2325  * requestor id for a given device.
2326  * If the device is not yet associated with a domain this is also done
2327  * in this function.
2328  */
2329 static struct protection_domain *get_domain(struct device *dev)
2330 {
2331         struct protection_domain *domain;
2332         struct iommu_domain *io_domain;
2333
2334         if (!check_device(dev))
2335                 return ERR_PTR(-EINVAL);
2336
2337         io_domain = iommu_get_domain_for_dev(dev);
2338         if (!io_domain)
2339                 return NULL;
2340
2341         domain = to_pdomain(io_domain);
2342         if (!dma_ops_domain(domain))
2343                 return ERR_PTR(-EBUSY);
2344
2345         return domain;
2346 }
2347
2348 static void update_device_table(struct protection_domain *domain)
2349 {
2350         struct iommu_dev_data *dev_data;
2351
2352         list_for_each_entry(dev_data, &domain->dev_list, list)
2353                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2354 }
2355
2356 static void update_domain(struct protection_domain *domain)
2357 {
2358         if (!domain->updated)
2359                 return;
2360
2361         update_device_table(domain);
2362
2363         domain_flush_devices(domain);
2364         domain_flush_tlb_pde(domain);
2365
2366         domain->updated = false;
2367 }
2368
2369 /*
2370  * This function fetches the PTE for a given address in the aperture
2371  */
2372 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2373                             unsigned long address)
2374 {
2375         struct aperture_range *aperture;
2376         u64 *pte, *pte_page;
2377
2378         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2379         if (!aperture)
2380                 return NULL;
2381
2382         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2383         if (!pte) {
2384                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2385                                 GFP_ATOMIC);
2386                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2387         } else
2388                 pte += PM_LEVEL_INDEX(0, address);
2389
2390         update_domain(&dom->domain);
2391
2392         return pte;
2393 }
2394
2395 /*
2396  * This is the generic map function. It maps one 4kb page at paddr to
2397  * the given address in the DMA address space for the domain.
2398  */
2399 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2400                                      unsigned long address,
2401                                      phys_addr_t paddr,
2402                                      int direction)
2403 {
2404         u64 *pte, __pte;
2405
2406         WARN_ON(address > dom->aperture_size);
2407
2408         paddr &= PAGE_MASK;
2409
2410         pte  = dma_ops_get_pte(dom, address);
2411         if (!pte)
2412                 return DMA_ERROR_CODE;
2413
2414         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2415
2416         if (direction == DMA_TO_DEVICE)
2417                 __pte |= IOMMU_PTE_IR;
2418         else if (direction == DMA_FROM_DEVICE)
2419                 __pte |= IOMMU_PTE_IW;
2420         else if (direction == DMA_BIDIRECTIONAL)
2421                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2422
2423         WARN_ON(*pte);
2424
2425         *pte = __pte;
2426
2427         return (dma_addr_t)address;
2428 }
2429
2430 /*
2431  * The generic unmapping function for on page in the DMA address space.
2432  */
2433 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2434                                  unsigned long address)
2435 {
2436         struct aperture_range *aperture;
2437         u64 *pte;
2438
2439         if (address >= dom->aperture_size)
2440                 return;
2441
2442         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2443         if (!aperture)
2444                 return;
2445
2446         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2447         if (!pte)
2448                 return;
2449
2450         pte += PM_LEVEL_INDEX(0, address);
2451
2452         WARN_ON(!*pte);
2453
2454         *pte = 0ULL;
2455 }
2456
2457 /*
2458  * This function contains common code for mapping of a physically
2459  * contiguous memory region into DMA address space. It is used by all
2460  * mapping functions provided with this IOMMU driver.
2461  * Must be called with the domain lock held.
2462  */
2463 static dma_addr_t __map_single(struct device *dev,
2464                                struct dma_ops_domain *dma_dom,
2465                                phys_addr_t paddr,
2466                                size_t size,
2467                                int dir,
2468                                bool align,
2469                                u64 dma_mask)
2470 {
2471         dma_addr_t offset = paddr & ~PAGE_MASK;
2472         dma_addr_t address, start, ret;
2473         unsigned int pages;
2474         unsigned long align_mask = 0;
2475         int i;
2476
2477         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2478         paddr &= PAGE_MASK;
2479
2480         INC_STATS_COUNTER(total_map_requests);
2481
2482         if (pages > 1)
2483                 INC_STATS_COUNTER(cross_page);
2484
2485         if (align)
2486                 align_mask = (1UL << get_order(size)) - 1;
2487
2488 retry:
2489         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2490                                           dma_mask);
2491         if (unlikely(address == DMA_ERROR_CODE)) {
2492                 /*
2493                  * setting next_address here will let the address
2494                  * allocator only scan the new allocated range in the
2495                  * first run. This is a small optimization.
2496                  */
2497                 dma_dom->next_address = dma_dom->aperture_size;
2498
2499                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2500                         goto out;
2501
2502                 /*
2503                  * aperture was successfully enlarged by 128 MB, try
2504                  * allocation again
2505                  */
2506                 goto retry;
2507         }
2508
2509         start = address;
2510         for (i = 0; i < pages; ++i) {
2511                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2512                 if (ret == DMA_ERROR_CODE)
2513                         goto out_unmap;
2514
2515                 paddr += PAGE_SIZE;
2516                 start += PAGE_SIZE;
2517         }
2518         address += offset;
2519
2520         ADD_STATS_COUNTER(alloced_io_mem, size);
2521
2522         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2523                 domain_flush_tlb(&dma_dom->domain);
2524                 dma_dom->need_flush = false;
2525         } else if (unlikely(amd_iommu_np_cache))
2526                 domain_flush_pages(&dma_dom->domain, address, size);
2527
2528 out:
2529         return address;
2530
2531 out_unmap:
2532
2533         for (--i; i >= 0; --i) {
2534                 start -= PAGE_SIZE;
2535                 dma_ops_domain_unmap(dma_dom, start);
2536         }
2537
2538         dma_ops_free_addresses(dma_dom, address, pages);
2539
2540         return DMA_ERROR_CODE;
2541 }
2542
2543 /*
2544  * Does the reverse of the __map_single function. Must be called with
2545  * the domain lock held too
2546  */
2547 static void __unmap_single(struct dma_ops_domain *dma_dom,
2548                            dma_addr_t dma_addr,
2549                            size_t size,
2550                            int dir)
2551 {
2552         dma_addr_t flush_addr;
2553         dma_addr_t i, start;
2554         unsigned int pages;
2555
2556         if ((dma_addr == DMA_ERROR_CODE) ||
2557             (dma_addr + size > dma_dom->aperture_size))
2558                 return;
2559
2560         flush_addr = dma_addr;
2561         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2562         dma_addr &= PAGE_MASK;
2563         start = dma_addr;
2564
2565         for (i = 0; i < pages; ++i) {
2566                 dma_ops_domain_unmap(dma_dom, start);
2567                 start += PAGE_SIZE;
2568         }
2569
2570         SUB_STATS_COUNTER(alloced_io_mem, size);
2571
2572         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2573
2574         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2575                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2576                 dma_dom->need_flush = false;
2577         }
2578 }
2579
2580 /*
2581  * The exported map_single function for dma_ops.
2582  */
2583 static dma_addr_t map_page(struct device *dev, struct page *page,
2584                            unsigned long offset, size_t size,
2585                            enum dma_data_direction dir,
2586                            struct dma_attrs *attrs)
2587 {
2588         unsigned long flags;
2589         struct protection_domain *domain;
2590         dma_addr_t addr;
2591         u64 dma_mask;
2592         phys_addr_t paddr = page_to_phys(page) + offset;
2593
2594         INC_STATS_COUNTER(cnt_map_single);
2595
2596         domain = get_domain(dev);
2597         if (PTR_ERR(domain) == -EINVAL)
2598                 return (dma_addr_t)paddr;
2599         else if (IS_ERR(domain))
2600                 return DMA_ERROR_CODE;
2601
2602         dma_mask = *dev->dma_mask;
2603
2604         spin_lock_irqsave(&domain->lock, flags);
2605
2606         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2607                             dma_mask);
2608         if (addr == DMA_ERROR_CODE)
2609                 goto out;
2610
2611         domain_flush_complete(domain);
2612
2613 out:
2614         spin_unlock_irqrestore(&domain->lock, flags);
2615
2616         return addr;
2617 }
2618
2619 /*
2620  * The exported unmap_single function for dma_ops.
2621  */
2622 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2623                        enum dma_data_direction dir, struct dma_attrs *attrs)
2624 {
2625         unsigned long flags;
2626         struct protection_domain *domain;
2627
2628         INC_STATS_COUNTER(cnt_unmap_single);
2629
2630         domain = get_domain(dev);
2631         if (IS_ERR(domain))
2632                 return;
2633
2634         spin_lock_irqsave(&domain->lock, flags);
2635
2636         __unmap_single(domain->priv, dma_addr, size, dir);
2637
2638         domain_flush_complete(domain);
2639
2640         spin_unlock_irqrestore(&domain->lock, flags);
2641 }
2642
2643 /*
2644  * The exported map_sg function for dma_ops (handles scatter-gather
2645  * lists).
2646  */
2647 static int map_sg(struct device *dev, struct scatterlist *sglist,
2648                   int nelems, enum dma_data_direction dir,
2649                   struct dma_attrs *attrs)
2650 {
2651         unsigned long flags;
2652         struct protection_domain *domain;
2653         int i;
2654         struct scatterlist *s;
2655         phys_addr_t paddr;
2656         int mapped_elems = 0;
2657         u64 dma_mask;
2658
2659         INC_STATS_COUNTER(cnt_map_sg);
2660
2661         domain = get_domain(dev);
2662         if (IS_ERR(domain))
2663                 return 0;
2664
2665         dma_mask = *dev->dma_mask;
2666
2667         spin_lock_irqsave(&domain->lock, flags);
2668
2669         for_each_sg(sglist, s, nelems, i) {
2670                 paddr = sg_phys(s);
2671
2672                 s->dma_address = __map_single(dev, domain->priv,
2673                                               paddr, s->length, dir, false,
2674                                               dma_mask);
2675
2676                 if (s->dma_address) {
2677                         s->dma_length = s->length;
2678                         mapped_elems++;
2679                 } else
2680                         goto unmap;
2681         }
2682
2683         domain_flush_complete(domain);
2684
2685 out:
2686         spin_unlock_irqrestore(&domain->lock, flags);
2687
2688         return mapped_elems;
2689 unmap:
2690         for_each_sg(sglist, s, mapped_elems, i) {
2691                 if (s->dma_address)
2692                         __unmap_single(domain->priv, s->dma_address,
2693                                        s->dma_length, dir);
2694                 s->dma_address = s->dma_length = 0;
2695         }
2696
2697         mapped_elems = 0;
2698
2699         goto out;
2700 }
2701
2702 /*
2703  * The exported map_sg function for dma_ops (handles scatter-gather
2704  * lists).
2705  */
2706 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2707                      int nelems, enum dma_data_direction dir,
2708                      struct dma_attrs *attrs)
2709 {
2710         unsigned long flags;
2711         struct protection_domain *domain;
2712         struct scatterlist *s;
2713         int i;
2714
2715         INC_STATS_COUNTER(cnt_unmap_sg);
2716
2717         domain = get_domain(dev);
2718         if (IS_ERR(domain))
2719                 return;
2720
2721         spin_lock_irqsave(&domain->lock, flags);
2722
2723         for_each_sg(sglist, s, nelems, i) {
2724                 __unmap_single(domain->priv, s->dma_address,
2725                                s->dma_length, dir);
2726                 s->dma_address = s->dma_length = 0;
2727         }
2728
2729         domain_flush_complete(domain);
2730
2731         spin_unlock_irqrestore(&domain->lock, flags);
2732 }
2733
2734 /*
2735  * The exported alloc_coherent function for dma_ops.
2736  */
2737 static void *alloc_coherent(struct device *dev, size_t size,
2738                             dma_addr_t *dma_addr, gfp_t flag,
2739                             struct dma_attrs *attrs)
2740 {
2741         u64 dma_mask = dev->coherent_dma_mask;
2742         struct protection_domain *domain;
2743         unsigned long flags;
2744         struct page *page;
2745
2746         INC_STATS_COUNTER(cnt_alloc_coherent);
2747
2748         domain = get_domain(dev);
2749         if (PTR_ERR(domain) == -EINVAL) {
2750                 page = alloc_pages(flag, get_order(size));
2751                 *dma_addr = page_to_phys(page);
2752                 return page_address(page);
2753         } else if (IS_ERR(domain))
2754                 return NULL;
2755
2756         size      = PAGE_ALIGN(size);
2757         dma_mask  = dev->coherent_dma_mask;
2758         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2759         flag     |= __GFP_ZERO;
2760
2761         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2762         if (!page) {
2763                 if (!(flag & __GFP_WAIT))
2764                         return NULL;
2765
2766                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2767                                                  get_order(size));
2768                 if (!page)
2769                         return NULL;
2770         }
2771
2772         if (!dma_mask)
2773                 dma_mask = *dev->dma_mask;
2774
2775         spin_lock_irqsave(&domain->lock, flags);
2776
2777         *dma_addr = __map_single(dev, domain->priv, page_to_phys(page),
2778                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2779
2780         if (*dma_addr == DMA_ERROR_CODE) {
2781                 spin_unlock_irqrestore(&domain->lock, flags);
2782                 goto out_free;
2783         }
2784
2785         domain_flush_complete(domain);
2786
2787         spin_unlock_irqrestore(&domain->lock, flags);
2788
2789         return page_address(page);
2790
2791 out_free:
2792
2793         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2794                 __free_pages(page, get_order(size));
2795
2796         return NULL;
2797 }
2798
2799 /*
2800  * The exported free_coherent function for dma_ops.
2801  */
2802 static void free_coherent(struct device *dev, size_t size,
2803                           void *virt_addr, dma_addr_t dma_addr,
2804                           struct dma_attrs *attrs)
2805 {
2806         struct protection_domain *domain;
2807         unsigned long flags;
2808         struct page *page;
2809
2810         INC_STATS_COUNTER(cnt_free_coherent);
2811
2812         page = virt_to_page(virt_addr);
2813         size = PAGE_ALIGN(size);
2814
2815         domain = get_domain(dev);
2816         if (IS_ERR(domain))
2817                 goto free_mem;
2818
2819         spin_lock_irqsave(&domain->lock, flags);
2820
2821         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
2822
2823         domain_flush_complete(domain);
2824
2825         spin_unlock_irqrestore(&domain->lock, flags);
2826
2827 free_mem:
2828         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2829                 __free_pages(page, get_order(size));
2830 }
2831
2832 /*
2833  * This function is called by the DMA layer to find out if we can handle a
2834  * particular device. It is part of the dma_ops.
2835  */
2836 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2837 {
2838         return check_device(dev);
2839 }
2840
2841 static struct dma_map_ops amd_iommu_dma_ops = {
2842         .alloc = alloc_coherent,
2843         .free = free_coherent,
2844         .map_page = map_page,
2845         .unmap_page = unmap_page,
2846         .map_sg = map_sg,
2847         .unmap_sg = unmap_sg,
2848         .dma_supported = amd_iommu_dma_supported,
2849 };
2850
2851 int __init amd_iommu_init_api(void)
2852 {
2853         return bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2854 }
2855
2856 int __init amd_iommu_init_dma_ops(void)
2857 {
2858         swiotlb        = iommu_pass_through ? 1 : 0;
2859         iommu_detected = 1;
2860
2861         /*
2862          * In case we don't initialize SWIOTLB (actually the common case
2863          * when AMD IOMMU is enabled), make sure there are global
2864          * dma_ops set as a fall-back for devices not handled by this
2865          * driver (for example non-PCI devices).
2866          */
2867         if (!swiotlb)
2868                 dma_ops = &nommu_dma_ops;
2869
2870         amd_iommu_stats_init();
2871
2872         if (amd_iommu_unmap_flush)
2873                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2874         else
2875                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2876
2877         return 0;
2878 }
2879
2880 /*****************************************************************************
2881  *
2882  * The following functions belong to the exported interface of AMD IOMMU
2883  *
2884  * This interface allows access to lower level functions of the IOMMU
2885  * like protection domain handling and assignement of devices to domains
2886  * which is not possible with the dma_ops interface.
2887  *
2888  *****************************************************************************/
2889
2890 static void cleanup_domain(struct protection_domain *domain)
2891 {
2892         struct iommu_dev_data *entry;
2893         unsigned long flags;
2894
2895         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2896
2897         while (!list_empty(&domain->dev_list)) {
2898                 entry = list_first_entry(&domain->dev_list,
2899                                          struct iommu_dev_data, list);
2900                 __detach_device(entry);
2901         }
2902
2903         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2904 }
2905
2906 static void protection_domain_free(struct protection_domain *domain)
2907 {
2908         if (!domain)
2909                 return;
2910
2911         del_domain_from_list(domain);
2912
2913         if (domain->id)
2914                 domain_id_free(domain->id);
2915
2916         kfree(domain);
2917 }
2918
2919 static int protection_domain_init(struct protection_domain *domain)
2920 {
2921         spin_lock_init(&domain->lock);
2922         mutex_init(&domain->api_lock);
2923         domain->id = domain_id_alloc();
2924         if (!domain->id)
2925                 return -ENOMEM;
2926         INIT_LIST_HEAD(&domain->dev_list);
2927
2928         return 0;
2929 }
2930
2931 static struct protection_domain *protection_domain_alloc(void)
2932 {
2933         struct protection_domain *domain;
2934
2935         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2936         if (!domain)
2937                 return NULL;
2938
2939         if (protection_domain_init(domain))
2940                 goto out_err;
2941
2942         add_domain_to_list(domain);
2943
2944         return domain;
2945
2946 out_err:
2947         kfree(domain);
2948
2949         return NULL;
2950 }
2951
2952 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2953 {
2954         struct protection_domain *pdomain;
2955         struct dma_ops_domain *dma_domain;
2956
2957         switch (type) {
2958         case IOMMU_DOMAIN_UNMANAGED:
2959                 pdomain = protection_domain_alloc();
2960                 if (!pdomain)
2961                         return NULL;
2962
2963                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2964                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2965                 if (!pdomain->pt_root) {
2966                         protection_domain_free(pdomain);
2967                         return NULL;
2968                 }
2969
2970                 pdomain->domain.geometry.aperture_start = 0;
2971                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2972                 pdomain->domain.geometry.force_aperture = true;
2973
2974                 break;
2975         case IOMMU_DOMAIN_DMA:
2976                 dma_domain = dma_ops_domain_alloc();
2977                 if (!dma_domain) {
2978                         pr_err("AMD-Vi: Failed to allocate\n");
2979                         return NULL;
2980                 }
2981                 pdomain = &dma_domain->domain;
2982                 break;
2983         case IOMMU_DOMAIN_IDENTITY:
2984                 pdomain = protection_domain_alloc();
2985                 if (!pdomain)
2986                         return NULL;
2987
2988                 pdomain->mode = PAGE_MODE_NONE;
2989                 break;
2990         default:
2991                 return NULL;
2992         }
2993
2994         return &pdomain->domain;
2995 }
2996
2997 static void amd_iommu_domain_free(struct iommu_domain *dom)
2998 {
2999         struct protection_domain *domain;
3000
3001         if (!dom)
3002                 return;
3003
3004         domain = to_pdomain(dom);
3005
3006         if (domain->dev_cnt > 0)
3007                 cleanup_domain(domain);
3008
3009         BUG_ON(domain->dev_cnt != 0);
3010
3011         if (domain->mode != PAGE_MODE_NONE)
3012                 free_pagetable(domain);
3013
3014         if (domain->flags & PD_IOMMUV2_MASK)
3015                 free_gcr3_table(domain);
3016
3017         protection_domain_free(domain);
3018 }
3019
3020 static void amd_iommu_detach_device(struct iommu_domain *dom,
3021                                     struct device *dev)
3022 {
3023         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3024         struct amd_iommu *iommu;
3025         u16 devid;
3026
3027         if (!check_device(dev))
3028                 return;
3029
3030         devid = get_device_id(dev);
3031
3032         if (dev_data->domain != NULL)
3033                 detach_device(dev);
3034
3035         iommu = amd_iommu_rlookup_table[devid];
3036         if (!iommu)
3037                 return;
3038
3039         iommu_completion_wait(iommu);
3040 }
3041
3042 static int amd_iommu_attach_device(struct iommu_domain *dom,
3043                                    struct device *dev)
3044 {
3045         struct protection_domain *domain = to_pdomain(dom);
3046         struct iommu_dev_data *dev_data;
3047         struct amd_iommu *iommu;
3048         int ret;
3049
3050         if (!check_device(dev))
3051                 return -EINVAL;
3052
3053         dev_data = dev->archdata.iommu;
3054
3055         iommu = amd_iommu_rlookup_table[dev_data->devid];
3056         if (!iommu)
3057                 return -EINVAL;
3058
3059         if (dev_data->domain)
3060                 detach_device(dev);
3061
3062         ret = attach_device(dev, domain);
3063
3064         iommu_completion_wait(iommu);
3065
3066         return ret;
3067 }
3068
3069 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3070                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3071 {
3072         struct protection_domain *domain = to_pdomain(dom);
3073         int prot = 0;
3074         int ret;
3075
3076         if (domain->mode == PAGE_MODE_NONE)
3077                 return -EINVAL;
3078
3079         if (iommu_prot & IOMMU_READ)
3080                 prot |= IOMMU_PROT_IR;
3081         if (iommu_prot & IOMMU_WRITE)
3082                 prot |= IOMMU_PROT_IW;
3083
3084         mutex_lock(&domain->api_lock);
3085         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3086         mutex_unlock(&domain->api_lock);
3087
3088         return ret;
3089 }
3090
3091 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3092                            size_t page_size)
3093 {
3094         struct protection_domain *domain = to_pdomain(dom);
3095         size_t unmap_size;
3096
3097         if (domain->mode == PAGE_MODE_NONE)
3098                 return -EINVAL;
3099
3100         mutex_lock(&domain->api_lock);
3101         unmap_size = iommu_unmap_page(domain, iova, page_size);
3102         mutex_unlock(&domain->api_lock);
3103
3104         domain_flush_tlb_pde(domain);
3105
3106         return unmap_size;
3107 }
3108
3109 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3110                                           dma_addr_t iova)
3111 {
3112         struct protection_domain *domain = to_pdomain(dom);
3113         unsigned long offset_mask, pte_pgsize;
3114         u64 *pte, __pte;
3115
3116         if (domain->mode == PAGE_MODE_NONE)
3117                 return iova;
3118
3119         pte = fetch_pte(domain, iova, &pte_pgsize);
3120
3121         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3122                 return 0;
3123
3124         offset_mask = pte_pgsize - 1;
3125         __pte       = *pte & PM_ADDR_MASK;
3126
3127         return (__pte & ~offset_mask) | (iova & offset_mask);
3128 }
3129
3130 static bool amd_iommu_capable(enum iommu_cap cap)
3131 {
3132         switch (cap) {
3133         case IOMMU_CAP_CACHE_COHERENCY:
3134                 return true;
3135         case IOMMU_CAP_INTR_REMAP:
3136                 return (irq_remapping_enabled == 1);
3137         case IOMMU_CAP_NOEXEC:
3138                 return false;
3139         }
3140
3141         return false;
3142 }
3143
3144 static void amd_iommu_get_dm_regions(struct device *dev,
3145                                      struct list_head *head)
3146 {
3147         struct unity_map_entry *entry;
3148         u16 devid;
3149
3150         devid = get_device_id(dev);
3151
3152         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3153                 struct iommu_dm_region *region;
3154
3155                 if (devid < entry->devid_start || devid > entry->devid_end)
3156                         continue;
3157
3158                 region = kzalloc(sizeof(*region), GFP_KERNEL);
3159                 if (!region) {
3160                         pr_err("Out of memory allocating dm-regions for %s\n",
3161                                 dev_name(dev));
3162                         return;
3163                 }
3164
3165                 region->start = entry->address_start;
3166                 region->length = entry->address_end - entry->address_start;
3167                 if (entry->prot & IOMMU_PROT_IR)
3168                         region->prot |= IOMMU_READ;
3169                 if (entry->prot & IOMMU_PROT_IW)
3170                         region->prot |= IOMMU_WRITE;
3171
3172                 list_add_tail(&region->list, head);
3173         }
3174 }
3175
3176 static void amd_iommu_put_dm_regions(struct device *dev,
3177                                      struct list_head *head)
3178 {
3179         struct iommu_dm_region *entry, *next;
3180
3181         list_for_each_entry_safe(entry, next, head, list)
3182                 kfree(entry);
3183 }
3184
3185 static const struct iommu_ops amd_iommu_ops = {
3186         .capable = amd_iommu_capable,
3187         .domain_alloc = amd_iommu_domain_alloc,
3188         .domain_free  = amd_iommu_domain_free,
3189         .attach_dev = amd_iommu_attach_device,
3190         .detach_dev = amd_iommu_detach_device,
3191         .map = amd_iommu_map,
3192         .unmap = amd_iommu_unmap,
3193         .map_sg = default_iommu_map_sg,
3194         .iova_to_phys = amd_iommu_iova_to_phys,
3195         .add_device = amd_iommu_add_device,
3196         .remove_device = amd_iommu_remove_device,
3197         .get_dm_regions = amd_iommu_get_dm_regions,
3198         .put_dm_regions = amd_iommu_put_dm_regions,
3199         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3200 };
3201
3202 /*****************************************************************************
3203  *
3204  * The next functions do a basic initialization of IOMMU for pass through
3205  * mode
3206  *
3207  * In passthrough mode the IOMMU is initialized and enabled but not used for
3208  * DMA-API translation.
3209  *
3210  *****************************************************************************/
3211
3212 /* IOMMUv2 specific functions */
3213 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3214 {
3215         return atomic_notifier_chain_register(&ppr_notifier, nb);
3216 }
3217 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3218
3219 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3220 {
3221         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3222 }
3223 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3224
3225 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3226 {
3227         struct protection_domain *domain = to_pdomain(dom);
3228         unsigned long flags;
3229
3230         spin_lock_irqsave(&domain->lock, flags);
3231
3232         /* Update data structure */
3233         domain->mode    = PAGE_MODE_NONE;
3234         domain->updated = true;
3235
3236         /* Make changes visible to IOMMUs */
3237         update_domain(domain);
3238
3239         /* Page-table is not visible to IOMMU anymore, so free it */
3240         free_pagetable(domain);
3241
3242         spin_unlock_irqrestore(&domain->lock, flags);
3243 }
3244 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3245
3246 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3247 {
3248         struct protection_domain *domain = to_pdomain(dom);
3249         unsigned long flags;
3250         int levels, ret;
3251
3252         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3253                 return -EINVAL;
3254
3255         /* Number of GCR3 table levels required */
3256         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3257                 levels += 1;
3258
3259         if (levels > amd_iommu_max_glx_val)
3260                 return -EINVAL;
3261
3262         spin_lock_irqsave(&domain->lock, flags);
3263
3264         /*
3265          * Save us all sanity checks whether devices already in the
3266          * domain support IOMMUv2. Just force that the domain has no
3267          * devices attached when it is switched into IOMMUv2 mode.
3268          */
3269         ret = -EBUSY;
3270         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3271                 goto out;
3272
3273         ret = -ENOMEM;
3274         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3275         if (domain->gcr3_tbl == NULL)
3276                 goto out;
3277
3278         domain->glx      = levels;
3279         domain->flags   |= PD_IOMMUV2_MASK;
3280         domain->updated  = true;
3281
3282         update_domain(domain);
3283
3284         ret = 0;
3285
3286 out:
3287         spin_unlock_irqrestore(&domain->lock, flags);
3288
3289         return ret;
3290 }
3291 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3292
3293 static int __flush_pasid(struct protection_domain *domain, int pasid,
3294                          u64 address, bool size)
3295 {
3296         struct iommu_dev_data *dev_data;
3297         struct iommu_cmd cmd;
3298         int i, ret;
3299
3300         if (!(domain->flags & PD_IOMMUV2_MASK))
3301                 return -EINVAL;
3302
3303         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3304
3305         /*
3306          * IOMMU TLB needs to be flushed before Device TLB to
3307          * prevent device TLB refill from IOMMU TLB
3308          */
3309         for (i = 0; i < amd_iommus_present; ++i) {
3310                 if (domain->dev_iommu[i] == 0)
3311                         continue;
3312
3313                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3314                 if (ret != 0)
3315                         goto out;
3316         }
3317
3318         /* Wait until IOMMU TLB flushes are complete */
3319         domain_flush_complete(domain);
3320
3321         /* Now flush device TLBs */
3322         list_for_each_entry(dev_data, &domain->dev_list, list) {
3323                 struct amd_iommu *iommu;
3324                 int qdep;
3325
3326                 /*
3327                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3328                  * domain.
3329                  */
3330                 if (!dev_data->ats.enabled)
3331                         continue;
3332
3333                 qdep  = dev_data->ats.qdep;
3334                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3335
3336                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3337                                       qdep, address, size);
3338
3339                 ret = iommu_queue_command(iommu, &cmd);
3340                 if (ret != 0)
3341                         goto out;
3342         }
3343
3344         /* Wait until all device TLBs are flushed */
3345         domain_flush_complete(domain);
3346
3347         ret = 0;
3348
3349 out:
3350
3351         return ret;
3352 }
3353
3354 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3355                                   u64 address)
3356 {
3357         INC_STATS_COUNTER(invalidate_iotlb);
3358
3359         return __flush_pasid(domain, pasid, address, false);
3360 }
3361
3362 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3363                          u64 address)
3364 {
3365         struct protection_domain *domain = to_pdomain(dom);
3366         unsigned long flags;
3367         int ret;
3368
3369         spin_lock_irqsave(&domain->lock, flags);
3370         ret = __amd_iommu_flush_page(domain, pasid, address);
3371         spin_unlock_irqrestore(&domain->lock, flags);
3372
3373         return ret;
3374 }
3375 EXPORT_SYMBOL(amd_iommu_flush_page);
3376
3377 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3378 {
3379         INC_STATS_COUNTER(invalidate_iotlb_all);
3380
3381         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3382                              true);
3383 }
3384
3385 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3386 {
3387         struct protection_domain *domain = to_pdomain(dom);
3388         unsigned long flags;
3389         int ret;
3390
3391         spin_lock_irqsave(&domain->lock, flags);
3392         ret = __amd_iommu_flush_tlb(domain, pasid);
3393         spin_unlock_irqrestore(&domain->lock, flags);
3394
3395         return ret;
3396 }
3397 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3398
3399 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3400 {
3401         int index;
3402         u64 *pte;
3403
3404         while (true) {
3405
3406                 index = (pasid >> (9 * level)) & 0x1ff;
3407                 pte   = &root[index];
3408
3409                 if (level == 0)
3410                         break;
3411
3412                 if (!(*pte & GCR3_VALID)) {
3413                         if (!alloc)
3414                                 return NULL;
3415
3416                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3417                         if (root == NULL)
3418                                 return NULL;
3419
3420                         *pte = __pa(root) | GCR3_VALID;
3421                 }
3422
3423                 root = __va(*pte & PAGE_MASK);
3424
3425                 level -= 1;
3426         }
3427
3428         return pte;
3429 }
3430
3431 static int __set_gcr3(struct protection_domain *domain, int pasid,
3432                       unsigned long cr3)
3433 {
3434         u64 *pte;
3435
3436         if (domain->mode != PAGE_MODE_NONE)
3437                 return -EINVAL;
3438
3439         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3440         if (pte == NULL)
3441                 return -ENOMEM;
3442
3443         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3444
3445         return __amd_iommu_flush_tlb(domain, pasid);
3446 }
3447
3448 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3449 {
3450         u64 *pte;
3451
3452         if (domain->mode != PAGE_MODE_NONE)
3453                 return -EINVAL;
3454
3455         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3456         if (pte == NULL)
3457                 return 0;
3458
3459         *pte = 0;
3460
3461         return __amd_iommu_flush_tlb(domain, pasid);
3462 }
3463
3464 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3465                               unsigned long cr3)
3466 {
3467         struct protection_domain *domain = to_pdomain(dom);
3468         unsigned long flags;
3469         int ret;
3470
3471         spin_lock_irqsave(&domain->lock, flags);
3472         ret = __set_gcr3(domain, pasid, cr3);
3473         spin_unlock_irqrestore(&domain->lock, flags);
3474
3475         return ret;
3476 }
3477 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3478
3479 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3480 {
3481         struct protection_domain *domain = to_pdomain(dom);
3482         unsigned long flags;
3483         int ret;
3484
3485         spin_lock_irqsave(&domain->lock, flags);
3486         ret = __clear_gcr3(domain, pasid);
3487         spin_unlock_irqrestore(&domain->lock, flags);
3488
3489         return ret;
3490 }
3491 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3492
3493 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3494                            int status, int tag)
3495 {
3496         struct iommu_dev_data *dev_data;
3497         struct amd_iommu *iommu;
3498         struct iommu_cmd cmd;
3499
3500         INC_STATS_COUNTER(complete_ppr);
3501
3502         dev_data = get_dev_data(&pdev->dev);
3503         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3504
3505         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3506                            tag, dev_data->pri_tlp);
3507
3508         return iommu_queue_command(iommu, &cmd);
3509 }
3510 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3511
3512 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3513 {
3514         struct protection_domain *pdomain;
3515
3516         pdomain = get_domain(&pdev->dev);
3517         if (IS_ERR(pdomain))
3518                 return NULL;
3519
3520         /* Only return IOMMUv2 domains */
3521         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3522                 return NULL;
3523
3524         return &pdomain->domain;
3525 }
3526 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3527
3528 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3529 {
3530         struct iommu_dev_data *dev_data;
3531
3532         if (!amd_iommu_v2_supported())
3533                 return;
3534
3535         dev_data = get_dev_data(&pdev->dev);
3536         dev_data->errata |= (1 << erratum);
3537 }
3538 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3539
3540 int amd_iommu_device_info(struct pci_dev *pdev,
3541                           struct amd_iommu_device_info *info)
3542 {
3543         int max_pasids;
3544         int pos;
3545
3546         if (pdev == NULL || info == NULL)
3547                 return -EINVAL;
3548
3549         if (!amd_iommu_v2_supported())
3550                 return -EINVAL;
3551
3552         memset(info, 0, sizeof(*info));
3553
3554         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3555         if (pos)
3556                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3557
3558         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3559         if (pos)
3560                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3561
3562         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3563         if (pos) {
3564                 int features;
3565
3566                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3567                 max_pasids = min(max_pasids, (1 << 20));
3568
3569                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3570                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3571
3572                 features = pci_pasid_features(pdev);
3573                 if (features & PCI_PASID_CAP_EXEC)
3574                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3575                 if (features & PCI_PASID_CAP_PRIV)
3576                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3577         }
3578
3579         return 0;
3580 }
3581 EXPORT_SYMBOL(amd_iommu_device_info);
3582
3583 #ifdef CONFIG_IRQ_REMAP
3584
3585 /*****************************************************************************
3586  *
3587  * Interrupt Remapping Implementation
3588  *
3589  *****************************************************************************/
3590
3591 union irte {
3592         u32 val;
3593         struct {
3594                 u32 valid       : 1,
3595                     no_fault    : 1,
3596                     int_type    : 3,
3597                     rq_eoi      : 1,
3598                     dm          : 1,
3599                     rsvd_1      : 1,
3600                     destination : 8,
3601                     vector      : 8,
3602                     rsvd_2      : 8;
3603         } fields;
3604 };
3605
3606 struct irq_2_irte {
3607         u16 devid; /* Device ID for IRTE table */
3608         u16 index; /* Index into IRTE table*/
3609 };
3610
3611 struct amd_ir_data {
3612         struct irq_2_irte                       irq_2_irte;
3613         union irte                              irte_entry;
3614         union {
3615                 struct msi_msg                  msi_entry;
3616         };
3617 };
3618
3619 static struct irq_chip amd_ir_chip;
3620
3621 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3622 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3623 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3624 #define DTE_IRQ_REMAP_ENABLE    1ULL
3625
3626 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3627 {
3628         u64 dte;
3629
3630         dte     = amd_iommu_dev_table[devid].data[2];
3631         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3632         dte     |= virt_to_phys(table->table);
3633         dte     |= DTE_IRQ_REMAP_INTCTL;
3634         dte     |= DTE_IRQ_TABLE_LEN;
3635         dte     |= DTE_IRQ_REMAP_ENABLE;
3636
3637         amd_iommu_dev_table[devid].data[2] = dte;
3638 }
3639
3640 #define IRTE_ALLOCATED (~1U)
3641
3642 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3643 {
3644         struct irq_remap_table *table = NULL;
3645         struct amd_iommu *iommu;
3646         unsigned long flags;
3647         u16 alias;
3648
3649         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3650
3651         iommu = amd_iommu_rlookup_table[devid];
3652         if (!iommu)
3653                 goto out_unlock;
3654
3655         table = irq_lookup_table[devid];
3656         if (table)
3657                 goto out;
3658
3659         alias = amd_iommu_alias_table[devid];
3660         table = irq_lookup_table[alias];
3661         if (table) {
3662                 irq_lookup_table[devid] = table;
3663                 set_dte_irq_entry(devid, table);
3664                 iommu_flush_dte(iommu, devid);
3665                 goto out;
3666         }
3667
3668         /* Nothing there yet, allocate new irq remapping table */
3669         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3670         if (!table)
3671                 goto out;
3672
3673         /* Initialize table spin-lock */
3674         spin_lock_init(&table->lock);
3675
3676         if (ioapic)
3677                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3678                 table->min_index = 32;
3679
3680         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3681         if (!table->table) {
3682                 kfree(table);
3683                 table = NULL;
3684                 goto out;
3685         }
3686
3687         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3688
3689         if (ioapic) {
3690                 int i;
3691
3692                 for (i = 0; i < 32; ++i)
3693                         table->table[i] = IRTE_ALLOCATED;
3694         }
3695
3696         irq_lookup_table[devid] = table;
3697         set_dte_irq_entry(devid, table);
3698         iommu_flush_dte(iommu, devid);
3699         if (devid != alias) {
3700                 irq_lookup_table[alias] = table;
3701                 set_dte_irq_entry(alias, table);
3702                 iommu_flush_dte(iommu, alias);
3703         }
3704
3705 out:
3706         iommu_completion_wait(iommu);
3707
3708 out_unlock:
3709         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3710
3711         return table;
3712 }
3713
3714 static int alloc_irq_index(u16 devid, int count)
3715 {
3716         struct irq_remap_table *table;
3717         unsigned long flags;
3718         int index, c;
3719
3720         table = get_irq_table(devid, false);
3721         if (!table)
3722                 return -ENODEV;
3723
3724         spin_lock_irqsave(&table->lock, flags);
3725
3726         /* Scan table for free entries */
3727         for (c = 0, index = table->min_index;
3728              index < MAX_IRQS_PER_TABLE;
3729              ++index) {
3730                 if (table->table[index] == 0)
3731                         c += 1;
3732                 else
3733                         c = 0;
3734
3735                 if (c == count) {
3736                         for (; c != 0; --c)
3737                                 table->table[index - c + 1] = IRTE_ALLOCATED;
3738
3739                         index -= count - 1;
3740                         goto out;
3741                 }
3742         }
3743
3744         index = -ENOSPC;
3745
3746 out:
3747         spin_unlock_irqrestore(&table->lock, flags);
3748
3749         return index;
3750 }
3751
3752 static int modify_irte(u16 devid, int index, union irte irte)
3753 {
3754         struct irq_remap_table *table;
3755         struct amd_iommu *iommu;
3756         unsigned long flags;
3757
3758         iommu = amd_iommu_rlookup_table[devid];
3759         if (iommu == NULL)
3760                 return -EINVAL;
3761
3762         table = get_irq_table(devid, false);
3763         if (!table)
3764                 return -ENOMEM;
3765
3766         spin_lock_irqsave(&table->lock, flags);
3767         table->table[index] = irte.val;
3768         spin_unlock_irqrestore(&table->lock, flags);
3769
3770         iommu_flush_irt(iommu, devid);
3771         iommu_completion_wait(iommu);
3772
3773         return 0;
3774 }
3775
3776 static void free_irte(u16 devid, int index)
3777 {
3778         struct irq_remap_table *table;
3779         struct amd_iommu *iommu;
3780         unsigned long flags;
3781
3782         iommu = amd_iommu_rlookup_table[devid];
3783         if (iommu == NULL)
3784                 return;
3785
3786         table = get_irq_table(devid, false);
3787         if (!table)
3788                 return;
3789
3790         spin_lock_irqsave(&table->lock, flags);
3791         table->table[index] = 0;
3792         spin_unlock_irqrestore(&table->lock, flags);
3793
3794         iommu_flush_irt(iommu, devid);
3795         iommu_completion_wait(iommu);
3796 }
3797
3798 static int get_devid(struct irq_alloc_info *info)
3799 {
3800         int devid = -1;
3801
3802         switch (info->type) {
3803         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3804                 devid     = get_ioapic_devid(info->ioapic_id);
3805                 break;
3806         case X86_IRQ_ALLOC_TYPE_HPET:
3807                 devid     = get_hpet_devid(info->hpet_id);
3808                 break;
3809         case X86_IRQ_ALLOC_TYPE_MSI:
3810         case X86_IRQ_ALLOC_TYPE_MSIX:
3811                 devid = get_device_id(&info->msi_dev->dev);
3812                 break;
3813         default:
3814                 BUG_ON(1);
3815                 break;
3816         }
3817
3818         return devid;
3819 }
3820
3821 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3822 {
3823         struct amd_iommu *iommu;
3824         int devid;
3825
3826         if (!info)
3827                 return NULL;
3828
3829         devid = get_devid(info);
3830         if (devid >= 0) {
3831                 iommu = amd_iommu_rlookup_table[devid];
3832                 if (iommu)
3833                         return iommu->ir_domain;
3834         }
3835
3836         return NULL;
3837 }
3838
3839 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3840 {
3841         struct amd_iommu *iommu;
3842         int devid;
3843
3844         if (!info)
3845                 return NULL;
3846
3847         switch (info->type) {
3848         case X86_IRQ_ALLOC_TYPE_MSI:
3849         case X86_IRQ_ALLOC_TYPE_MSIX:
3850                 devid = get_device_id(&info->msi_dev->dev);
3851                 if (devid >= 0) {
3852                         iommu = amd_iommu_rlookup_table[devid];
3853                         if (iommu)
3854                                 return iommu->msi_domain;
3855                 }
3856                 break;
3857         default:
3858                 break;
3859         }
3860
3861         return NULL;
3862 }
3863
3864 struct irq_remap_ops amd_iommu_irq_ops = {
3865         .prepare                = amd_iommu_prepare,
3866         .enable                 = amd_iommu_enable,
3867         .disable                = amd_iommu_disable,
3868         .reenable               = amd_iommu_reenable,
3869         .enable_faulting        = amd_iommu_enable_faulting,
3870         .get_ir_irq_domain      = get_ir_irq_domain,
3871         .get_irq_domain         = get_irq_domain,
3872 };
3873
3874 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
3875                                        struct irq_cfg *irq_cfg,
3876                                        struct irq_alloc_info *info,
3877                                        int devid, int index, int sub_handle)
3878 {
3879         struct irq_2_irte *irte_info = &data->irq_2_irte;
3880         struct msi_msg *msg = &data->msi_entry;
3881         union irte *irte = &data->irte_entry;
3882         struct IO_APIC_route_entry *entry;
3883
3884         data->irq_2_irte.devid = devid;
3885         data->irq_2_irte.index = index + sub_handle;
3886
3887         /* Setup IRTE for IOMMU */
3888         irte->val = 0;
3889         irte->fields.vector      = irq_cfg->vector;
3890         irte->fields.int_type    = apic->irq_delivery_mode;
3891         irte->fields.destination = irq_cfg->dest_apicid;
3892         irte->fields.dm          = apic->irq_dest_mode;
3893         irte->fields.valid       = 1;
3894
3895         switch (info->type) {
3896         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3897                 /* Setup IOAPIC entry */
3898                 entry = info->ioapic_entry;
3899                 info->ioapic_entry = NULL;
3900                 memset(entry, 0, sizeof(*entry));
3901                 entry->vector        = index;
3902                 entry->mask          = 0;
3903                 entry->trigger       = info->ioapic_trigger;
3904                 entry->polarity      = info->ioapic_polarity;
3905                 /* Mask level triggered irqs. */
3906                 if (info->ioapic_trigger)
3907                         entry->mask = 1;
3908                 break;
3909
3910         case X86_IRQ_ALLOC_TYPE_HPET:
3911         case X86_IRQ_ALLOC_TYPE_MSI:
3912         case X86_IRQ_ALLOC_TYPE_MSIX:
3913                 msg->address_hi = MSI_ADDR_BASE_HI;
3914                 msg->address_lo = MSI_ADDR_BASE_LO;
3915                 msg->data = irte_info->index;
3916                 break;
3917
3918         default:
3919                 BUG_ON(1);
3920                 break;
3921         }
3922 }
3923
3924 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
3925                                unsigned int nr_irqs, void *arg)
3926 {
3927         struct irq_alloc_info *info = arg;
3928         struct irq_data *irq_data;
3929         struct amd_ir_data *data;
3930         struct irq_cfg *cfg;
3931         int i, ret, devid;
3932         int index = -1;
3933
3934         if (!info)
3935                 return -EINVAL;
3936         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
3937             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
3938                 return -EINVAL;
3939
3940         /*
3941          * With IRQ remapping enabled, don't need contiguous CPU vectors
3942          * to support multiple MSI interrupts.
3943          */
3944         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
3945                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
3946
3947         devid = get_devid(info);
3948         if (devid < 0)
3949                 return -EINVAL;
3950
3951         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
3952         if (ret < 0)
3953                 return ret;
3954
3955         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
3956                 if (get_irq_table(devid, true))
3957                         index = info->ioapic_pin;
3958                 else
3959                         ret = -ENOMEM;
3960         } else {
3961                 index = alloc_irq_index(devid, nr_irqs);
3962         }
3963         if (index < 0) {
3964                 pr_warn("Failed to allocate IRTE\n");
3965                 goto out_free_parent;
3966         }
3967
3968         for (i = 0; i < nr_irqs; i++) {
3969                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3970                 cfg = irqd_cfg(irq_data);
3971                 if (!irq_data || !cfg) {
3972                         ret = -EINVAL;
3973                         goto out_free_data;
3974                 }
3975
3976                 ret = -ENOMEM;
3977                 data = kzalloc(sizeof(*data), GFP_KERNEL);
3978                 if (!data)
3979                         goto out_free_data;
3980
3981                 irq_data->hwirq = (devid << 16) + i;
3982                 irq_data->chip_data = data;
3983                 irq_data->chip = &amd_ir_chip;
3984                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
3985                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
3986         }
3987
3988         return 0;
3989
3990 out_free_data:
3991         for (i--; i >= 0; i--) {
3992                 irq_data = irq_domain_get_irq_data(domain, virq + i);
3993                 if (irq_data)
3994                         kfree(irq_data->chip_data);
3995         }
3996         for (i = 0; i < nr_irqs; i++)
3997                 free_irte(devid, index + i);
3998 out_free_parent:
3999         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4000         return ret;
4001 }
4002
4003 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4004                                unsigned int nr_irqs)
4005 {
4006         struct irq_2_irte *irte_info;
4007         struct irq_data *irq_data;
4008         struct amd_ir_data *data;
4009         int i;
4010
4011         for (i = 0; i < nr_irqs; i++) {
4012                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4013                 if (irq_data && irq_data->chip_data) {
4014                         data = irq_data->chip_data;
4015                         irte_info = &data->irq_2_irte;
4016                         free_irte(irte_info->devid, irte_info->index);
4017                         kfree(data);
4018                 }
4019         }
4020         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4021 }
4022
4023 static void irq_remapping_activate(struct irq_domain *domain,
4024                                    struct irq_data *irq_data)
4025 {
4026         struct amd_ir_data *data = irq_data->chip_data;
4027         struct irq_2_irte *irte_info = &data->irq_2_irte;
4028
4029         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
4030 }
4031
4032 static void irq_remapping_deactivate(struct irq_domain *domain,
4033                                      struct irq_data *irq_data)
4034 {
4035         struct amd_ir_data *data = irq_data->chip_data;
4036         struct irq_2_irte *irte_info = &data->irq_2_irte;
4037         union irte entry;
4038
4039         entry.val = 0;
4040         modify_irte(irte_info->devid, irte_info->index, data->irte_entry);
4041 }
4042
4043 static struct irq_domain_ops amd_ir_domain_ops = {
4044         .alloc = irq_remapping_alloc,
4045         .free = irq_remapping_free,
4046         .activate = irq_remapping_activate,
4047         .deactivate = irq_remapping_deactivate,
4048 };
4049
4050 static int amd_ir_set_affinity(struct irq_data *data,
4051                                const struct cpumask *mask, bool force)
4052 {
4053         struct amd_ir_data *ir_data = data->chip_data;
4054         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4055         struct irq_cfg *cfg = irqd_cfg(data);
4056         struct irq_data *parent = data->parent_data;
4057         int ret;
4058
4059         ret = parent->chip->irq_set_affinity(parent, mask, force);
4060         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4061                 return ret;
4062
4063         /*
4064          * Atomically updates the IRTE with the new destination, vector
4065          * and flushes the interrupt entry cache.
4066          */
4067         ir_data->irte_entry.fields.vector = cfg->vector;
4068         ir_data->irte_entry.fields.destination = cfg->dest_apicid;
4069         modify_irte(irte_info->devid, irte_info->index, ir_data->irte_entry);
4070
4071         /*
4072          * After this point, all the interrupts will start arriving
4073          * at the new destination. So, time to cleanup the previous
4074          * vector allocation.
4075          */
4076         send_cleanup_vector(cfg);
4077
4078         return IRQ_SET_MASK_OK_DONE;
4079 }
4080
4081 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4082 {
4083         struct amd_ir_data *ir_data = irq_data->chip_data;
4084
4085         *msg = ir_data->msi_entry;
4086 }
4087
4088 static struct irq_chip amd_ir_chip = {
4089         .irq_ack = ir_ack_apic_edge,
4090         .irq_set_affinity = amd_ir_set_affinity,
4091         .irq_compose_msi_msg = ir_compose_msi_msg,
4092 };
4093
4094 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4095 {
4096         iommu->ir_domain = irq_domain_add_tree(NULL, &amd_ir_domain_ops, iommu);
4097         if (!iommu->ir_domain)
4098                 return -ENOMEM;
4099
4100         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4101         iommu->msi_domain = arch_create_msi_irq_domain(iommu->ir_domain);
4102
4103         return 0;
4104 }
4105 #endif