drivers/iommu/amd_iommu_init.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/pci.h>
  21 #include <linux/acpi.h>
  22 #include <linux/list.h>
  23 #include <linux/slab.h>
  24 #include <linux/syscore_ops.h>
  25 #include <linux/interrupt.h>
  26 #include <linux/msi.h>
  27 #include <linux/amd-iommu.h>
  28 #include <linux/export.h>
  29 #include <linux/iommu.h>
  30 #include <asm/pci-direct.h>
  31 #include <asm/iommu.h>
  32 #include <asm/gart.h>
  33 #include <asm/x86_init.h>
  34 #include <asm/iommu_table.h>
  35 #include <asm/io_apic.h>
  36 #include <asm/irq_remapping.h>
  37
  38 #include "amd_iommu_proto.h"
  39 #include "amd_iommu_types.h"
  40 #include "irq_remapping.h"
  41
  42 /*
  43  * definitions for the ACPI scanning code
  44  */
  45 #define IVRS_HEADER_LENGTH 48
  46
  47 #define ACPI_IVHD_TYPE                  0x10
  48 #define ACPI_IVMD_TYPE_ALL              0x20
  49 #define ACPI_IVMD_TYPE                  0x21
  50 #define ACPI_IVMD_TYPE_RANGE            0x22
  51
  52 #define IVHD_DEV_ALL                    0x01
  53 #define IVHD_DEV_SELECT                 0x02
  54 #define IVHD_DEV_SELECT_RANGE_START     0x03
  55 #define IVHD_DEV_RANGE_END              0x04
  56 #define IVHD_DEV_ALIAS                  0x42
  57 #define IVHD_DEV_ALIAS_RANGE            0x43
  58 #define IVHD_DEV_EXT_SELECT             0x46
  59 #define IVHD_DEV_EXT_SELECT_RANGE       0x47
  60 #define IVHD_DEV_SPECIAL                0x48
  61
  62 #define IVHD_SPECIAL_IOAPIC             1
  63 #define IVHD_SPECIAL_HPET               2
  64
  65 #define IVHD_FLAG_HT_TUN_EN_MASK        0x01
  66 #define IVHD_FLAG_PASSPW_EN_MASK        0x02
  67 #define IVHD_FLAG_RESPASSPW_EN_MASK     0x04
  68 #define IVHD_FLAG_ISOC_EN_MASK          0x08
  69
  70 #define IVMD_FLAG_EXCL_RANGE            0x08
  71 #define IVMD_FLAG_UNITY_MAP             0x01
  72
  73 #define ACPI_DEVFLAG_INITPASS           0x01
  74 #define ACPI_DEVFLAG_EXTINT             0x02
  75 #define ACPI_DEVFLAG_NMI                0x04
  76 #define ACPI_DEVFLAG_SYSMGT1            0x10
  77 #define ACPI_DEVFLAG_SYSMGT2            0x20
  78 #define ACPI_DEVFLAG_LINT0              0x40
  79 #define ACPI_DEVFLAG_LINT1              0x80
  80 #define ACPI_DEVFLAG_ATSDIS             0x10000000
  81
  82 /*
  83  * ACPI table definitions
  84  *
  85  * These data structures are laid over the table to parse the important values
  86  * out of it.
  87  */
  88
  89 /*
  90  * structure describing one IOMMU in the ACPI table. Typically followed by one
  91  * or more ivhd_entrys.
  92  */
  93 struct ivhd_header {
  94         u8 type;
  95         u8 flags;
  96         u16 length;
  97         u16 devid;
  98         u16 cap_ptr;
  99         u64 mmio_phys;
 100         u16 pci_seg;
 101         u16 info;
 102         u32 efr;
 103 } __attribute__((packed));
 104
 105 /*
 106  * A device entry describing which devices a specific IOMMU translates and
 107  * which requestor ids they use.
 108  */
 109 struct ivhd_entry {
 110         u8 type;
 111         u16 devid;
 112         u8 flags;
 113         u32 ext;
 114 } __attribute__((packed));
 115
 116 /*
 117  * An AMD IOMMU memory definition structure. It defines things like exclusion
 118  * ranges for devices and regions that should be unity mapped.
 119  */
 120 struct ivmd_header {
 121         u8 type;
 122         u8 flags;
 123         u16 length;
 124         u16 devid;
 125         u16 aux;
 126         u64 resv;
 127         u64 range_start;
 128         u64 range_length;
 129 } __attribute__((packed));
 130
 131 bool amd_iommu_dump;
 132 bool amd_iommu_irq_remap __read_mostly;
 133
 134 static bool amd_iommu_detected;
 135 static bool __initdata amd_iommu_disabled;
 136
 137 u16 amd_iommu_last_bdf;                 /* largest PCI device id we have
 138                                            to handle */
 139 LIST_HEAD(amd_iommu_unity_map);         /* a list of required unity mappings
 140                                            we find in ACPI */
 141 u32 amd_iommu_unmap_flush;              /* if true, flush on every unmap */
 142
 143 LIST_HEAD(amd_iommu_list);              /* list of all AMD IOMMUs in the
 144                                            system */
 145
 146 /* Array to assign indices to IOMMUs*/
 147 struct amd_iommu *amd_iommus[MAX_IOMMUS];
 148 int amd_iommus_present;
 149
 150 /* IOMMUs have a non-present cache? */
 151 bool amd_iommu_np_cache __read_mostly;
 152 bool amd_iommu_iotlb_sup __read_mostly = true;
 153
 154 u32 amd_iommu_max_pasid __read_mostly = ~0;
 155
 156 bool amd_iommu_v2_present __read_mostly;
 157 static bool amd_iommu_pc_present __read_mostly;
 158
 159 bool amd_iommu_force_isolation __read_mostly;
 160
 161 /*
 162  * List of protection domains - used during resume
 163  */
 164 LIST_HEAD(amd_iommu_pd_list);
 165 spinlock_t amd_iommu_pd_lock;
 166
 167 /*
 168  * Pointer to the device table which is shared by all AMD IOMMUs
 169  * it is indexed by the PCI device id or the HT unit id and contains
 170  * information about the domain the device belongs to as well as the
 171  * page table root pointer.
 172  */
 173 struct dev_table_entry *amd_iommu_dev_table;
 174
 175 /*
 176  * The alias table is a driver specific data structure which contains the
 177  * mappings of the PCI device ids to the actual requestor ids on the IOMMU.
 178  * More than one device can share the same requestor id.
 179  */
 180 u16 *amd_iommu_alias_table;
 181
 182 /*
 183  * The rlookup table is used to find the IOMMU which is responsible
 184  * for a specific device. It is also indexed by the PCI device id.
 185  */
 186 struct amd_iommu **amd_iommu_rlookup_table;
 187
 188 /*
 189  * This table is used to find the irq remapping table for a given device id
 190  * quickly.
 191  */
 192 struct irq_remap_table **irq_lookup_table;
 193
 194 /*
 195  * AMD IOMMU allows up to 2^16 different protection domains. This is a bitmap
 196  * to know which ones are already in use.
 197  */
 198 unsigned long *amd_iommu_pd_alloc_bitmap;
 199
 200 static u32 dev_table_size;      /* size of the device table */
 201 static u32 alias_table_size;    /* size of the alias table */
 202 static u32 rlookup_table_size;  /* size if the rlookup table */
 203
 204 enum iommu_init_state {
 205         IOMMU_START_STATE,
 206         IOMMU_IVRS_DETECTED,
 207         IOMMU_ACPI_FINISHED,
 208         IOMMU_ENABLED,
 209         IOMMU_PCI_INIT,
 210         IOMMU_INTERRUPTS_EN,
 211         IOMMU_DMA_OPS,
 212         IOMMU_INITIALIZED,
 213         IOMMU_NOT_FOUND,
 214         IOMMU_INIT_ERROR,
 215 };
 216
 217 /* Early ioapic and hpet maps from kernel command line */
 218 #define EARLY_MAP_SIZE          4
 219 static struct devid_map __initdata early_ioapic_map[EARLY_MAP_SIZE];
 220 static struct devid_map __initdata early_hpet_map[EARLY_MAP_SIZE];
 221 static int __initdata early_ioapic_map_size;
 222 static int __initdata early_hpet_map_size;
 223 static bool __initdata cmdline_maps;
 224
 225 static enum iommu_init_state init_state = IOMMU_START_STATE;
 226
 227 static int amd_iommu_enable_interrupts(void);
 228 static int __init iommu_go_to_state(enum iommu_init_state state);
 229 static void init_device_table_dma(void);
 230
 231 static inline void update_last_devid(u16 devid)
 232 {
 233         if (devid > amd_iommu_last_bdf)
 234                 amd_iommu_last_bdf = devid;
 235 }
 236
 237 static inline unsigned long tbl_size(int entry_size)
 238 {
 239         unsigned shift = PAGE_SHIFT +
 240                          get_order(((int)amd_iommu_last_bdf + 1) * entry_size);
 241
 242         return 1UL << shift;
 243 }
 244
 245 /* Access to l1 and l2 indexed register spaces */
 246
 247 static u32 iommu_read_l1(struct amd_iommu *iommu, u16 l1, u8 address)
 248 {
 249         u32 val;
 250
 251         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 252         pci_read_config_dword(iommu->dev, 0xfc, &val);
 253         return val;
 254 }
 255
 256 static void iommu_write_l1(struct amd_iommu *iommu, u16 l1, u8 address, u32 val)
 257 {
 258         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16 | 1 << 31));
 259         pci_write_config_dword(iommu->dev, 0xfc, val);
 260         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 261 }
 262
 263 static u32 iommu_read_l2(struct amd_iommu *iommu, u8 address)
 264 {
 265         u32 val;
 266
 267         pci_write_config_dword(iommu->dev, 0xf0, address);
 268         pci_read_config_dword(iommu->dev, 0xf4, &val);
 269         return val;
 270 }
 271
 272 static void iommu_write_l2(struct amd_iommu *iommu, u8 address, u32 val)
 273 {
 274         pci_write_config_dword(iommu->dev, 0xf0, (address | 1 << 8));
 275         pci_write_config_dword(iommu->dev, 0xf4, val);
 276 }
 277
 278 /****************************************************************************
 279  *
 280  * AMD IOMMU MMIO register space handling functions
 281  *
 282  * These functions are used to program the IOMMU device registers in
 283  * MMIO space required for that driver.
 284  *
 285  ****************************************************************************/
 286
 287 /*
 288  * This function set the exclusion range in the IOMMU. DMA accesses to the
 289  * exclusion range are passed through untranslated
 290  */
 291 static void iommu_set_exclusion_range(struct amd_iommu *iommu)
 292 {
 293         u64 start = iommu->exclusion_start & PAGE_MASK;
 294         u64 limit = (start + iommu->exclusion_length) & PAGE_MASK;
 295         u64 entry;
 296
 297         if (!iommu->exclusion_start)
 298                 return;
 299
 300         entry = start | MMIO_EXCL_ENABLE_MASK;
 301         memcpy_toio(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET,
 302                         &entry, sizeof(entry));
 303
 304         entry = limit;
 305         memcpy_toio(iommu->mmio_base + MMIO_EXCL_LIMIT_OFFSET,
 306                         &entry, sizeof(entry));
 307 }
 308
 309 /* Programs the physical address of the device table into the IOMMU hardware */
 310 static void iommu_set_device_table(struct amd_iommu *iommu)
 311 {
 312         u64 entry;
 313
 314         BUG_ON(iommu->mmio_base == NULL);
 315
 316         entry = virt_to_phys(amd_iommu_dev_table);
 317         entry |= (dev_table_size >> 12) - 1;
 318         memcpy_toio(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET,
 319                         &entry, sizeof(entry));
 320 }
 321
 322 /* Generic functions to enable/disable certain features of the IOMMU. */
 323 static void iommu_feature_enable(struct amd_iommu *iommu, u8 bit)
 324 {
 325         u32 ctrl;
 326
 327         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 328         ctrl |= (1 << bit);
 329         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 330 }
 331
 332 static void iommu_feature_disable(struct amd_iommu *iommu, u8 bit)
 333 {
 334         u32 ctrl;
 335
 336         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 337         ctrl &= ~(1 << bit);
 338         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 339 }
 340
 341 static void iommu_set_inv_tlb_timeout(struct amd_iommu *iommu, int timeout)
 342 {
 343         u32 ctrl;
 344
 345         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 346         ctrl &= ~CTRL_INV_TO_MASK;
 347         ctrl |= (timeout << CONTROL_INV_TIMEOUT) & CTRL_INV_TO_MASK;
 348         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 349 }
 350
 351 /* Function to enable the hardware */
 352 static void iommu_enable(struct amd_iommu *iommu)
 353 {
 354         iommu_feature_enable(iommu, CONTROL_IOMMU_EN);
 355 }
 356
 357 static void iommu_disable(struct amd_iommu *iommu)
 358 {
 359         /* Disable command buffer */
 360         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 361
 362         /* Disable event logging and event interrupts */
 363         iommu_feature_disable(iommu, CONTROL_EVT_INT_EN);
 364         iommu_feature_disable(iommu, CONTROL_EVT_LOG_EN);
 365
 366         /* Disable IOMMU hardware itself */
 367         iommu_feature_disable(iommu, CONTROL_IOMMU_EN);
 368 }
 369
 370 /*
 371  * mapping and unmapping functions for the IOMMU MMIO space. Each AMD IOMMU in
 372  * the system has one.
 373  */
 374 static u8 __iomem * __init iommu_map_mmio_space(u64 address, u64 end)
 375 {
 376         if (!request_mem_region(address, end, "amd_iommu")) {
 377                 pr_err("AMD-Vi: Can not reserve memory region %llx-%llx for mmio\n",
 378                         address, end);
 379                 pr_err("AMD-Vi: This is a BIOS bug. Please contact your hardware vendor\n");
 380                 return NULL;
 381         }
 382
 383         return (u8 __iomem *)ioremap_nocache(address, end);
 384 }
 385
 386 static void __init iommu_unmap_mmio_space(struct amd_iommu *iommu)
 387 {
 388         if (iommu->mmio_base)
 389                 iounmap(iommu->mmio_base);
 390         release_mem_region(iommu->mmio_phys, iommu->mmio_phys_end);
 391 }
 392
 393 /****************************************************************************
 394  *
 395  * The functions below belong to the first pass of AMD IOMMU ACPI table
 396  * parsing. In this pass we try to find out the highest device id this
 397  * code has to handle. Upon this information the size of the shared data
 398  * structures is determined later.
 399  *
 400  ****************************************************************************/
 401
 402 /*
 403  * This function calculates the length of a given IVHD entry
 404  */
 405 static inline int ivhd_entry_length(u8 *ivhd)
 406 {
 407         return 0x04 << (*ivhd >> 6);
 408 }
 409
 410 /*
 411  * This function reads the last device id the IOMMU has to handle from the PCI
 412  * capability header for this IOMMU
 413  */
 414 static int __init find_last_devid_on_pci(int bus, int dev, int fn, int cap_ptr)
 415 {
 416         u32 cap;
 417
 418         cap = read_pci_config(bus, dev, fn, cap_ptr+MMIO_RANGE_OFFSET);
 419         update_last_devid(PCI_DEVID(MMIO_GET_BUS(cap), MMIO_GET_LD(cap)));
 420
 421         return 0;
 422 }
 423
 424 /*
 425  * After reading the highest device id from the IOMMU PCI capability header
 426  * this function looks if there is a higher device id defined in the ACPI table
 427  */
 428 static int __init find_last_devid_from_ivhd(struct ivhd_header *h)
 429 {
 430         u8 *p = (void *)h, *end = (void *)h;
 431         struct ivhd_entry *dev;
 432
 433         p += sizeof(*h);
 434         end += h->length;
 435
 436         find_last_devid_on_pci(PCI_BUS_NUM(h->devid),
 437                         PCI_SLOT(h->devid),
 438                         PCI_FUNC(h->devid),
 439                         h->cap_ptr);
 440
 441         while (p < end) {
 442                 dev = (struct ivhd_entry *)p;
 443                 switch (dev->type) {
 444                 case IVHD_DEV_ALL:
 445                         /* Use maximum BDF value for DEV_ALL */
 446                         update_last_devid(0xffff);
 447                         break;
 448                 case IVHD_DEV_SELECT:
 449                 case IVHD_DEV_RANGE_END:
 450                 case IVHD_DEV_ALIAS:
 451                 case IVHD_DEV_EXT_SELECT:
 452                         /* all the above subfield types refer to device ids */
 453                         update_last_devid(dev->devid);
 454                         break;
 455                 default:
 456                         break;
 457                 }
 458                 p += ivhd_entry_length(p);
 459         }
 460
 461         WARN_ON(p != end);
 462
 463         return 0;
 464 }
 465
 466 /*
 467  * Iterate over all IVHD entries in the ACPI table and find the highest device
 468  * id which we need to handle. This is the first of three functions which parse
 469  * the ACPI table. So we check the checksum here.
 470  */
 471 static int __init find_last_devid_acpi(struct acpi_table_header *table)
 472 {
 473         int i;
 474         u8 checksum = 0, *p = (u8 *)table, *end = (u8 *)table;
 475         struct ivhd_header *h;
 476
 477         /*
 478          * Validate checksum here so we don't need to do it when
 479          * we actually parse the table
 480          */
 481         for (i = 0; i < table->length; ++i)
 482                 checksum += p[i];
 483         if (checksum != 0)
 484                 /* ACPI table corrupt */
 485                 return -ENODEV;
 486
 487         p += IVRS_HEADER_LENGTH;
 488
 489         end += table->length;
 490         while (p < end) {
 491                 h = (struct ivhd_header *)p;
 492                 switch (h->type) {
 493                 case ACPI_IVHD_TYPE:
 494                         find_last_devid_from_ivhd(h);
 495                         break;
 496                 default:
 497                         break;
 498                 }
 499                 p += h->length;
 500         }
 501         WARN_ON(p != end);
 502
 503         return 0;
 504 }
 505
 506 /****************************************************************************
 507  *
 508  * The following functions belong to the code path which parses the ACPI table
 509  * the second time. In this ACPI parsing iteration we allocate IOMMU specific
 510  * data structures, initialize the device/alias/rlookup table and also
 511  * basically initialize the hardware.
 512  *
 513  ****************************************************************************/
 514
 515 /*
 516  * Allocates the command buffer. This buffer is per AMD IOMMU. We can
 517  * write commands to that buffer later and the IOMMU will execute them
 518  * asynchronously
 519  */
 520 static int __init alloc_command_buffer(struct amd_iommu *iommu)
 521 {
 522         iommu->cmd_buf = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 523                                                   get_order(CMD_BUFFER_SIZE));
 524
 525         return iommu->cmd_buf ? 0 : -ENOMEM;
 526 }
 527
 528 /*
 529  * This function resets the command buffer if the IOMMU stopped fetching
 530  * commands from it.
 531  */
 532 void amd_iommu_reset_cmd_buffer(struct amd_iommu *iommu)
 533 {
 534         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 535
 536         writel(0x00, iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 537         writel(0x00, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 538
 539         iommu_feature_enable(iommu, CONTROL_CMDBUF_EN);
 540 }
 541
 542 /*
 543  * This function writes the command buffer address to the hardware and
 544  * enables it.
 545  */
 546 static void iommu_enable_command_buffer(struct amd_iommu *iommu)
 547 {
 548         u64 entry;
 549
 550         BUG_ON(iommu->cmd_buf == NULL);
 551
 552         entry = (u64)virt_to_phys(iommu->cmd_buf);
 553         entry |= MMIO_CMD_SIZE_512;
 554
 555         memcpy_toio(iommu->mmio_base + MMIO_CMD_BUF_OFFSET,
 556                     &entry, sizeof(entry));
 557
 558         amd_iommu_reset_cmd_buffer(iommu);
 559 }
 560
 561 static void __init free_command_buffer(struct amd_iommu *iommu)
 562 {
 563         free_pages((unsigned long)iommu->cmd_buf, get_order(CMD_BUFFER_SIZE));
 564 }
 565
 566 /* allocates the memory where the IOMMU will log its events to */
 567 static int __init alloc_event_buffer(struct amd_iommu *iommu)
 568 {
 569         iommu->evt_buf = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 570                                                   get_order(EVT_BUFFER_SIZE));
 571
 572         return iommu->evt_buf ? 0 : -ENOMEM;
 573 }
 574
 575 static void iommu_enable_event_buffer(struct amd_iommu *iommu)
 576 {
 577         u64 entry;
 578
 579         BUG_ON(iommu->evt_buf == NULL);
 580
 581         entry = (u64)virt_to_phys(iommu->evt_buf) | EVT_LEN_MASK;
 582
 583         memcpy_toio(iommu->mmio_base + MMIO_EVT_BUF_OFFSET,
 584                     &entry, sizeof(entry));
 585
 586         /* set head and tail to zero manually */
 587         writel(0x00, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 588         writel(0x00, iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 589
 590         iommu_feature_enable(iommu, CONTROL_EVT_LOG_EN);
 591 }
 592
 593 static void __init free_event_buffer(struct amd_iommu *iommu)
 594 {
 595         free_pages((unsigned long)iommu->evt_buf, get_order(EVT_BUFFER_SIZE));
 596 }
 597
 598 /* allocates the memory where the IOMMU will log its events to */
 599 static int __init alloc_ppr_log(struct amd_iommu *iommu)
 600 {
 601         iommu->ppr_log = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 602                                                   get_order(PPR_LOG_SIZE));
 603
 604         return iommu->ppr_log ? 0 : -ENOMEM;
 605 }
 606
 607 static void iommu_enable_ppr_log(struct amd_iommu *iommu)
 608 {
 609         u64 entry;
 610
 611         if (iommu->ppr_log == NULL)
 612                 return;
 613
 614         entry = (u64)virt_to_phys(iommu->ppr_log) | PPR_LOG_SIZE_512;
 615
 616         memcpy_toio(iommu->mmio_base + MMIO_PPR_LOG_OFFSET,
 617                     &entry, sizeof(entry));
 618
 619         /* set head and tail to zero manually */
 620         writel(0x00, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 621         writel(0x00, iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 622
 623         iommu_feature_enable(iommu, CONTROL_PPFLOG_EN);
 624         iommu_feature_enable(iommu, CONTROL_PPR_EN);
 625 }
 626
 627 static void __init free_ppr_log(struct amd_iommu *iommu)
 628 {
 629         if (iommu->ppr_log == NULL)
 630                 return;
 631
 632         free_pages((unsigned long)iommu->ppr_log, get_order(PPR_LOG_SIZE));
 633 }
 634
 635 static void iommu_enable_gt(struct amd_iommu *iommu)
 636 {
 637         if (!iommu_feature(iommu, FEATURE_GT))
 638                 return;
 639
 640         iommu_feature_enable(iommu, CONTROL_GT_EN);
 641 }
 642
 643 /* sets a specific bit in the device table entry. */
 644 static void set_dev_entry_bit(u16 devid, u8 bit)
 645 {
 646         int i = (bit >> 6) & 0x03;
 647         int _bit = bit & 0x3f;
 648
 649         amd_iommu_dev_table[devid].data[i] |= (1UL << _bit);
 650 }
 651
 652 static int get_dev_entry_bit(u16 devid, u8 bit)
 653 {
 654         int i = (bit >> 6) & 0x03;
 655         int _bit = bit & 0x3f;
 656
 657         return (amd_iommu_dev_table[devid].data[i] & (1UL << _bit)) >> _bit;
 658 }
 659
 660
 661 void amd_iommu_apply_erratum_63(u16 devid)
 662 {
 663         int sysmgt;
 664
 665         sysmgt = get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1) |
 666                  (get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2) << 1);
 667
 668         if (sysmgt == 0x01)
 669                 set_dev_entry_bit(devid, DEV_ENTRY_IW);
 670 }
 671
 672 /* Writes the specific IOMMU for a device into the rlookup table */
 673 static void __init set_iommu_for_device(struct amd_iommu *iommu, u16 devid)
 674 {
 675         amd_iommu_rlookup_table[devid] = iommu;
 676 }
 677
 678 /*
 679  * This function takes the device specific flags read from the ACPI
 680  * table and sets up the device table entry with that information
 681  */
 682 static void __init set_dev_entry_from_acpi(struct amd_iommu *iommu,
 683                                            u16 devid, u32 flags, u32 ext_flags)
 684 {
 685         if (flags & ACPI_DEVFLAG_INITPASS)
 686                 set_dev_entry_bit(devid, DEV_ENTRY_INIT_PASS);
 687         if (flags & ACPI_DEVFLAG_EXTINT)
 688                 set_dev_entry_bit(devid, DEV_ENTRY_EINT_PASS);
 689         if (flags & ACPI_DEVFLAG_NMI)
 690                 set_dev_entry_bit(devid, DEV_ENTRY_NMI_PASS);
 691         if (flags & ACPI_DEVFLAG_SYSMGT1)
 692                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1);
 693         if (flags & ACPI_DEVFLAG_SYSMGT2)
 694                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2);
 695         if (flags & ACPI_DEVFLAG_LINT0)
 696                 set_dev_entry_bit(devid, DEV_ENTRY_LINT0_PASS);
 697         if (flags & ACPI_DEVFLAG_LINT1)
 698                 set_dev_entry_bit(devid, DEV_ENTRY_LINT1_PASS);
 699
 700         amd_iommu_apply_erratum_63(devid);
 701
 702         set_iommu_for_device(iommu, devid);
 703 }
 704
 705 static int __init add_special_device(u8 type, u8 id, u16 *devid, bool cmd_line)
 706 {
 707         struct devid_map *entry;
 708         struct list_head *list;
 709
 710         if (type == IVHD_SPECIAL_IOAPIC)
 711                 list = &ioapic_map;
 712         else if (type == IVHD_SPECIAL_HPET)
 713                 list = &hpet_map;
 714         else
 715                 return -EINVAL;
 716
 717         list_for_each_entry(entry, list, list) {
 718                 if (!(entry->id == id && entry->cmd_line))
 719                         continue;
 720
 721                 pr_info("AMD-Vi: Command-line override present for %s id %d - ignoring\n",
 722                         type == IVHD_SPECIAL_IOAPIC ? "IOAPIC" : "HPET", id);
 723
 724                 *devid = entry->devid;
 725
 726                 return 0;
 727         }
 728
 729         entry = kzalloc(sizeof(*entry), GFP_KERNEL);
 730         if (!entry)
 731                 return -ENOMEM;
 732
 733         entry->id       = id;
 734         entry->devid    = *devid;
 735         entry->cmd_line = cmd_line;
 736
 737         list_add_tail(&entry->list, list);
 738
 739         return 0;
 740 }
 741
 742 static int __init add_early_maps(void)
 743 {
 744         int i, ret;
 745
 746         for (i = 0; i < early_ioapic_map_size; ++i) {
 747                 ret = add_special_device(IVHD_SPECIAL_IOAPIC,
 748                                          early_ioapic_map[i].id,
 749                                          &early_ioapic_map[i].devid,
 750                                          early_ioapic_map[i].cmd_line);
 751                 if (ret)
 752                         return ret;
 753         }
 754
 755         for (i = 0; i < early_hpet_map_size; ++i) {
 756                 ret = add_special_device(IVHD_SPECIAL_HPET,
 757                                          early_hpet_map[i].id,
 758                                          &early_hpet_map[i].devid,
 759                                          early_hpet_map[i].cmd_line);
 760                 if (ret)
 761                         return ret;
 762         }
 763
 764         return 0;
 765 }
 766
 767 /*
 768  * Reads the device exclusion range from ACPI and initializes the IOMMU with
 769  * it
 770  */
 771 static void __init set_device_exclusion_range(u16 devid, struct ivmd_header *m)
 772 {
 773         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 774
 775         if (!(m->flags & IVMD_FLAG_EXCL_RANGE))
 776                 return;
 777
 778         if (iommu) {
 779                 /*
 780                  * We only can configure exclusion ranges per IOMMU, not
 781                  * per device. But we can enable the exclusion range per
 782                  * device. This is done here
 783                  */
 784                 set_dev_entry_bit(devid, DEV_ENTRY_EX);
 785                 iommu->exclusion_start = m->range_start;
 786                 iommu->exclusion_length = m->range_length;
 787         }
 788 }
 789
 790 /*
 791  * Takes a pointer to an AMD IOMMU entry in the ACPI table and
 792  * initializes the hardware and our data structures with it.
 793  */
 794 static int __init init_iommu_from_acpi(struct amd_iommu *iommu,
 795                                         struct ivhd_header *h)
 796 {
 797         u8 *p = (u8 *)h;
 798         u8 *end = p, flags = 0;
 799         u16 devid = 0, devid_start = 0, devid_to = 0;
 800         u32 dev_i, ext_flags = 0;
 801         bool alias = false;
 802         struct ivhd_entry *e;
 803         int ret;
 804
 805
 806         ret = add_early_maps();
 807         if (ret)
 808                 return ret;
 809
 810         /*
 811          * First save the recommended feature enable bits from ACPI
 812          */
 813         iommu->acpi_flags = h->flags;
 814
 815         /*
 816          * Done. Now parse the device entries
 817          */
 818         p += sizeof(struct ivhd_header);
 819         end += h->length;
 820
 821
 822         while (p < end) {
 823                 e = (struct ivhd_entry *)p;
 824                 switch (e->type) {
 825                 case IVHD_DEV_ALL:
 826
 827                         DUMP_printk("  DEV_ALL\t\t\tflags: %02x\n", e->flags);
 828
 829                         for (dev_i = 0; dev_i <= amd_iommu_last_bdf; ++dev_i)
 830                                 set_dev_entry_from_acpi(iommu, dev_i, e->flags, 0);
 831                         break;
 832                 case IVHD_DEV_SELECT:
 833
 834                         DUMP_printk("  DEV_SELECT\t\t\t devid: %02x:%02x.%x "
 835                                     "flags: %02x\n",
 836                                     PCI_BUS_NUM(e->devid),
 837                                     PCI_SLOT(e->devid),
 838                                     PCI_FUNC(e->devid),
 839                                     e->flags);
 840
 841                         devid = e->devid;
 842                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
 843                         break;
 844                 case IVHD_DEV_SELECT_RANGE_START:
 845
 846                         DUMP_printk("  DEV_SELECT_RANGE_START\t "
 847                                     "devid: %02x:%02x.%x flags: %02x\n",
 848                                     PCI_BUS_NUM(e->devid),
 849                                     PCI_SLOT(e->devid),
 850                                     PCI_FUNC(e->devid),
 851                                     e->flags);
 852
 853                         devid_start = e->devid;
 854                         flags = e->flags;
 855                         ext_flags = 0;
 856                         alias = false;
 857                         break;
 858                 case IVHD_DEV_ALIAS:
 859
 860                         DUMP_printk("  DEV_ALIAS\t\t\t devid: %02x:%02x.%x "
 861                                     "flags: %02x devid_to: %02x:%02x.%x\n",
 862                                     PCI_BUS_NUM(e->devid),
 863                                     PCI_SLOT(e->devid),
 864                                     PCI_FUNC(e->devid),
 865                                     e->flags,
 866                                     PCI_BUS_NUM(e->ext >> 8),
 867                                     PCI_SLOT(e->ext >> 8),
 868                                     PCI_FUNC(e->ext >> 8));
 869
 870                         devid = e->devid;
 871                         devid_to = e->ext >> 8;
 872                         set_dev_entry_from_acpi(iommu, devid   , e->flags, 0);
 873                         set_dev_entry_from_acpi(iommu, devid_to, e->flags, 0);
 874                         amd_iommu_alias_table[devid] = devid_to;
 875                         break;
 876                 case IVHD_DEV_ALIAS_RANGE:
 877
 878                         DUMP_printk("  DEV_ALIAS_RANGE\t\t "
 879                                     "devid: %02x:%02x.%x flags: %02x "
 880                                     "devid_to: %02x:%02x.%x\n",
 881                                     PCI_BUS_NUM(e->devid),
 882                                     PCI_SLOT(e->devid),
 883                                     PCI_FUNC(e->devid),
 884                                     e->flags,
 885                                     PCI_BUS_NUM(e->ext >> 8),
 886                                     PCI_SLOT(e->ext >> 8),
 887                                     PCI_FUNC(e->ext >> 8));
 888
 889                         devid_start = e->devid;
 890                         flags = e->flags;
 891                         devid_to = e->ext >> 8;
 892                         ext_flags = 0;
 893                         alias = true;
 894                         break;
 895                 case IVHD_DEV_EXT_SELECT:
 896
 897                         DUMP_printk("  DEV_EXT_SELECT\t\t devid: %02x:%02x.%x "
 898                                     "flags: %02x ext: %08x\n",
 899                                     PCI_BUS_NUM(e->devid),
 900                                     PCI_SLOT(e->devid),
 901                                     PCI_FUNC(e->devid),
 902                                     e->flags, e->ext);
 903
 904                         devid = e->devid;
 905                         set_dev_entry_from_acpi(iommu, devid, e->flags,
 906                                                 e->ext);
 907                         break;
 908                 case IVHD_DEV_EXT_SELECT_RANGE:
 909
 910                         DUMP_printk("  DEV_EXT_SELECT_RANGE\t devid: "
 911                                     "%02x:%02x.%x flags: %02x ext: %08x\n",
 912                                     PCI_BUS_NUM(e->devid),
 913                                     PCI_SLOT(e->devid),
 914                                     PCI_FUNC(e->devid),
 915                                     e->flags, e->ext);
 916
 917                         devid_start = e->devid;
 918                         flags = e->flags;
 919                         ext_flags = e->ext;
 920                         alias = false;
 921                         break;
 922                 case IVHD_DEV_RANGE_END:
 923
 924                         DUMP_printk("  DEV_RANGE_END\t\t devid: %02x:%02x.%x\n",
 925                                     PCI_BUS_NUM(e->devid),
 926                                     PCI_SLOT(e->devid),
 927                                     PCI_FUNC(e->devid));
 928
 929                         devid = e->devid;
 930                         for (dev_i = devid_start; dev_i <= devid; ++dev_i) {
 931                                 if (alias) {
 932                                         amd_iommu_alias_table[dev_i] = devid_to;
 933                                         set_dev_entry_from_acpi(iommu,
 934                                                 devid_to, flags, ext_flags);
 935                                 }
 936                                 set_dev_entry_from_acpi(iommu, dev_i,
 937                                                         flags, ext_flags);
 938                         }
 939                         break;
 940                 case IVHD_DEV_SPECIAL: {
 941                         u8 handle, type;
 942                         const char *var;
 943                         u16 devid;
 944                         int ret;
 945
 946                         handle = e->ext & 0xff;
 947                         devid  = (e->ext >>  8) & 0xffff;
 948                         type   = (e->ext >> 24) & 0xff;
 949
 950                         if (type == IVHD_SPECIAL_IOAPIC)
 951                                 var = "IOAPIC";
 952                         else if (type == IVHD_SPECIAL_HPET)
 953                                 var = "HPET";
 954                         else
 955                                 var = "UNKNOWN";
 956
 957                         DUMP_printk("  DEV_SPECIAL(%s[%d])\t\tdevid: %02x:%02x.%x\n",
 958                                     var, (int)handle,
 959                                     PCI_BUS_NUM(devid),
 960                                     PCI_SLOT(devid),
 961                                     PCI_FUNC(devid));
 962
 963                         ret = add_special_device(type, handle, &devid, false);
 964                         if (ret)
 965                                 return ret;
 966
 967                         /*
 968                          * add_special_device might update the devid in case a
 969                          * command-line override is present. So call
 970                          * set_dev_entry_from_acpi after add_special_device.
 971                          */
 972                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
 973
 974                         break;
 975                 }
 976                 default:
 977                         break;
 978                 }
 979
 980                 p += ivhd_entry_length(p);
 981         }
 982
 983         return 0;
 984 }
 985
 986 static void __init free_iommu_one(struct amd_iommu *iommu)
 987 {
 988         free_command_buffer(iommu);
 989         free_event_buffer(iommu);
 990         free_ppr_log(iommu);
 991         iommu_unmap_mmio_space(iommu);
 992 }
 993
 994 static void __init free_iommu_all(void)
 995 {
 996         struct amd_iommu *iommu, *next;
 997
 998         for_each_iommu_safe(iommu, next) {
 999                 list_del(&iommu->list);
1000                 free_iommu_one(iommu);
1001                 kfree(iommu);
1002         }
1003 }
1004
1005 /*
1006  * Family15h Model 10h-1fh erratum 746 (IOMMU Logging May Stall Translations)
1007  * Workaround:
1008  *     BIOS should disable L2B micellaneous clock gating by setting
1009  *     L2_L2B_CK_GATE_CONTROL[CKGateL2BMiscDisable](D0F2xF4_x90[2]) = 1b
1010  */
1011 static void amd_iommu_erratum_746_workaround(struct amd_iommu *iommu)
1012 {
1013         u32 value;
1014
1015         if ((boot_cpu_data.x86 != 0x15) ||
1016             (boot_cpu_data.x86_model < 0x10) ||
1017             (boot_cpu_data.x86_model > 0x1f))
1018                 return;
1019
1020         pci_write_config_dword(iommu->dev, 0xf0, 0x90);
1021         pci_read_config_dword(iommu->dev, 0xf4, &value);
1022
1023         if (value & BIT(2))
1024                 return;
1025
1026         /* Select NB indirect register 0x90 and enable writing */
1027         pci_write_config_dword(iommu->dev, 0xf0, 0x90 | (1 << 8));
1028
1029         pci_write_config_dword(iommu->dev, 0xf4, value | 0x4);
1030         pr_info("AMD-Vi: Applying erratum 746 workaround for IOMMU at %s\n",
1031                 dev_name(&iommu->dev->dev));
1032
1033         /* Clear the enable writing bit */
1034         pci_write_config_dword(iommu->dev, 0xf0, 0x90);
1035 }
1036
1037 /*
1038  * This function clues the initialization function for one IOMMU
1039  * together and also allocates the command buffer and programs the
1040  * hardware. It does NOT enable the IOMMU. This is done afterwards.
1041  */
1042 static int __init init_iommu_one(struct amd_iommu *iommu, struct ivhd_header *h)
1043 {
1044         int ret;
1045
1046         spin_lock_init(&iommu->lock);
1047
1048         /* Add IOMMU to internal data structures */
1049         list_add_tail(&iommu->list, &amd_iommu_list);
1050         iommu->index             = amd_iommus_present++;
1051
1052         if (unlikely(iommu->index >= MAX_IOMMUS)) {
1053                 WARN(1, "AMD-Vi: System has more IOMMUs than supported by this driver\n");
1054                 return -ENOSYS;
1055         }
1056
1057         /* Index is fine - add IOMMU to the array */
1058         amd_iommus[iommu->index] = iommu;
1059
1060         /*
1061          * Copy data from ACPI table entry to the iommu struct
1062          */
1063         iommu->devid   = h->devid;
1064         iommu->cap_ptr = h->cap_ptr;
1065         iommu->pci_seg = h->pci_seg;
1066         iommu->mmio_phys = h->mmio_phys;
1067
1068         /* Check if IVHD EFR contains proper max banks/counters */
1069         if ((h->efr != 0) &&
1070             ((h->efr & (0xF << 13)) != 0) &&
1071             ((h->efr & (0x3F << 17)) != 0)) {
1072                 iommu->mmio_phys_end = MMIO_REG_END_OFFSET;
1073         } else {
1074                 iommu->mmio_phys_end = MMIO_CNTR_CONF_OFFSET;
1075         }
1076
1077         iommu->mmio_base = iommu_map_mmio_space(iommu->mmio_phys,
1078                                                 iommu->mmio_phys_end);
1079         if (!iommu->mmio_base)
1080                 return -ENOMEM;
1081
1082         if (alloc_command_buffer(iommu))
1083                 return -ENOMEM;
1084
1085         if (alloc_event_buffer(iommu))
1086                 return -ENOMEM;
1087
1088         iommu->int_enabled = false;
1089
1090         ret = init_iommu_from_acpi(iommu, h);
1091         if (ret)
1092                 return ret;
1093
1094         ret = amd_iommu_create_irq_domain(iommu);
1095         if (ret)
1096                 return ret;
1097
1098         /*
1099          * Make sure IOMMU is not considered to translate itself. The IVRS
1100          * table tells us so, but this is a lie!
1101          */
1102         amd_iommu_rlookup_table[iommu->devid] = NULL;
1103
1104         return 0;
1105 }
1106
1107 /*
1108  * Iterates over all IOMMU entries in the ACPI table, allocates the
1109  * IOMMU structure and initializes it with init_iommu_one()
1110  */
1111 static int __init init_iommu_all(struct acpi_table_header *table)
1112 {
1113         u8 *p = (u8 *)table, *end = (u8 *)table;
1114         struct ivhd_header *h;
1115         struct amd_iommu *iommu;
1116         int ret;
1117
1118         end += table->length;
1119         p += IVRS_HEADER_LENGTH;
1120
1121         while (p < end) {
1122                 h = (struct ivhd_header *)p;
1123                 switch (*p) {
1124                 case ACPI_IVHD_TYPE:
1125
1126                         DUMP_printk("device: %02x:%02x.%01x cap: %04x "
1127                                     "seg: %d flags: %01x info %04x\n",
1128                                     PCI_BUS_NUM(h->devid), PCI_SLOT(h->devid),
1129                                     PCI_FUNC(h->devid), h->cap_ptr,
1130                                     h->pci_seg, h->flags, h->info);
1131                         DUMP_printk("       mmio-addr: %016llx\n",
1132                                     h->mmio_phys);
1133
1134                         iommu = kzalloc(sizeof(struct amd_iommu), GFP_KERNEL);
1135                         if (iommu == NULL)
1136                                 return -ENOMEM;
1137
1138                         ret = init_iommu_one(iommu, h);
1139                         if (ret)
1140                                 return ret;
1141                         break;
1142                 default:
1143                         break;
1144                 }
1145                 p += h->length;
1146
1147         }
1148         WARN_ON(p != end);
1149
1150         return 0;
1151 }
1152
1153
1154 static void init_iommu_perf_ctr(struct amd_iommu *iommu)
1155 {
1156         u64 val = 0xabcd, val2 = 0;
1157
1158         if (!iommu_feature(iommu, FEATURE_PC))
1159                 return;
1160
1161         amd_iommu_pc_present = true;
1162
1163         /* Check if the performance counters can be written to */
1164         if ((0 != amd_iommu_pc_get_set_reg_val(0, 0, 0, 0, &val, true)) ||
1165             (0 != amd_iommu_pc_get_set_reg_val(0, 0, 0, 0, &val2, false)) ||
1166             (val != val2)) {
1167                 pr_err("AMD-Vi: Unable to write to IOMMU perf counter.\n");
1168                 amd_iommu_pc_present = false;
1169                 return;
1170         }
1171
1172         pr_info("AMD-Vi: IOMMU performance counters supported\n");
1173
1174         val = readl(iommu->mmio_base + MMIO_CNTR_CONF_OFFSET);
1175         iommu->max_banks = (u8) ((val >> 12) & 0x3f);
1176         iommu->max_counters = (u8) ((val >> 7) & 0xf);
1177 }
1178
1179 static ssize_t amd_iommu_show_cap(struct device *dev,
1180                                   struct device_attribute *attr,
1181                                   char *buf)
1182 {
1183         struct amd_iommu *iommu = dev_get_drvdata(dev);
1184         return sprintf(buf, "%x\n", iommu->cap);
1185 }
1186 static DEVICE_ATTR(cap, S_IRUGO, amd_iommu_show_cap, NULL);
1187
1188 static ssize_t amd_iommu_show_features(struct device *dev,
1189                                        struct device_attribute *attr,
1190                                        char *buf)
1191 {
1192         struct amd_iommu *iommu = dev_get_drvdata(dev);
1193         return sprintf(buf, "%llx\n", iommu->features);
1194 }
1195 static DEVICE_ATTR(features, S_IRUGO, amd_iommu_show_features, NULL);
1196
1197 static struct attribute *amd_iommu_attrs[] = {
1198         &dev_attr_cap.attr,
1199         &dev_attr_features.attr,
1200         NULL,
1201 };
1202
1203 static struct attribute_group amd_iommu_group = {
1204         .name = "amd-iommu",
1205         .attrs = amd_iommu_attrs,
1206 };
1207
1208 static const struct attribute_group *amd_iommu_groups[] = {
1209         &amd_iommu_group,
1210         NULL,
1211 };
1212
1213 static int iommu_init_pci(struct amd_iommu *iommu)
1214 {
1215         int cap_ptr = iommu->cap_ptr;
1216         u32 range, misc, low, high;
1217
1218         iommu->dev = pci_get_bus_and_slot(PCI_BUS_NUM(iommu->devid),
1219                                           iommu->devid & 0xff);
1220         if (!iommu->dev)
1221                 return -ENODEV;
1222
1223         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_CAP_HDR_OFFSET,
1224                               &iommu->cap);
1225         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_RANGE_OFFSET,
1226                               &range);
1227         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_MISC_OFFSET,
1228                               &misc);
1229
1230         if (!(iommu->cap & (1 << IOMMU_CAP_IOTLB)))
1231                 amd_iommu_iotlb_sup = false;
1232
1233         /* read extended feature bits */
1234         low  = readl(iommu->mmio_base + MMIO_EXT_FEATURES);
1235         high = readl(iommu->mmio_base + MMIO_EXT_FEATURES + 4);
1236
1237         iommu->features = ((u64)high << 32) | low;
1238
1239         if (iommu_feature(iommu, FEATURE_GT)) {
1240                 int glxval;
1241                 u32 max_pasid;
1242                 u64 pasmax;
1243
1244                 pasmax = iommu->features & FEATURE_PASID_MASK;
1245                 pasmax >>= FEATURE_PASID_SHIFT;
1246                 max_pasid  = (1 << (pasmax + 1)) - 1;
1247
1248                 amd_iommu_max_pasid = min(amd_iommu_max_pasid, max_pasid);
1249
1250                 BUG_ON(amd_iommu_max_pasid & ~PASID_MASK);
1251
1252                 glxval   = iommu->features & FEATURE_GLXVAL_MASK;
1253                 glxval >>= FEATURE_GLXVAL_SHIFT;
1254
1255                 if (amd_iommu_max_glx_val == -1)
1256                         amd_iommu_max_glx_val = glxval;
1257                 else
1258                         amd_iommu_max_glx_val = min(amd_iommu_max_glx_val, glxval);
1259         }
1260
1261         if (iommu_feature(iommu, FEATURE_GT) &&
1262             iommu_feature(iommu, FEATURE_PPR)) {
1263                 iommu->is_iommu_v2   = true;
1264                 amd_iommu_v2_present = true;
1265         }
1266
1267         if (iommu_feature(iommu, FEATURE_PPR) && alloc_ppr_log(iommu))
1268                 return -ENOMEM;
1269
1270         if (iommu->cap & (1UL << IOMMU_CAP_NPCACHE))
1271                 amd_iommu_np_cache = true;
1272
1273         init_iommu_perf_ctr(iommu);
1274
1275         if (is_rd890_iommu(iommu->dev)) {
1276                 int i, j;
1277
1278                 iommu->root_pdev = pci_get_bus_and_slot(iommu->dev->bus->number,
1279                                 PCI_DEVFN(0, 0));
1280
1281                 /*
1282                  * Some rd890 systems may not be fully reconfigured by the
1283                  * BIOS, so it's necessary for us to store this information so
1284                  * it can be reprogrammed on resume
1285                  */
1286                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 4,
1287                                 &iommu->stored_addr_lo);
1288                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 8,
1289                                 &iommu->stored_addr_hi);
1290
1291                 /* Low bit locks writes to configuration space */
1292                 iommu->stored_addr_lo &= ~1;
1293
1294                 for (i = 0; i < 6; i++)
1295                         for (j = 0; j < 0x12; j++)
1296                                 iommu->stored_l1[i][j] = iommu_read_l1(iommu, i, j);
1297
1298                 for (i = 0; i < 0x83; i++)
1299                         iommu->stored_l2[i] = iommu_read_l2(iommu, i);
1300         }
1301
1302         amd_iommu_erratum_746_workaround(iommu);
1303
1304         iommu->iommu_dev = iommu_device_create(&iommu->dev->dev, iommu,
1305                                                amd_iommu_groups, "ivhd%d",
1306                                                iommu->index);
1307
1308         return pci_enable_device(iommu->dev);
1309 }
1310
1311 static void print_iommu_info(void)
1312 {
1313         static const char * const feat_str[] = {
1314                 "PreF", "PPR", "X2APIC", "NX", "GT", "[5]",
1315                 "IA", "GA", "HE", "PC"
1316         };
1317         struct amd_iommu *iommu;
1318
1319         for_each_iommu(iommu) {
1320                 int i;
1321
1322                 pr_info("AMD-Vi: Found IOMMU at %s cap 0x%hx\n",
1323                         dev_name(&iommu->dev->dev), iommu->cap_ptr);
1324
1325                 if (iommu->cap & (1 << IOMMU_CAP_EFR)) {
1326                         pr_info("AMD-Vi:  Extended features: ");
1327                         for (i = 0; i < ARRAY_SIZE(feat_str); ++i) {
1328                                 if (iommu_feature(iommu, (1ULL << i)))
1329                                         pr_cont(" %s", feat_str[i]);
1330                         }
1331                         pr_cont("\n");
1332                 }
1333         }
1334         if (irq_remapping_enabled)
1335                 pr_info("AMD-Vi: Interrupt remapping enabled\n");
1336 }
1337
1338 static int __init amd_iommu_init_pci(void)
1339 {
1340         struct amd_iommu *iommu;
1341         int ret = 0;
1342
1343         for_each_iommu(iommu) {
1344                 ret = iommu_init_pci(iommu);
1345                 if (ret)
1346                         break;
1347         }
1348
1349         init_device_table_dma();
1350
1351         for_each_iommu(iommu)
1352                 iommu_flush_all_caches(iommu);
1353
1354         ret = amd_iommu_init_api();
1355
1356         if (!ret)
1357                 print_iommu_info();
1358
1359         return ret;
1360 }
1361
1362 /****************************************************************************
1363  *
1364  * The following functions initialize the MSI interrupts for all IOMMUs
1365  * in the system. It's a bit challenging because there could be multiple
1366  * IOMMUs per PCI BDF but we can call pci_enable_msi(x) only once per
1367  * pci_dev.
1368  *
1369  ****************************************************************************/
1370
1371 static int iommu_setup_msi(struct amd_iommu *iommu)
1372 {
1373         int r;
1374
1375         r = pci_enable_msi(iommu->dev);
1376         if (r)
1377                 return r;
1378
1379         r = request_threaded_irq(iommu->dev->irq,
1380                                  amd_iommu_int_handler,
1381                                  amd_iommu_int_thread,
1382                                  0, "AMD-Vi",
1383                                  iommu);
1384
1385         if (r) {
1386                 pci_disable_msi(iommu->dev);
1387                 return r;
1388         }
1389
1390         iommu->int_enabled = true;
1391
1392         return 0;
1393 }
1394
1395 static int iommu_init_msi(struct amd_iommu *iommu)
1396 {
1397         int ret;
1398
1399         if (iommu->int_enabled)
1400                 goto enable_faults;
1401
1402         if (iommu->dev->msi_cap)
1403                 ret = iommu_setup_msi(iommu);
1404         else
1405                 ret = -ENODEV;
1406
1407         if (ret)
1408                 return ret;
1409
1410 enable_faults:
1411         iommu_feature_enable(iommu, CONTROL_EVT_INT_EN);
1412
1413         if (iommu->ppr_log != NULL)
1414                 iommu_feature_enable(iommu, CONTROL_PPFINT_EN);
1415
1416         return 0;
1417 }
1418
1419 /****************************************************************************
1420  *
1421  * The next functions belong to the third pass of parsing the ACPI
1422  * table. In this last pass the memory mapping requirements are
1423  * gathered (like exclusion and unity mapping ranges).
1424  *
1425  ****************************************************************************/
1426
1427 static void __init free_unity_maps(void)
1428 {
1429         struct unity_map_entry *entry, *next;
1430
1431         list_for_each_entry_safe(entry, next, &amd_iommu_unity_map, list) {
1432                 list_del(&entry->list);
1433                 kfree(entry);
1434         }
1435 }
1436
1437 /* called when we find an exclusion range definition in ACPI */
1438 static int __init init_exclusion_range(struct ivmd_header *m)
1439 {
1440         int i;
1441
1442         switch (m->type) {
1443         case ACPI_IVMD_TYPE:
1444                 set_device_exclusion_range(m->devid, m);
1445                 break;
1446         case ACPI_IVMD_TYPE_ALL:
1447                 for (i = 0; i <= amd_iommu_last_bdf; ++i)
1448                         set_device_exclusion_range(i, m);
1449                 break;
1450         case ACPI_IVMD_TYPE_RANGE:
1451                 for (i = m->devid; i <= m->aux; ++i)
1452                         set_device_exclusion_range(i, m);
1453                 break;
1454         default:
1455                 break;
1456         }
1457
1458         return 0;
1459 }
1460
1461 /* called for unity map ACPI definition */
1462 static int __init init_unity_map_range(struct ivmd_header *m)
1463 {
1464         struct unity_map_entry *e = NULL;
1465         char *s;
1466
1467         e = kzalloc(sizeof(*e), GFP_KERNEL);
1468         if (e == NULL)
1469                 return -ENOMEM;
1470
1471         switch (m->type) {
1472         default:
1473                 kfree(e);
1474                 return 0;
1475         case ACPI_IVMD_TYPE:
1476                 s = "IVMD_TYPEi\t\t\t";
1477                 e->devid_start = e->devid_end = m->devid;
1478                 break;
1479         case ACPI_IVMD_TYPE_ALL:
1480                 s = "IVMD_TYPE_ALL\t\t";
1481                 e->devid_start = 0;
1482                 e->devid_end = amd_iommu_last_bdf;
1483                 break;
1484         case ACPI_IVMD_TYPE_RANGE:
1485                 s = "IVMD_TYPE_RANGE\t\t";
1486                 e->devid_start = m->devid;
1487                 e->devid_end = m->aux;
1488                 break;
1489         }
1490         e->address_start = PAGE_ALIGN(m->range_start);
1491         e->address_end = e->address_start + PAGE_ALIGN(m->range_length);
1492         e->prot = m->flags >> 1;
1493
1494         DUMP_printk("%s devid_start: %02x:%02x.%x devid_end: %02x:%02x.%x"
1495                     " range_start: %016llx range_end: %016llx flags: %x\n", s,
1496                     PCI_BUS_NUM(e->devid_start), PCI_SLOT(e->devid_start),
1497                     PCI_FUNC(e->devid_start), PCI_BUS_NUM(e->devid_end),
1498                     PCI_SLOT(e->devid_end), PCI_FUNC(e->devid_end),
1499                     e->address_start, e->address_end, m->flags);
1500
1501         list_add_tail(&e->list, &amd_iommu_unity_map);
1502
1503         return 0;
1504 }
1505
1506 /* iterates over all memory definitions we find in the ACPI table */
1507 static int __init init_memory_definitions(struct acpi_table_header *table)
1508 {
1509         u8 *p = (u8 *)table, *end = (u8 *)table;
1510         struct ivmd_header *m;
1511
1512         end += table->length;
1513         p += IVRS_HEADER_LENGTH;
1514
1515         while (p < end) {
1516                 m = (struct ivmd_header *)p;
1517                 if (m->flags & IVMD_FLAG_EXCL_RANGE)
1518                         init_exclusion_range(m);
1519                 else if (m->flags & IVMD_FLAG_UNITY_MAP)
1520                         init_unity_map_range(m);
1521
1522                 p += m->length;
1523         }
1524
1525         return 0;
1526 }
1527
1528 /*
1529  * Init the device table to not allow DMA access for devices and
1530  * suppress all page faults
1531  */
1532 static void init_device_table_dma(void)
1533 {
1534         u32 devid;
1535
1536         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
1537                 set_dev_entry_bit(devid, DEV_ENTRY_VALID);
1538                 set_dev_entry_bit(devid, DEV_ENTRY_TRANSLATION);
1539         }
1540 }
1541
1542 static void __init uninit_device_table_dma(void)
1543 {
1544         u32 devid;
1545
1546         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
1547                 amd_iommu_dev_table[devid].data[0] = 0ULL;
1548                 amd_iommu_dev_table[devid].data[1] = 0ULL;
1549         }
1550 }
1551
1552 static void init_device_table(void)
1553 {
1554         u32 devid;
1555
1556         if (!amd_iommu_irq_remap)
1557                 return;
1558
1559         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid)
1560                 set_dev_entry_bit(devid, DEV_ENTRY_IRQ_TBL_EN);
1561 }
1562
1563 static void iommu_init_flags(struct amd_iommu *iommu)
1564 {
1565         iommu->acpi_flags & IVHD_FLAG_HT_TUN_EN_MASK ?
1566                 iommu_feature_enable(iommu, CONTROL_HT_TUN_EN) :
1567                 iommu_feature_disable(iommu, CONTROL_HT_TUN_EN);
1568
1569         iommu->acpi_flags & IVHD_FLAG_PASSPW_EN_MASK ?
1570                 iommu_feature_enable(iommu, CONTROL_PASSPW_EN) :
1571                 iommu_feature_disable(iommu, CONTROL_PASSPW_EN);
1572
1573         iommu->acpi_flags & IVHD_FLAG_RESPASSPW_EN_MASK ?
1574                 iommu_feature_enable(iommu, CONTROL_RESPASSPW_EN) :
1575                 iommu_feature_disable(iommu, CONTROL_RESPASSPW_EN);
1576
1577         iommu->acpi_flags & IVHD_FLAG_ISOC_EN_MASK ?
1578                 iommu_feature_enable(iommu, CONTROL_ISOC_EN) :
1579                 iommu_feature_disable(iommu, CONTROL_ISOC_EN);
1580
1581         /*
1582          * make IOMMU memory accesses cache coherent
1583          */
1584         iommu_feature_enable(iommu, CONTROL_COHERENT_EN);
1585
1586         /* Set IOTLB invalidation timeout to 1s */
1587         iommu_set_inv_tlb_timeout(iommu, CTRL_INV_TO_1S);
1588 }
1589
1590 static void iommu_apply_resume_quirks(struct amd_iommu *iommu)
1591 {
1592         int i, j;
1593         u32 ioc_feature_control;
1594         struct pci_dev *pdev = iommu->root_pdev;
1595
1596         /* RD890 BIOSes may not have completely reconfigured the iommu */
1597         if (!is_rd890_iommu(iommu->dev) || !pdev)
1598                 return;
1599
1600         /*
1601          * First, we need to ensure that the iommu is enabled. This is
1602          * controlled by a register in the northbridge
1603          */
1604
1605         /* Select Northbridge indirect register 0x75 and enable writing */
1606         pci_write_config_dword(pdev, 0x60, 0x75 | (1 << 7));
1607         pci_read_config_dword(pdev, 0x64, &ioc_feature_control);
1608
1609         /* Enable the iommu */
1610         if (!(ioc_feature_control & 0x1))
1611                 pci_write_config_dword(pdev, 0x64, ioc_feature_control | 1);
1612
1613         /* Restore the iommu BAR */
1614         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1615                                iommu->stored_addr_lo);
1616         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 8,
1617                                iommu->stored_addr_hi);
1618
1619         /* Restore the l1 indirect regs for each of the 6 l1s */
1620         for (i = 0; i < 6; i++)
1621                 for (j = 0; j < 0x12; j++)
1622                         iommu_write_l1(iommu, i, j, iommu->stored_l1[i][j]);
1623
1624         /* Restore the l2 indirect regs */
1625         for (i = 0; i < 0x83; i++)
1626                 iommu_write_l2(iommu, i, iommu->stored_l2[i]);
1627
1628         /* Lock PCI setup registers */
1629         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1630                                iommu->stored_addr_lo | 1);
1631 }
1632
1633 /*
1634  * This function finally enables all IOMMUs found in the system after
1635  * they have been initialized
1636  */
1637 static void early_enable_iommus(void)
1638 {
1639         struct amd_iommu *iommu;
1640
1641         for_each_iommu(iommu) {
1642                 iommu_disable(iommu);
1643                 iommu_init_flags(iommu);
1644                 iommu_set_device_table(iommu);
1645                 iommu_enable_command_buffer(iommu);
1646                 iommu_enable_event_buffer(iommu);
1647                 iommu_set_exclusion_range(iommu);
1648                 iommu_enable(iommu);
1649                 iommu_flush_all_caches(iommu);
1650         }
1651 }
1652
1653 static void enable_iommus_v2(void)
1654 {
1655         struct amd_iommu *iommu;
1656
1657         for_each_iommu(iommu) {
1658                 iommu_enable_ppr_log(iommu);
1659                 iommu_enable_gt(iommu);
1660         }
1661 }
1662
1663 static void enable_iommus(void)
1664 {
1665         early_enable_iommus();
1666
1667         enable_iommus_v2();
1668 }
1669
1670 static void disable_iommus(void)
1671 {
1672         struct amd_iommu *iommu;
1673
1674         for_each_iommu(iommu)
1675                 iommu_disable(iommu);
1676 }
1677
1678 /*
1679  * Suspend/Resume support
1680  * disable suspend until real resume implemented
1681  */
1682
1683 static void amd_iommu_resume(void)
1684 {
1685         struct amd_iommu *iommu;
1686
1687         for_each_iommu(iommu)
1688                 iommu_apply_resume_quirks(iommu);
1689
1690         /* re-load the hardware */
1691         enable_iommus();
1692
1693         amd_iommu_enable_interrupts();
1694 }
1695
1696 static int amd_iommu_suspend(void)
1697 {
1698         /* disable IOMMUs to go out of the way for BIOS */
1699         disable_iommus();
1700
1701         return 0;
1702 }
1703
1704 static struct syscore_ops amd_iommu_syscore_ops = {
1705         .suspend = amd_iommu_suspend,
1706         .resume = amd_iommu_resume,
1707 };
1708
1709 static void __init free_on_init_error(void)
1710 {
1711         free_pages((unsigned long)irq_lookup_table,
1712                    get_order(rlookup_table_size));
1713
1714         kmem_cache_destroy(amd_iommu_irq_cache);
1715         amd_iommu_irq_cache = NULL;
1716
1717         free_pages((unsigned long)amd_iommu_rlookup_table,
1718                    get_order(rlookup_table_size));
1719
1720         free_pages((unsigned long)amd_iommu_alias_table,
1721                    get_order(alias_table_size));
1722
1723         free_pages((unsigned long)amd_iommu_dev_table,
1724                    get_order(dev_table_size));
1725
1726         free_iommu_all();
1727
1728 #ifdef CONFIG_GART_IOMMU
1729         /*
1730          * We failed to initialize the AMD IOMMU - try fallback to GART
1731          * if possible.
1732          */
1733         gart_iommu_init();
1734
1735 #endif
1736 }
1737
1738 /* SB IOAPIC is always on this device in AMD systems */
1739 #define IOAPIC_SB_DEVID         ((0x00 << 8) | PCI_DEVFN(0x14, 0))
1740
1741 static bool __init check_ioapic_information(void)
1742 {
1743         const char *fw_bug = FW_BUG;
1744         bool ret, has_sb_ioapic;
1745         int idx;
1746
1747         has_sb_ioapic = false;
1748         ret           = false;
1749
1750         /*
1751          * If we have map overrides on the kernel command line the
1752          * messages in this function might not describe firmware bugs
1753          * anymore - so be careful
1754          */
1755         if (cmdline_maps)
1756                 fw_bug = "";
1757
1758         for (idx = 0; idx < nr_ioapics; idx++) {
1759                 int devid, id = mpc_ioapic_id(idx);
1760
1761                 devid = get_ioapic_devid(id);
1762                 if (devid < 0) {
1763                         pr_err("%sAMD-Vi: IOAPIC[%d] not in IVRS table\n",
1764                                 fw_bug, id);
1765                         ret = false;
1766                 } else if (devid == IOAPIC_SB_DEVID) {
1767                         has_sb_ioapic = true;
1768                         ret           = true;
1769                 }
1770         }
1771
1772         if (!has_sb_ioapic) {
1773                 /*
1774                  * We expect the SB IOAPIC to be listed in the IVRS
1775                  * table. The system timer is connected to the SB IOAPIC
1776                  * and if we don't have it in the list the system will
1777                  * panic at boot time.  This situation usually happens
1778                  * when the BIOS is buggy and provides us the wrong
1779                  * device id for the IOAPIC in the system.
1780                  */
1781                 pr_err("%sAMD-Vi: No southbridge IOAPIC found\n", fw_bug);
1782         }
1783
1784         if (!ret)
1785                 pr_err("AMD-Vi: Disabling interrupt remapping\n");
1786
1787         return ret;
1788 }
1789
1790 static void __init free_dma_resources(void)
1791 {
1792         free_pages((unsigned long)amd_iommu_pd_alloc_bitmap,
1793                    get_order(MAX_DOMAIN_ID/8));
1794
1795         free_unity_maps();
1796 }
1797
1798 /*
1799  * This is the hardware init function for AMD IOMMU in the system.
1800  * This function is called either from amd_iommu_init or from the interrupt
1801  * remapping setup code.
1802  *
1803  * This function basically parses the ACPI table for AMD IOMMU (IVRS)
1804  * three times:
1805  *
1806  *      1 pass) Find the highest PCI device id the driver has to handle.
1807  *              Upon this information the size of the data structures is
1808  *              determined that needs to be allocated.
1809  *
1810  *      2 pass) Initialize the data structures just allocated with the
1811  *              information in the ACPI table about available AMD IOMMUs
1812  *              in the system. It also maps the PCI devices in the
1813  *              system to specific IOMMUs
1814  *
1815  *      3 pass) After the basic data structures are allocated and
1816  *              initialized we update them with information about memory
1817  *              remapping requirements parsed out of the ACPI table in
1818  *              this last pass.
1819  *
1820  * After everything is set up the IOMMUs are enabled and the necessary
1821  * hotplug and suspend notifiers are registered.
1822  */
1823 static int __init early_amd_iommu_init(void)
1824 {
1825         struct acpi_table_header *ivrs_base;
1826         acpi_size ivrs_size;
1827         acpi_status status;
1828         int i, ret = 0;
1829
1830         if (!amd_iommu_detected)
1831                 return -ENODEV;
1832
1833         status = acpi_get_table_with_size("IVRS", 0, &ivrs_base, &ivrs_size);
1834         if (status == AE_NOT_FOUND)
1835                 return -ENODEV;
1836         else if (ACPI_FAILURE(status)) {
1837                 const char *err = acpi_format_exception(status);
1838                 pr_err("AMD-Vi: IVRS table error: %s\n", err);
1839                 return -EINVAL;
1840         }
1841
1842         /*
1843          * First parse ACPI tables to find the largest Bus/Dev/Func
1844          * we need to handle. Upon this information the shared data
1845          * structures for the IOMMUs in the system will be allocated
1846          */
1847         ret = find_last_devid_acpi(ivrs_base);
1848         if (ret)
1849                 goto out;
1850
1851         dev_table_size     = tbl_size(DEV_TABLE_ENTRY_SIZE);
1852         alias_table_size   = tbl_size(ALIAS_TABLE_ENTRY_SIZE);
1853         rlookup_table_size = tbl_size(RLOOKUP_TABLE_ENTRY_SIZE);
1854
1855         /* Device table - directly used by all IOMMUs */
1856         ret = -ENOMEM;
1857         amd_iommu_dev_table = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
1858                                       get_order(dev_table_size));
1859         if (amd_iommu_dev_table == NULL)
1860                 goto out;
1861
1862         /*
1863          * Alias table - map PCI Bus/Dev/Func to Bus/Dev/Func the
1864          * IOMMU see for that device
1865          */
1866         amd_iommu_alias_table = (void *)__get_free_pages(GFP_KERNEL,
1867                         get_order(alias_table_size));
1868         if (amd_iommu_alias_table == NULL)
1869                 goto out;
1870
1871         /* IOMMU rlookup table - find the IOMMU for a specific device */
1872         amd_iommu_rlookup_table = (void *)__get_free_pages(
1873                         GFP_KERNEL | __GFP_ZERO,
1874                         get_order(rlookup_table_size));
1875         if (amd_iommu_rlookup_table == NULL)
1876                 goto out;
1877
1878         amd_iommu_pd_alloc_bitmap = (void *)__get_free_pages(
1879                                             GFP_KERNEL | __GFP_ZERO,
1880                                             get_order(MAX_DOMAIN_ID/8));
1881         if (amd_iommu_pd_alloc_bitmap == NULL)
1882                 goto out;
1883
1884         /*
1885          * let all alias entries point to itself
1886          */
1887         for (i = 0; i <= amd_iommu_last_bdf; ++i)
1888                 amd_iommu_alias_table[i] = i;
1889
1890         /*
1891          * never allocate domain 0 because its used as the non-allocated and
1892          * error value placeholder
1893          */
1894         amd_iommu_pd_alloc_bitmap[0] = 1;
1895
1896         spin_lock_init(&amd_iommu_pd_lock);
1897
1898         /*
1899          * now the data structures are allocated and basically initialized
1900          * start the real acpi table scan
1901          */
1902         ret = init_iommu_all(ivrs_base);
1903         if (ret)
1904                 goto out;
1905
1906         if (amd_iommu_irq_remap)
1907                 amd_iommu_irq_remap = check_ioapic_information();
1908
1909         if (amd_iommu_irq_remap) {
1910                 /*
1911                  * Interrupt remapping enabled, create kmem_cache for the
1912                  * remapping tables.
1913                  */
1914                 ret = -ENOMEM;
1915                 amd_iommu_irq_cache = kmem_cache_create("irq_remap_cache",
1916                                 MAX_IRQS_PER_TABLE * sizeof(u32),
1917                                 IRQ_TABLE_ALIGNMENT,
1918                                 0, NULL);
1919                 if (!amd_iommu_irq_cache)
1920                         goto out;
1921
1922                 irq_lookup_table = (void *)__get_free_pages(
1923                                 GFP_KERNEL | __GFP_ZERO,
1924                                 get_order(rlookup_table_size));
1925                 if (!irq_lookup_table)
1926                         goto out;
1927         }
1928
1929         ret = init_memory_definitions(ivrs_base);
1930         if (ret)
1931                 goto out;
1932
1933         /* init the device table */
1934         init_device_table();
1935
1936 out:
1937         /* Don't leak any ACPI memory */
1938         early_acpi_os_unmap_memory((char __iomem *)ivrs_base, ivrs_size);
1939         ivrs_base = NULL;
1940
1941         return ret;
1942 }
1943
1944 static int amd_iommu_enable_interrupts(void)
1945 {
1946         struct amd_iommu *iommu;
1947         int ret = 0;
1948
1949         for_each_iommu(iommu) {
1950                 ret = iommu_init_msi(iommu);
1951                 if (ret)
1952                         goto out;
1953         }
1954
1955 out:
1956         return ret;
1957 }
1958
1959 static bool detect_ivrs(void)
1960 {
1961         struct acpi_table_header *ivrs_base;
1962         acpi_size ivrs_size;
1963         acpi_status status;
1964
1965         status = acpi_get_table_with_size("IVRS", 0, &ivrs_base, &ivrs_size);
1966         if (status == AE_NOT_FOUND)
1967                 return false;
1968         else if (ACPI_FAILURE(status)) {
1969                 const char *err = acpi_format_exception(status);
1970                 pr_err("AMD-Vi: IVRS table error: %s\n", err);
1971                 return false;
1972         }
1973
1974         early_acpi_os_unmap_memory((char __iomem *)ivrs_base, ivrs_size);
1975
1976         /* Make sure ACS will be enabled during PCI probe */
1977         pci_request_acs();
1978
1979         return true;
1980 }
1981
1982 /****************************************************************************
1983  *
1984  * AMD IOMMU Initialization State Machine
1985  *
1986  ****************************************************************************/
1987
1988 static int __init state_next(void)
1989 {
1990         int ret = 0;
1991
1992         switch (init_state) {
1993         case IOMMU_START_STATE:
1994                 if (!detect_ivrs()) {
1995                         init_state      = IOMMU_NOT_FOUND;
1996                         ret             = -ENODEV;
1997                 } else {
1998                         init_state      = IOMMU_IVRS_DETECTED;
1999                 }
2000                 break;
2001         case IOMMU_IVRS_DETECTED:
2002                 ret = early_amd_iommu_init();
2003                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_ACPI_FINISHED;
2004                 break;
2005         case IOMMU_ACPI_FINISHED:
2006                 early_enable_iommus();
2007                 register_syscore_ops(&amd_iommu_syscore_ops);
2008                 x86_platform.iommu_shutdown = disable_iommus;
2009                 init_state = IOMMU_ENABLED;
2010                 break;
2011         case IOMMU_ENABLED:
2012                 ret = amd_iommu_init_pci();
2013                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_PCI_INIT;
2014                 enable_iommus_v2();
2015                 break;
2016         case IOMMU_PCI_INIT:
2017                 ret = amd_iommu_enable_interrupts();
2018                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_INTERRUPTS_EN;
2019                 break;
2020         case IOMMU_INTERRUPTS_EN:
2021                 ret = amd_iommu_init_dma_ops();
2022                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_DMA_OPS;
2023                 break;
2024         case IOMMU_DMA_OPS:
2025                 init_state = IOMMU_INITIALIZED;
2026                 break;
2027         case IOMMU_INITIALIZED:
2028                 /* Nothing to do */
2029                 break;
2030         case IOMMU_NOT_FOUND:
2031         case IOMMU_INIT_ERROR:
2032                 /* Error states => do nothing */
2033                 ret = -EINVAL;
2034                 break;
2035         default:
2036                 /* Unknown state */
2037                 BUG();
2038         }
2039
2040         return ret;
2041 }
2042
2043 static int __init iommu_go_to_state(enum iommu_init_state state)
2044 {
2045         int ret = 0;
2046
2047         while (init_state != state) {
2048                 ret = state_next();
2049                 if (init_state == IOMMU_NOT_FOUND ||
2050                     init_state == IOMMU_INIT_ERROR)
2051                         break;
2052         }
2053
2054         return ret;
2055 }
2056
2057 #ifdef CONFIG_IRQ_REMAP
2058 int __init amd_iommu_prepare(void)
2059 {
2060         int ret;
2061
2062         amd_iommu_irq_remap = true;
2063
2064         ret = iommu_go_to_state(IOMMU_ACPI_FINISHED);
2065         if (ret)
2066                 return ret;
2067         return amd_iommu_irq_remap ? 0 : -ENODEV;
2068 }
2069
2070 int __init amd_iommu_enable(void)
2071 {
2072         int ret;
2073
2074         ret = iommu_go_to_state(IOMMU_ENABLED);
2075         if (ret)
2076                 return ret;
2077
2078         irq_remapping_enabled = 1;
2079
2080         return 0;
2081 }
2082
2083 void amd_iommu_disable(void)
2084 {
2085         amd_iommu_suspend();
2086 }
2087
2088 int amd_iommu_reenable(int mode)
2089 {
2090         amd_iommu_resume();
2091
2092         return 0;
2093 }
2094
2095 int __init amd_iommu_enable_faulting(void)
2096 {
2097         /* We enable MSI later when PCI is initialized */
2098         return 0;
2099 }
2100 #endif
2101
2102 /*
2103  * This is the core init function for AMD IOMMU hardware in the system.
2104  * This function is called from the generic x86 DMA layer initialization
2105  * code.
2106  */
2107 static int __init amd_iommu_init(void)
2108 {
2109         int ret;
2110
2111         ret = iommu_go_to_state(IOMMU_INITIALIZED);
2112         if (ret) {
2113                 free_dma_resources();
2114                 if (!irq_remapping_enabled) {
2115                         disable_iommus();
2116                         free_on_init_error();
2117                 } else {
2118                         struct amd_iommu *iommu;
2119
2120                         uninit_device_table_dma();
2121                         for_each_iommu(iommu)
2122                                 iommu_flush_all_caches(iommu);
2123                 }
2124         }
2125
2126         return ret;
2127 }
2128
2129 /****************************************************************************
2130  *
2131  * Early detect code. This code runs at IOMMU detection time in the DMA
2132  * layer. It just looks if there is an IVRS ACPI table to detect AMD
2133  * IOMMUs
2134  *
2135  ****************************************************************************/
2136 int __init amd_iommu_detect(void)
2137 {
2138         int ret;
2139
2140         if (no_iommu || (iommu_detected && !gart_iommu_aperture))
2141                 return -ENODEV;
2142
2143         if (amd_iommu_disabled)
2144                 return -ENODEV;
2145
2146         ret = iommu_go_to_state(IOMMU_IVRS_DETECTED);
2147         if (ret)
2148                 return ret;
2149
2150         amd_iommu_detected = true;
2151         iommu_detected = 1;
2152         x86_init.iommu.iommu_init = amd_iommu_init;
2153
2154         return 1;
2155 }
2156
2157 /****************************************************************************
2158  *
2159  * Parsing functions for the AMD IOMMU specific kernel command line
2160  * options.
2161  *
2162  ****************************************************************************/
2163
2164 static int __init parse_amd_iommu_dump(char *str)
2165 {
2166         amd_iommu_dump = true;
2167
2168         return 1;
2169 }
2170
2171 static int __init parse_amd_iommu_options(char *str)
2172 {
2173         for (; *str; ++str) {
2174                 if (strncmp(str, "fullflush", 9) == 0)
2175                         amd_iommu_unmap_flush = true;
2176                 if (strncmp(str, "off", 3) == 0)
2177                         amd_iommu_disabled = true;
2178                 if (strncmp(str, "force_isolation", 15) == 0)
2179                         amd_iommu_force_isolation = true;
2180         }
2181
2182         return 1;
2183 }
2184
2185 static int __init parse_ivrs_ioapic(char *str)
2186 {
2187         unsigned int bus, dev, fn;
2188         int ret, id, i;
2189         u16 devid;
2190
2191         ret = sscanf(str, "[%d]=%x:%x.%x", &id, &bus, &dev, &fn);
2192
2193         if (ret != 4) {
2194                 pr_err("AMD-Vi: Invalid command line: ivrs_ioapic%s\n", str);
2195                 return 1;
2196         }
2197
2198         if (early_ioapic_map_size == EARLY_MAP_SIZE) {
2199                 pr_err("AMD-Vi: Early IOAPIC map overflow - ignoring ivrs_ioapic%s\n",
2200                         str);
2201                 return 1;
2202         }
2203
2204         devid = ((bus & 0xff) << 8) | ((dev & 0x1f) << 3) | (fn & 0x7);
2205
2206         cmdline_maps                    = true;
2207         i                               = early_ioapic_map_size++;
2208         early_ioapic_map[i].id          = id;
2209         early_ioapic_map[i].devid       = devid;
2210         early_ioapic_map[i].cmd_line    = true;
2211
2212         return 1;
2213 }
2214
2215 static int __init parse_ivrs_hpet(char *str)
2216 {
2217         unsigned int bus, dev, fn;
2218         int ret, id, i;
2219         u16 devid;
2220
2221         ret = sscanf(str, "[%d]=%x:%x.%x", &id, &bus, &dev, &fn);
2222
2223         if (ret != 4) {
2224                 pr_err("AMD-Vi: Invalid command line: ivrs_hpet%s\n", str);
2225                 return 1;
2226         }
2227
2228         if (early_hpet_map_size == EARLY_MAP_SIZE) {
2229                 pr_err("AMD-Vi: Early HPET map overflow - ignoring ivrs_hpet%s\n",
2230                         str);
2231                 return 1;
2232         }
2233
2234         devid = ((bus & 0xff) << 8) | ((dev & 0x1f) << 3) | (fn & 0x7);
2235
2236         cmdline_maps                    = true;
2237         i                               = early_hpet_map_size++;
2238         early_hpet_map[i].id            = id;
2239         early_hpet_map[i].devid         = devid;
2240         early_hpet_map[i].cmd_line      = true;
2241
2242         return 1;
2243 }
2244
2245 __setup("amd_iommu_dump",       parse_amd_iommu_dump);
2246 __setup("amd_iommu=",           parse_amd_iommu_options);
2247 __setup("ivrs_ioapic",          parse_ivrs_ioapic);
2248 __setup("ivrs_hpet",            parse_ivrs_hpet);
2249
2250 IOMMU_INIT_FINISH(amd_iommu_detect,
2251                   gart_iommu_hole_init,
2252                   NULL,
2253                   NULL);
2254
2255 bool amd_iommu_v2_supported(void)
2256 {
2257         return amd_iommu_v2_present;
2258 }
2259 EXPORT_SYMBOL(amd_iommu_v2_supported);
2260
2261 /****************************************************************************
2262  *
2263  * IOMMU EFR Performance Counter support functionality. This code allows
2264  * access to the IOMMU PC functionality.
2265  *
2266  ****************************************************************************/
2267
2268 u8 amd_iommu_pc_get_max_banks(u16 devid)
2269 {
2270         struct amd_iommu *iommu;
2271         u8 ret = 0;
2272
2273         /* locate the iommu governing the devid */
2274         iommu = amd_iommu_rlookup_table[devid];
2275         if (iommu)
2276                 ret = iommu->max_banks;
2277
2278         return ret;
2279 }
2280 EXPORT_SYMBOL(amd_iommu_pc_get_max_banks);
2281
2282 bool amd_iommu_pc_supported(void)
2283 {
2284         return amd_iommu_pc_present;
2285 }
2286 EXPORT_SYMBOL(amd_iommu_pc_supported);
2287
2288 u8 amd_iommu_pc_get_max_counters(u16 devid)
2289 {
2290         struct amd_iommu *iommu;
2291         u8 ret = 0;
2292
2293         /* locate the iommu governing the devid */
2294         iommu = amd_iommu_rlookup_table[devid];
2295         if (iommu)
2296                 ret = iommu->max_counters;
2297
2298         return ret;
2299 }
2300 EXPORT_SYMBOL(amd_iommu_pc_get_max_counters);
2301
2302 int amd_iommu_pc_get_set_reg_val(u16 devid, u8 bank, u8 cntr, u8 fxn,
2303                                     u64 *value, bool is_write)
2304 {
2305         struct amd_iommu *iommu;
2306         u32 offset;
2307         u32 max_offset_lim;
2308
2309         /* Make sure the IOMMU PC resource is available */
2310         if (!amd_iommu_pc_present)
2311                 return -ENODEV;
2312
2313         /* Locate the iommu associated with the device ID */
2314         iommu = amd_iommu_rlookup_table[devid];
2315
2316         /* Check for valid iommu and pc register indexing */
2317         if (WARN_ON((iommu == NULL) || (fxn > 0x28) || (fxn & 7)))
2318                 return -ENODEV;
2319
2320         offset = (u32)(((0x40|bank) << 12) | (cntr << 8) | fxn);
2321
2322         /* Limit the offset to the hw defined mmio region aperture */
2323         max_offset_lim = (u32)(((0x40|iommu->max_banks) << 12) |
2324                                 (iommu->max_counters << 8) | 0x28);
2325         if ((offset < MMIO_CNTR_REG_OFFSET) ||
2326             (offset > max_offset_lim))
2327                 return -EINVAL;
2328
2329         if (is_write) {
2330                 writel((u32)*value, iommu->mmio_base + offset);
2331                 writel((*value >> 32), iommu->mmio_base + offset + 4);
2332         } else {
2333                 *value = readl(iommu->mmio_base + offset + 4);
2334                 *value <<= 32;
2335                 *value = readl(iommu->mmio_base + offset);
2336         }
2337
2338         return 0;
2339 }
2340 EXPORT_SYMBOL(amd_iommu_pc_get_set_reg_val);