drivers/iommu/amd_iommu_init.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/pci.h>
  21 #include <linux/acpi.h>
  22 #include <linux/list.h>
  23 #include <linux/slab.h>
  24 #include <linux/syscore_ops.h>
  25 #include <linux/interrupt.h>
  26 #include <linux/msi.h>
  27 #include <linux/amd-iommu.h>
  28 #include <linux/export.h>
  29 #include <linux/iommu.h>
  30 #include <asm/pci-direct.h>
  31 #include <asm/iommu.h>
  32 #include <asm/gart.h>
  33 #include <asm/x86_init.h>
  34 #include <asm/iommu_table.h>
  35 #include <asm/io_apic.h>
  36 #include <asm/irq_remapping.h>
  37
  38 #include "amd_iommu_proto.h"
  39 #include "amd_iommu_types.h"
  40 #include "irq_remapping.h"
  41
  42 /*
  43  * definitions for the ACPI scanning code
  44  */
  45 #define IVRS_HEADER_LENGTH 48
  46
  47 #define ACPI_IVHD_TYPE_MAX_SUPPORTED    0x40
  48 #define ACPI_IVMD_TYPE_ALL              0x20
  49 #define ACPI_IVMD_TYPE                  0x21
  50 #define ACPI_IVMD_TYPE_RANGE            0x22
  51
  52 #define IVHD_DEV_ALL                    0x01
  53 #define IVHD_DEV_SELECT                 0x02
  54 #define IVHD_DEV_SELECT_RANGE_START     0x03
  55 #define IVHD_DEV_RANGE_END              0x04
  56 #define IVHD_DEV_ALIAS                  0x42
  57 #define IVHD_DEV_ALIAS_RANGE            0x43
  58 #define IVHD_DEV_EXT_SELECT             0x46
  59 #define IVHD_DEV_EXT_SELECT_RANGE       0x47
  60 #define IVHD_DEV_SPECIAL                0x48
  61 #define IVHD_DEV_ACPI_HID               0xf0
  62
  63 #define IVHD_SPECIAL_IOAPIC             1
  64 #define IVHD_SPECIAL_HPET               2
  65
  66 #define IVHD_FLAG_HT_TUN_EN_MASK        0x01
  67 #define IVHD_FLAG_PASSPW_EN_MASK        0x02
  68 #define IVHD_FLAG_RESPASSPW_EN_MASK     0x04
  69 #define IVHD_FLAG_ISOC_EN_MASK          0x08
  70
  71 #define IVMD_FLAG_EXCL_RANGE            0x08
  72 #define IVMD_FLAG_UNITY_MAP             0x01
  73
  74 #define ACPI_DEVFLAG_INITPASS           0x01
  75 #define ACPI_DEVFLAG_EXTINT             0x02
  76 #define ACPI_DEVFLAG_NMI                0x04
  77 #define ACPI_DEVFLAG_SYSMGT1            0x10
  78 #define ACPI_DEVFLAG_SYSMGT2            0x20
  79 #define ACPI_DEVFLAG_LINT0              0x40
  80 #define ACPI_DEVFLAG_LINT1              0x80
  81 #define ACPI_DEVFLAG_ATSDIS             0x10000000
  82
  83 /*
  84  * ACPI table definitions
  85  *
  86  * These data structures are laid over the table to parse the important values
  87  * out of it.
  88  */
  89
  90 /*
  91  * structure describing one IOMMU in the ACPI table. Typically followed by one
  92  * or more ivhd_entrys.
  93  */
  94 struct ivhd_header {
  95         u8 type;
  96         u8 flags;
  97         u16 length;
  98         u16 devid;
  99         u16 cap_ptr;
 100         u64 mmio_phys;
 101         u16 pci_seg;
 102         u16 info;
 103         u32 efr_attr;
 104
 105         /* Following only valid on IVHD type 11h and 40h */
 106         u64 efr_reg; /* Exact copy of MMIO_EXT_FEATURES */
 107         u64 res;
 108 } __attribute__((packed));
 109
 110 /*
 111  * A device entry describing which devices a specific IOMMU translates and
 112  * which requestor ids they use.
 113  */
 114 struct ivhd_entry {
 115         u8 type;
 116         u16 devid;
 117         u8 flags;
 118         u32 ext;
 119 } __attribute__((packed));
 120
 121 /*
 122  * An AMD IOMMU memory definition structure. It defines things like exclusion
 123  * ranges for devices and regions that should be unity mapped.
 124  */
 125 struct ivmd_header {
 126         u8 type;
 127         u8 flags;
 128         u16 length;
 129         u16 devid;
 130         u16 aux;
 131         u64 resv;
 132         u64 range_start;
 133         u64 range_length;
 134 } __attribute__((packed));
 135
 136 bool amd_iommu_dump;
 137 bool amd_iommu_irq_remap __read_mostly;
 138
 139 static bool amd_iommu_detected;
 140 static bool __initdata amd_iommu_disabled;
 141 static int amd_iommu_target_ivhd_type;
 142
 143 u16 amd_iommu_last_bdf;                 /* largest PCI device id we have
 144                                            to handle */
 145 LIST_HEAD(amd_iommu_unity_map);         /* a list of required unity mappings
 146                                            we find in ACPI */
 147 bool amd_iommu_unmap_flush;             /* if true, flush on every unmap */
 148
 149 LIST_HEAD(amd_iommu_list);              /* list of all AMD IOMMUs in the
 150                                            system */
 151
 152 /* Array to assign indices to IOMMUs*/
 153 struct amd_iommu *amd_iommus[MAX_IOMMUS];
 154 int amd_iommus_present;
 155
 156 /* IOMMUs have a non-present cache? */
 157 bool amd_iommu_np_cache __read_mostly;
 158 bool amd_iommu_iotlb_sup __read_mostly = true;
 159
 160 u32 amd_iommu_max_pasid __read_mostly = ~0;
 161
 162 bool amd_iommu_v2_present __read_mostly;
 163 static bool amd_iommu_pc_present __read_mostly;
 164
 165 bool amd_iommu_force_isolation __read_mostly;
 166
 167 /*
 168  * List of protection domains - used during resume
 169  */
 170 LIST_HEAD(amd_iommu_pd_list);
 171 spinlock_t amd_iommu_pd_lock;
 172
 173 /*
 174  * Pointer to the device table which is shared by all AMD IOMMUs
 175  * it is indexed by the PCI device id or the HT unit id and contains
 176  * information about the domain the device belongs to as well as the
 177  * page table root pointer.
 178  */
 179 struct dev_table_entry *amd_iommu_dev_table;
 180
 181 /*
 182  * The alias table is a driver specific data structure which contains the
 183  * mappings of the PCI device ids to the actual requestor ids on the IOMMU.
 184  * More than one device can share the same requestor id.
 185  */
 186 u16 *amd_iommu_alias_table;
 187
 188 /*
 189  * The rlookup table is used to find the IOMMU which is responsible
 190  * for a specific device. It is also indexed by the PCI device id.
 191  */
 192 struct amd_iommu **amd_iommu_rlookup_table;
 193
 194 /*
 195  * This table is used to find the irq remapping table for a given device id
 196  * quickly.
 197  */
 198 struct irq_remap_table **irq_lookup_table;
 199
 200 /*
 201  * AMD IOMMU allows up to 2^16 different protection domains. This is a bitmap
 202  * to know which ones are already in use.
 203  */
 204 unsigned long *amd_iommu_pd_alloc_bitmap;
 205
 206 static u32 dev_table_size;      /* size of the device table */
 207 static u32 alias_table_size;    /* size of the alias table */
 208 static u32 rlookup_table_size;  /* size if the rlookup table */
 209
 210 enum iommu_init_state {
 211         IOMMU_START_STATE,
 212         IOMMU_IVRS_DETECTED,
 213         IOMMU_ACPI_FINISHED,
 214         IOMMU_ENABLED,
 215         IOMMU_PCI_INIT,
 216         IOMMU_INTERRUPTS_EN,
 217         IOMMU_DMA_OPS,
 218         IOMMU_INITIALIZED,
 219         IOMMU_NOT_FOUND,
 220         IOMMU_INIT_ERROR,
 221 };
 222
 223 /* Early ioapic and hpet maps from kernel command line */
 224 #define EARLY_MAP_SIZE          4
 225 static struct devid_map __initdata early_ioapic_map[EARLY_MAP_SIZE];
 226 static struct devid_map __initdata early_hpet_map[EARLY_MAP_SIZE];
 227 static int __initdata early_ioapic_map_size;
 228 static int __initdata early_hpet_map_size;
 229 static bool __initdata cmdline_maps;
 230
 231 static enum iommu_init_state init_state = IOMMU_START_STATE;
 232
 233 static int amd_iommu_enable_interrupts(void);
 234 static int __init iommu_go_to_state(enum iommu_init_state state);
 235 static void init_device_table_dma(void);
 236
 237 static int iommu_pc_get_set_reg_val(struct amd_iommu *iommu,
 238                                     u8 bank, u8 cntr, u8 fxn,
 239                                     u64 *value, bool is_write);
 240
 241 static inline void update_last_devid(u16 devid)
 242 {
 243         if (devid > amd_iommu_last_bdf)
 244                 amd_iommu_last_bdf = devid;
 245 }
 246
 247 static inline unsigned long tbl_size(int entry_size)
 248 {
 249         unsigned shift = PAGE_SHIFT +
 250                          get_order(((int)amd_iommu_last_bdf + 1) * entry_size);
 251
 252         return 1UL << shift;
 253 }
 254
 255 /* Access to l1 and l2 indexed register spaces */
 256
 257 static u32 iommu_read_l1(struct amd_iommu *iommu, u16 l1, u8 address)
 258 {
 259         u32 val;
 260
 261         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 262         pci_read_config_dword(iommu->dev, 0xfc, &val);
 263         return val;
 264 }
 265
 266 static void iommu_write_l1(struct amd_iommu *iommu, u16 l1, u8 address, u32 val)
 267 {
 268         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16 | 1 << 31));
 269         pci_write_config_dword(iommu->dev, 0xfc, val);
 270         pci_write_config_dword(iommu->dev, 0xf8, (address | l1 << 16));
 271 }
 272
 273 static u32 iommu_read_l2(struct amd_iommu *iommu, u8 address)
 274 {
 275         u32 val;
 276
 277         pci_write_config_dword(iommu->dev, 0xf0, address);
 278         pci_read_config_dword(iommu->dev, 0xf4, &val);
 279         return val;
 280 }
 281
 282 static void iommu_write_l2(struct amd_iommu *iommu, u8 address, u32 val)
 283 {
 284         pci_write_config_dword(iommu->dev, 0xf0, (address | 1 << 8));
 285         pci_write_config_dword(iommu->dev, 0xf4, val);
 286 }
 287
 288 /****************************************************************************
 289  *
 290  * AMD IOMMU MMIO register space handling functions
 291  *
 292  * These functions are used to program the IOMMU device registers in
 293  * MMIO space required for that driver.
 294  *
 295  ****************************************************************************/
 296
 297 /*
 298  * This function set the exclusion range in the IOMMU. DMA accesses to the
 299  * exclusion range are passed through untranslated
 300  */
 301 static void iommu_set_exclusion_range(struct amd_iommu *iommu)
 302 {
 303         u64 start = iommu->exclusion_start & PAGE_MASK;
 304         u64 limit = (start + iommu->exclusion_length) & PAGE_MASK;
 305         u64 entry;
 306
 307         if (!iommu->exclusion_start)
 308                 return;
 309
 310         entry = start | MMIO_EXCL_ENABLE_MASK;
 311         memcpy_toio(iommu->mmio_base + MMIO_EXCL_BASE_OFFSET,
 312                         &entry, sizeof(entry));
 313
 314         entry = limit;
 315         memcpy_toio(iommu->mmio_base + MMIO_EXCL_LIMIT_OFFSET,
 316                         &entry, sizeof(entry));
 317 }
 318
 319 /* Programs the physical address of the device table into the IOMMU hardware */
 320 static void iommu_set_device_table(struct amd_iommu *iommu)
 321 {
 322         u64 entry;
 323
 324         BUG_ON(iommu->mmio_base == NULL);
 325
 326         entry = virt_to_phys(amd_iommu_dev_table);
 327         entry |= (dev_table_size >> 12) - 1;
 328         memcpy_toio(iommu->mmio_base + MMIO_DEV_TABLE_OFFSET,
 329                         &entry, sizeof(entry));
 330 }
 331
 332 /* Generic functions to enable/disable certain features of the IOMMU. */
 333 static void iommu_feature_enable(struct amd_iommu *iommu, u8 bit)
 334 {
 335         u32 ctrl;
 336
 337         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 338         ctrl |= (1 << bit);
 339         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 340 }
 341
 342 static void iommu_feature_disable(struct amd_iommu *iommu, u8 bit)
 343 {
 344         u32 ctrl;
 345
 346         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 347         ctrl &= ~(1 << bit);
 348         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 349 }
 350
 351 static void iommu_set_inv_tlb_timeout(struct amd_iommu *iommu, int timeout)
 352 {
 353         u32 ctrl;
 354
 355         ctrl = readl(iommu->mmio_base + MMIO_CONTROL_OFFSET);
 356         ctrl &= ~CTRL_INV_TO_MASK;
 357         ctrl |= (timeout << CONTROL_INV_TIMEOUT) & CTRL_INV_TO_MASK;
 358         writel(ctrl, iommu->mmio_base + MMIO_CONTROL_OFFSET);
 359 }
 360
 361 /* Function to enable the hardware */
 362 static void iommu_enable(struct amd_iommu *iommu)
 363 {
 364         iommu_feature_enable(iommu, CONTROL_IOMMU_EN);
 365 }
 366
 367 static void iommu_disable(struct amd_iommu *iommu)
 368 {
 369         /* Disable command buffer */
 370         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 371
 372         /* Disable event logging and event interrupts */
 373         iommu_feature_disable(iommu, CONTROL_EVT_INT_EN);
 374         iommu_feature_disable(iommu, CONTROL_EVT_LOG_EN);
 375
 376         /* Disable IOMMU hardware itself */
 377         iommu_feature_disable(iommu, CONTROL_IOMMU_EN);
 378 }
 379
 380 /*
 381  * mapping and unmapping functions for the IOMMU MMIO space. Each AMD IOMMU in
 382  * the system has one.
 383  */
 384 static u8 __iomem * __init iommu_map_mmio_space(u64 address, u64 end)
 385 {
 386         if (!request_mem_region(address, end, "amd_iommu")) {
 387                 pr_err("AMD-Vi: Can not reserve memory region %llx-%llx for mmio\n",
 388                         address, end);
 389                 pr_err("AMD-Vi: This is a BIOS bug. Please contact your hardware vendor\n");
 390                 return NULL;
 391         }
 392
 393         return (u8 __iomem *)ioremap_nocache(address, end);
 394 }
 395
 396 static void __init iommu_unmap_mmio_space(struct amd_iommu *iommu)
 397 {
 398         if (iommu->mmio_base)
 399                 iounmap(iommu->mmio_base);
 400         release_mem_region(iommu->mmio_phys, iommu->mmio_phys_end);
 401 }
 402
 403 static inline u32 get_ivhd_header_size(struct ivhd_header *h)
 404 {
 405         u32 size = 0;
 406
 407         switch (h->type) {
 408         case 0x10:
 409                 size = 24;
 410                 break;
 411         case 0x11:
 412         case 0x40:
 413                 size = 40;
 414                 break;
 415         }
 416         return size;
 417 }
 418
 419 /****************************************************************************
 420  *
 421  * The functions below belong to the first pass of AMD IOMMU ACPI table
 422  * parsing. In this pass we try to find out the highest device id this
 423  * code has to handle. Upon this information the size of the shared data
 424  * structures is determined later.
 425  *
 426  ****************************************************************************/
 427
 428 /*
 429  * This function calculates the length of a given IVHD entry
 430  */
 431 static inline int ivhd_entry_length(u8 *ivhd)
 432 {
 433         u32 type = ((struct ivhd_entry *)ivhd)->type;
 434
 435         if (type < 0x80) {
 436                 return 0x04 << (*ivhd >> 6);
 437         } else if (type == IVHD_DEV_ACPI_HID) {
 438                 /* For ACPI_HID, offset 21 is uid len */
 439                 return *((u8 *)ivhd + 21) + 22;
 440         }
 441         return 0;
 442 }
 443
 444 /*
 445  * After reading the highest device id from the IOMMU PCI capability header
 446  * this function looks if there is a higher device id defined in the ACPI table
 447  */
 448 static int __init find_last_devid_from_ivhd(struct ivhd_header *h)
 449 {
 450         u8 *p = (void *)h, *end = (void *)h;
 451         struct ivhd_entry *dev;
 452
 453         u32 ivhd_size = get_ivhd_header_size(h);
 454
 455         if (!ivhd_size) {
 456                 pr_err("AMD-Vi: Unsupported IVHD type %#x\n", h->type);
 457                 return -EINVAL;
 458         }
 459
 460         p += ivhd_size;
 461         end += h->length;
 462
 463         while (p < end) {
 464                 dev = (struct ivhd_entry *)p;
 465                 switch (dev->type) {
 466                 case IVHD_DEV_ALL:
 467                         /* Use maximum BDF value for DEV_ALL */
 468                         update_last_devid(0xffff);
 469                         break;
 470                 case IVHD_DEV_SELECT:
 471                 case IVHD_DEV_RANGE_END:
 472                 case IVHD_DEV_ALIAS:
 473                 case IVHD_DEV_EXT_SELECT:
 474                         /* all the above subfield types refer to device ids */
 475                         update_last_devid(dev->devid);
 476                         break;
 477                 default:
 478                         break;
 479                 }
 480                 p += ivhd_entry_length(p);
 481         }
 482
 483         WARN_ON(p != end);
 484
 485         return 0;
 486 }
 487
 488 static int __init check_ivrs_checksum(struct acpi_table_header *table)
 489 {
 490         int i;
 491         u8 checksum = 0, *p = (u8 *)table;
 492
 493         for (i = 0; i < table->length; ++i)
 494                 checksum += p[i];
 495         if (checksum != 0) {
 496                 /* ACPI table corrupt */
 497                 pr_err(FW_BUG "AMD-Vi: IVRS invalid checksum\n");
 498                 return -ENODEV;
 499         }
 500
 501         return 0;
 502 }
 503
 504 /*
 505  * Iterate over all IVHD entries in the ACPI table and find the highest device
 506  * id which we need to handle. This is the first of three functions which parse
 507  * the ACPI table. So we check the checksum here.
 508  */
 509 static int __init find_last_devid_acpi(struct acpi_table_header *table)
 510 {
 511         u8 *p = (u8 *)table, *end = (u8 *)table;
 512         struct ivhd_header *h;
 513
 514         p += IVRS_HEADER_LENGTH;
 515
 516         end += table->length;
 517         while (p < end) {
 518                 h = (struct ivhd_header *)p;
 519                 if (h->type == amd_iommu_target_ivhd_type) {
 520                         int ret = find_last_devid_from_ivhd(h);
 521
 522                         if (ret)
 523                                 return ret;
 524                 }
 525                 p += h->length;
 526         }
 527         WARN_ON(p != end);
 528
 529         return 0;
 530 }
 531
 532 /****************************************************************************
 533  *
 534  * The following functions belong to the code path which parses the ACPI table
 535  * the second time. In this ACPI parsing iteration we allocate IOMMU specific
 536  * data structures, initialize the device/alias/rlookup table and also
 537  * basically initialize the hardware.
 538  *
 539  ****************************************************************************/
 540
 541 /*
 542  * Allocates the command buffer. This buffer is per AMD IOMMU. We can
 543  * write commands to that buffer later and the IOMMU will execute them
 544  * asynchronously
 545  */
 546 static int __init alloc_command_buffer(struct amd_iommu *iommu)
 547 {
 548         iommu->cmd_buf = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 549                                                   get_order(CMD_BUFFER_SIZE));
 550
 551         return iommu->cmd_buf ? 0 : -ENOMEM;
 552 }
 553
 554 /*
 555  * This function resets the command buffer if the IOMMU stopped fetching
 556  * commands from it.
 557  */
 558 void amd_iommu_reset_cmd_buffer(struct amd_iommu *iommu)
 559 {
 560         iommu_feature_disable(iommu, CONTROL_CMDBUF_EN);
 561
 562         writel(0x00, iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
 563         writel(0x00, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 564
 565         iommu_feature_enable(iommu, CONTROL_CMDBUF_EN);
 566 }
 567
 568 /*
 569  * This function writes the command buffer address to the hardware and
 570  * enables it.
 571  */
 572 static void iommu_enable_command_buffer(struct amd_iommu *iommu)
 573 {
 574         u64 entry;
 575
 576         BUG_ON(iommu->cmd_buf == NULL);
 577
 578         entry = (u64)virt_to_phys(iommu->cmd_buf);
 579         entry |= MMIO_CMD_SIZE_512;
 580
 581         memcpy_toio(iommu->mmio_base + MMIO_CMD_BUF_OFFSET,
 582                     &entry, sizeof(entry));
 583
 584         amd_iommu_reset_cmd_buffer(iommu);
 585 }
 586
 587 static void __init free_command_buffer(struct amd_iommu *iommu)
 588 {
 589         free_pages((unsigned long)iommu->cmd_buf, get_order(CMD_BUFFER_SIZE));
 590 }
 591
 592 /* allocates the memory where the IOMMU will log its events to */
 593 static int __init alloc_event_buffer(struct amd_iommu *iommu)
 594 {
 595         iommu->evt_buf = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 596                                                   get_order(EVT_BUFFER_SIZE));
 597
 598         return iommu->evt_buf ? 0 : -ENOMEM;
 599 }
 600
 601 static void iommu_enable_event_buffer(struct amd_iommu *iommu)
 602 {
 603         u64 entry;
 604
 605         BUG_ON(iommu->evt_buf == NULL);
 606
 607         entry = (u64)virt_to_phys(iommu->evt_buf) | EVT_LEN_MASK;
 608
 609         memcpy_toio(iommu->mmio_base + MMIO_EVT_BUF_OFFSET,
 610                     &entry, sizeof(entry));
 611
 612         /* set head and tail to zero manually */
 613         writel(0x00, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 614         writel(0x00, iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 615
 616         iommu_feature_enable(iommu, CONTROL_EVT_LOG_EN);
 617 }
 618
 619 static void __init free_event_buffer(struct amd_iommu *iommu)
 620 {
 621         free_pages((unsigned long)iommu->evt_buf, get_order(EVT_BUFFER_SIZE));
 622 }
 623
 624 /* allocates the memory where the IOMMU will log its events to */
 625 static int __init alloc_ppr_log(struct amd_iommu *iommu)
 626 {
 627         iommu->ppr_log = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
 628                                                   get_order(PPR_LOG_SIZE));
 629
 630         return iommu->ppr_log ? 0 : -ENOMEM;
 631 }
 632
 633 static void iommu_enable_ppr_log(struct amd_iommu *iommu)
 634 {
 635         u64 entry;
 636
 637         if (iommu->ppr_log == NULL)
 638                 return;
 639
 640         entry = (u64)virt_to_phys(iommu->ppr_log) | PPR_LOG_SIZE_512;
 641
 642         memcpy_toio(iommu->mmio_base + MMIO_PPR_LOG_OFFSET,
 643                     &entry, sizeof(entry));
 644
 645         /* set head and tail to zero manually */
 646         writel(0x00, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 647         writel(0x00, iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 648
 649         iommu_feature_enable(iommu, CONTROL_PPFLOG_EN);
 650         iommu_feature_enable(iommu, CONTROL_PPR_EN);
 651 }
 652
 653 static void __init free_ppr_log(struct amd_iommu *iommu)
 654 {
 655         if (iommu->ppr_log == NULL)
 656                 return;
 657
 658         free_pages((unsigned long)iommu->ppr_log, get_order(PPR_LOG_SIZE));
 659 }
 660
 661 static void iommu_enable_gt(struct amd_iommu *iommu)
 662 {
 663         if (!iommu_feature(iommu, FEATURE_GT))
 664                 return;
 665
 666         iommu_feature_enable(iommu, CONTROL_GT_EN);
 667 }
 668
 669 /* sets a specific bit in the device table entry. */
 670 static void set_dev_entry_bit(u16 devid, u8 bit)
 671 {
 672         int i = (bit >> 6) & 0x03;
 673         int _bit = bit & 0x3f;
 674
 675         amd_iommu_dev_table[devid].data[i] |= (1UL << _bit);
 676 }
 677
 678 static int get_dev_entry_bit(u16 devid, u8 bit)
 679 {
 680         int i = (bit >> 6) & 0x03;
 681         int _bit = bit & 0x3f;
 682
 683         return (amd_iommu_dev_table[devid].data[i] & (1UL << _bit)) >> _bit;
 684 }
 685
 686
 687 void amd_iommu_apply_erratum_63(u16 devid)
 688 {
 689         int sysmgt;
 690
 691         sysmgt = get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1) |
 692                  (get_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2) << 1);
 693
 694         if (sysmgt == 0x01)
 695                 set_dev_entry_bit(devid, DEV_ENTRY_IW);
 696 }
 697
 698 /* Writes the specific IOMMU for a device into the rlookup table */
 699 static void __init set_iommu_for_device(struct amd_iommu *iommu, u16 devid)
 700 {
 701         amd_iommu_rlookup_table[devid] = iommu;
 702 }
 703
 704 /*
 705  * This function takes the device specific flags read from the ACPI
 706  * table and sets up the device table entry with that information
 707  */
 708 static void __init set_dev_entry_from_acpi(struct amd_iommu *iommu,
 709                                            u16 devid, u32 flags, u32 ext_flags)
 710 {
 711         if (flags & ACPI_DEVFLAG_INITPASS)
 712                 set_dev_entry_bit(devid, DEV_ENTRY_INIT_PASS);
 713         if (flags & ACPI_DEVFLAG_EXTINT)
 714                 set_dev_entry_bit(devid, DEV_ENTRY_EINT_PASS);
 715         if (flags & ACPI_DEVFLAG_NMI)
 716                 set_dev_entry_bit(devid, DEV_ENTRY_NMI_PASS);
 717         if (flags & ACPI_DEVFLAG_SYSMGT1)
 718                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT1);
 719         if (flags & ACPI_DEVFLAG_SYSMGT2)
 720                 set_dev_entry_bit(devid, DEV_ENTRY_SYSMGT2);
 721         if (flags & ACPI_DEVFLAG_LINT0)
 722                 set_dev_entry_bit(devid, DEV_ENTRY_LINT0_PASS);
 723         if (flags & ACPI_DEVFLAG_LINT1)
 724                 set_dev_entry_bit(devid, DEV_ENTRY_LINT1_PASS);
 725
 726         amd_iommu_apply_erratum_63(devid);
 727
 728         set_iommu_for_device(iommu, devid);
 729 }
 730
 731 static int __init add_special_device(u8 type, u8 id, u16 *devid, bool cmd_line)
 732 {
 733         struct devid_map *entry;
 734         struct list_head *list;
 735
 736         if (type == IVHD_SPECIAL_IOAPIC)
 737                 list = &ioapic_map;
 738         else if (type == IVHD_SPECIAL_HPET)
 739                 list = &hpet_map;
 740         else
 741                 return -EINVAL;
 742
 743         list_for_each_entry(entry, list, list) {
 744                 if (!(entry->id == id && entry->cmd_line))
 745                         continue;
 746
 747                 pr_info("AMD-Vi: Command-line override present for %s id %d - ignoring\n",
 748                         type == IVHD_SPECIAL_IOAPIC ? "IOAPIC" : "HPET", id);
 749
 750                 *devid = entry->devid;
 751
 752                 return 0;
 753         }
 754
 755         entry = kzalloc(sizeof(*entry), GFP_KERNEL);
 756         if (!entry)
 757                 return -ENOMEM;
 758
 759         entry->id       = id;
 760         entry->devid    = *devid;
 761         entry->cmd_line = cmd_line;
 762
 763         list_add_tail(&entry->list, list);
 764
 765         return 0;
 766 }
 767
 768 static int __init add_early_maps(void)
 769 {
 770         int i, ret;
 771
 772         for (i = 0; i < early_ioapic_map_size; ++i) {
 773                 ret = add_special_device(IVHD_SPECIAL_IOAPIC,
 774                                          early_ioapic_map[i].id,
 775                                          &early_ioapic_map[i].devid,
 776                                          early_ioapic_map[i].cmd_line);
 777                 if (ret)
 778                         return ret;
 779         }
 780
 781         for (i = 0; i < early_hpet_map_size; ++i) {
 782                 ret = add_special_device(IVHD_SPECIAL_HPET,
 783                                          early_hpet_map[i].id,
 784                                          &early_hpet_map[i].devid,
 785                                          early_hpet_map[i].cmd_line);
 786                 if (ret)
 787                         return ret;
 788         }
 789
 790         return 0;
 791 }
 792
 793 /*
 794  * Reads the device exclusion range from ACPI and initializes the IOMMU with
 795  * it
 796  */
 797 static void __init set_device_exclusion_range(u16 devid, struct ivmd_header *m)
 798 {
 799         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 800
 801         if (!(m->flags & IVMD_FLAG_EXCL_RANGE))
 802                 return;
 803
 804         if (iommu) {
 805                 /*
 806                  * We only can configure exclusion ranges per IOMMU, not
 807                  * per device. But we can enable the exclusion range per
 808                  * device. This is done here
 809                  */
 810                 set_dev_entry_bit(devid, DEV_ENTRY_EX);
 811                 iommu->exclusion_start = m->range_start;
 812                 iommu->exclusion_length = m->range_length;
 813         }
 814 }
 815
 816 /*
 817  * Takes a pointer to an AMD IOMMU entry in the ACPI table and
 818  * initializes the hardware and our data structures with it.
 819  */
 820 static int __init init_iommu_from_acpi(struct amd_iommu *iommu,
 821                                         struct ivhd_header *h)
 822 {
 823         u8 *p = (u8 *)h;
 824         u8 *end = p, flags = 0;
 825         u16 devid = 0, devid_start = 0, devid_to = 0;
 826         u32 dev_i, ext_flags = 0;
 827         bool alias = false;
 828         struct ivhd_entry *e;
 829         u32 ivhd_size;
 830         int ret;
 831
 832
 833         ret = add_early_maps();
 834         if (ret)
 835                 return ret;
 836
 837         /*
 838          * First save the recommended feature enable bits from ACPI
 839          */
 840         iommu->acpi_flags = h->flags;
 841
 842         /*
 843          * Done. Now parse the device entries
 844          */
 845         ivhd_size = get_ivhd_header_size(h);
 846         if (!ivhd_size) {
 847                 pr_err("AMD-Vi: Unsupported IVHD type %#x\n", h->type);
 848                 return -EINVAL;
 849         }
 850
 851         p += ivhd_size;
 852
 853         end += h->length;
 854
 855
 856         while (p < end) {
 857                 e = (struct ivhd_entry *)p;
 858                 switch (e->type) {
 859                 case IVHD_DEV_ALL:
 860
 861                         DUMP_printk("  DEV_ALL\t\t\tflags: %02x\n", e->flags);
 862
 863                         for (dev_i = 0; dev_i <= amd_iommu_last_bdf; ++dev_i)
 864                                 set_dev_entry_from_acpi(iommu, dev_i, e->flags, 0);
 865                         break;
 866                 case IVHD_DEV_SELECT:
 867
 868                         DUMP_printk("  DEV_SELECT\t\t\t devid: %02x:%02x.%x "
 869                                     "flags: %02x\n",
 870                                     PCI_BUS_NUM(e->devid),
 871                                     PCI_SLOT(e->devid),
 872                                     PCI_FUNC(e->devid),
 873                                     e->flags);
 874
 875                         devid = e->devid;
 876                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
 877                         break;
 878                 case IVHD_DEV_SELECT_RANGE_START:
 879
 880                         DUMP_printk("  DEV_SELECT_RANGE_START\t "
 881                                     "devid: %02x:%02x.%x flags: %02x\n",
 882                                     PCI_BUS_NUM(e->devid),
 883                                     PCI_SLOT(e->devid),
 884                                     PCI_FUNC(e->devid),
 885                                     e->flags);
 886
 887                         devid_start = e->devid;
 888                         flags = e->flags;
 889                         ext_flags = 0;
 890                         alias = false;
 891                         break;
 892                 case IVHD_DEV_ALIAS:
 893
 894                         DUMP_printk("  DEV_ALIAS\t\t\t devid: %02x:%02x.%x "
 895                                     "flags: %02x devid_to: %02x:%02x.%x\n",
 896                                     PCI_BUS_NUM(e->devid),
 897                                     PCI_SLOT(e->devid),
 898                                     PCI_FUNC(e->devid),
 899                                     e->flags,
 900                                     PCI_BUS_NUM(e->ext >> 8),
 901                                     PCI_SLOT(e->ext >> 8),
 902                                     PCI_FUNC(e->ext >> 8));
 903
 904                         devid = e->devid;
 905                         devid_to = e->ext >> 8;
 906                         set_dev_entry_from_acpi(iommu, devid   , e->flags, 0);
 907                         set_dev_entry_from_acpi(iommu, devid_to, e->flags, 0);
 908                         amd_iommu_alias_table[devid] = devid_to;
 909                         break;
 910                 case IVHD_DEV_ALIAS_RANGE:
 911
 912                         DUMP_printk("  DEV_ALIAS_RANGE\t\t "
 913                                     "devid: %02x:%02x.%x flags: %02x "
 914                                     "devid_to: %02x:%02x.%x\n",
 915                                     PCI_BUS_NUM(e->devid),
 916                                     PCI_SLOT(e->devid),
 917                                     PCI_FUNC(e->devid),
 918                                     e->flags,
 919                                     PCI_BUS_NUM(e->ext >> 8),
 920                                     PCI_SLOT(e->ext >> 8),
 921                                     PCI_FUNC(e->ext >> 8));
 922
 923                         devid_start = e->devid;
 924                         flags = e->flags;
 925                         devid_to = e->ext >> 8;
 926                         ext_flags = 0;
 927                         alias = true;
 928                         break;
 929                 case IVHD_DEV_EXT_SELECT:
 930
 931                         DUMP_printk("  DEV_EXT_SELECT\t\t devid: %02x:%02x.%x "
 932                                     "flags: %02x ext: %08x\n",
 933                                     PCI_BUS_NUM(e->devid),
 934                                     PCI_SLOT(e->devid),
 935                                     PCI_FUNC(e->devid),
 936                                     e->flags, e->ext);
 937
 938                         devid = e->devid;
 939                         set_dev_entry_from_acpi(iommu, devid, e->flags,
 940                                                 e->ext);
 941                         break;
 942                 case IVHD_DEV_EXT_SELECT_RANGE:
 943
 944                         DUMP_printk("  DEV_EXT_SELECT_RANGE\t devid: "
 945                                     "%02x:%02x.%x flags: %02x ext: %08x\n",
 946                                     PCI_BUS_NUM(e->devid),
 947                                     PCI_SLOT(e->devid),
 948                                     PCI_FUNC(e->devid),
 949                                     e->flags, e->ext);
 950
 951                         devid_start = e->devid;
 952                         flags = e->flags;
 953                         ext_flags = e->ext;
 954                         alias = false;
 955                         break;
 956                 case IVHD_DEV_RANGE_END:
 957
 958                         DUMP_printk("  DEV_RANGE_END\t\t devid: %02x:%02x.%x\n",
 959                                     PCI_BUS_NUM(e->devid),
 960                                     PCI_SLOT(e->devid),
 961                                     PCI_FUNC(e->devid));
 962
 963                         devid = e->devid;
 964                         for (dev_i = devid_start; dev_i <= devid; ++dev_i) {
 965                                 if (alias) {
 966                                         amd_iommu_alias_table[dev_i] = devid_to;
 967                                         set_dev_entry_from_acpi(iommu,
 968                                                 devid_to, flags, ext_flags);
 969                                 }
 970                                 set_dev_entry_from_acpi(iommu, dev_i,
 971                                                         flags, ext_flags);
 972                         }
 973                         break;
 974                 case IVHD_DEV_SPECIAL: {
 975                         u8 handle, type;
 976                         const char *var;
 977                         u16 devid;
 978                         int ret;
 979
 980                         handle = e->ext & 0xff;
 981                         devid  = (e->ext >>  8) & 0xffff;
 982                         type   = (e->ext >> 24) & 0xff;
 983
 984                         if (type == IVHD_SPECIAL_IOAPIC)
 985                                 var = "IOAPIC";
 986                         else if (type == IVHD_SPECIAL_HPET)
 987                                 var = "HPET";
 988                         else
 989                                 var = "UNKNOWN";
 990
 991                         DUMP_printk("  DEV_SPECIAL(%s[%d])\t\tdevid: %02x:%02x.%x\n",
 992                                     var, (int)handle,
 993                                     PCI_BUS_NUM(devid),
 994                                     PCI_SLOT(devid),
 995                                     PCI_FUNC(devid));
 996
 997                         ret = add_special_device(type, handle, &devid, false);
 998                         if (ret)
 999                                 return ret;
1000
1001                         /*
1002                          * add_special_device might update the devid in case a
1003                          * command-line override is present. So call
1004                          * set_dev_entry_from_acpi after add_special_device.
1005                          */
1006                         set_dev_entry_from_acpi(iommu, devid, e->flags, 0);
1007
1008                         break;
1009                 }
1010                 default:
1011                         break;
1012                 }
1013
1014                 p += ivhd_entry_length(p);
1015         }
1016
1017         return 0;
1018 }
1019
1020 static void __init free_iommu_one(struct amd_iommu *iommu)
1021 {
1022         free_command_buffer(iommu);
1023         free_event_buffer(iommu);
1024         free_ppr_log(iommu);
1025         iommu_unmap_mmio_space(iommu);
1026 }
1027
1028 static void __init free_iommu_all(void)
1029 {
1030         struct amd_iommu *iommu, *next;
1031
1032         for_each_iommu_safe(iommu, next) {
1033                 list_del(&iommu->list);
1034                 free_iommu_one(iommu);
1035                 kfree(iommu);
1036         }
1037 }
1038
1039 /*
1040  * Family15h Model 10h-1fh erratum 746 (IOMMU Logging May Stall Translations)
1041  * Workaround:
1042  *     BIOS should disable L2B micellaneous clock gating by setting
1043  *     L2_L2B_CK_GATE_CONTROL[CKGateL2BMiscDisable](D0F2xF4_x90[2]) = 1b
1044  */
1045 static void amd_iommu_erratum_746_workaround(struct amd_iommu *iommu)
1046 {
1047         u32 value;
1048
1049         if ((boot_cpu_data.x86 != 0x15) ||
1050             (boot_cpu_data.x86_model < 0x10) ||
1051             (boot_cpu_data.x86_model > 0x1f))
1052                 return;
1053
1054         pci_write_config_dword(iommu->dev, 0xf0, 0x90);
1055         pci_read_config_dword(iommu->dev, 0xf4, &value);
1056
1057         if (value & BIT(2))
1058                 return;
1059
1060         /* Select NB indirect register 0x90 and enable writing */
1061         pci_write_config_dword(iommu->dev, 0xf0, 0x90 | (1 << 8));
1062
1063         pci_write_config_dword(iommu->dev, 0xf4, value | 0x4);
1064         pr_info("AMD-Vi: Applying erratum 746 workaround for IOMMU at %s\n",
1065                 dev_name(&iommu->dev->dev));
1066
1067         /* Clear the enable writing bit */
1068         pci_write_config_dword(iommu->dev, 0xf0, 0x90);
1069 }
1070
1071 /*
1072  * Family15h Model 30h-3fh (IOMMU Mishandles ATS Write Permission)
1073  * Workaround:
1074  *     BIOS should enable ATS write permission check by setting
1075  *     L2_DEBUG_3[AtsIgnoreIWDis](D0F2xF4_x47[0]) = 1b
1076  */
1077 static void amd_iommu_ats_write_check_workaround(struct amd_iommu *iommu)
1078 {
1079         u32 value;
1080
1081         if ((boot_cpu_data.x86 != 0x15) ||
1082             (boot_cpu_data.x86_model < 0x30) ||
1083             (boot_cpu_data.x86_model > 0x3f))
1084                 return;
1085
1086         /* Test L2_DEBUG_3[AtsIgnoreIWDis] == 1 */
1087         value = iommu_read_l2(iommu, 0x47);
1088
1089         if (value & BIT(0))
1090                 return;
1091
1092         /* Set L2_DEBUG_3[AtsIgnoreIWDis] = 1 */
1093         iommu_write_l2(iommu, 0x47, value | BIT(0));
1094
1095         pr_info("AMD-Vi: Applying ATS write check workaround for IOMMU at %s\n",
1096                 dev_name(&iommu->dev->dev));
1097 }
1098
1099 /*
1100  * This function clues the initialization function for one IOMMU
1101  * together and also allocates the command buffer and programs the
1102  * hardware. It does NOT enable the IOMMU. This is done afterwards.
1103  */
1104 static int __init init_iommu_one(struct amd_iommu *iommu, struct ivhd_header *h)
1105 {
1106         int ret;
1107
1108         spin_lock_init(&iommu->lock);
1109
1110         /* Add IOMMU to internal data structures */
1111         list_add_tail(&iommu->list, &amd_iommu_list);
1112         iommu->index             = amd_iommus_present++;
1113
1114         if (unlikely(iommu->index >= MAX_IOMMUS)) {
1115                 WARN(1, "AMD-Vi: System has more IOMMUs than supported by this driver\n");
1116                 return -ENOSYS;
1117         }
1118
1119         /* Index is fine - add IOMMU to the array */
1120         amd_iommus[iommu->index] = iommu;
1121
1122         /*
1123          * Copy data from ACPI table entry to the iommu struct
1124          */
1125         iommu->devid   = h->devid;
1126         iommu->cap_ptr = h->cap_ptr;
1127         iommu->pci_seg = h->pci_seg;
1128         iommu->mmio_phys = h->mmio_phys;
1129
1130         switch (h->type) {
1131         case 0x10:
1132                 /* Check if IVHD EFR contains proper max banks/counters */
1133                 if ((h->efr_attr != 0) &&
1134                     ((h->efr_attr & (0xF << 13)) != 0) &&
1135                     ((h->efr_attr & (0x3F << 17)) != 0))
1136                         iommu->mmio_phys_end = MMIO_REG_END_OFFSET;
1137                 else
1138                         iommu->mmio_phys_end = MMIO_CNTR_CONF_OFFSET;
1139                 break;
1140         case 0x11:
1141         case 0x40:
1142                 if (h->efr_reg & (1 << 9))
1143                         iommu->mmio_phys_end = MMIO_REG_END_OFFSET;
1144                 else
1145                         iommu->mmio_phys_end = MMIO_CNTR_CONF_OFFSET;
1146                 break;
1147         default:
1148                 return -EINVAL;
1149         }
1150
1151         iommu->mmio_base = iommu_map_mmio_space(iommu->mmio_phys,
1152                                                 iommu->mmio_phys_end);
1153         if (!iommu->mmio_base)
1154                 return -ENOMEM;
1155
1156         if (alloc_command_buffer(iommu))
1157                 return -ENOMEM;
1158
1159         if (alloc_event_buffer(iommu))
1160                 return -ENOMEM;
1161
1162         iommu->int_enabled = false;
1163
1164         ret = init_iommu_from_acpi(iommu, h);
1165         if (ret)
1166                 return ret;
1167
1168         ret = amd_iommu_create_irq_domain(iommu);
1169         if (ret)
1170                 return ret;
1171
1172         /*
1173          * Make sure IOMMU is not considered to translate itself. The IVRS
1174          * table tells us so, but this is a lie!
1175          */
1176         amd_iommu_rlookup_table[iommu->devid] = NULL;
1177
1178         return 0;
1179 }
1180
1181 /**
1182  * get_highest_supported_ivhd_type - Look up the appropriate IVHD type
1183  * @ivrs          Pointer to the IVRS header
1184  *
1185  * This function search through all IVDB of the maximum supported IVHD
1186  */
1187 static u8 get_highest_supported_ivhd_type(struct acpi_table_header *ivrs)
1188 {
1189         u8 *base = (u8 *)ivrs;
1190         struct ivhd_header *ivhd = (struct ivhd_header *)
1191                                         (base + IVRS_HEADER_LENGTH);
1192         u8 last_type = ivhd->type;
1193         u16 devid = ivhd->devid;
1194
1195         while (((u8 *)ivhd - base < ivrs->length) &&
1196                (ivhd->type <= ACPI_IVHD_TYPE_MAX_SUPPORTED)) {
1197                 u8 *p = (u8 *) ivhd;
1198
1199                 if (ivhd->devid == devid)
1200                         last_type = ivhd->type;
1201                 ivhd = (struct ivhd_header *)(p + ivhd->length);
1202         }
1203
1204         return last_type;
1205 }
1206
1207 /*
1208  * Iterates over all IOMMU entries in the ACPI table, allocates the
1209  * IOMMU structure and initializes it with init_iommu_one()
1210  */
1211 static int __init init_iommu_all(struct acpi_table_header *table)
1212 {
1213         u8 *p = (u8 *)table, *end = (u8 *)table;
1214         struct ivhd_header *h;
1215         struct amd_iommu *iommu;
1216         int ret;
1217
1218         end += table->length;
1219         p += IVRS_HEADER_LENGTH;
1220
1221         while (p < end) {
1222                 h = (struct ivhd_header *)p;
1223                 if (*p == amd_iommu_target_ivhd_type) {
1224
1225                         DUMP_printk("device: %02x:%02x.%01x cap: %04x "
1226                                     "seg: %d flags: %01x info %04x\n",
1227                                     PCI_BUS_NUM(h->devid), PCI_SLOT(h->devid),
1228                                     PCI_FUNC(h->devid), h->cap_ptr,
1229                                     h->pci_seg, h->flags, h->info);
1230                         DUMP_printk("       mmio-addr: %016llx\n",
1231                                     h->mmio_phys);
1232
1233                         iommu = kzalloc(sizeof(struct amd_iommu), GFP_KERNEL);
1234                         if (iommu == NULL)
1235                                 return -ENOMEM;
1236
1237                         ret = init_iommu_one(iommu, h);
1238                         if (ret)
1239                                 return ret;
1240                 }
1241                 p += h->length;
1242
1243         }
1244         WARN_ON(p != end);
1245
1246         return 0;
1247 }
1248
1249
1250 static void init_iommu_perf_ctr(struct amd_iommu *iommu)
1251 {
1252         u64 val = 0xabcd, val2 = 0;
1253
1254         if (!iommu_feature(iommu, FEATURE_PC))
1255                 return;
1256
1257         amd_iommu_pc_present = true;
1258
1259         /* Check if the performance counters can be written to */
1260         if ((0 != iommu_pc_get_set_reg_val(iommu, 0, 0, 0, &val, true)) ||
1261             (0 != iommu_pc_get_set_reg_val(iommu, 0, 0, 0, &val2, false)) ||
1262             (val != val2)) {
1263                 pr_err("AMD-Vi: Unable to write to IOMMU perf counter.\n");
1264                 amd_iommu_pc_present = false;
1265                 return;
1266         }
1267
1268         pr_info("AMD-Vi: IOMMU performance counters supported\n");
1269
1270         val = readl(iommu->mmio_base + MMIO_CNTR_CONF_OFFSET);
1271         iommu->max_banks = (u8) ((val >> 12) & 0x3f);
1272         iommu->max_counters = (u8) ((val >> 7) & 0xf);
1273 }
1274
1275 static ssize_t amd_iommu_show_cap(struct device *dev,
1276                                   struct device_attribute *attr,
1277                                   char *buf)
1278 {
1279         struct amd_iommu *iommu = dev_get_drvdata(dev);
1280         return sprintf(buf, "%x\n", iommu->cap);
1281 }
1282 static DEVICE_ATTR(cap, S_IRUGO, amd_iommu_show_cap, NULL);
1283
1284 static ssize_t amd_iommu_show_features(struct device *dev,
1285                                        struct device_attribute *attr,
1286                                        char *buf)
1287 {
1288         struct amd_iommu *iommu = dev_get_drvdata(dev);
1289         return sprintf(buf, "%llx\n", iommu->features);
1290 }
1291 static DEVICE_ATTR(features, S_IRUGO, amd_iommu_show_features, NULL);
1292
1293 static struct attribute *amd_iommu_attrs[] = {
1294         &dev_attr_cap.attr,
1295         &dev_attr_features.attr,
1296         NULL,
1297 };
1298
1299 static struct attribute_group amd_iommu_group = {
1300         .name = "amd-iommu",
1301         .attrs = amd_iommu_attrs,
1302 };
1303
1304 static const struct attribute_group *amd_iommu_groups[] = {
1305         &amd_iommu_group,
1306         NULL,
1307 };
1308
1309 static int iommu_init_pci(struct amd_iommu *iommu)
1310 {
1311         int cap_ptr = iommu->cap_ptr;
1312         u32 range, misc, low, high;
1313
1314         iommu->dev = pci_get_bus_and_slot(PCI_BUS_NUM(iommu->devid),
1315                                           iommu->devid & 0xff);
1316         if (!iommu->dev)
1317                 return -ENODEV;
1318
1319         /* Prevent binding other PCI device drivers to IOMMU devices */
1320         iommu->dev->match_driver = false;
1321
1322         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_CAP_HDR_OFFSET,
1323                               &iommu->cap);
1324         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_RANGE_OFFSET,
1325                               &range);
1326         pci_read_config_dword(iommu->dev, cap_ptr + MMIO_MISC_OFFSET,
1327                               &misc);
1328
1329         if (!(iommu->cap & (1 << IOMMU_CAP_IOTLB)))
1330                 amd_iommu_iotlb_sup = false;
1331
1332         /* read extended feature bits */
1333         low  = readl(iommu->mmio_base + MMIO_EXT_FEATURES);
1334         high = readl(iommu->mmio_base + MMIO_EXT_FEATURES + 4);
1335
1336         iommu->features = ((u64)high << 32) | low;
1337
1338         if (iommu_feature(iommu, FEATURE_GT)) {
1339                 int glxval;
1340                 u32 max_pasid;
1341                 u64 pasmax;
1342
1343                 pasmax = iommu->features & FEATURE_PASID_MASK;
1344                 pasmax >>= FEATURE_PASID_SHIFT;
1345                 max_pasid  = (1 << (pasmax + 1)) - 1;
1346
1347                 amd_iommu_max_pasid = min(amd_iommu_max_pasid, max_pasid);
1348
1349                 BUG_ON(amd_iommu_max_pasid & ~PASID_MASK);
1350
1351                 glxval   = iommu->features & FEATURE_GLXVAL_MASK;
1352                 glxval >>= FEATURE_GLXVAL_SHIFT;
1353
1354                 if (amd_iommu_max_glx_val == -1)
1355                         amd_iommu_max_glx_val = glxval;
1356                 else
1357                         amd_iommu_max_glx_val = min(amd_iommu_max_glx_val, glxval);
1358         }
1359
1360         if (iommu_feature(iommu, FEATURE_GT) &&
1361             iommu_feature(iommu, FEATURE_PPR)) {
1362                 iommu->is_iommu_v2   = true;
1363                 amd_iommu_v2_present = true;
1364         }
1365
1366         if (iommu_feature(iommu, FEATURE_PPR) && alloc_ppr_log(iommu))
1367                 return -ENOMEM;
1368
1369         if (iommu->cap & (1UL << IOMMU_CAP_NPCACHE))
1370                 amd_iommu_np_cache = true;
1371
1372         init_iommu_perf_ctr(iommu);
1373
1374         if (is_rd890_iommu(iommu->dev)) {
1375                 int i, j;
1376
1377                 iommu->root_pdev = pci_get_bus_and_slot(iommu->dev->bus->number,
1378                                 PCI_DEVFN(0, 0));
1379
1380                 /*
1381                  * Some rd890 systems may not be fully reconfigured by the
1382                  * BIOS, so it's necessary for us to store this information so
1383                  * it can be reprogrammed on resume
1384                  */
1385                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 4,
1386                                 &iommu->stored_addr_lo);
1387                 pci_read_config_dword(iommu->dev, iommu->cap_ptr + 8,
1388                                 &iommu->stored_addr_hi);
1389
1390                 /* Low bit locks writes to configuration space */
1391                 iommu->stored_addr_lo &= ~1;
1392
1393                 for (i = 0; i < 6; i++)
1394                         for (j = 0; j < 0x12; j++)
1395                                 iommu->stored_l1[i][j] = iommu_read_l1(iommu, i, j);
1396
1397                 for (i = 0; i < 0x83; i++)
1398                         iommu->stored_l2[i] = iommu_read_l2(iommu, i);
1399         }
1400
1401         amd_iommu_erratum_746_workaround(iommu);
1402         amd_iommu_ats_write_check_workaround(iommu);
1403
1404         iommu->iommu_dev = iommu_device_create(&iommu->dev->dev, iommu,
1405                                                amd_iommu_groups, "ivhd%d",
1406                                                iommu->index);
1407
1408         return pci_enable_device(iommu->dev);
1409 }
1410
1411 static void print_iommu_info(void)
1412 {
1413         static const char * const feat_str[] = {
1414                 "PreF", "PPR", "X2APIC", "NX", "GT", "[5]",
1415                 "IA", "GA", "HE", "PC"
1416         };
1417         struct amd_iommu *iommu;
1418
1419         for_each_iommu(iommu) {
1420                 int i;
1421
1422                 pr_info("AMD-Vi: Found IOMMU at %s cap 0x%hx\n",
1423                         dev_name(&iommu->dev->dev), iommu->cap_ptr);
1424
1425                 if (iommu->cap & (1 << IOMMU_CAP_EFR)) {
1426                         pr_info("AMD-Vi:  Extended features: ");
1427                         for (i = 0; i < ARRAY_SIZE(feat_str); ++i) {
1428                                 if (iommu_feature(iommu, (1ULL << i)))
1429                                         pr_cont(" %s", feat_str[i]);
1430                         }
1431                         pr_cont("\n");
1432                 }
1433         }
1434         if (irq_remapping_enabled)
1435                 pr_info("AMD-Vi: Interrupt remapping enabled\n");
1436 }
1437
1438 static int __init amd_iommu_init_pci(void)
1439 {
1440         struct amd_iommu *iommu;
1441         int ret = 0;
1442
1443         for_each_iommu(iommu) {
1444                 ret = iommu_init_pci(iommu);
1445                 if (ret)
1446                         break;
1447         }
1448
1449         init_device_table_dma();
1450
1451         for_each_iommu(iommu)
1452                 iommu_flush_all_caches(iommu);
1453
1454         ret = amd_iommu_init_api();
1455
1456         if (!ret)
1457                 print_iommu_info();
1458
1459         return ret;
1460 }
1461
1462 /****************************************************************************
1463  *
1464  * The following functions initialize the MSI interrupts for all IOMMUs
1465  * in the system. It's a bit challenging because there could be multiple
1466  * IOMMUs per PCI BDF but we can call pci_enable_msi(x) only once per
1467  * pci_dev.
1468  *
1469  ****************************************************************************/
1470
1471 static int iommu_setup_msi(struct amd_iommu *iommu)
1472 {
1473         int r;
1474
1475         r = pci_enable_msi(iommu->dev);
1476         if (r)
1477                 return r;
1478
1479         r = request_threaded_irq(iommu->dev->irq,
1480                                  amd_iommu_int_handler,
1481                                  amd_iommu_int_thread,
1482                                  0, "AMD-Vi",
1483                                  iommu);
1484
1485         if (r) {
1486                 pci_disable_msi(iommu->dev);
1487                 return r;
1488         }
1489
1490         iommu->int_enabled = true;
1491
1492         return 0;
1493 }
1494
1495 static int iommu_init_msi(struct amd_iommu *iommu)
1496 {
1497         int ret;
1498
1499         if (iommu->int_enabled)
1500                 goto enable_faults;
1501
1502         if (iommu->dev->msi_cap)
1503                 ret = iommu_setup_msi(iommu);
1504         else
1505                 ret = -ENODEV;
1506
1507         if (ret)
1508                 return ret;
1509
1510 enable_faults:
1511         iommu_feature_enable(iommu, CONTROL_EVT_INT_EN);
1512
1513         if (iommu->ppr_log != NULL)
1514                 iommu_feature_enable(iommu, CONTROL_PPFINT_EN);
1515
1516         return 0;
1517 }
1518
1519 /****************************************************************************
1520  *
1521  * The next functions belong to the third pass of parsing the ACPI
1522  * table. In this last pass the memory mapping requirements are
1523  * gathered (like exclusion and unity mapping ranges).
1524  *
1525  ****************************************************************************/
1526
1527 static void __init free_unity_maps(void)
1528 {
1529         struct unity_map_entry *entry, *next;
1530
1531         list_for_each_entry_safe(entry, next, &amd_iommu_unity_map, list) {
1532                 list_del(&entry->list);
1533                 kfree(entry);
1534         }
1535 }
1536
1537 /* called when we find an exclusion range definition in ACPI */
1538 static int __init init_exclusion_range(struct ivmd_header *m)
1539 {
1540         int i;
1541
1542         switch (m->type) {
1543         case ACPI_IVMD_TYPE:
1544                 set_device_exclusion_range(m->devid, m);
1545                 break;
1546         case ACPI_IVMD_TYPE_ALL:
1547                 for (i = 0; i <= amd_iommu_last_bdf; ++i)
1548                         set_device_exclusion_range(i, m);
1549                 break;
1550         case ACPI_IVMD_TYPE_RANGE:
1551                 for (i = m->devid; i <= m->aux; ++i)
1552                         set_device_exclusion_range(i, m);
1553                 break;
1554         default:
1555                 break;
1556         }
1557
1558         return 0;
1559 }
1560
1561 /* called for unity map ACPI definition */
1562 static int __init init_unity_map_range(struct ivmd_header *m)
1563 {
1564         struct unity_map_entry *e = NULL;
1565         char *s;
1566
1567         e = kzalloc(sizeof(*e), GFP_KERNEL);
1568         if (e == NULL)
1569                 return -ENOMEM;
1570
1571         switch (m->type) {
1572         default:
1573                 kfree(e);
1574                 return 0;
1575         case ACPI_IVMD_TYPE:
1576                 s = "IVMD_TYPEi\t\t\t";
1577                 e->devid_start = e->devid_end = m->devid;
1578                 break;
1579         case ACPI_IVMD_TYPE_ALL:
1580                 s = "IVMD_TYPE_ALL\t\t";
1581                 e->devid_start = 0;
1582                 e->devid_end = amd_iommu_last_bdf;
1583                 break;
1584         case ACPI_IVMD_TYPE_RANGE:
1585                 s = "IVMD_TYPE_RANGE\t\t";
1586                 e->devid_start = m->devid;
1587                 e->devid_end = m->aux;
1588                 break;
1589         }
1590         e->address_start = PAGE_ALIGN(m->range_start);
1591         e->address_end = e->address_start + PAGE_ALIGN(m->range_length);
1592         e->prot = m->flags >> 1;
1593
1594         DUMP_printk("%s devid_start: %02x:%02x.%x devid_end: %02x:%02x.%x"
1595                     " range_start: %016llx range_end: %016llx flags: %x\n", s,
1596                     PCI_BUS_NUM(e->devid_start), PCI_SLOT(e->devid_start),
1597                     PCI_FUNC(e->devid_start), PCI_BUS_NUM(e->devid_end),
1598                     PCI_SLOT(e->devid_end), PCI_FUNC(e->devid_end),
1599                     e->address_start, e->address_end, m->flags);
1600
1601         list_add_tail(&e->list, &amd_iommu_unity_map);
1602
1603         return 0;
1604 }
1605
1606 /* iterates over all memory definitions we find in the ACPI table */
1607 static int __init init_memory_definitions(struct acpi_table_header *table)
1608 {
1609         u8 *p = (u8 *)table, *end = (u8 *)table;
1610         struct ivmd_header *m;
1611
1612         end += table->length;
1613         p += IVRS_HEADER_LENGTH;
1614
1615         while (p < end) {
1616                 m = (struct ivmd_header *)p;
1617                 if (m->flags & IVMD_FLAG_EXCL_RANGE)
1618                         init_exclusion_range(m);
1619                 else if (m->flags & IVMD_FLAG_UNITY_MAP)
1620                         init_unity_map_range(m);
1621
1622                 p += m->length;
1623         }
1624
1625         return 0;
1626 }
1627
1628 /*
1629  * Init the device table to not allow DMA access for devices and
1630  * suppress all page faults
1631  */
1632 static void init_device_table_dma(void)
1633 {
1634         u32 devid;
1635
1636         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
1637                 set_dev_entry_bit(devid, DEV_ENTRY_VALID);
1638                 set_dev_entry_bit(devid, DEV_ENTRY_TRANSLATION);
1639         }
1640 }
1641
1642 static void __init uninit_device_table_dma(void)
1643 {
1644         u32 devid;
1645
1646         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid) {
1647                 amd_iommu_dev_table[devid].data[0] = 0ULL;
1648                 amd_iommu_dev_table[devid].data[1] = 0ULL;
1649         }
1650 }
1651
1652 static void init_device_table(void)
1653 {
1654         u32 devid;
1655
1656         if (!amd_iommu_irq_remap)
1657                 return;
1658
1659         for (devid = 0; devid <= amd_iommu_last_bdf; ++devid)
1660                 set_dev_entry_bit(devid, DEV_ENTRY_IRQ_TBL_EN);
1661 }
1662
1663 static void iommu_init_flags(struct amd_iommu *iommu)
1664 {
1665         iommu->acpi_flags & IVHD_FLAG_HT_TUN_EN_MASK ?
1666                 iommu_feature_enable(iommu, CONTROL_HT_TUN_EN) :
1667                 iommu_feature_disable(iommu, CONTROL_HT_TUN_EN);
1668
1669         iommu->acpi_flags & IVHD_FLAG_PASSPW_EN_MASK ?
1670                 iommu_feature_enable(iommu, CONTROL_PASSPW_EN) :
1671                 iommu_feature_disable(iommu, CONTROL_PASSPW_EN);
1672
1673         iommu->acpi_flags & IVHD_FLAG_RESPASSPW_EN_MASK ?
1674                 iommu_feature_enable(iommu, CONTROL_RESPASSPW_EN) :
1675                 iommu_feature_disable(iommu, CONTROL_RESPASSPW_EN);
1676
1677         iommu->acpi_flags & IVHD_FLAG_ISOC_EN_MASK ?
1678                 iommu_feature_enable(iommu, CONTROL_ISOC_EN) :
1679                 iommu_feature_disable(iommu, CONTROL_ISOC_EN);
1680
1681         /*
1682          * make IOMMU memory accesses cache coherent
1683          */
1684         iommu_feature_enable(iommu, CONTROL_COHERENT_EN);
1685
1686         /* Set IOTLB invalidation timeout to 1s */
1687         iommu_set_inv_tlb_timeout(iommu, CTRL_INV_TO_1S);
1688 }
1689
1690 static void iommu_apply_resume_quirks(struct amd_iommu *iommu)
1691 {
1692         int i, j;
1693         u32 ioc_feature_control;
1694         struct pci_dev *pdev = iommu->root_pdev;
1695
1696         /* RD890 BIOSes may not have completely reconfigured the iommu */
1697         if (!is_rd890_iommu(iommu->dev) || !pdev)
1698                 return;
1699
1700         /*
1701          * First, we need to ensure that the iommu is enabled. This is
1702          * controlled by a register in the northbridge
1703          */
1704
1705         /* Select Northbridge indirect register 0x75 and enable writing */
1706         pci_write_config_dword(pdev, 0x60, 0x75 | (1 << 7));
1707         pci_read_config_dword(pdev, 0x64, &ioc_feature_control);
1708
1709         /* Enable the iommu */
1710         if (!(ioc_feature_control & 0x1))
1711                 pci_write_config_dword(pdev, 0x64, ioc_feature_control | 1);
1712
1713         /* Restore the iommu BAR */
1714         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1715                                iommu->stored_addr_lo);
1716         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 8,
1717                                iommu->stored_addr_hi);
1718
1719         /* Restore the l1 indirect regs for each of the 6 l1s */
1720         for (i = 0; i < 6; i++)
1721                 for (j = 0; j < 0x12; j++)
1722                         iommu_write_l1(iommu, i, j, iommu->stored_l1[i][j]);
1723
1724         /* Restore the l2 indirect regs */
1725         for (i = 0; i < 0x83; i++)
1726                 iommu_write_l2(iommu, i, iommu->stored_l2[i]);
1727
1728         /* Lock PCI setup registers */
1729         pci_write_config_dword(iommu->dev, iommu->cap_ptr + 4,
1730                                iommu->stored_addr_lo | 1);
1731 }
1732
1733 /*
1734  * This function finally enables all IOMMUs found in the system after
1735  * they have been initialized
1736  */
1737 static void early_enable_iommus(void)
1738 {
1739         struct amd_iommu *iommu;
1740
1741         for_each_iommu(iommu) {
1742                 iommu_disable(iommu);
1743                 iommu_init_flags(iommu);
1744                 iommu_set_device_table(iommu);
1745                 iommu_enable_command_buffer(iommu);
1746                 iommu_enable_event_buffer(iommu);
1747                 iommu_set_exclusion_range(iommu);
1748                 iommu_enable(iommu);
1749                 iommu_flush_all_caches(iommu);
1750         }
1751 }
1752
1753 static void enable_iommus_v2(void)
1754 {
1755         struct amd_iommu *iommu;
1756
1757         for_each_iommu(iommu) {
1758                 iommu_enable_ppr_log(iommu);
1759                 iommu_enable_gt(iommu);
1760         }
1761 }
1762
1763 static void enable_iommus(void)
1764 {
1765         early_enable_iommus();
1766
1767         enable_iommus_v2();
1768 }
1769
1770 static void disable_iommus(void)
1771 {
1772         struct amd_iommu *iommu;
1773
1774         for_each_iommu(iommu)
1775                 iommu_disable(iommu);
1776 }
1777
1778 /*
1779  * Suspend/Resume support
1780  * disable suspend until real resume implemented
1781  */
1782
1783 static void amd_iommu_resume(void)
1784 {
1785         struct amd_iommu *iommu;
1786
1787         for_each_iommu(iommu)
1788                 iommu_apply_resume_quirks(iommu);
1789
1790         /* re-load the hardware */
1791         enable_iommus();
1792
1793         amd_iommu_enable_interrupts();
1794 }
1795
1796 static int amd_iommu_suspend(void)
1797 {
1798         /* disable IOMMUs to go out of the way for BIOS */
1799         disable_iommus();
1800
1801         return 0;
1802 }
1803
1804 static struct syscore_ops amd_iommu_syscore_ops = {
1805         .suspend = amd_iommu_suspend,
1806         .resume = amd_iommu_resume,
1807 };
1808
1809 static void __init free_on_init_error(void)
1810 {
1811         free_pages((unsigned long)irq_lookup_table,
1812                    get_order(rlookup_table_size));
1813
1814         kmem_cache_destroy(amd_iommu_irq_cache);
1815         amd_iommu_irq_cache = NULL;
1816
1817         free_pages((unsigned long)amd_iommu_rlookup_table,
1818                    get_order(rlookup_table_size));
1819
1820         free_pages((unsigned long)amd_iommu_alias_table,
1821                    get_order(alias_table_size));
1822
1823         free_pages((unsigned long)amd_iommu_dev_table,
1824                    get_order(dev_table_size));
1825
1826         free_iommu_all();
1827
1828 #ifdef CONFIG_GART_IOMMU
1829         /*
1830          * We failed to initialize the AMD IOMMU - try fallback to GART
1831          * if possible.
1832          */
1833         gart_iommu_init();
1834
1835 #endif
1836 }
1837
1838 /* SB IOAPIC is always on this device in AMD systems */
1839 #define IOAPIC_SB_DEVID         ((0x00 << 8) | PCI_DEVFN(0x14, 0))
1840
1841 static bool __init check_ioapic_information(void)
1842 {
1843         const char *fw_bug = FW_BUG;
1844         bool ret, has_sb_ioapic;
1845         int idx;
1846
1847         has_sb_ioapic = false;
1848         ret           = false;
1849
1850         /*
1851          * If we have map overrides on the kernel command line the
1852          * messages in this function might not describe firmware bugs
1853          * anymore - so be careful
1854          */
1855         if (cmdline_maps)
1856                 fw_bug = "";
1857
1858         for (idx = 0; idx < nr_ioapics; idx++) {
1859                 int devid, id = mpc_ioapic_id(idx);
1860
1861                 devid = get_ioapic_devid(id);
1862                 if (devid < 0) {
1863                         pr_err("%sAMD-Vi: IOAPIC[%d] not in IVRS table\n",
1864                                 fw_bug, id);
1865                         ret = false;
1866                 } else if (devid == IOAPIC_SB_DEVID) {
1867                         has_sb_ioapic = true;
1868                         ret           = true;
1869                 }
1870         }
1871
1872         if (!has_sb_ioapic) {
1873                 /*
1874                  * We expect the SB IOAPIC to be listed in the IVRS
1875                  * table. The system timer is connected to the SB IOAPIC
1876                  * and if we don't have it in the list the system will
1877                  * panic at boot time.  This situation usually happens
1878                  * when the BIOS is buggy and provides us the wrong
1879                  * device id for the IOAPIC in the system.
1880                  */
1881                 pr_err("%sAMD-Vi: No southbridge IOAPIC found\n", fw_bug);
1882         }
1883
1884         if (!ret)
1885                 pr_err("AMD-Vi: Disabling interrupt remapping\n");
1886
1887         return ret;
1888 }
1889
1890 static void __init free_dma_resources(void)
1891 {
1892         free_pages((unsigned long)amd_iommu_pd_alloc_bitmap,
1893                    get_order(MAX_DOMAIN_ID/8));
1894
1895         free_unity_maps();
1896 }
1897
1898 /*
1899  * This is the hardware init function for AMD IOMMU in the system.
1900  * This function is called either from amd_iommu_init or from the interrupt
1901  * remapping setup code.
1902  *
1903  * This function basically parses the ACPI table for AMD IOMMU (IVRS)
1904  * four times:
1905  *
1906  *      1 pass) Discover the most comprehensive IVHD type to use.
1907  *
1908  *      2 pass) Find the highest PCI device id the driver has to handle.
1909  *              Upon this information the size of the data structures is
1910  *              determined that needs to be allocated.
1911  *
1912  *      3 pass) Initialize the data structures just allocated with the
1913  *              information in the ACPI table about available AMD IOMMUs
1914  *              in the system. It also maps the PCI devices in the
1915  *              system to specific IOMMUs
1916  *
1917  *      4 pass) After the basic data structures are allocated and
1918  *              initialized we update them with information about memory
1919  *              remapping requirements parsed out of the ACPI table in
1920  *              this last pass.
1921  *
1922  * After everything is set up the IOMMUs are enabled and the necessary
1923  * hotplug and suspend notifiers are registered.
1924  */
1925 static int __init early_amd_iommu_init(void)
1926 {
1927         struct acpi_table_header *ivrs_base;
1928         acpi_size ivrs_size;
1929         acpi_status status;
1930         int i, ret = 0;
1931
1932         if (!amd_iommu_detected)
1933                 return -ENODEV;
1934
1935         status = acpi_get_table_with_size("IVRS", 0, &ivrs_base, &ivrs_size);
1936         if (status == AE_NOT_FOUND)
1937                 return -ENODEV;
1938         else if (ACPI_FAILURE(status)) {
1939                 const char *err = acpi_format_exception(status);
1940                 pr_err("AMD-Vi: IVRS table error: %s\n", err);
1941                 return -EINVAL;
1942         }
1943
1944         /*
1945          * Validate checksum here so we don't need to do it when
1946          * we actually parse the table
1947          */
1948         ret = check_ivrs_checksum(ivrs_base);
1949         if (ret)
1950                 return ret;
1951
1952         amd_iommu_target_ivhd_type = get_highest_supported_ivhd_type(ivrs_base);
1953         DUMP_printk("Using IVHD type %#x\n", amd_iommu_target_ivhd_type);
1954
1955         /*
1956          * First parse ACPI tables to find the largest Bus/Dev/Func
1957          * we need to handle. Upon this information the shared data
1958          * structures for the IOMMUs in the system will be allocated
1959          */
1960         ret = find_last_devid_acpi(ivrs_base);
1961         if (ret)
1962                 goto out;
1963
1964         dev_table_size     = tbl_size(DEV_TABLE_ENTRY_SIZE);
1965         alias_table_size   = tbl_size(ALIAS_TABLE_ENTRY_SIZE);
1966         rlookup_table_size = tbl_size(RLOOKUP_TABLE_ENTRY_SIZE);
1967
1968         /* Device table - directly used by all IOMMUs */
1969         ret = -ENOMEM;
1970         amd_iommu_dev_table = (void *)__get_free_pages(GFP_KERNEL | __GFP_ZERO,
1971                                       get_order(dev_table_size));
1972         if (amd_iommu_dev_table == NULL)
1973                 goto out;
1974
1975         /*
1976          * Alias table - map PCI Bus/Dev/Func to Bus/Dev/Func the
1977          * IOMMU see for that device
1978          */
1979         amd_iommu_alias_table = (void *)__get_free_pages(GFP_KERNEL,
1980                         get_order(alias_table_size));
1981         if (amd_iommu_alias_table == NULL)
1982                 goto out;
1983
1984         /* IOMMU rlookup table - find the IOMMU for a specific device */
1985         amd_iommu_rlookup_table = (void *)__get_free_pages(
1986                         GFP_KERNEL | __GFP_ZERO,
1987                         get_order(rlookup_table_size));
1988         if (amd_iommu_rlookup_table == NULL)
1989                 goto out;
1990
1991         amd_iommu_pd_alloc_bitmap = (void *)__get_free_pages(
1992                                             GFP_KERNEL | __GFP_ZERO,
1993                                             get_order(MAX_DOMAIN_ID/8));
1994         if (amd_iommu_pd_alloc_bitmap == NULL)
1995                 goto out;
1996
1997         /*
1998          * let all alias entries point to itself
1999          */
2000         for (i = 0; i <= amd_iommu_last_bdf; ++i)
2001                 amd_iommu_alias_table[i] = i;
2002
2003         /*
2004          * never allocate domain 0 because its used as the non-allocated and
2005          * error value placeholder
2006          */
2007         amd_iommu_pd_alloc_bitmap[0] = 1;
2008
2009         spin_lock_init(&amd_iommu_pd_lock);
2010
2011         /*
2012          * now the data structures are allocated and basically initialized
2013          * start the real acpi table scan
2014          */
2015         ret = init_iommu_all(ivrs_base);
2016         if (ret)
2017                 goto out;
2018
2019         if (amd_iommu_irq_remap)
2020                 amd_iommu_irq_remap = check_ioapic_information();
2021
2022         if (amd_iommu_irq_remap) {
2023                 /*
2024                  * Interrupt remapping enabled, create kmem_cache for the
2025                  * remapping tables.
2026                  */
2027                 ret = -ENOMEM;
2028                 amd_iommu_irq_cache = kmem_cache_create("irq_remap_cache",
2029                                 MAX_IRQS_PER_TABLE * sizeof(u32),
2030                                 IRQ_TABLE_ALIGNMENT,
2031                                 0, NULL);
2032                 if (!amd_iommu_irq_cache)
2033                         goto out;
2034
2035                 irq_lookup_table = (void *)__get_free_pages(
2036                                 GFP_KERNEL | __GFP_ZERO,
2037                                 get_order(rlookup_table_size));
2038                 if (!irq_lookup_table)
2039                         goto out;
2040         }
2041
2042         ret = init_memory_definitions(ivrs_base);
2043         if (ret)
2044                 goto out;
2045
2046         /* init the device table */
2047         init_device_table();
2048
2049 out:
2050         /* Don't leak any ACPI memory */
2051         early_acpi_os_unmap_memory((char __iomem *)ivrs_base, ivrs_size);
2052         ivrs_base = NULL;
2053
2054         return ret;
2055 }
2056
2057 static int amd_iommu_enable_interrupts(void)
2058 {
2059         struct amd_iommu *iommu;
2060         int ret = 0;
2061
2062         for_each_iommu(iommu) {
2063                 ret = iommu_init_msi(iommu);
2064                 if (ret)
2065                         goto out;
2066         }
2067
2068 out:
2069         return ret;
2070 }
2071
2072 static bool detect_ivrs(void)
2073 {
2074         struct acpi_table_header *ivrs_base;
2075         acpi_size ivrs_size;
2076         acpi_status status;
2077
2078         status = acpi_get_table_with_size("IVRS", 0, &ivrs_base, &ivrs_size);
2079         if (status == AE_NOT_FOUND)
2080                 return false;
2081         else if (ACPI_FAILURE(status)) {
2082                 const char *err = acpi_format_exception(status);
2083                 pr_err("AMD-Vi: IVRS table error: %s\n", err);
2084                 return false;
2085         }
2086
2087         early_acpi_os_unmap_memory((char __iomem *)ivrs_base, ivrs_size);
2088
2089         /* Make sure ACS will be enabled during PCI probe */
2090         pci_request_acs();
2091
2092         return true;
2093 }
2094
2095 /****************************************************************************
2096  *
2097  * AMD IOMMU Initialization State Machine
2098  *
2099  ****************************************************************************/
2100
2101 static int __init state_next(void)
2102 {
2103         int ret = 0;
2104
2105         switch (init_state) {
2106         case IOMMU_START_STATE:
2107                 if (!detect_ivrs()) {
2108                         init_state      = IOMMU_NOT_FOUND;
2109                         ret             = -ENODEV;
2110                 } else {
2111                         init_state      = IOMMU_IVRS_DETECTED;
2112                 }
2113                 break;
2114         case IOMMU_IVRS_DETECTED:
2115                 ret = early_amd_iommu_init();
2116                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_ACPI_FINISHED;
2117                 break;
2118         case IOMMU_ACPI_FINISHED:
2119                 early_enable_iommus();
2120                 register_syscore_ops(&amd_iommu_syscore_ops);
2121                 x86_platform.iommu_shutdown = disable_iommus;
2122                 init_state = IOMMU_ENABLED;
2123                 break;
2124         case IOMMU_ENABLED:
2125                 ret = amd_iommu_init_pci();
2126                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_PCI_INIT;
2127                 enable_iommus_v2();
2128                 break;
2129         case IOMMU_PCI_INIT:
2130                 ret = amd_iommu_enable_interrupts();
2131                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_INTERRUPTS_EN;
2132                 break;
2133         case IOMMU_INTERRUPTS_EN:
2134                 ret = amd_iommu_init_dma_ops();
2135                 init_state = ret ? IOMMU_INIT_ERROR : IOMMU_DMA_OPS;
2136                 break;
2137         case IOMMU_DMA_OPS:
2138                 init_state = IOMMU_INITIALIZED;
2139                 break;
2140         case IOMMU_INITIALIZED:
2141                 /* Nothing to do */
2142                 break;
2143         case IOMMU_NOT_FOUND:
2144         case IOMMU_INIT_ERROR:
2145                 /* Error states => do nothing */
2146                 ret = -EINVAL;
2147                 break;
2148         default:
2149                 /* Unknown state */
2150                 BUG();
2151         }
2152
2153         return ret;
2154 }
2155
2156 static int __init iommu_go_to_state(enum iommu_init_state state)
2157 {
2158         int ret = 0;
2159
2160         while (init_state != state) {
2161                 ret = state_next();
2162                 if (init_state == IOMMU_NOT_FOUND ||
2163                     init_state == IOMMU_INIT_ERROR)
2164                         break;
2165         }
2166
2167         return ret;
2168 }
2169
2170 #ifdef CONFIG_IRQ_REMAP
2171 int __init amd_iommu_prepare(void)
2172 {
2173         int ret;
2174
2175         amd_iommu_irq_remap = true;
2176
2177         ret = iommu_go_to_state(IOMMU_ACPI_FINISHED);
2178         if (ret)
2179                 return ret;
2180         return amd_iommu_irq_remap ? 0 : -ENODEV;
2181 }
2182
2183 int __init amd_iommu_enable(void)
2184 {
2185         int ret;
2186
2187         ret = iommu_go_to_state(IOMMU_ENABLED);
2188         if (ret)
2189                 return ret;
2190
2191         irq_remapping_enabled = 1;
2192
2193         return 0;
2194 }
2195
2196 void amd_iommu_disable(void)
2197 {
2198         amd_iommu_suspend();
2199 }
2200
2201 int amd_iommu_reenable(int mode)
2202 {
2203         amd_iommu_resume();
2204
2205         return 0;
2206 }
2207
2208 int __init amd_iommu_enable_faulting(void)
2209 {
2210         /* We enable MSI later when PCI is initialized */
2211         return 0;
2212 }
2213 #endif
2214
2215 /*
2216  * This is the core init function for AMD IOMMU hardware in the system.
2217  * This function is called from the generic x86 DMA layer initialization
2218  * code.
2219  */
2220 static int __init amd_iommu_init(void)
2221 {
2222         int ret;
2223
2224         ret = iommu_go_to_state(IOMMU_INITIALIZED);
2225         if (ret) {
2226                 free_dma_resources();
2227                 if (!irq_remapping_enabled) {
2228                         disable_iommus();
2229                         free_on_init_error();
2230                 } else {
2231                         struct amd_iommu *iommu;
2232
2233                         uninit_device_table_dma();
2234                         for_each_iommu(iommu)
2235                                 iommu_flush_all_caches(iommu);
2236                 }
2237         }
2238
2239         return ret;
2240 }
2241
2242 /****************************************************************************
2243  *
2244  * Early detect code. This code runs at IOMMU detection time in the DMA
2245  * layer. It just looks if there is an IVRS ACPI table to detect AMD
2246  * IOMMUs
2247  *
2248  ****************************************************************************/
2249 int __init amd_iommu_detect(void)
2250 {
2251         int ret;
2252
2253         if (no_iommu || (iommu_detected && !gart_iommu_aperture))
2254                 return -ENODEV;
2255
2256         if (amd_iommu_disabled)
2257                 return -ENODEV;
2258
2259         ret = iommu_go_to_state(IOMMU_IVRS_DETECTED);
2260         if (ret)
2261                 return ret;
2262
2263         amd_iommu_detected = true;
2264         iommu_detected = 1;
2265         x86_init.iommu.iommu_init = amd_iommu_init;
2266
2267         return 1;
2268 }
2269
2270 /****************************************************************************
2271  *
2272  * Parsing functions for the AMD IOMMU specific kernel command line
2273  * options.
2274  *
2275  ****************************************************************************/
2276
2277 static int __init parse_amd_iommu_dump(char *str)
2278 {
2279         amd_iommu_dump = true;
2280
2281         return 1;
2282 }
2283
2284 static int __init parse_amd_iommu_options(char *str)
2285 {
2286         for (; *str; ++str) {
2287                 if (strncmp(str, "fullflush", 9) == 0)
2288                         amd_iommu_unmap_flush = true;
2289                 if (strncmp(str, "off", 3) == 0)
2290                         amd_iommu_disabled = true;
2291                 if (strncmp(str, "force_isolation", 15) == 0)
2292                         amd_iommu_force_isolation = true;
2293         }
2294
2295         return 1;
2296 }
2297
2298 static int __init parse_ivrs_ioapic(char *str)
2299 {
2300         unsigned int bus, dev, fn;
2301         int ret, id, i;
2302         u16 devid;
2303
2304         ret = sscanf(str, "[%d]=%x:%x.%x", &id, &bus, &dev, &fn);
2305
2306         if (ret != 4) {
2307                 pr_err("AMD-Vi: Invalid command line: ivrs_ioapic%s\n", str);
2308                 return 1;
2309         }
2310
2311         if (early_ioapic_map_size == EARLY_MAP_SIZE) {
2312                 pr_err("AMD-Vi: Early IOAPIC map overflow - ignoring ivrs_ioapic%s\n",
2313                         str);
2314                 return 1;
2315         }
2316
2317         devid = ((bus & 0xff) << 8) | ((dev & 0x1f) << 3) | (fn & 0x7);
2318
2319         cmdline_maps                    = true;
2320         i                               = early_ioapic_map_size++;
2321         early_ioapic_map[i].id          = id;
2322         early_ioapic_map[i].devid       = devid;
2323         early_ioapic_map[i].cmd_line    = true;
2324
2325         return 1;
2326 }
2327
2328 static int __init parse_ivrs_hpet(char *str)
2329 {
2330         unsigned int bus, dev, fn;
2331         int ret, id, i;
2332         u16 devid;
2333
2334         ret = sscanf(str, "[%d]=%x:%x.%x", &id, &bus, &dev, &fn);
2335
2336         if (ret != 4) {
2337                 pr_err("AMD-Vi: Invalid command line: ivrs_hpet%s\n", str);
2338                 return 1;
2339         }
2340
2341         if (early_hpet_map_size == EARLY_MAP_SIZE) {
2342                 pr_err("AMD-Vi: Early HPET map overflow - ignoring ivrs_hpet%s\n",
2343                         str);
2344                 return 1;
2345         }
2346
2347         devid = ((bus & 0xff) << 8) | ((dev & 0x1f) << 3) | (fn & 0x7);
2348
2349         cmdline_maps                    = true;
2350         i                               = early_hpet_map_size++;
2351         early_hpet_map[i].id            = id;
2352         early_hpet_map[i].devid         = devid;
2353         early_hpet_map[i].cmd_line      = true;
2354
2355         return 1;
2356 }
2357
2358 __setup("amd_iommu_dump",       parse_amd_iommu_dump);
2359 __setup("amd_iommu=",           parse_amd_iommu_options);
2360 __setup("ivrs_ioapic",          parse_ivrs_ioapic);
2361 __setup("ivrs_hpet",            parse_ivrs_hpet);
2362
2363 IOMMU_INIT_FINISH(amd_iommu_detect,
2364                   gart_iommu_hole_init,
2365                   NULL,
2366                   NULL);
2367
2368 bool amd_iommu_v2_supported(void)
2369 {
2370         return amd_iommu_v2_present;
2371 }
2372 EXPORT_SYMBOL(amd_iommu_v2_supported);
2373
2374 /****************************************************************************
2375  *
2376  * IOMMU EFR Performance Counter support functionality. This code allows
2377  * access to the IOMMU PC functionality.
2378  *
2379  ****************************************************************************/
2380
2381 u8 amd_iommu_pc_get_max_banks(u16 devid)
2382 {
2383         struct amd_iommu *iommu;
2384         u8 ret = 0;
2385
2386         /* locate the iommu governing the devid */
2387         iommu = amd_iommu_rlookup_table[devid];
2388         if (iommu)
2389                 ret = iommu->max_banks;
2390
2391         return ret;
2392 }
2393 EXPORT_SYMBOL(amd_iommu_pc_get_max_banks);
2394
2395 bool amd_iommu_pc_supported(void)
2396 {
2397         return amd_iommu_pc_present;
2398 }
2399 EXPORT_SYMBOL(amd_iommu_pc_supported);
2400
2401 u8 amd_iommu_pc_get_max_counters(u16 devid)
2402 {
2403         struct amd_iommu *iommu;
2404         u8 ret = 0;
2405
2406         /* locate the iommu governing the devid */
2407         iommu = amd_iommu_rlookup_table[devid];
2408         if (iommu)
2409                 ret = iommu->max_counters;
2410
2411         return ret;
2412 }
2413 EXPORT_SYMBOL(amd_iommu_pc_get_max_counters);
2414
2415 static int iommu_pc_get_set_reg_val(struct amd_iommu *iommu,
2416                                     u8 bank, u8 cntr, u8 fxn,
2417                                     u64 *value, bool is_write)
2418 {
2419         u32 offset;
2420         u32 max_offset_lim;
2421
2422         /* Check for valid iommu and pc register indexing */
2423         if (WARN_ON((fxn > 0x28) || (fxn & 7)))
2424                 return -ENODEV;
2425
2426         offset = (u32)(((0x40|bank) << 12) | (cntr << 8) | fxn);
2427
2428         /* Limit the offset to the hw defined mmio region aperture */
2429         max_offset_lim = (u32)(((0x40|iommu->max_banks) << 12) |
2430                                 (iommu->max_counters << 8) | 0x28);
2431         if ((offset < MMIO_CNTR_REG_OFFSET) ||
2432             (offset > max_offset_lim))
2433                 return -EINVAL;
2434
2435         if (is_write) {
2436                 writel((u32)*value, iommu->mmio_base + offset);
2437                 writel((*value >> 32), iommu->mmio_base + offset + 4);
2438         } else {
2439                 *value = readl(iommu->mmio_base + offset + 4);
2440                 *value <<= 32;
2441                 *value = readl(iommu->mmio_base + offset);
2442         }
2443
2444         return 0;
2445 }
2446 EXPORT_SYMBOL(amd_iommu_pc_get_set_reg_val);
2447
2448 int amd_iommu_pc_get_set_reg_val(u16 devid, u8 bank, u8 cntr, u8 fxn,
2449                                     u64 *value, bool is_write)
2450 {
2451         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
2452
2453         /* Make sure the IOMMU PC resource is available */
2454         if (!amd_iommu_pc_present || iommu == NULL)
2455                 return -ENODEV;
2456
2457         return iommu_pc_get_set_reg_val(iommu, bank, cntr, fxn,
2458                                         value, is_write);
2459 }