drivers/mtd/spi-nor/fsl-quadspi.c

   1 /*
   2  * Freescale QuadSPI driver.
   3  *
   4  * Copyright (C) 2013 Freescale Semiconductor, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; either version 2 of the License, or
   9  * (at your option) any later version.
  10  */
  11 #include <linux/kernel.h>
  12 #include <linux/module.h>
  13 #include <linux/interrupt.h>
  14 #include <linux/errno.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/sched.h>
  17 #include <linux/delay.h>
  18 #include <linux/io.h>
  19 #include <linux/clk.h>
  20 #include <linux/err.h>
  21 #include <linux/of.h>
  22 #include <linux/of_device.h>
  23 #include <linux/timer.h>
  24 #include <linux/jiffies.h>
  25 #include <linux/completion.h>
  26 #include <linux/mtd/mtd.h>
  27 #include <linux/mtd/partitions.h>
  28 #include <linux/mtd/spi-nor.h>
  29 #include <linux/mutex.h>
  30 #include <linux/pm_qos.h>
  31
  32 /* Controller needs driver to swap endian */
  33 #define QUADSPI_QUIRK_SWAP_ENDIAN       (1 << 0)
  34 /* Controller needs 4x internal clock */
  35 #define QUADSPI_QUIRK_4X_INT_CLK        (1 << 1)
  36 /*
  37  * TKT253890, Controller needs driver to fill txfifo till 16 byte to
  38  * trigger data transfer even though extern data will not transferred.
  39  */
  40 #define QUADSPI_QUIRK_TKT253890         (1 << 2)
  41 /* Controller cannot wake up from wait mode, TKT245618 */
  42 #define QUADSPI_QUIRK_TKT245618         (1 << 3)
  43
  44 /* The registers */
  45 #define QUADSPI_MCR                     0x00
  46 #define QUADSPI_MCR_RESERVED_SHIFT      16
  47 #define QUADSPI_MCR_RESERVED_MASK       (0xF << QUADSPI_MCR_RESERVED_SHIFT)
  48 #define QUADSPI_MCR_MDIS_SHIFT          14
  49 #define QUADSPI_MCR_MDIS_MASK           (1 << QUADSPI_MCR_MDIS_SHIFT)
  50 #define QUADSPI_MCR_CLR_TXF_SHIFT       11
  51 #define QUADSPI_MCR_CLR_TXF_MASK        (1 << QUADSPI_MCR_CLR_TXF_SHIFT)
  52 #define QUADSPI_MCR_CLR_RXF_SHIFT       10
  53 #define QUADSPI_MCR_CLR_RXF_MASK        (1 << QUADSPI_MCR_CLR_RXF_SHIFT)
  54 #define QUADSPI_MCR_DDR_EN_SHIFT        7
  55 #define QUADSPI_MCR_DDR_EN_MASK         (1 << QUADSPI_MCR_DDR_EN_SHIFT)
  56 #define QUADSPI_MCR_END_CFG_SHIFT       2
  57 #define QUADSPI_MCR_END_CFG_MASK        (3 << QUADSPI_MCR_END_CFG_SHIFT)
  58 #define QUADSPI_MCR_SWRSTHD_SHIFT       1
  59 #define QUADSPI_MCR_SWRSTHD_MASK        (1 << QUADSPI_MCR_SWRSTHD_SHIFT)
  60 #define QUADSPI_MCR_SWRSTSD_SHIFT       0
  61 #define QUADSPI_MCR_SWRSTSD_MASK        (1 << QUADSPI_MCR_SWRSTSD_SHIFT)
  62
  63 #define QUADSPI_IPCR                    0x08
  64 #define QUADSPI_IPCR_SEQID_SHIFT        24
  65 #define QUADSPI_IPCR_SEQID_MASK         (0xF << QUADSPI_IPCR_SEQID_SHIFT)
  66
  67 #define QUADSPI_BUF0CR                  0x10
  68 #define QUADSPI_BUF1CR                  0x14
  69 #define QUADSPI_BUF2CR                  0x18
  70 #define QUADSPI_BUFXCR_INVALID_MSTRID   0xe
  71
  72 #define QUADSPI_BUF3CR                  0x1c
  73 #define QUADSPI_BUF3CR_ALLMST_SHIFT     31
  74 #define QUADSPI_BUF3CR_ALLMST_MASK      (1 << QUADSPI_BUF3CR_ALLMST_SHIFT)
  75 #define QUADSPI_BUF3CR_ADATSZ_SHIFT             8
  76 #define QUADSPI_BUF3CR_ADATSZ_MASK      (0xFF << QUADSPI_BUF3CR_ADATSZ_SHIFT)
  77
  78 #define QUADSPI_BFGENCR                 0x20
  79 #define QUADSPI_BFGENCR_PAR_EN_SHIFT    16
  80 #define QUADSPI_BFGENCR_PAR_EN_MASK     (1 << (QUADSPI_BFGENCR_PAR_EN_SHIFT))
  81 #define QUADSPI_BFGENCR_SEQID_SHIFT     12
  82 #define QUADSPI_BFGENCR_SEQID_MASK      (0xF << QUADSPI_BFGENCR_SEQID_SHIFT)
  83
  84 #define QUADSPI_BUF0IND                 0x30
  85 #define QUADSPI_BUF1IND                 0x34
  86 #define QUADSPI_BUF2IND                 0x38
  87 #define QUADSPI_SFAR                    0x100
  88
  89 #define QUADSPI_SMPR                    0x108
  90 #define QUADSPI_SMPR_DDRSMP_SHIFT       16
  91 #define QUADSPI_SMPR_DDRSMP_MASK        (7 << QUADSPI_SMPR_DDRSMP_SHIFT)
  92 #define QUADSPI_SMPR_FSDLY_SHIFT        6
  93 #define QUADSPI_SMPR_FSDLY_MASK         (1 << QUADSPI_SMPR_FSDLY_SHIFT)
  94 #define QUADSPI_SMPR_FSPHS_SHIFT        5
  95 #define QUADSPI_SMPR_FSPHS_MASK         (1 << QUADSPI_SMPR_FSPHS_SHIFT)
  96 #define QUADSPI_SMPR_HSENA_SHIFT        0
  97 #define QUADSPI_SMPR_HSENA_MASK         (1 << QUADSPI_SMPR_HSENA_SHIFT)
  98
  99 #define QUADSPI_RBSR                    0x10c
 100 #define QUADSPI_RBSR_RDBFL_SHIFT        8
 101 #define QUADSPI_RBSR_RDBFL_MASK         (0x3F << QUADSPI_RBSR_RDBFL_SHIFT)
 102
 103 #define QUADSPI_RBCT                    0x110
 104 #define QUADSPI_RBCT_WMRK_MASK          0x1F
 105 #define QUADSPI_RBCT_RXBRD_SHIFT        8
 106 #define QUADSPI_RBCT_RXBRD_USEIPS       (0x1 << QUADSPI_RBCT_RXBRD_SHIFT)
 107
 108 #define QUADSPI_TBSR                    0x150
 109 #define QUADSPI_TBDR                    0x154
 110 #define QUADSPI_SR                      0x15c
 111 #define QUADSPI_SR_IP_ACC_SHIFT         1
 112 #define QUADSPI_SR_IP_ACC_MASK          (0x1 << QUADSPI_SR_IP_ACC_SHIFT)
 113 #define QUADSPI_SR_AHB_ACC_SHIFT        2
 114 #define QUADSPI_SR_AHB_ACC_MASK         (0x1 << QUADSPI_SR_AHB_ACC_SHIFT)
 115
 116 #define QUADSPI_FR                      0x160
 117 #define QUADSPI_FR_TFF_MASK             0x1
 118
 119 #define QUADSPI_SFA1AD                  0x180
 120 #define QUADSPI_SFA2AD                  0x184
 121 #define QUADSPI_SFB1AD                  0x188
 122 #define QUADSPI_SFB2AD                  0x18c
 123 #define QUADSPI_RBDR                    0x200
 124
 125 #define QUADSPI_LUTKEY                  0x300
 126 #define QUADSPI_LUTKEY_VALUE            0x5AF05AF0
 127
 128 #define QUADSPI_LCKCR                   0x304
 129 #define QUADSPI_LCKER_LOCK              0x1
 130 #define QUADSPI_LCKER_UNLOCK            0x2
 131
 132 #define QUADSPI_RSER                    0x164
 133 #define QUADSPI_RSER_TFIE               (0x1 << 0)
 134
 135 #define QUADSPI_LUT_BASE                0x310
 136
 137 /*
 138  * The definition of the LUT register shows below:
 139  *
 140  *  ---------------------------------------------------
 141  *  | INSTR1 | PAD1 | OPRND1 | INSTR0 | PAD0 | OPRND0 |
 142  *  ---------------------------------------------------
 143  */
 144 #define OPRND0_SHIFT            0
 145 #define PAD0_SHIFT              8
 146 #define INSTR0_SHIFT            10
 147 #define OPRND1_SHIFT            16
 148
 149 /* Instruction set for the LUT register. */
 150 #define LUT_STOP                0
 151 #define LUT_CMD                 1
 152 #define LUT_ADDR                2
 153 #define LUT_DUMMY               3
 154 #define LUT_MODE                4
 155 #define LUT_MODE2               5
 156 #define LUT_MODE4               6
 157 #define LUT_READ                7
 158 #define LUT_WRITE               8
 159 #define LUT_JMP_ON_CS           9
 160 #define LUT_ADDR_DDR            10
 161 #define LUT_MODE_DDR            11
 162 #define LUT_MODE2_DDR           12
 163 #define LUT_MODE4_DDR           13
 164 #define LUT_READ_DDR            14
 165 #define LUT_WRITE_DDR           15
 166 #define LUT_DATA_LEARN          16
 167
 168 /*
 169  * The PAD definitions for LUT register.
 170  *
 171  * The pad stands for the lines number of IO[0:3].
 172  * For example, the Quad read need four IO lines, so you should
 173  * set LUT_PAD4 which means we use four IO lines.
 174  */
 175 #define LUT_PAD1                0
 176 #define LUT_PAD2                1
 177 #define LUT_PAD4                2
 178
 179 /* Oprands for the LUT register. */
 180 #define ADDR24BIT               0x18
 181 #define ADDR32BIT               0x20
 182
 183 /* Macros for constructing the LUT register. */
 184 #define LUT0(ins, pad, opr)                                             \
 185                 (((opr) << OPRND0_SHIFT) | ((LUT_##pad) << PAD0_SHIFT) | \
 186                 ((LUT_##ins) << INSTR0_SHIFT))
 187
 188 #define LUT1(ins, pad, opr)     (LUT0(ins, pad, opr) << OPRND1_SHIFT)
 189
 190 /* other macros for LUT register. */
 191 #define QUADSPI_LUT(x)          (QUADSPI_LUT_BASE + (x) * 4)
 192 #define QUADSPI_LUT_NUM         64
 193
 194 /* SEQID -- we can have 16 seqids at most. */
 195 #define SEQID_QUAD_READ         0
 196 #define SEQID_WREN              1
 197 #define SEQID_WRDI              2
 198 #define SEQID_RDSR              3
 199 #define SEQID_SE                4
 200 #define SEQID_CHIP_ERASE        5
 201 #define SEQID_PP                6
 202 #define SEQID_RDID              7
 203 #define SEQID_WRSR              8
 204 #define SEQID_RDCR              9
 205 #define SEQID_EN4B              10
 206 #define SEQID_BRWR              11
 207
 208 #define QUADSPI_MIN_IOMAP SZ_4M
 209
 210 enum fsl_qspi_devtype {
 211         FSL_QUADSPI_VYBRID,
 212         FSL_QUADSPI_IMX6SX,
 213         FSL_QUADSPI_IMX7D,
 214         FSL_QUADSPI_IMX6UL,
 215 };
 216
 217 struct fsl_qspi_devtype_data {
 218         enum fsl_qspi_devtype devtype;
 219         int rxfifo;
 220         int txfifo;
 221         int ahb_buf_size;
 222         int driver_data;
 223 };
 224
 225 static struct fsl_qspi_devtype_data vybrid_data = {
 226         .devtype = FSL_QUADSPI_VYBRID,
 227         .rxfifo = 128,
 228         .txfifo = 64,
 229         .ahb_buf_size = 1024,
 230         .driver_data = QUADSPI_QUIRK_SWAP_ENDIAN,
 231 };
 232
 233 static struct fsl_qspi_devtype_data imx6sx_data = {
 234         .devtype = FSL_QUADSPI_IMX6SX,
 235         .rxfifo = 128,
 236         .txfifo = 512,
 237         .ahb_buf_size = 1024,
 238         .driver_data = QUADSPI_QUIRK_4X_INT_CLK
 239                        | QUADSPI_QUIRK_TKT245618,
 240 };
 241
 242 static struct fsl_qspi_devtype_data imx7d_data = {
 243         .devtype = FSL_QUADSPI_IMX7D,
 244         .rxfifo = 512,
 245         .txfifo = 512,
 246         .ahb_buf_size = 1024,
 247         .driver_data = QUADSPI_QUIRK_TKT253890
 248                        | QUADSPI_QUIRK_4X_INT_CLK,
 249 };
 250
 251 static struct fsl_qspi_devtype_data imx6ul_data = {
 252         .devtype = FSL_QUADSPI_IMX6UL,
 253         .rxfifo = 128,
 254         .txfifo = 512,
 255         .ahb_buf_size = 1024,
 256         .driver_data = QUADSPI_QUIRK_TKT253890
 257                        | QUADSPI_QUIRK_4X_INT_CLK,
 258 };
 259
 260 #define FSL_QSPI_MAX_CHIP       4
 261 struct fsl_qspi {
 262         struct mtd_info mtd[FSL_QSPI_MAX_CHIP];
 263         struct spi_nor nor[FSL_QSPI_MAX_CHIP];
 264         void __iomem *iobase;
 265         void __iomem *ahb_addr;
 266         u32 memmap_phy;
 267         u32 memmap_offs;
 268         u32 memmap_len;
 269         struct clk *clk, *clk_en;
 270         struct device *dev;
 271         struct completion c;
 272         struct fsl_qspi_devtype_data *devtype_data;
 273         u32 nor_size;
 274         u32 nor_num;
 275         u32 clk_rate;
 276         unsigned int chip_base_addr; /* We may support two chips. */
 277         bool has_second_chip;
 278         struct mutex lock;
 279         struct pm_qos_request pm_qos_req;
 280 };
 281
 282 static inline int needs_swap_endian(struct fsl_qspi *q)
 283 {
 284         return q->devtype_data->driver_data & QUADSPI_QUIRK_SWAP_ENDIAN;
 285 }
 286
 287 static inline int needs_4x_clock(struct fsl_qspi *q)
 288 {
 289         return q->devtype_data->driver_data & QUADSPI_QUIRK_4X_INT_CLK;
 290 }
 291
 292 static inline int needs_fill_txfifo(struct fsl_qspi *q)
 293 {
 294         return q->devtype_data->driver_data & QUADSPI_QUIRK_TKT253890;
 295 }
 296
 297 static inline int needs_wakeup_wait_mode(struct fsl_qspi *q)
 298 {
 299         return q->devtype_data->driver_data & QUADSPI_QUIRK_TKT245618;
 300 }
 301
 302 /*
 303  * An IC bug makes us to re-arrange the 32-bit data.
 304  * The following chips, such as IMX6SLX, have fixed this bug.
 305  */
 306 static inline u32 fsl_qspi_endian_xchg(struct fsl_qspi *q, u32 a)
 307 {
 308         return needs_swap_endian(q) ? __swab32(a) : a;
 309 }
 310
 311 static inline void fsl_qspi_unlock_lut(struct fsl_qspi *q)
 312 {
 313         writel(QUADSPI_LUTKEY_VALUE, q->iobase + QUADSPI_LUTKEY);
 314         writel(QUADSPI_LCKER_UNLOCK, q->iobase + QUADSPI_LCKCR);
 315 }
 316
 317 static inline void fsl_qspi_lock_lut(struct fsl_qspi *q)
 318 {
 319         writel(QUADSPI_LUTKEY_VALUE, q->iobase + QUADSPI_LUTKEY);
 320         writel(QUADSPI_LCKER_LOCK, q->iobase + QUADSPI_LCKCR);
 321 }
 322
 323 static irqreturn_t fsl_qspi_irq_handler(int irq, void *dev_id)
 324 {
 325         struct fsl_qspi *q = dev_id;
 326         u32 reg;
 327
 328         /* clear interrupt */
 329         reg = readl(q->iobase + QUADSPI_FR);
 330         writel(reg, q->iobase + QUADSPI_FR);
 331
 332         if (reg & QUADSPI_FR_TFF_MASK)
 333                 complete(&q->c);
 334
 335         dev_dbg(q->dev, "QUADSPI_FR : 0x%.8x:0x%.8x\n", q->chip_base_addr, reg);
 336         return IRQ_HANDLED;
 337 }
 338
 339 static void fsl_qspi_init_lut(struct fsl_qspi *q)
 340 {
 341         void __iomem *base = q->iobase;
 342         int rxfifo = q->devtype_data->rxfifo;
 343         u32 lut_base;
 344         u8 cmd, addrlen, dummy;
 345         int i;
 346
 347         fsl_qspi_unlock_lut(q);
 348
 349         /* Clear all the LUT table */
 350         for (i = 0; i < QUADSPI_LUT_NUM; i++)
 351                 writel(0, base + QUADSPI_LUT_BASE + i * 4);
 352
 353         /* Quad Read */
 354         lut_base = SEQID_QUAD_READ * 4;
 355
 356         if (q->nor_size <= SZ_16M) {
 357                 cmd = SPINOR_OP_READ_1_1_4;
 358                 addrlen = ADDR24BIT;
 359                 dummy = 8;
 360         } else {
 361                 /* use the 4-byte address */
 362                 cmd = SPINOR_OP_READ_1_1_4;
 363                 addrlen = ADDR32BIT;
 364                 dummy = 8;
 365         }
 366
 367         writel(LUT0(CMD, PAD1, cmd) | LUT1(ADDR, PAD1, addrlen),
 368                         base + QUADSPI_LUT(lut_base));
 369         writel(LUT0(DUMMY, PAD1, dummy) | LUT1(READ, PAD4, rxfifo),
 370                         base + QUADSPI_LUT(lut_base + 1));
 371
 372         /* Write enable */
 373         lut_base = SEQID_WREN * 4;
 374         writel(LUT0(CMD, PAD1, SPINOR_OP_WREN), base + QUADSPI_LUT(lut_base));
 375
 376         /* Page Program */
 377         lut_base = SEQID_PP * 4;
 378
 379         if (q->nor_size <= SZ_16M) {
 380                 cmd = SPINOR_OP_PP;
 381                 addrlen = ADDR24BIT;
 382         } else {
 383                 /* use the 4-byte address */
 384                 cmd = SPINOR_OP_PP;
 385                 addrlen = ADDR32BIT;
 386         }
 387
 388         writel(LUT0(CMD, PAD1, cmd) | LUT1(ADDR, PAD1, addrlen),
 389                         base + QUADSPI_LUT(lut_base));
 390         writel(LUT0(WRITE, PAD1, 0), base + QUADSPI_LUT(lut_base + 1));
 391
 392         /* Read Status */
 393         lut_base = SEQID_RDSR * 4;
 394         writel(LUT0(CMD, PAD1, SPINOR_OP_RDSR) | LUT1(READ, PAD1, 0x1),
 395                         base + QUADSPI_LUT(lut_base));
 396
 397         /* Erase a sector */
 398         lut_base = SEQID_SE * 4;
 399
 400         cmd = q->nor[0].erase_opcode;
 401         addrlen = q->nor_size <= SZ_16M ? ADDR24BIT : ADDR32BIT;
 402
 403         writel(LUT0(CMD, PAD1, cmd) | LUT1(ADDR, PAD1, addrlen),
 404                         base + QUADSPI_LUT(lut_base));
 405
 406         /* Erase the whole chip */
 407         lut_base = SEQID_CHIP_ERASE * 4;
 408         writel(LUT0(CMD, PAD1, SPINOR_OP_CHIP_ERASE),
 409                         base + QUADSPI_LUT(lut_base));
 410
 411         /* READ ID */
 412         lut_base = SEQID_RDID * 4;
 413         writel(LUT0(CMD, PAD1, SPINOR_OP_RDID) | LUT1(READ, PAD1, 0x8),
 414                         base + QUADSPI_LUT(lut_base));
 415
 416         /* Write Register */
 417         lut_base = SEQID_WRSR * 4;
 418         writel(LUT0(CMD, PAD1, SPINOR_OP_WRSR) | LUT1(WRITE, PAD1, 0x2),
 419                         base + QUADSPI_LUT(lut_base));
 420
 421         /* Read Configuration Register */
 422         lut_base = SEQID_RDCR * 4;
 423         writel(LUT0(CMD, PAD1, SPINOR_OP_RDCR) | LUT1(READ, PAD1, 0x1),
 424                         base + QUADSPI_LUT(lut_base));
 425
 426         /* Write disable */
 427         lut_base = SEQID_WRDI * 4;
 428         writel(LUT0(CMD, PAD1, SPINOR_OP_WRDI), base + QUADSPI_LUT(lut_base));
 429
 430         /* Enter 4 Byte Mode (Micron) */
 431         lut_base = SEQID_EN4B * 4;
 432         writel(LUT0(CMD, PAD1, SPINOR_OP_EN4B), base + QUADSPI_LUT(lut_base));
 433
 434         /* Enter 4 Byte Mode (Spansion) */
 435         lut_base = SEQID_BRWR * 4;
 436         writel(LUT0(CMD, PAD1, SPINOR_OP_BRWR), base + QUADSPI_LUT(lut_base));
 437
 438         fsl_qspi_lock_lut(q);
 439 }
 440
 441 /* Get the SEQID for the command */
 442 static int fsl_qspi_get_seqid(struct fsl_qspi *q, u8 cmd)
 443 {
 444         switch (cmd) {
 445         case SPINOR_OP_READ_1_1_4:
 446                 return SEQID_QUAD_READ;
 447         case SPINOR_OP_WREN:
 448                 return SEQID_WREN;
 449         case SPINOR_OP_WRDI:
 450                 return SEQID_WRDI;
 451         case SPINOR_OP_RDSR:
 452                 return SEQID_RDSR;
 453         case SPINOR_OP_SE:
 454                 return SEQID_SE;
 455         case SPINOR_OP_CHIP_ERASE:
 456                 return SEQID_CHIP_ERASE;
 457         case SPINOR_OP_PP:
 458                 return SEQID_PP;
 459         case SPINOR_OP_RDID:
 460                 return SEQID_RDID;
 461         case SPINOR_OP_WRSR:
 462                 return SEQID_WRSR;
 463         case SPINOR_OP_RDCR:
 464                 return SEQID_RDCR;
 465         case SPINOR_OP_EN4B:
 466                 return SEQID_EN4B;
 467         case SPINOR_OP_BRWR:
 468                 return SEQID_BRWR;
 469         default:
 470                 if (cmd == q->nor[0].erase_opcode)
 471                         return SEQID_SE;
 472                 dev_err(q->dev, "Unsupported cmd 0x%.2x\n", cmd);
 473                 break;
 474         }
 475         return -EINVAL;
 476 }
 477
 478 static int
 479 fsl_qspi_runcmd(struct fsl_qspi *q, u8 cmd, unsigned int addr, int len)
 480 {
 481         void __iomem *base = q->iobase;
 482         int seqid;
 483         u32 reg, reg2;
 484         int err;
 485
 486         init_completion(&q->c);
 487         dev_dbg(q->dev, "to 0x%.8x:0x%.8x, len:%d, cmd:%.2x\n",
 488                         q->chip_base_addr, addr, len, cmd);
 489
 490         /* save the reg */
 491         reg = readl(base + QUADSPI_MCR);
 492
 493         writel(q->memmap_phy + q->chip_base_addr + addr, base + QUADSPI_SFAR);
 494         writel(QUADSPI_RBCT_WMRK_MASK | QUADSPI_RBCT_RXBRD_USEIPS,
 495                         base + QUADSPI_RBCT);
 496         writel(reg | QUADSPI_MCR_CLR_RXF_MASK, base + QUADSPI_MCR);
 497
 498         do {
 499                 reg2 = readl(base + QUADSPI_SR);
 500                 if (reg2 & (QUADSPI_SR_IP_ACC_MASK | QUADSPI_SR_AHB_ACC_MASK)) {
 501                         udelay(1);
 502                         dev_dbg(q->dev, "The controller is busy, 0x%x\n", reg2);
 503                         continue;
 504                 }
 505                 break;
 506         } while (1);
 507
 508         /* trigger the LUT now */
 509         seqid = fsl_qspi_get_seqid(q, cmd);
 510         writel((seqid << QUADSPI_IPCR_SEQID_SHIFT) | len, base + QUADSPI_IPCR);
 511
 512         /* Wait for the interrupt. */
 513         if (!wait_for_completion_timeout(&q->c, msecs_to_jiffies(1000))) {
 514                 dev_err(q->dev,
 515                         "cmd 0x%.2x timeout, addr@%.8x, FR:0x%.8x, SR:0x%.8x\n",
 516                         cmd, addr, readl(base + QUADSPI_FR),
 517                         readl(base + QUADSPI_SR));
 518                 err = -ETIMEDOUT;
 519         } else {
 520                 err = 0;
 521         }
 522
 523         /* restore the MCR */
 524         writel(reg, base + QUADSPI_MCR);
 525
 526         return err;
 527 }
 528
 529 /* Read out the data from the QUADSPI_RBDR buffer registers. */
 530 static void fsl_qspi_read_data(struct fsl_qspi *q, int len, u8 *rxbuf)
 531 {
 532         u32 tmp;
 533         int i = 0;
 534
 535         while (len > 0) {
 536                 tmp = readl(q->iobase + QUADSPI_RBDR + i * 4);
 537                 tmp = fsl_qspi_endian_xchg(q, tmp);
 538                 dev_dbg(q->dev, "chip addr:0x%.8x, rcv:0x%.8x\n",
 539                                 q->chip_base_addr, tmp);
 540
 541                 if (len >= 4) {
 542                         *((u32 *)rxbuf) = tmp;
 543                         rxbuf += 4;
 544                 } else {
 545                         memcpy(rxbuf, &tmp, len);
 546                         break;
 547                 }
 548
 549                 len -= 4;
 550                 i++;
 551         }
 552 }
 553
 554 /*
 555  * If we have changed the content of the flash by writing or erasing,
 556  * we need to invalidate the AHB buffer. If we do not do so, we may read out
 557  * the wrong data. The spec tells us reset the AHB domain and Serial Flash
 558  * domain at the same time.
 559  */
 560 static inline void fsl_qspi_invalid(struct fsl_qspi *q)
 561 {
 562         u32 reg;
 563
 564         reg = readl(q->iobase + QUADSPI_MCR);
 565         reg |= QUADSPI_MCR_SWRSTHD_MASK | QUADSPI_MCR_SWRSTSD_MASK;
 566         writel(reg, q->iobase + QUADSPI_MCR);
 567
 568         /*
 569          * The minimum delay : 1 AHB + 2 SFCK clocks.
 570          * Delay 1 us is enough.
 571          */
 572         udelay(1);
 573
 574         reg &= ~(QUADSPI_MCR_SWRSTHD_MASK | QUADSPI_MCR_SWRSTSD_MASK);
 575         writel(reg, q->iobase + QUADSPI_MCR);
 576 }
 577
 578 static int fsl_qspi_nor_write(struct fsl_qspi *q, struct spi_nor *nor,
 579                                 u8 opcode, unsigned int to, u32 *txbuf,
 580                                 unsigned count, size_t *retlen)
 581 {
 582         int ret, i, j;
 583         u32 tmp;
 584
 585         dev_dbg(q->dev, "to 0x%.8x:0x%.8x, len : %d\n",
 586                 q->chip_base_addr, to, count);
 587
 588         /* clear the TX FIFO. */
 589         tmp = readl(q->iobase + QUADSPI_MCR);
 590         writel(tmp | QUADSPI_MCR_CLR_TXF_MASK, q->iobase + QUADSPI_MCR);
 591
 592         /* fill the TX data to the FIFO */
 593         for (j = 0, i = ((count + 3) / 4); j < i; j++) {
 594                 tmp = fsl_qspi_endian_xchg(q, *txbuf);
 595                 writel(tmp, q->iobase + QUADSPI_TBDR);
 596                 txbuf++;
 597         }
 598
 599         /* fill the TXFIFO upto 16 bytes for i.MX7d */
 600         if (needs_fill_txfifo(q))
 601                 for (; i < 4; i++)
 602                         writel(tmp, q->iobase + QUADSPI_TBDR);
 603
 604         /* Trigger it */
 605         ret = fsl_qspi_runcmd(q, opcode, to, count);
 606
 607         if (ret == 0 && retlen)
 608                 *retlen += count;
 609
 610         return ret;
 611 }
 612
 613 static void fsl_qspi_set_map_addr(struct fsl_qspi *q)
 614 {
 615         int nor_size = q->nor_size;
 616         void __iomem *base = q->iobase;
 617
 618         writel(nor_size + q->memmap_phy, base + QUADSPI_SFA1AD);
 619         writel(nor_size * 2 + q->memmap_phy, base + QUADSPI_SFA2AD);
 620         writel(nor_size * 3 + q->memmap_phy, base + QUADSPI_SFB1AD);
 621         writel(nor_size * 4 + q->memmap_phy, base + QUADSPI_SFB2AD);
 622 }
 623
 624 /*
 625  * There are two different ways to read out the data from the flash:
 626  *  the "IP Command Read" and the "AHB Command Read".
 627  *
 628  * The IC guy suggests we use the "AHB Command Read" which is faster
 629  * then the "IP Command Read". (What's more is that there is a bug in
 630  * the "IP Command Read" in the Vybrid.)
 631  *
 632  * After we set up the registers for the "AHB Command Read", we can use
 633  * the memcpy to read the data directly. A "missed" access to the buffer
 634  * causes the controller to clear the buffer, and use the sequence pointed
 635  * by the QUADSPI_BFGENCR[SEQID] to initiate a read from the flash.
 636  */
 637 static void fsl_qspi_init_abh_read(struct fsl_qspi *q)
 638 {
 639         void __iomem *base = q->iobase;
 640         int seqid;
 641
 642         /* AHB configuration for access buffer 0/1/2 .*/
 643         writel(QUADSPI_BUFXCR_INVALID_MSTRID, base + QUADSPI_BUF0CR);
 644         writel(QUADSPI_BUFXCR_INVALID_MSTRID, base + QUADSPI_BUF1CR);
 645         writel(QUADSPI_BUFXCR_INVALID_MSTRID, base + QUADSPI_BUF2CR);
 646         /*
 647          * Set ADATSZ with the maximum AHB buffer size to improve the
 648          * read performance.
 649          */
 650         writel(QUADSPI_BUF3CR_ALLMST_MASK | ((q->devtype_data->ahb_buf_size / 8)
 651                         << QUADSPI_BUF3CR_ADATSZ_SHIFT), base + QUADSPI_BUF3CR);
 652
 653         /* We only use the buffer3 */
 654         writel(0, base + QUADSPI_BUF0IND);
 655         writel(0, base + QUADSPI_BUF1IND);
 656         writel(0, base + QUADSPI_BUF2IND);
 657
 658         /* Set the default lut sequence for AHB Read. */
 659         seqid = fsl_qspi_get_seqid(q, q->nor[0].read_opcode);
 660         writel(seqid << QUADSPI_BFGENCR_SEQID_SHIFT,
 661                 q->iobase + QUADSPI_BFGENCR);
 662 }
 663
 664 /* This function was used to prepare and enable QSPI clock */
 665 static int fsl_qspi_clk_prep_enable(struct fsl_qspi *q)
 666 {
 667         int ret;
 668
 669         ret = clk_prepare_enable(q->clk_en);
 670         if (ret)
 671                 return ret;
 672
 673         ret = clk_prepare_enable(q->clk);
 674         if (ret) {
 675                 clk_disable_unprepare(q->clk_en);
 676                 return ret;
 677         }
 678
 679         if (needs_wakeup_wait_mode(q))
 680                 pm_qos_add_request(&q->pm_qos_req, PM_QOS_CPU_DMA_LATENCY, 0);
 681
 682         return 0;
 683 }
 684
 685 /* This function was used to disable and unprepare QSPI clock */
 686 static void fsl_qspi_clk_disable_unprep(struct fsl_qspi *q)
 687 {
 688         if (needs_wakeup_wait_mode(q))
 689                 pm_qos_remove_request(&q->pm_qos_req);
 690
 691         clk_disable_unprepare(q->clk);
 692         clk_disable_unprepare(q->clk_en);
 693
 694 }
 695
 696 /* We use this function to do some basic init for spi_nor_scan(). */
 697 static int fsl_qspi_nor_setup(struct fsl_qspi *q)
 698 {
 699         void __iomem *base = q->iobase;
 700         u32 reg;
 701         int ret;
 702
 703         /* disable and unprepare clock to avoid glitch pass to controller */
 704         fsl_qspi_clk_disable_unprep(q);
 705
 706         /* the default frequency, we will change it in the future. */
 707         ret = clk_set_rate(q->clk, 66000000);
 708         if (ret)
 709                 return ret;
 710
 711         ret = fsl_qspi_clk_prep_enable(q);
 712         if (ret)
 713                 return ret;
 714
 715         /* Reset the module */
 716         writel(QUADSPI_MCR_SWRSTSD_MASK | QUADSPI_MCR_SWRSTHD_MASK,
 717                 base + QUADSPI_MCR);
 718         udelay(1);
 719
 720         /* Init the LUT table. */
 721         fsl_qspi_init_lut(q);
 722
 723         /* Disable the module */
 724         writel(QUADSPI_MCR_MDIS_MASK | QUADSPI_MCR_RESERVED_MASK,
 725                         base + QUADSPI_MCR);
 726
 727         reg = readl(base + QUADSPI_SMPR);
 728         writel(reg & ~(QUADSPI_SMPR_FSDLY_MASK
 729                         | QUADSPI_SMPR_FSPHS_MASK
 730                         | QUADSPI_SMPR_HSENA_MASK
 731                         | QUADSPI_SMPR_DDRSMP_MASK), base + QUADSPI_SMPR);
 732
 733         /* Enable the module */
 734         writel(QUADSPI_MCR_RESERVED_MASK | QUADSPI_MCR_END_CFG_MASK,
 735                         base + QUADSPI_MCR);
 736
 737         /* clear all interrupt status */
 738         writel(0xffffffff, q->iobase + QUADSPI_FR);
 739
 740         /* enable the interrupt */
 741         writel(QUADSPI_RSER_TFIE, q->iobase + QUADSPI_RSER);
 742
 743         return 0;
 744 }
 745
 746 static int fsl_qspi_nor_setup_last(struct fsl_qspi *q)
 747 {
 748         unsigned long rate = q->clk_rate;
 749         int ret;
 750
 751         if (needs_4x_clock(q))
 752                 rate *= 4;
 753
 754         /* disable and unprepare clock to avoid glitch pass to controller */
 755         fsl_qspi_clk_disable_unprep(q);
 756
 757         ret = clk_set_rate(q->clk, rate);
 758         if (ret)
 759                 return ret;
 760
 761         ret = fsl_qspi_clk_prep_enable(q);
 762         if (ret)
 763                 return ret;
 764
 765         /* Init the LUT table again. */
 766         fsl_qspi_init_lut(q);
 767
 768         /* Init for AHB read */
 769         fsl_qspi_init_abh_read(q);
 770
 771         return 0;
 772 }
 773
 774 static const struct of_device_id fsl_qspi_dt_ids[] = {
 775         { .compatible = "fsl,vf610-qspi", .data = (void *)&vybrid_data, },
 776         { .compatible = "fsl,imx6sx-qspi", .data = (void *)&imx6sx_data, },
 777         { .compatible = "fsl,imx7d-qspi", .data = (void *)&imx7d_data, },
 778         { .compatible = "fsl,imx6ul-qspi", .data = (void *)&imx6ul_data, },
 779         { /* sentinel */ }
 780 };
 781 MODULE_DEVICE_TABLE(of, fsl_qspi_dt_ids);
 782
 783 static void fsl_qspi_set_base_addr(struct fsl_qspi *q, struct spi_nor *nor)
 784 {
 785         q->chip_base_addr = q->nor_size * (nor - q->nor);
 786 }
 787
 788 static int fsl_qspi_read_reg(struct spi_nor *nor, u8 opcode, u8 *buf, int len)
 789 {
 790         int ret;
 791         struct fsl_qspi *q = nor->priv;
 792
 793         ret = fsl_qspi_runcmd(q, opcode, 0, len);
 794         if (ret)
 795                 return ret;
 796
 797         fsl_qspi_read_data(q, len, buf);
 798         return 0;
 799 }
 800
 801 static int fsl_qspi_write_reg(struct spi_nor *nor, u8 opcode, u8 *buf, int len,
 802                         int write_enable)
 803 {
 804         struct fsl_qspi *q = nor->priv;
 805         int ret;
 806
 807         if (!buf) {
 808                 ret = fsl_qspi_runcmd(q, opcode, 0, 1);
 809                 if (ret)
 810                         return ret;
 811
 812                 if (opcode == SPINOR_OP_CHIP_ERASE)
 813                         fsl_qspi_invalid(q);
 814
 815         } else if (len > 0) {
 816                 ret = fsl_qspi_nor_write(q, nor, opcode, 0,
 817                                         (u32 *)buf, len, NULL);
 818         } else {
 819                 dev_err(q->dev, "invalid cmd %d\n", opcode);
 820                 ret = -EINVAL;
 821         }
 822
 823         return ret;
 824 }
 825
 826 static void fsl_qspi_write(struct spi_nor *nor, loff_t to,
 827                 size_t len, size_t *retlen, const u_char *buf)
 828 {
 829         struct fsl_qspi *q = nor->priv;
 830
 831         fsl_qspi_nor_write(q, nor, nor->program_opcode, to,
 832                                 (u32 *)buf, len, retlen);
 833
 834         /* invalid the data in the AHB buffer. */
 835         fsl_qspi_invalid(q);
 836 }
 837
 838 static int fsl_qspi_read(struct spi_nor *nor, loff_t from,
 839                 size_t len, size_t *retlen, u_char *buf)
 840 {
 841         struct fsl_qspi *q = nor->priv;
 842         u8 cmd = nor->read_opcode;
 843
 844         /* if necessary,ioremap buffer before AHB read, */
 845         if (!q->ahb_addr) {
 846                 q->memmap_offs = q->chip_base_addr + from;
 847                 q->memmap_len = len > QUADSPI_MIN_IOMAP ? len : QUADSPI_MIN_IOMAP;
 848
 849                 q->ahb_addr = ioremap_nocache(
 850                                 q->memmap_phy + q->memmap_offs,
 851                                 q->memmap_len);
 852                 if (!q->ahb_addr) {
 853                         dev_err(q->dev, "ioremap failed\n");
 854                         return -ENOMEM;
 855                 }
 856         /* ioremap if the data requested is out of range */
 857         } else if (q->chip_base_addr + from < q->memmap_offs
 858                         || q->chip_base_addr + from + len >
 859                         q->memmap_offs + q->memmap_len) {
 860                 iounmap(q->ahb_addr);
 861
 862                 q->memmap_offs = q->chip_base_addr + from;
 863                 q->memmap_len = len > QUADSPI_MIN_IOMAP ? len : QUADSPI_MIN_IOMAP;
 864                 q->ahb_addr = ioremap_nocache(
 865                                 q->memmap_phy + q->memmap_offs,
 866                                 q->memmap_len);
 867                 if (!q->ahb_addr) {
 868                         dev_err(q->dev, "ioremap failed\n");
 869                         return -ENOMEM;
 870                 }
 871         }
 872
 873         dev_dbg(q->dev, "cmd [%x],read from 0x%p, len:%d\n",
 874                 cmd, q->ahb_addr + q->chip_base_addr + from - q->memmap_offs,
 875                 len);
 876
 877         /* Read out the data directly from the AHB buffer.*/
 878         memcpy(buf, q->ahb_addr + q->chip_base_addr + from - q->memmap_offs,
 879                 len);
 880
 881         *retlen += len;
 882         return 0;
 883 }
 884
 885 static int fsl_qspi_erase(struct spi_nor *nor, loff_t offs)
 886 {
 887         struct fsl_qspi *q = nor->priv;
 888         int ret;
 889
 890         dev_dbg(nor->dev, "%dKiB at 0x%08x:0x%08x\n",
 891                 nor->mtd->erasesize / 1024, q->chip_base_addr, (u32)offs);
 892
 893         ret = fsl_qspi_runcmd(q, nor->erase_opcode, offs, 0);
 894         if (ret)
 895                 return ret;
 896
 897         fsl_qspi_invalid(q);
 898         return 0;
 899 }
 900
 901 static int fsl_qspi_prep(struct spi_nor *nor, enum spi_nor_ops ops)
 902 {
 903         struct fsl_qspi *q = nor->priv;
 904         int ret;
 905
 906         mutex_lock(&q->lock);
 907
 908         ret = fsl_qspi_clk_prep_enable(q);
 909         if (ret)
 910                 goto err_mutex;
 911
 912         fsl_qspi_set_base_addr(q, nor);
 913         return 0;
 914
 915 err_mutex:
 916         mutex_unlock(&q->lock);
 917         return ret;
 918 }
 919
 920 static void fsl_qspi_unprep(struct spi_nor *nor, enum spi_nor_ops ops)
 921 {
 922         struct fsl_qspi *q = nor->priv;
 923
 924         fsl_qspi_clk_disable_unprep(q);
 925         mutex_unlock(&q->lock);
 926 }
 927
 928 static int fsl_qspi_probe(struct platform_device *pdev)
 929 {
 930         struct device_node *np = pdev->dev.of_node;
 931         struct mtd_part_parser_data ppdata;
 932         struct device *dev = &pdev->dev;
 933         struct fsl_qspi *q;
 934         struct resource *res;
 935         struct spi_nor *nor;
 936         struct mtd_info *mtd;
 937         int ret, i = 0;
 938         const struct of_device_id *of_id =
 939                         of_match_device(fsl_qspi_dt_ids, &pdev->dev);
 940
 941         q = devm_kzalloc(dev, sizeof(*q), GFP_KERNEL);
 942         if (!q)
 943                 return -ENOMEM;
 944
 945         q->nor_num = of_get_child_count(dev->of_node);
 946         if (!q->nor_num || q->nor_num > FSL_QSPI_MAX_CHIP)
 947                 return -ENODEV;
 948
 949         q->dev = dev;
 950         q->devtype_data = (struct fsl_qspi_devtype_data *)of_id->data;
 951         platform_set_drvdata(pdev, q);
 952
 953         /* find the resources */
 954         res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "QuadSPI");
 955         q->iobase = devm_ioremap_resource(dev, res);
 956         if (IS_ERR(q->iobase))
 957                 return PTR_ERR(q->iobase);
 958
 959         res = platform_get_resource_byname(pdev, IORESOURCE_MEM,
 960                                         "QuadSPI-memory");
 961         if (!devm_request_mem_region(dev, res->start, resource_size(res),
 962                                      res->name)) {
 963                 dev_err(dev, "can't request region for resource %pR\n", res);
 964                 return -EBUSY;
 965         }
 966
 967         q->memmap_phy = res->start;
 968
 969         /* find the clocks */
 970         q->clk_en = devm_clk_get(dev, "qspi_en");
 971         if (IS_ERR(q->clk_en))
 972                 return PTR_ERR(q->clk_en);
 973
 974         q->clk = devm_clk_get(dev, "qspi");
 975         if (IS_ERR(q->clk))
 976                 return PTR_ERR(q->clk);
 977
 978         ret = fsl_qspi_clk_prep_enable(q);
 979         if (ret) {
 980                 dev_err(dev, "can not enable the clock\n");
 981                 goto clk_failed;
 982         }
 983
 984         /* find the irq */
 985         ret = platform_get_irq(pdev, 0);
 986         if (ret < 0) {
 987                 dev_err(dev, "failed to get the irq: %d\n", ret);
 988                 goto irq_failed;
 989         }
 990
 991         ret = devm_request_irq(dev, ret,
 992                         fsl_qspi_irq_handler, 0, pdev->name, q);
 993         if (ret) {
 994                 dev_err(dev, "failed to request irq: %d\n", ret);
 995                 goto irq_failed;
 996         }
 997
 998         ret = fsl_qspi_nor_setup(q);
 999         if (ret)
1000                 goto irq_failed;
1001
1002         if (of_get_property(np, "fsl,qspi-has-second-chip", NULL))
1003                 q->has_second_chip = true;
1004
1005         mutex_init(&q->lock);
1006
1007         /* iterate the subnodes. */
1008         for_each_available_child_of_node(dev->of_node, np) {
1009                 char modalias[40];
1010
1011                 /* skip the holes */
1012                 if (!q->has_second_chip)
1013                         i *= 2;
1014
1015                 nor = &q->nor[i];
1016                 mtd = &q->mtd[i];
1017
1018                 nor->mtd = mtd;
1019                 nor->dev = dev;
1020                 nor->priv = q;
1021                 mtd->priv = nor;
1022
1023                 /* fill the hooks */
1024                 nor->read_reg = fsl_qspi_read_reg;
1025                 nor->write_reg = fsl_qspi_write_reg;
1026                 nor->read = fsl_qspi_read;
1027                 nor->write = fsl_qspi_write;
1028                 nor->erase = fsl_qspi_erase;
1029
1030                 nor->prepare = fsl_qspi_prep;
1031                 nor->unprepare = fsl_qspi_unprep;
1032
1033                 ret = of_modalias_node(np, modalias, sizeof(modalias));
1034                 if (ret < 0)
1035                         goto mutex_failed;
1036
1037                 ret = of_property_read_u32(np, "spi-max-frequency",
1038                                 &q->clk_rate);
1039                 if (ret < 0)
1040                         goto mutex_failed;
1041
1042                 /* set the chip address for READID */
1043                 fsl_qspi_set_base_addr(q, nor);
1044
1045                 ret = spi_nor_scan(nor, modalias, SPI_NOR_QUAD);
1046                 if (ret)
1047                         goto mutex_failed;
1048
1049                 ppdata.of_node = np;
1050                 ret = mtd_device_parse_register(mtd, NULL, &ppdata, NULL, 0);
1051                 if (ret)
1052                         goto mutex_failed;
1053
1054                 /* Set the correct NOR size now. */
1055                 if (q->nor_size == 0) {
1056                         q->nor_size = mtd->size;
1057
1058                         /* Map the SPI NOR to accessiable address */
1059                         fsl_qspi_set_map_addr(q);
1060                 }
1061
1062                 /*
1063                  * The TX FIFO is 64 bytes in the Vybrid, but the Page Program
1064                  * may writes 265 bytes per time. The write is working in the
1065                  * unit of the TX FIFO, not in the unit of the SPI NOR's page
1066                  * size.
1067                  *
1068                  * So shrink the spi_nor->page_size if it is larger then the
1069                  * TX FIFO.
1070                  */
1071                 if (nor->page_size > q->devtype_data->txfifo)
1072                         nor->page_size = q->devtype_data->txfifo;
1073
1074                 i++;
1075         }
1076
1077         /* finish the rest init. */
1078         ret = fsl_qspi_nor_setup_last(q);
1079         if (ret)
1080                 goto last_init_failed;
1081
1082         fsl_qspi_clk_disable_unprep(q);
1083         return 0;
1084
1085 last_init_failed:
1086         for (i = 0; i < q->nor_num; i++) {
1087                 /* skip the holes */
1088                 if (!q->has_second_chip)
1089                         i *= 2;
1090                 mtd_device_unregister(&q->mtd[i]);
1091         }
1092 mutex_failed:
1093         mutex_destroy(&q->lock);
1094 irq_failed:
1095         fsl_qspi_clk_disable_unprep(q);
1096 clk_failed:
1097         dev_err(dev, "Freescale QuadSPI probe failed\n");
1098         return ret;
1099 }
1100
1101 static int fsl_qspi_remove(struct platform_device *pdev)
1102 {
1103         struct fsl_qspi *q = platform_get_drvdata(pdev);
1104         int i;
1105
1106         for (i = 0; i < q->nor_num; i++) {
1107                 /* skip the holes */
1108                 if (!q->has_second_chip)
1109                         i *= 2;
1110                 mtd_device_unregister(&q->mtd[i]);
1111         }
1112
1113         /* disable the hardware */
1114         writel(QUADSPI_MCR_MDIS_MASK, q->iobase + QUADSPI_MCR);
1115         writel(0x0, q->iobase + QUADSPI_RSER);
1116
1117         mutex_destroy(&q->lock);
1118
1119         if (q->ahb_addr)
1120                 iounmap(q->ahb_addr);
1121
1122         return 0;
1123 }
1124
1125 static int fsl_qspi_suspend(struct platform_device *pdev, pm_message_t state)
1126 {
1127         return 0;
1128 }
1129
1130 static int fsl_qspi_resume(struct platform_device *pdev)
1131 {
1132         int ret;
1133         struct fsl_qspi *q = platform_get_drvdata(pdev);
1134
1135         ret = fsl_qspi_clk_prep_enable(q);
1136         if (ret)
1137                 return ret;
1138
1139         fsl_qspi_nor_setup(q);
1140         fsl_qspi_set_map_addr(q);
1141         fsl_qspi_nor_setup_last(q);
1142
1143         fsl_qspi_clk_disable_unprep(q);
1144
1145         return 0;
1146 }
1147
1148 static struct platform_driver fsl_qspi_driver = {
1149         .driver = {
1150                 .name   = "fsl-quadspi",
1151                 .bus    = &platform_bus_type,
1152                 .of_match_table = fsl_qspi_dt_ids,
1153         },
1154         .probe          = fsl_qspi_probe,
1155         .remove         = fsl_qspi_remove,
1156         .suspend        = fsl_qspi_suspend,
1157         .resume         = fsl_qspi_resume,
1158 };
1159 module_platform_driver(fsl_qspi_driver);
1160
1161 MODULE_DESCRIPTION("Freescale QuadSPI Controller Driver");
1162 MODULE_AUTHOR("Freescale Semiconductor Inc.");
1163 MODULE_LICENSE("GPL v2");