drivers/net/dsa/mv88e6131.c

   1 /*
   2  * net/dsa/mv88e6131.c - Marvell 88e6095/6095f/6131 switch chip support
   3  * Copyright (c) 2008-2009 Marvell Semiconductor
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License as published by
   7  * the Free Software Foundation; either version 2 of the License, or
   8  * (at your option) any later version.
   9  */
  10
  11 #include <linux/delay.h>
  12 #include <linux/jiffies.h>
  13 #include <linux/list.h>
  14 #include <linux/module.h>
  15 #include <linux/netdevice.h>
  16 #include <linux/phy.h>
  17 #include <net/dsa.h>
  18 #include "mv88e6xxx.h"
  19
  20 /* Switch product IDs */
  21 #define ID_6085         0x04a0
  22 #define ID_6095         0x0950
  23 #define ID_6131         0x1060
  24
  25 static char *mv88e6131_probe(struct device *host_dev, int sw_addr)
  26 {
  27         struct mii_bus *bus = dsa_host_dev_to_mii_bus(host_dev);
  28         int ret;
  29
  30         if (bus == NULL)
  31                 return NULL;
  32
  33         ret = __mv88e6xxx_reg_read(bus, sw_addr, REG_PORT(0), 0x03);
  34         if (ret >= 0) {
  35                 ret &= 0xfff0;
  36                 if (ret == ID_6085)
  37                         return "Marvell 88E6085";
  38                 if (ret == ID_6095)
  39                         return "Marvell 88E6095/88E6095F";
  40                 if (ret == ID_6131)
  41                         return "Marvell 88E6131";
  42         }
  43
  44         return NULL;
  45 }
  46
  47 static int mv88e6131_switch_reset(struct dsa_switch *ds)
  48 {
  49         int i;
  50         int ret;
  51         unsigned long timeout;
  52
  53         /* Set all ports to the disabled state. */
  54         for (i = 0; i < 11; i++) {
  55                 ret = REG_READ(REG_PORT(i), 0x04);
  56                 REG_WRITE(REG_PORT(i), 0x04, ret & 0xfffc);
  57         }
  58
  59         /* Wait for transmit queues to drain. */
  60         usleep_range(2000, 4000);
  61
  62         /* Reset the switch. */
  63         REG_WRITE(REG_GLOBAL, 0x04, 0xc400);
  64
  65         /* Wait up to one second for reset to complete. */
  66         timeout = jiffies + 1 * HZ;
  67         while (time_before(jiffies, timeout)) {
  68                 ret = REG_READ(REG_GLOBAL, 0x00);
  69                 if ((ret & 0xc800) == 0xc800)
  70                         break;
  71
  72                 usleep_range(1000, 2000);
  73         }
  74         if (time_after(jiffies, timeout))
  75                 return -ETIMEDOUT;
  76
  77         return 0;
  78 }
  79
  80 static int mv88e6131_setup_global(struct dsa_switch *ds)
  81 {
  82         int ret;
  83         int i;
  84
  85         /* Enable the PHY polling unit, don't discard packets with
  86          * excessive collisions, use a weighted fair queueing scheme
  87          * to arbitrate between packet queues, set the maximum frame
  88          * size to 1632, and mask all interrupt sources.
  89          */
  90         REG_WRITE(REG_GLOBAL, 0x04, 0x4400);
  91
  92         /* Set the default address aging time to 5 minutes, and
  93          * enable address learn messages to be sent to all message
  94          * ports.
  95          */
  96         REG_WRITE(REG_GLOBAL, 0x0a, 0x0148);
  97
  98         /* Configure the priority mapping registers. */
  99         ret = mv88e6xxx_config_prio(ds);
 100         if (ret < 0)
 101                 return ret;
 102
 103         /* Set the VLAN ethertype to 0x8100. */
 104         REG_WRITE(REG_GLOBAL, 0x19, 0x8100);
 105
 106         /* Disable ARP mirroring, and configure the upstream port as
 107          * the port to which ingress and egress monitor frames are to
 108          * be sent.
 109          */
 110         REG_WRITE(REG_GLOBAL, 0x1a, (dsa_upstream_port(ds) * 0x1100) | 0x00f0);
 111
 112         /* Disable cascade port functionality unless this device
 113          * is used in a cascade configuration, and set the switch's
 114          * DSA device number.
 115          */
 116         if (ds->dst->pd->nr_chips > 1)
 117                 REG_WRITE(REG_GLOBAL, 0x1c, 0xf000 | (ds->index & 0x1f));
 118         else
 119                 REG_WRITE(REG_GLOBAL, 0x1c, 0xe000 | (ds->index & 0x1f));
 120
 121         /* Send all frames with destination addresses matching
 122          * 01:80:c2:00:00:0x to the CPU port.
 123          */
 124         REG_WRITE(REG_GLOBAL2, 0x03, 0xffff);
 125
 126         /* Ignore removed tag data on doubly tagged packets, disable
 127          * flow control messages, force flow control priority to the
 128          * highest, and send all special multicast frames to the CPU
 129          * port at the highest priority.
 130          */
 131         REG_WRITE(REG_GLOBAL2, 0x05, 0x00ff);
 132
 133         /* Program the DSA routing table. */
 134         for (i = 0; i < 32; i++) {
 135                 int nexthop;
 136
 137                 nexthop = 0x1f;
 138                 if (i != ds->index && i < ds->dst->pd->nr_chips)
 139                         nexthop = ds->pd->rtable[i] & 0x1f;
 140
 141                 REG_WRITE(REG_GLOBAL2, 0x06, 0x8000 | (i << 8) | nexthop);
 142         }
 143
 144         /* Clear all trunk masks. */
 145         for (i = 0; i < 8; i++)
 146                 REG_WRITE(REG_GLOBAL2, 0x07, 0x8000 | (i << 12) | 0x7ff);
 147
 148         /* Clear all trunk mappings. */
 149         for (i = 0; i < 16; i++)
 150                 REG_WRITE(REG_GLOBAL2, 0x08, 0x8000 | (i << 11));
 151
 152         /* Force the priority of IGMP/MLD snoop frames and ARP frames
 153          * to the highest setting.
 154          */
 155         REG_WRITE(REG_GLOBAL2, 0x0f, 0x00ff);
 156
 157         return 0;
 158 }
 159
 160 static int mv88e6131_setup_port(struct dsa_switch *ds, int p)
 161 {
 162         struct mv88e6xxx_priv_state *ps = ds_to_priv(ds);
 163         int addr = REG_PORT(p);
 164         u16 val;
 165
 166         /* MAC Forcing register: don't force link, speed, duplex
 167          * or flow control state to any particular values on physical
 168          * ports, but force the CPU port and all DSA ports to 1000 Mb/s
 169          * (100 Mb/s on 6085) full duplex.
 170          */
 171         if (dsa_is_cpu_port(ds, p) || ds->dsa_port_mask & (1 << p))
 172                 if (ps->id == ID_6085)
 173                         REG_WRITE(addr, 0x01, 0x003d); /* 100 Mb/s */
 174                 else
 175                         REG_WRITE(addr, 0x01, 0x003e); /* 1000 Mb/s */
 176         else
 177                 REG_WRITE(addr, 0x01, 0x0003);
 178
 179         /* Port Control: disable Core Tag, disable Drop-on-Lock,
 180          * transmit frames unmodified, disable Header mode,
 181          * enable IGMP/MLD snoop, disable DoubleTag, disable VLAN
 182          * tunneling, determine priority by looking at 802.1p and
 183          * IP priority fields (IP prio has precedence), and set STP
 184          * state to Forwarding.
 185          *
 186          * If this is the upstream port for this switch, enable
 187          * forwarding of unknown unicasts, and enable DSA tagging
 188          * mode.
 189          *
 190          * If this is the link to another switch, use DSA tagging
 191          * mode, but do not enable forwarding of unknown unicasts.
 192          */
 193         val = 0x0433;
 194         if (p == dsa_upstream_port(ds)) {
 195                 val |= 0x0104;
 196                 /* On 6085, unknown multicast forward is controlled
 197                  * here rather than in Port Control 2 register.
 198                  */
 199                 if (ps->id == ID_6085)
 200                         val |= 0x0008;
 201         }
 202         if (ds->dsa_port_mask & (1 << p))
 203                 val |= 0x0100;
 204         REG_WRITE(addr, 0x04, val);
 205
 206         /* Port Control 1: disable trunking.  Also, if this is the
 207          * CPU port, enable learn messages to be sent to this port.
 208          */
 209         REG_WRITE(addr, 0x05, dsa_is_cpu_port(ds, p) ? 0x8000 : 0x0000);
 210
 211         /* Port based VLAN map: give each port its own address
 212          * database, allow the CPU port to talk to each of the 'real'
 213          * ports, and allow each of the 'real' ports to only talk to
 214          * the upstream port.
 215          */
 216         val = (p & 0xf) << 12;
 217         if (dsa_is_cpu_port(ds, p))
 218                 val |= ds->phys_port_mask;
 219         else
 220                 val |= 1 << dsa_upstream_port(ds);
 221         REG_WRITE(addr, 0x06, val);
 222
 223         /* Default VLAN ID and priority: don't set a default VLAN
 224          * ID, and set the default packet priority to zero.
 225          */
 226         REG_WRITE(addr, 0x07, 0x0000);
 227
 228         /* Port Control 2: don't force a good FCS, don't use
 229          * VLAN-based, source address-based or destination
 230          * address-based priority overrides, don't let the switch
 231          * add or strip 802.1q tags, don't discard tagged or
 232          * untagged frames on this port, do a destination address
 233          * lookup on received packets as usual, don't send a copy
 234          * of all transmitted/received frames on this port to the
 235          * CPU, and configure the upstream port number.
 236          *
 237          * If this is the upstream port for this switch, enable
 238          * forwarding of unknown multicast addresses.
 239          */
 240         if (ps->id == ID_6085)
 241                 /* on 6085, bits 3:0 are reserved, bit 6 control ARP
 242                  * mirroring, and multicast forward is handled in
 243                  * Port Control register.
 244                  */
 245                 REG_WRITE(addr, 0x08, 0x0080);
 246         else {
 247                 val = 0x0080 | dsa_upstream_port(ds);
 248                 if (p == dsa_upstream_port(ds))
 249                         val |= 0x0040;
 250                 REG_WRITE(addr, 0x08, val);
 251         }
 252
 253         /* Rate Control: disable ingress rate limiting. */
 254         REG_WRITE(addr, 0x09, 0x0000);
 255
 256         /* Rate Control 2: disable egress rate limiting. */
 257         REG_WRITE(addr, 0x0a, 0x0000);
 258
 259         /* Port Association Vector: when learning source addresses
 260          * of packets, add the address to the address database using
 261          * a port bitmap that has only the bit for this port set and
 262          * the other bits clear.
 263          */
 264         REG_WRITE(addr, 0x0b, 1 << p);
 265
 266         /* Tag Remap: use an identity 802.1p prio -> switch prio
 267          * mapping.
 268          */
 269         REG_WRITE(addr, 0x18, 0x3210);
 270
 271         /* Tag Remap 2: use an identity 802.1p prio -> switch prio
 272          * mapping.
 273          */
 274         REG_WRITE(addr, 0x19, 0x7654);
 275
 276         return 0;
 277 }
 278
 279 static int mv88e6131_setup(struct dsa_switch *ds)
 280 {
 281         struct mv88e6xxx_priv_state *ps = ds_to_priv(ds);
 282         int i;
 283         int ret;
 284
 285         mutex_init(&ps->smi_mutex);
 286         mv88e6xxx_ppu_state_init(ds);
 287         mutex_init(&ps->stats_mutex);
 288
 289         ps->id = REG_READ(REG_PORT(0), 0x03) & 0xfff0;
 290
 291         ret = mv88e6131_switch_reset(ds);
 292         if (ret < 0)
 293                 return ret;
 294
 295         /* @@@ initialise vtu and atu */
 296
 297         ret = mv88e6131_setup_global(ds);
 298         if (ret < 0)
 299                 return ret;
 300
 301         for (i = 0; i < 11; i++) {
 302                 ret = mv88e6131_setup_port(ds, i);
 303                 if (ret < 0)
 304                         return ret;
 305         }
 306
 307         return 0;
 308 }
 309
 310 static int mv88e6131_port_to_phy_addr(int port)
 311 {
 312         if (port >= 0 && port <= 11)
 313                 return port;
 314         return -1;
 315 }
 316
 317 static int
 318 mv88e6131_phy_read(struct dsa_switch *ds, int port, int regnum)
 319 {
 320         int addr = mv88e6131_port_to_phy_addr(port);
 321         return mv88e6xxx_phy_read_ppu(ds, addr, regnum);
 322 }
 323
 324 static int
 325 mv88e6131_phy_write(struct dsa_switch *ds,
 326                               int port, int regnum, u16 val)
 327 {
 328         int addr = mv88e6131_port_to_phy_addr(port);
 329         return mv88e6xxx_phy_write_ppu(ds, addr, regnum, val);
 330 }
 331
 332 static struct mv88e6xxx_hw_stat mv88e6131_hw_stats[] = {
 333         { "in_good_octets", 8, 0x00, },
 334         { "in_bad_octets", 4, 0x02, },
 335         { "in_unicast", 4, 0x04, },
 336         { "in_broadcasts", 4, 0x06, },
 337         { "in_multicasts", 4, 0x07, },
 338         { "in_pause", 4, 0x16, },
 339         { "in_undersize", 4, 0x18, },
 340         { "in_fragments", 4, 0x19, },
 341         { "in_oversize", 4, 0x1a, },
 342         { "in_jabber", 4, 0x1b, },
 343         { "in_rx_error", 4, 0x1c, },
 344         { "in_fcs_error", 4, 0x1d, },
 345         { "out_octets", 8, 0x0e, },
 346         { "out_unicast", 4, 0x10, },
 347         { "out_broadcasts", 4, 0x13, },
 348         { "out_multicasts", 4, 0x12, },
 349         { "out_pause", 4, 0x15, },
 350         { "excessive", 4, 0x11, },
 351         { "collisions", 4, 0x1e, },
 352         { "deferred", 4, 0x05, },
 353         { "single", 4, 0x14, },
 354         { "multiple", 4, 0x17, },
 355         { "out_fcs_error", 4, 0x03, },
 356         { "late", 4, 0x1f, },
 357         { "hist_64bytes", 4, 0x08, },
 358         { "hist_65_127bytes", 4, 0x09, },
 359         { "hist_128_255bytes", 4, 0x0a, },
 360         { "hist_256_511bytes", 4, 0x0b, },
 361         { "hist_512_1023bytes", 4, 0x0c, },
 362         { "hist_1024_max_bytes", 4, 0x0d, },
 363 };
 364
 365 static void
 366 mv88e6131_get_strings(struct dsa_switch *ds, int port, uint8_t *data)
 367 {
 368         mv88e6xxx_get_strings(ds, ARRAY_SIZE(mv88e6131_hw_stats),
 369                               mv88e6131_hw_stats, port, data);
 370 }
 371
 372 static void
 373 mv88e6131_get_ethtool_stats(struct dsa_switch *ds,
 374                                   int port, uint64_t *data)
 375 {
 376         mv88e6xxx_get_ethtool_stats(ds, ARRAY_SIZE(mv88e6131_hw_stats),
 377                                     mv88e6131_hw_stats, port, data);
 378 }
 379
 380 static int mv88e6131_get_sset_count(struct dsa_switch *ds)
 381 {
 382         return ARRAY_SIZE(mv88e6131_hw_stats);
 383 }
 384
 385 struct dsa_switch_driver mv88e6131_switch_driver = {
 386         .tag_protocol           = DSA_TAG_PROTO_DSA,
 387         .priv_size              = sizeof(struct mv88e6xxx_priv_state),
 388         .probe                  = mv88e6131_probe,
 389         .setup                  = mv88e6131_setup,
 390         .set_addr               = mv88e6xxx_set_addr_direct,
 391         .phy_read               = mv88e6131_phy_read,
 392         .phy_write              = mv88e6131_phy_write,
 393         .poll_link              = mv88e6xxx_poll_link,
 394         .get_strings            = mv88e6131_get_strings,
 395         .get_ethtool_stats      = mv88e6131_get_ethtool_stats,
 396         .get_sset_count         = mv88e6131_get_sset_count,
 397 };
 398
 399 MODULE_ALIAS("platform:mv88e6085");
 400 MODULE_ALIAS("platform:mv88e6095");
 401 MODULE_ALIAS("platform:mv88e6095f");
 402 MODULE_ALIAS("platform:mv88e6131");