drivers/net/ethernet/chelsio/cxgb4/t4_regs.h

   1 /*
   2  * This file is part of the Chelsio T4 Ethernet driver for Linux.
   3  *
   4  * Copyright (c) 2003-2014 Chelsio Communications, Inc. All rights reserved.
   5  *
   6  * This software is available to you under a choice of one of two
   7  * licenses.  You may choose to be licensed under the terms of the GNU
   8  * General Public License (GPL) Version 2, available from the file
   9  * COPYING in the main directory of this source tree, or the
  10  * OpenIB.org BSD license below:
  11  *
  12  *     Redistribution and use in source and binary forms, with or
  13  *     without modification, are permitted provided that the following
  14  *     conditions are met:
  15  *
  16  *      - Redistributions of source code must retain the above
  17  *        copyright notice, this list of conditions and the following
  18  *        disclaimer.
  19  *
  20  *      - Redistributions in binary form must reproduce the above
  21  *        copyright notice, this list of conditions and the following
  22  *        disclaimer in the documentation and/or other materials
  23  *        provided with the distribution.
  24  *
  25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  32  * SOFTWARE.
  33  */
  34
  35 #ifndef __T4_REGS_H
  36 #define __T4_REGS_H
  37
  38 #define MYPF_BASE 0x1b000
  39 #define MYPF_REG(reg_addr) (MYPF_BASE + (reg_addr))
  40
  41 #define PF0_BASE 0x1e000
  42 #define PF0_REG(reg_addr) (PF0_BASE + (reg_addr))
  43
  44 #define PF_STRIDE 0x400
  45 #define PF_BASE(idx) (PF0_BASE + (idx) * PF_STRIDE)
  46 #define PF_REG(idx, reg) (PF_BASE(idx) + (reg))
  47
  48 #define MYPORT_BASE 0x1c000
  49 #define MYPORT_REG(reg_addr) (MYPORT_BASE + (reg_addr))
  50
  51 #define PORT0_BASE 0x20000
  52 #define PORT0_REG(reg_addr) (PORT0_BASE + (reg_addr))
  53
  54 #define PORT_STRIDE 0x2000
  55 #define PORT_BASE(idx) (PORT0_BASE + (idx) * PORT_STRIDE)
  56 #define PORT_REG(idx, reg) (PORT_BASE(idx) + (reg))
  57
  58 #define EDC_STRIDE (EDC_1_BASE_ADDR - EDC_0_BASE_ADDR)
  59 #define EDC_REG(reg, idx) (reg + EDC_STRIDE * idx)
  60
  61 #define PCIE_MEM_ACCESS_REG(reg_addr, idx) ((reg_addr) + (idx) * 8)
  62 #define PCIE_MAILBOX_REG(reg_addr, idx) ((reg_addr) + (idx) * 8)
  63 #define MC_BIST_STATUS_REG(reg_addr, idx) ((reg_addr) + (idx) * 4)
  64 #define EDC_BIST_STATUS_REG(reg_addr, idx) ((reg_addr) + (idx) * 4)
  65
  66 #define SGE_PF_KDOORBELL_A 0x0
  67
  68 #define QID_S    15
  69 #define QID_V(x) ((x) << QID_S)
  70
  71 #define DBPRIO_S    14
  72 #define DBPRIO_V(x) ((x) << DBPRIO_S)
  73 #define DBPRIO_F    DBPRIO_V(1U)
  74
  75 #define PIDX_S    0
  76 #define PIDX_V(x) ((x) << PIDX_S)
  77
  78 #define SGE_VF_KDOORBELL_A 0x0
  79
  80 #define DBTYPE_S    13
  81 #define DBTYPE_V(x) ((x) << DBTYPE_S)
  82 #define DBTYPE_F    DBTYPE_V(1U)
  83
  84 #define PIDX_T5_S    0
  85 #define PIDX_T5_M    0x1fffU
  86 #define PIDX_T5_V(x) ((x) << PIDX_T5_S)
  87 #define PIDX_T5_G(x) (((x) >> PIDX_T5_S) & PIDX_T5_M)
  88
  89 #define SGE_PF_GTS_A 0x4
  90
  91 #define INGRESSQID_S    16
  92 #define INGRESSQID_V(x) ((x) << INGRESSQID_S)
  93
  94 #define TIMERREG_S    13
  95 #define TIMERREG_V(x) ((x) << TIMERREG_S)
  96
  97 #define SEINTARM_S    12
  98 #define SEINTARM_V(x) ((x) << SEINTARM_S)
  99
 100 #define CIDXINC_S    0
 101 #define CIDXINC_M    0xfffU
 102 #define CIDXINC_V(x) ((x) << CIDXINC_S)
 103
 104 #define SGE_CONTROL_A   0x1008
 105 #define SGE_CONTROL2_A  0x1124
 106
 107 #define RXPKTCPLMODE_S    18
 108 #define RXPKTCPLMODE_V(x) ((x) << RXPKTCPLMODE_S)
 109 #define RXPKTCPLMODE_F    RXPKTCPLMODE_V(1U)
 110
 111 #define EGRSTATUSPAGESIZE_S    17
 112 #define EGRSTATUSPAGESIZE_V(x) ((x) << EGRSTATUSPAGESIZE_S)
 113 #define EGRSTATUSPAGESIZE_F    EGRSTATUSPAGESIZE_V(1U)
 114
 115 #define PKTSHIFT_S    10
 116 #define PKTSHIFT_M    0x7U
 117 #define PKTSHIFT_V(x) ((x) << PKTSHIFT_S)
 118 #define PKTSHIFT_G(x) (((x) >> PKTSHIFT_S) & PKTSHIFT_M)
 119
 120 #define INGPCIEBOUNDARY_S    7
 121 #define INGPCIEBOUNDARY_V(x) ((x) << INGPCIEBOUNDARY_S)
 122
 123 #define INGPADBOUNDARY_S    4
 124 #define INGPADBOUNDARY_M    0x7U
 125 #define INGPADBOUNDARY_V(x) ((x) << INGPADBOUNDARY_S)
 126 #define INGPADBOUNDARY_G(x) (((x) >> INGPADBOUNDARY_S) & INGPADBOUNDARY_M)
 127
 128 #define EGRPCIEBOUNDARY_S    1
 129 #define EGRPCIEBOUNDARY_V(x) ((x) << EGRPCIEBOUNDARY_S)
 130
 131 #define  INGPACKBOUNDARY_S      16
 132 #define  INGPACKBOUNDARY_M      0x7U
 133 #define  INGPACKBOUNDARY_V(x)   ((x) << INGPACKBOUNDARY_S)
 134 #define  INGPACKBOUNDARY_G(x)   (((x) >> INGPACKBOUNDARY_S) \
 135                                  & INGPACKBOUNDARY_M)
 136
 137 #define GLOBALENABLE_S    0
 138 #define GLOBALENABLE_V(x) ((x) << GLOBALENABLE_S)
 139 #define GLOBALENABLE_F    GLOBALENABLE_V(1U)
 140
 141 #define SGE_HOST_PAGE_SIZE_A 0x100c
 142
 143 #define HOSTPAGESIZEPF7_S    28
 144 #define HOSTPAGESIZEPF7_M    0xfU
 145 #define HOSTPAGESIZEPF7_V(x) ((x) << HOSTPAGESIZEPF7_S)
 146 #define HOSTPAGESIZEPF7_G(x) (((x) >> HOSTPAGESIZEPF7_S) & HOSTPAGESIZEPF7_M)
 147
 148 #define HOSTPAGESIZEPF6_S    24
 149 #define HOSTPAGESIZEPF6_M    0xfU
 150 #define HOSTPAGESIZEPF6_V(x) ((x) << HOSTPAGESIZEPF6_S)
 151 #define HOSTPAGESIZEPF6_G(x) (((x) >> HOSTPAGESIZEPF6_S) & HOSTPAGESIZEPF6_M)
 152
 153 #define HOSTPAGESIZEPF5_S    20
 154 #define HOSTPAGESIZEPF5_M    0xfU
 155 #define HOSTPAGESIZEPF5_V(x) ((x) << HOSTPAGESIZEPF5_S)
 156 #define HOSTPAGESIZEPF5_G(x) (((x) >> HOSTPAGESIZEPF5_S) & HOSTPAGESIZEPF5_M)
 157
 158 #define HOSTPAGESIZEPF4_S    16
 159 #define HOSTPAGESIZEPF4_M    0xfU
 160 #define HOSTPAGESIZEPF4_V(x) ((x) << HOSTPAGESIZEPF4_S)
 161 #define HOSTPAGESIZEPF4_G(x) (((x) >> HOSTPAGESIZEPF4_S) & HOSTPAGESIZEPF4_M)
 162
 163 #define HOSTPAGESIZEPF3_S    12
 164 #define HOSTPAGESIZEPF3_M    0xfU
 165 #define HOSTPAGESIZEPF3_V(x) ((x) << HOSTPAGESIZEPF3_S)
 166 #define HOSTPAGESIZEPF3_G(x) (((x) >> HOSTPAGESIZEPF3_S) & HOSTPAGESIZEPF3_M)
 167
 168 #define HOSTPAGESIZEPF2_S    8
 169 #define HOSTPAGESIZEPF2_M    0xfU
 170 #define HOSTPAGESIZEPF2_V(x) ((x) << HOSTPAGESIZEPF2_S)
 171 #define HOSTPAGESIZEPF2_G(x) (((x) >> HOSTPAGESIZEPF2_S) & HOSTPAGESIZEPF2_M)
 172
 173 #define HOSTPAGESIZEPF1_S    4
 174 #define HOSTPAGESIZEPF1_M    0xfU
 175 #define HOSTPAGESIZEPF1_V(x) ((x) << HOSTPAGESIZEPF1_S)
 176 #define HOSTPAGESIZEPF1_G(x) (((x) >> HOSTPAGESIZEPF1_S) & HOSTPAGESIZEPF1_M)
 177
 178 #define HOSTPAGESIZEPF0_S    0
 179 #define HOSTPAGESIZEPF0_M    0xfU
 180 #define HOSTPAGESIZEPF0_V(x) ((x) << HOSTPAGESIZEPF0_S)
 181 #define HOSTPAGESIZEPF0_G(x) (((x) >> HOSTPAGESIZEPF0_S) & HOSTPAGESIZEPF0_M)
 182
 183 #define SGE_EGRESS_QUEUES_PER_PAGE_PF_A 0x1010
 184 #define SGE_EGRESS_QUEUES_PER_PAGE_VF_A 0x1014
 185
 186 #define QUEUESPERPAGEPF1_S    4
 187
 188 #define QUEUESPERPAGEPF0_S    0
 189 #define QUEUESPERPAGEPF0_M    0xfU
 190 #define QUEUESPERPAGEPF0_V(x) ((x) << QUEUESPERPAGEPF0_S)
 191 #define QUEUESPERPAGEPF0_G(x) (((x) >> QUEUESPERPAGEPF0_S) & QUEUESPERPAGEPF0_M)
 192
 193 #define SGE_INT_CAUSE1_A        0x1024
 194 #define SGE_INT_CAUSE2_A        0x1030
 195 #define SGE_INT_CAUSE3_A        0x103c
 196
 197 #define ERR_FLM_DBP_S    31
 198 #define ERR_FLM_DBP_V(x) ((x) << ERR_FLM_DBP_S)
 199 #define ERR_FLM_DBP_F    ERR_FLM_DBP_V(1U)
 200
 201 #define ERR_FLM_IDMA1_S    30
 202 #define ERR_FLM_IDMA1_V(x) ((x) << ERR_FLM_IDMA1_S)
 203 #define ERR_FLM_IDMA1_F    ERR_FLM_IDMA1_V(1U)
 204
 205 #define ERR_FLM_IDMA0_S    29
 206 #define ERR_FLM_IDMA0_V(x) ((x) << ERR_FLM_IDMA0_S)
 207 #define ERR_FLM_IDMA0_F    ERR_FLM_IDMA0_V(1U)
 208
 209 #define ERR_FLM_HINT_S    28
 210 #define ERR_FLM_HINT_V(x) ((x) << ERR_FLM_HINT_S)
 211 #define ERR_FLM_HINT_F    ERR_FLM_HINT_V(1U)
 212
 213 #define ERR_PCIE_ERROR3_S    27
 214 #define ERR_PCIE_ERROR3_V(x) ((x) << ERR_PCIE_ERROR3_S)
 215 #define ERR_PCIE_ERROR3_F    ERR_PCIE_ERROR3_V(1U)
 216
 217 #define ERR_PCIE_ERROR2_S    26
 218 #define ERR_PCIE_ERROR2_V(x) ((x) << ERR_PCIE_ERROR2_S)
 219 #define ERR_PCIE_ERROR2_F    ERR_PCIE_ERROR2_V(1U)
 220
 221 #define ERR_PCIE_ERROR1_S    25
 222 #define ERR_PCIE_ERROR1_V(x) ((x) << ERR_PCIE_ERROR1_S)
 223 #define ERR_PCIE_ERROR1_F    ERR_PCIE_ERROR1_V(1U)
 224
 225 #define ERR_PCIE_ERROR0_S    24
 226 #define ERR_PCIE_ERROR0_V(x) ((x) << ERR_PCIE_ERROR0_S)
 227 #define ERR_PCIE_ERROR0_F    ERR_PCIE_ERROR0_V(1U)
 228
 229 #define ERR_CPL_EXCEED_IQE_SIZE_S    22
 230 #define ERR_CPL_EXCEED_IQE_SIZE_V(x) ((x) << ERR_CPL_EXCEED_IQE_SIZE_S)
 231 #define ERR_CPL_EXCEED_IQE_SIZE_F    ERR_CPL_EXCEED_IQE_SIZE_V(1U)
 232
 233 #define ERR_INVALID_CIDX_INC_S    21
 234 #define ERR_INVALID_CIDX_INC_V(x) ((x) << ERR_INVALID_CIDX_INC_S)
 235 #define ERR_INVALID_CIDX_INC_F    ERR_INVALID_CIDX_INC_V(1U)
 236
 237 #define ERR_CPL_OPCODE_0_S    19
 238 #define ERR_CPL_OPCODE_0_V(x) ((x) << ERR_CPL_OPCODE_0_S)
 239 #define ERR_CPL_OPCODE_0_F    ERR_CPL_OPCODE_0_V(1U)
 240
 241 #define ERR_DROPPED_DB_S    18
 242 #define ERR_DROPPED_DB_V(x) ((x) << ERR_DROPPED_DB_S)
 243 #define ERR_DROPPED_DB_F    ERR_DROPPED_DB_V(1U)
 244
 245 #define ERR_DATA_CPL_ON_HIGH_QID1_S    17
 246 #define ERR_DATA_CPL_ON_HIGH_QID1_V(x) ((x) << ERR_DATA_CPL_ON_HIGH_QID1_S)
 247 #define ERR_DATA_CPL_ON_HIGH_QID1_F    ERR_DATA_CPL_ON_HIGH_QID1_V(1U)
 248
 249 #define ERR_DATA_CPL_ON_HIGH_QID0_S    16
 250 #define ERR_DATA_CPL_ON_HIGH_QID0_V(x) ((x) << ERR_DATA_CPL_ON_HIGH_QID0_S)
 251 #define ERR_DATA_CPL_ON_HIGH_QID0_F    ERR_DATA_CPL_ON_HIGH_QID0_V(1U)
 252
 253 #define ERR_BAD_DB_PIDX3_S    15
 254 #define ERR_BAD_DB_PIDX3_V(x) ((x) << ERR_BAD_DB_PIDX3_S)
 255 #define ERR_BAD_DB_PIDX3_F    ERR_BAD_DB_PIDX3_V(1U)
 256
 257 #define ERR_BAD_DB_PIDX2_S    14
 258 #define ERR_BAD_DB_PIDX2_V(x) ((x) << ERR_BAD_DB_PIDX2_S)
 259 #define ERR_BAD_DB_PIDX2_F    ERR_BAD_DB_PIDX2_V(1U)
 260
 261 #define ERR_BAD_DB_PIDX1_S    13
 262 #define ERR_BAD_DB_PIDX1_V(x) ((x) << ERR_BAD_DB_PIDX1_S)
 263 #define ERR_BAD_DB_PIDX1_F    ERR_BAD_DB_PIDX1_V(1U)
 264
 265 #define ERR_BAD_DB_PIDX0_S    12
 266 #define ERR_BAD_DB_PIDX0_V(x) ((x) << ERR_BAD_DB_PIDX0_S)
 267 #define ERR_BAD_DB_PIDX0_F    ERR_BAD_DB_PIDX0_V(1U)
 268
 269 #define ERR_ING_CTXT_PRIO_S    10
 270 #define ERR_ING_CTXT_PRIO_V(x) ((x) << ERR_ING_CTXT_PRIO_S)
 271 #define ERR_ING_CTXT_PRIO_F    ERR_ING_CTXT_PRIO_V(1U)
 272
 273 #define ERR_EGR_CTXT_PRIO_S    9
 274 #define ERR_EGR_CTXT_PRIO_V(x) ((x) << ERR_EGR_CTXT_PRIO_S)
 275 #define ERR_EGR_CTXT_PRIO_F    ERR_EGR_CTXT_PRIO_V(1U)
 276
 277 #define DBFIFO_HP_INT_S    8
 278 #define DBFIFO_HP_INT_V(x) ((x) << DBFIFO_HP_INT_S)
 279 #define DBFIFO_HP_INT_F    DBFIFO_HP_INT_V(1U)
 280
 281 #define DBFIFO_LP_INT_S    7
 282 #define DBFIFO_LP_INT_V(x) ((x) << DBFIFO_LP_INT_S)
 283 #define DBFIFO_LP_INT_F    DBFIFO_LP_INT_V(1U)
 284
 285 #define INGRESS_SIZE_ERR_S    5
 286 #define INGRESS_SIZE_ERR_V(x) ((x) << INGRESS_SIZE_ERR_S)
 287 #define INGRESS_SIZE_ERR_F    INGRESS_SIZE_ERR_V(1U)
 288
 289 #define EGRESS_SIZE_ERR_S    4
 290 #define EGRESS_SIZE_ERR_V(x) ((x) << EGRESS_SIZE_ERR_S)
 291 #define EGRESS_SIZE_ERR_F    EGRESS_SIZE_ERR_V(1U)
 292
 293 #define SGE_INT_ENABLE3_A 0x1040
 294 #define SGE_FL_BUFFER_SIZE0_A 0x1044
 295 #define SGE_FL_BUFFER_SIZE1_A 0x1048
 296 #define SGE_FL_BUFFER_SIZE2_A 0x104c
 297 #define SGE_FL_BUFFER_SIZE3_A 0x1050
 298 #define SGE_FL_BUFFER_SIZE4_A 0x1054
 299 #define SGE_FL_BUFFER_SIZE5_A 0x1058
 300 #define SGE_FL_BUFFER_SIZE6_A 0x105c
 301 #define SGE_FL_BUFFER_SIZE7_A 0x1060
 302 #define SGE_FL_BUFFER_SIZE8_A 0x1064
 303
 304 #define SGE_INGRESS_RX_THRESHOLD_A 0x10a0
 305
 306 #define THRESHOLD_0_S    24
 307 #define THRESHOLD_0_M    0x3fU
 308 #define THRESHOLD_0_V(x) ((x) << THRESHOLD_0_S)
 309 #define THRESHOLD_0_G(x) (((x) >> THRESHOLD_0_S) & THRESHOLD_0_M)
 310
 311 #define THRESHOLD_1_S    16
 312 #define THRESHOLD_1_M    0x3fU
 313 #define THRESHOLD_1_V(x) ((x) << THRESHOLD_1_S)
 314 #define THRESHOLD_1_G(x) (((x) >> THRESHOLD_1_S) & THRESHOLD_1_M)
 315
 316 #define THRESHOLD_2_S    8
 317 #define THRESHOLD_2_M    0x3fU
 318 #define THRESHOLD_2_V(x) ((x) << THRESHOLD_2_S)
 319 #define THRESHOLD_2_G(x) (((x) >> THRESHOLD_2_S) & THRESHOLD_2_M)
 320
 321 #define THRESHOLD_3_S    0
 322 #define THRESHOLD_3_M    0x3fU
 323 #define THRESHOLD_3_V(x) ((x) << THRESHOLD_3_S)
 324 #define THRESHOLD_3_G(x) (((x) >> THRESHOLD_3_S) & THRESHOLD_3_M)
 325
 326 #define SGE_CONM_CTRL_A 0x1094
 327
 328 #define EGRTHRESHOLD_S    8
 329 #define EGRTHRESHOLD_M    0x3fU
 330 #define EGRTHRESHOLD_V(x) ((x) << EGRTHRESHOLD_S)
 331 #define EGRTHRESHOLD_G(x) (((x) >> EGRTHRESHOLD_S) & EGRTHRESHOLD_M)
 332
 333 #define EGRTHRESHOLDPACKING_S    14
 334 #define EGRTHRESHOLDPACKING_M    0x3fU
 335 #define EGRTHRESHOLDPACKING_V(x) ((x) << EGRTHRESHOLDPACKING_S)
 336 #define EGRTHRESHOLDPACKING_G(x) \
 337         (((x) >> EGRTHRESHOLDPACKING_S) & EGRTHRESHOLDPACKING_M)
 338
 339 #define SGE_TIMESTAMP_LO_A 0x1098
 340 #define SGE_TIMESTAMP_HI_A 0x109c
 341
 342 #define TSOP_S    28
 343 #define TSOP_M    0x3U
 344 #define TSOP_V(x) ((x) << TSOP_S)
 345 #define TSOP_G(x) (((x) >> TSOP_S) & TSOP_M)
 346
 347 #define TSVAL_S    0
 348 #define TSVAL_M    0xfffffffU
 349 #define TSVAL_V(x) ((x) << TSVAL_S)
 350 #define TSVAL_G(x) (((x) >> TSVAL_S) & TSVAL_M)
 351
 352 #define SGE_DBFIFO_STATUS_A 0x10a4
 353
 354 #define HP_INT_THRESH_S    28
 355 #define HP_INT_THRESH_M    0xfU
 356 #define HP_INT_THRESH_V(x) ((x) << HP_INT_THRESH_S)
 357
 358 #define LP_INT_THRESH_S    12
 359 #define LP_INT_THRESH_M    0xfU
 360 #define LP_INT_THRESH_V(x) ((x) << LP_INT_THRESH_S)
 361
 362 #define SGE_DOORBELL_CONTROL_A 0x10a8
 363
 364 #define NOCOALESCE_S    26
 365 #define NOCOALESCE_V(x) ((x) << NOCOALESCE_S)
 366 #define NOCOALESCE_F    NOCOALESCE_V(1U)
 367
 368 #define ENABLE_DROP_S    13
 369 #define ENABLE_DROP_V(x) ((x) << ENABLE_DROP_S)
 370 #define ENABLE_DROP_F    ENABLE_DROP_V(1U)
 371
 372 #define SGE_TIMER_VALUE_0_AND_1 0x10b8
 373 #define  TIMERVALUE0_MASK   0xffff0000U
 374 #define  TIMERVALUE0_SHIFT  16
 375 #define  TIMERVALUE0(x)     ((x) << TIMERVALUE0_SHIFT)
 376 #define  TIMERVALUE0_GET(x) (((x) & TIMERVALUE0_MASK) >> TIMERVALUE0_SHIFT)
 377 #define  TIMERVALUE1_MASK   0x0000ffffU
 378 #define  TIMERVALUE1_SHIFT  0
 379 #define  TIMERVALUE1(x)     ((x) << TIMERVALUE1_SHIFT)
 380 #define  TIMERVALUE1_GET(x) (((x) & TIMERVALUE1_MASK) >> TIMERVALUE1_SHIFT)
 381
 382 #define SGE_TIMER_VALUE_2_AND_3 0x10bc
 383 #define  TIMERVALUE2_MASK   0xffff0000U
 384 #define  TIMERVALUE2_SHIFT  16
 385 #define  TIMERVALUE2(x)     ((x) << TIMERVALUE2_SHIFT)
 386 #define  TIMERVALUE2_GET(x) (((x) & TIMERVALUE2_MASK) >> TIMERVALUE2_SHIFT)
 387 #define  TIMERVALUE3_MASK   0x0000ffffU
 388 #define  TIMERVALUE3_SHIFT  0
 389 #define  TIMERVALUE3(x)     ((x) << TIMERVALUE3_SHIFT)
 390 #define  TIMERVALUE3_GET(x) (((x) & TIMERVALUE3_MASK) >> TIMERVALUE3_SHIFT)
 391
 392 #define SGE_TIMER_VALUE_4_AND_5 0x10c0
 393 #define  TIMERVALUE4_MASK   0xffff0000U
 394 #define  TIMERVALUE4_SHIFT  16
 395 #define  TIMERVALUE4(x)     ((x) << TIMERVALUE4_SHIFT)
 396 #define  TIMERVALUE4_GET(x) (((x) & TIMERVALUE4_MASK) >> TIMERVALUE4_SHIFT)
 397 #define  TIMERVALUE5_MASK   0x0000ffffU
 398 #define  TIMERVALUE5_SHIFT  0
 399 #define  TIMERVALUE5(x)     ((x) << TIMERVALUE5_SHIFT)
 400 #define  TIMERVALUE5_GET(x) (((x) & TIMERVALUE5_MASK) >> TIMERVALUE5_SHIFT)
 401
 402 #define SGE_DEBUG_INDEX 0x10cc
 403 #define SGE_DEBUG_DATA_HIGH 0x10d0
 404 #define SGE_DEBUG_DATA_LOW 0x10d4
 405 #define SGE_DEBUG_DATA_LOW_INDEX_2      0x12c8
 406 #define SGE_DEBUG_DATA_LOW_INDEX_3      0x12cc
 407 #define SGE_DEBUG_DATA_HIGH_INDEX_10    0x12a8
 408 #define SGE_INGRESS_QUEUES_PER_PAGE_PF 0x10f4
 409 #define SGE_INGRESS_QUEUES_PER_PAGE_VF_A 0x10f8
 410
 411 #define S_HP_INT_THRESH    28
 412 #define M_HP_INT_THRESH 0xfU
 413 #define V_HP_INT_THRESH(x) ((x) << S_HP_INT_THRESH)
 414 #define S_LP_INT_THRESH_T5    18
 415 #define V_LP_INT_THRESH_T5(x) ((x) << S_LP_INT_THRESH_T5)
 416 #define M_LP_COUNT_T5    0x3ffffU
 417 #define G_LP_COUNT_T5(x) (((x) >> S_LP_COUNT) & M_LP_COUNT_T5)
 418 #define M_HP_COUNT 0x7ffU
 419 #define S_HP_COUNT 16
 420 #define G_HP_COUNT(x) (((x) >> S_HP_COUNT) & M_HP_COUNT)
 421 #define S_LP_INT_THRESH    12
 422 #define M_LP_INT_THRESH 0xfU
 423 #define M_LP_INT_THRESH_T5    0xfffU
 424 #define V_LP_INT_THRESH(x) ((x) << S_LP_INT_THRESH)
 425 #define M_LP_COUNT 0x7ffU
 426 #define S_LP_COUNT 0
 427 #define G_LP_COUNT(x) (((x) >> S_LP_COUNT) & M_LP_COUNT)
 428 #define A_SGE_DBFIFO_STATUS 0x10a4
 429
 430 #define SGE_STAT_TOTAL 0x10e4
 431 #define SGE_STAT_MATCH 0x10e8
 432
 433 #define SGE_STAT_CFG   0x10ec
 434 #define S_STATSOURCE_T5    9
 435 #define STATSOURCE_T5(x) ((x) << S_STATSOURCE_T5)
 436
 437 #define SGE_DBFIFO_STATUS2 0x1118
 438 #define M_HP_COUNT_T5    0x3ffU
 439 #define G_HP_COUNT_T5(x) ((x)  & M_HP_COUNT_T5)
 440 #define S_HP_INT_THRESH_T5    10
 441 #define M_HP_INT_THRESH_T5    0xfU
 442 #define V_HP_INT_THRESH_T5(x) ((x) << S_HP_INT_THRESH_T5)
 443
 444 #define S_ENABLE_DROP    13
 445 #define V_ENABLE_DROP(x) ((x) << S_ENABLE_DROP)
 446 #define F_ENABLE_DROP    V_ENABLE_DROP(1U)
 447 #define S_DROPPED_DB 0
 448 #define V_DROPPED_DB(x) ((x) << S_DROPPED_DB)
 449 #define F_DROPPED_DB V_DROPPED_DB(1U)
 450 #define A_SGE_DOORBELL_CONTROL 0x10a8
 451
 452 #define A_SGE_CTXT_CMD 0x11fc
 453 #define A_SGE_DBQ_CTXT_BADDR 0x1084
 454
 455 #define PCIE_PF_CFG 0x40
 456 #define  AIVEC(x)       ((x) << 4)
 457 #define  AIVEC_MASK     0x3ffU
 458
 459 #define PCIE_PF_CLI 0x44
 460 #define PCIE_INT_CAUSE 0x3004
 461 #define  UNXSPLCPLERR  0x20000000U
 462 #define  PCIEPINT      0x10000000U
 463 #define  PCIESINT      0x08000000U
 464 #define  RPLPERR       0x04000000U
 465 #define  RXWRPERR      0x02000000U
 466 #define  RXCPLPERR     0x01000000U
 467 #define  PIOTAGPERR    0x00800000U
 468 #define  MATAGPERR     0x00400000U
 469 #define  INTXCLRPERR   0x00200000U
 470 #define  FIDPERR       0x00100000U
 471 #define  CFGSNPPERR    0x00080000U
 472 #define  HRSPPERR      0x00040000U
 473 #define  HREQPERR      0x00020000U
 474 #define  HCNTPERR      0x00010000U
 475 #define  DRSPPERR      0x00008000U
 476 #define  DREQPERR      0x00004000U
 477 #define  DCNTPERR      0x00002000U
 478 #define  CRSPPERR      0x00001000U
 479 #define  CREQPERR      0x00000800U
 480 #define  CCNTPERR      0x00000400U
 481 #define  TARTAGPERR    0x00000200U
 482 #define  PIOREQPERR    0x00000100U
 483 #define  PIOCPLPERR    0x00000080U
 484 #define  MSIXDIPERR    0x00000040U
 485 #define  MSIXDATAPERR  0x00000020U
 486 #define  MSIXADDRHPERR 0x00000010U
 487 #define  MSIXADDRLPERR 0x00000008U
 488 #define  MSIDATAPERR   0x00000004U
 489 #define  MSIADDRHPERR  0x00000002U
 490 #define  MSIADDRLPERR  0x00000001U
 491
 492 #define  READRSPERR      0x20000000U
 493 #define  TRGT1GRPPERR    0x10000000U
 494 #define  IPSOTPERR       0x08000000U
 495 #define  IPRXDATAGRPPERR 0x02000000U
 496 #define  IPRXHDRGRPPERR  0x01000000U
 497 #define  MAGRPPERR       0x00400000U
 498 #define  VFIDPERR        0x00200000U
 499 #define  HREQWRPERR      0x00010000U
 500 #define  DREQWRPERR      0x00002000U
 501 #define  MSTTAGQPERR     0x00000400U
 502 #define  PIOREQGRPPERR   0x00000100U
 503 #define  PIOCPLGRPPERR   0x00000080U
 504 #define  MSIXSTIPERR     0x00000004U
 505 #define  MSTTIMEOUTPERR  0x00000002U
 506 #define  MSTGRPPERR      0x00000001U
 507
 508 #define PCIE_NONFAT_ERR 0x3010
 509 #define PCIE_CFG_SPACE_REQ 0x3060
 510 #define PCIE_CFG_SPACE_DATA 0x3064
 511 #define PCIE_MEM_ACCESS_BASE_WIN 0x3068
 512 #define S_PCIEOFST       10
 513 #define M_PCIEOFST       0x3fffffU
 514 #define GET_PCIEOFST(x)  (((x) >> S_PCIEOFST) & M_PCIEOFST)
 515 #define  PCIEOFST_MASK   0xfffffc00U
 516 #define  BIR_MASK        0x00000300U
 517 #define  BIR_SHIFT       8
 518 #define  BIR(x)          ((x) << BIR_SHIFT)
 519 #define  WINDOW_MASK     0x000000ffU
 520 #define  WINDOW_SHIFT    0
 521 #define  WINDOW(x)       ((x) << WINDOW_SHIFT)
 522 #define  GET_WINDOW(x)   (((x) >> WINDOW_SHIFT) & WINDOW_MASK)
 523 #define PCIE_MEM_ACCESS_OFFSET 0x306c
 524 #define ENABLE  (1U << 30)
 525 #define FUNCTION(x) ((x) << 12)
 526 #define F_LOCALCFG    (1U << 28)
 527
 528 #define S_PFNUM    0
 529 #define V_PFNUM(x) ((x) << S_PFNUM)
 530
 531 #define PCIE_FW 0x30b8
 532 #define  PCIE_FW_ERR            0x80000000U
 533 #define  PCIE_FW_INIT           0x40000000U
 534 #define  PCIE_FW_HALT           0x20000000U
 535 #define  PCIE_FW_MASTER_VLD     0x00008000U
 536 #define  PCIE_FW_MASTER(x)      ((x) << 12)
 537 #define  PCIE_FW_MASTER_MASK    0x7
 538 #define  PCIE_FW_MASTER_GET(x)  (((x) >> 12) & PCIE_FW_MASTER_MASK)
 539
 540 #define PCIE_CORE_UTL_SYSTEM_BUS_AGENT_STATUS 0x5908
 541 #define  RNPP 0x80000000U
 542 #define  RPCP 0x20000000U
 543 #define  RCIP 0x08000000U
 544 #define  RCCP 0x04000000U
 545 #define  RFTP 0x00800000U
 546 #define  PTRP 0x00100000U
 547
 548 #define PCIE_CORE_UTL_PCI_EXPRESS_PORT_STATUS 0x59a4
 549 #define  TPCP 0x40000000U
 550 #define  TNPP 0x20000000U
 551 #define  TFTP 0x10000000U
 552 #define  TCAP 0x08000000U
 553 #define  TCIP 0x04000000U
 554 #define  RCAP 0x02000000U
 555 #define  PLUP 0x00800000U
 556 #define  PLDN 0x00400000U
 557 #define  OTDD 0x00200000U
 558 #define  GTRP 0x00100000U
 559 #define  RDPE 0x00040000U
 560 #define  TDCE 0x00020000U
 561 #define  TDUE 0x00010000U
 562
 563 #define MC_INT_CAUSE 0x7518
 564 #define MC_P_INT_CAUSE 0x41318
 565 #define  ECC_UE_INT_CAUSE 0x00000004U
 566 #define  ECC_CE_INT_CAUSE 0x00000002U
 567 #define  PERR_INT_CAUSE   0x00000001U
 568
 569 #define MC_ECC_STATUS 0x751c
 570 #define MC_P_ECC_STATUS 0x4131c
 571 #define  ECC_CECNT_MASK   0xffff0000U
 572 #define  ECC_CECNT_SHIFT  16
 573 #define  ECC_CECNT(x)     ((x) << ECC_CECNT_SHIFT)
 574 #define  ECC_CECNT_GET(x) (((x) & ECC_CECNT_MASK) >> ECC_CECNT_SHIFT)
 575 #define  ECC_UECNT_MASK   0x0000ffffU
 576 #define  ECC_UECNT_SHIFT  0
 577 #define  ECC_UECNT(x)     ((x) << ECC_UECNT_SHIFT)
 578 #define  ECC_UECNT_GET(x) (((x) & ECC_UECNT_MASK) >> ECC_UECNT_SHIFT)
 579
 580 #define MC_BIST_CMD 0x7600
 581 #define  START_BIST          0x80000000U
 582 #define  BIST_CMD_GAP_MASK   0x0000ff00U
 583 #define  BIST_CMD_GAP_SHIFT  8
 584 #define  BIST_CMD_GAP(x)     ((x) << BIST_CMD_GAP_SHIFT)
 585 #define  BIST_OPCODE_MASK    0x00000003U
 586 #define  BIST_OPCODE_SHIFT   0
 587 #define  BIST_OPCODE(x)      ((x) << BIST_OPCODE_SHIFT)
 588
 589 #define MC_BIST_CMD_ADDR 0x7604
 590 #define MC_BIST_CMD_LEN 0x7608
 591 #define MC_BIST_DATA_PATTERN 0x760c
 592 #define  BIST_DATA_TYPE_MASK   0x0000000fU
 593 #define  BIST_DATA_TYPE_SHIFT  0
 594 #define  BIST_DATA_TYPE(x)     ((x) << BIST_DATA_TYPE_SHIFT)
 595
 596 #define MC_BIST_STATUS_RDATA 0x7688
 597
 598 #define MA_EDRAM0_BAR_A 0x77c0
 599
 600 #define EDRAM0_SIZE_S    0
 601 #define EDRAM0_SIZE_M    0xfffU
 602 #define EDRAM0_SIZE_V(x) ((x) << EDRAM0_SIZE_S)
 603 #define EDRAM0_SIZE_G(x) (((x) >> EDRAM0_SIZE_S) & EDRAM0_SIZE_M)
 604
 605 #define MA_EDRAM1_BAR_A 0x77c4
 606
 607 #define EDRAM1_SIZE_S    0
 608 #define EDRAM1_SIZE_M    0xfffU
 609 #define EDRAM1_SIZE_V(x) ((x) << EDRAM1_SIZE_S)
 610 #define EDRAM1_SIZE_G(x) (((x) >> EDRAM1_SIZE_S) & EDRAM1_SIZE_M)
 611
 612 #define MA_EXT_MEMORY_BAR_A 0x77c8
 613
 614 #define EXT_MEM_SIZE_S    0
 615 #define EXT_MEM_SIZE_M    0xfffU
 616 #define EXT_MEM_SIZE_V(x) ((x) << EXT_MEM_SIZE_S)
 617 #define EXT_MEM_SIZE_G(x) (((x) >> EXT_MEM_SIZE_S) & EXT_MEM_SIZE_M)
 618
 619 #define MA_EXT_MEMORY1_BAR_A 0x7808
 620
 621 #define EXT_MEM1_SIZE_S    0
 622 #define EXT_MEM1_SIZE_M    0xfffU
 623 #define EXT_MEM1_SIZE_V(x) ((x) << EXT_MEM1_SIZE_S)
 624 #define EXT_MEM1_SIZE_G(x) (((x) >> EXT_MEM1_SIZE_S) & EXT_MEM1_SIZE_M)
 625
 626 #define MA_EXT_MEMORY0_BAR_A 0x77c8
 627
 628 #define EXT_MEM0_SIZE_S    0
 629 #define EXT_MEM0_SIZE_M    0xfffU
 630 #define EXT_MEM0_SIZE_V(x) ((x) << EXT_MEM0_SIZE_S)
 631 #define EXT_MEM0_SIZE_G(x) (((x) >> EXT_MEM0_SIZE_S) & EXT_MEM0_SIZE_M)
 632
 633 #define MA_TARGET_MEM_ENABLE_A 0x77d8
 634
 635 #define EXT_MEM_ENABLE_S    2
 636 #define EXT_MEM_ENABLE_V(x) ((x) << EXT_MEM_ENABLE_S)
 637 #define EXT_MEM_ENABLE_F    EXT_MEM_ENABLE_V(1U)
 638
 639 #define EDRAM1_ENABLE_S    1
 640 #define EDRAM1_ENABLE_V(x) ((x) << EDRAM1_ENABLE_S)
 641 #define EDRAM1_ENABLE_F    EDRAM1_ENABLE_V(1U)
 642
 643 #define EDRAM0_ENABLE_S    0
 644 #define EDRAM0_ENABLE_V(x) ((x) << EDRAM0_ENABLE_S)
 645 #define EDRAM0_ENABLE_F    EDRAM0_ENABLE_V(1U)
 646
 647 #define EXT_MEM1_ENABLE_S    4
 648 #define EXT_MEM1_ENABLE_V(x) ((x) << EXT_MEM1_ENABLE_S)
 649 #define EXT_MEM1_ENABLE_F    EXT_MEM1_ENABLE_V(1U)
 650
 651 #define EXT_MEM0_ENABLE_S    2
 652 #define EXT_MEM0_ENABLE_V(x) ((x) << EXT_MEM0_ENABLE_S)
 653 #define EXT_MEM0_ENABLE_F    EXT_MEM0_ENABLE_V(1U)
 654
 655 #define MA_INT_CAUSE 0x77e0
 656 #define  MEM_PERR_INT_CAUSE 0x00000002U
 657 #define  MEM_WRAP_INT_CAUSE 0x00000001U
 658
 659 #define MA_INT_WRAP_STATUS 0x77e4
 660 #define  MEM_WRAP_ADDRESS_MASK   0xfffffff0U
 661 #define  MEM_WRAP_ADDRESS_SHIFT  4
 662 #define  MEM_WRAP_ADDRESS_GET(x) (((x) & MEM_WRAP_ADDRESS_MASK) >> MEM_WRAP_ADDRESS_SHIFT)
 663 #define  MEM_WRAP_CLIENT_NUM_MASK   0x0000000fU
 664 #define  MEM_WRAP_CLIENT_NUM_SHIFT  0
 665 #define  MEM_WRAP_CLIENT_NUM_GET(x) (((x) & MEM_WRAP_CLIENT_NUM_MASK) >> MEM_WRAP_CLIENT_NUM_SHIFT)
 666 #define MA_PCIE_FW 0x30b8
 667 #define MA_PARITY_ERROR_STATUS 0x77f4
 668 #define MA_PARITY_ERROR_STATUS2 0x7804
 669
 670 #define EDC_0_BASE_ADDR 0x7900
 671
 672 #define EDC_BIST_CMD 0x7904
 673 #define EDC_BIST_CMD_ADDR 0x7908
 674 #define EDC_BIST_CMD_LEN 0x790c
 675 #define EDC_BIST_DATA_PATTERN 0x7910
 676 #define EDC_BIST_STATUS_RDATA 0x7928
 677 #define EDC_INT_CAUSE 0x7978
 678 #define  ECC_UE_PAR     0x00000020U
 679 #define  ECC_CE_PAR     0x00000010U
 680 #define  PERR_PAR_CAUSE 0x00000008U
 681
 682 #define EDC_ECC_STATUS 0x797c
 683
 684 #define EDC_1_BASE_ADDR 0x7980
 685
 686 #define CIM_BOOT_CFG 0x7b00
 687 #define  BOOTADDR_MASK 0xffffff00U
 688 #define  UPCRST        0x1U
 689
 690 #define CIM_PF_MAILBOX_DATA 0x240
 691 #define CIM_PF_MAILBOX_CTRL 0x280
 692 #define  MBMSGVALID     0x00000008U
 693 #define  MBINTREQ       0x00000004U
 694 #define  MBOWNER_MASK   0x00000003U
 695 #define  MBOWNER_SHIFT  0
 696 #define  MBOWNER(x)     ((x) << MBOWNER_SHIFT)
 697 #define  MBOWNER_GET(x) (((x) & MBOWNER_MASK) >> MBOWNER_SHIFT)
 698
 699 #define CIM_PF_HOST_INT_ENABLE 0x288
 700 #define  MBMSGRDYINTEN(x) ((x) << 19)
 701
 702 #define CIM_PF_HOST_INT_CAUSE 0x28c
 703 #define  MBMSGRDYINT 0x00080000U
 704
 705 #define CIM_HOST_INT_CAUSE 0x7b2c
 706 #define  TIEQOUTPARERRINT  0x00100000U
 707 #define  TIEQINPARERRINT   0x00080000U
 708 #define  MBHOSTPARERR      0x00040000U
 709 #define  MBUPPARERR        0x00020000U
 710 #define  IBQPARERR         0x0001f800U
 711 #define  IBQTP0PARERR      0x00010000U
 712 #define  IBQTP1PARERR      0x00008000U
 713 #define  IBQULPPARERR      0x00004000U
 714 #define  IBQSGELOPARERR    0x00002000U
 715 #define  IBQSGEHIPARERR    0x00001000U
 716 #define  IBQNCSIPARERR     0x00000800U
 717 #define  OBQPARERR         0x000007e0U
 718 #define  OBQULP0PARERR     0x00000400U
 719 #define  OBQULP1PARERR     0x00000200U
 720 #define  OBQULP2PARERR     0x00000100U
 721 #define  OBQULP3PARERR     0x00000080U
 722 #define  OBQSGEPARERR      0x00000040U
 723 #define  OBQNCSIPARERR     0x00000020U
 724 #define  PREFDROPINT       0x00000002U
 725 #define  UPACCNONZERO      0x00000001U
 726
 727 #define CIM_HOST_UPACC_INT_CAUSE 0x7b34
 728 #define  EEPROMWRINT      0x40000000U
 729 #define  TIMEOUTMAINT     0x20000000U
 730 #define  TIMEOUTINT       0x10000000U
 731 #define  RSPOVRLOOKUPINT  0x08000000U
 732 #define  REQOVRLOOKUPINT  0x04000000U
 733 #define  BLKWRPLINT       0x02000000U
 734 #define  BLKRDPLINT       0x01000000U
 735 #define  SGLWRPLINT       0x00800000U
 736 #define  SGLRDPLINT       0x00400000U
 737 #define  BLKWRCTLINT      0x00200000U
 738 #define  BLKRDCTLINT      0x00100000U
 739 #define  SGLWRCTLINT      0x00080000U
 740 #define  SGLRDCTLINT      0x00040000U
 741 #define  BLKWREEPROMINT   0x00020000U
 742 #define  BLKRDEEPROMINT   0x00010000U
 743 #define  SGLWREEPROMINT   0x00008000U
 744 #define  SGLRDEEPROMINT   0x00004000U
 745 #define  BLKWRFLASHINT    0x00002000U
 746 #define  BLKRDFLASHINT    0x00001000U
 747 #define  SGLWRFLASHINT    0x00000800U
 748 #define  SGLRDFLASHINT    0x00000400U
 749 #define  BLKWRBOOTINT     0x00000200U
 750 #define  BLKRDBOOTINT     0x00000100U
 751 #define  SGLWRBOOTINT     0x00000080U
 752 #define  SGLRDBOOTINT     0x00000040U
 753 #define  ILLWRBEINT       0x00000020U
 754 #define  ILLRDBEINT       0x00000010U
 755 #define  ILLRDINT         0x00000008U
 756 #define  ILLWRINT         0x00000004U
 757 #define  ILLTRANSINT      0x00000002U
 758 #define  RSVDSPACEINT     0x00000001U
 759
 760 #define TP_OUT_CONFIG 0x7d04
 761 #define  VLANEXTENABLE_MASK  0x0000f000U
 762 #define  VLANEXTENABLE_SHIFT 12
 763
 764 #define TP_GLOBAL_CONFIG 0x7d08
 765 #define  FIVETUPLELOOKUP_SHIFT  17
 766 #define  FIVETUPLELOOKUP_MASK   0x00060000U
 767 #define  FIVETUPLELOOKUP(x)     ((x) << FIVETUPLELOOKUP_SHIFT)
 768 #define  FIVETUPLELOOKUP_GET(x) (((x) & FIVETUPLELOOKUP_MASK) >> \
 769                                 FIVETUPLELOOKUP_SHIFT)
 770
 771 #define TP_PARA_REG2 0x7d68
 772 #define  MAXRXDATA_MASK    0xffff0000U
 773 #define  MAXRXDATA_SHIFT   16
 774 #define  MAXRXDATA_GET(x) (((x) & MAXRXDATA_MASK) >> MAXRXDATA_SHIFT)
 775
 776 #define TP_TIMER_RESOLUTION 0x7d90
 777 #define  TIMERRESOLUTION_MASK   0x00ff0000U
 778 #define  TIMERRESOLUTION_SHIFT  16
 779 #define  TIMERRESOLUTION_GET(x) (((x) & TIMERRESOLUTION_MASK) >> TIMERRESOLUTION_SHIFT)
 780 #define  DELAYEDACKRESOLUTION_MASK 0x000000ffU
 781 #define  DELAYEDACKRESOLUTION_SHIFT     0
 782 #define  DELAYEDACKRESOLUTION_GET(x) \
 783         (((x) & DELAYEDACKRESOLUTION_MASK) >> DELAYEDACKRESOLUTION_SHIFT)
 784
 785 #define TP_SHIFT_CNT 0x7dc0
 786 #define  SYNSHIFTMAX_SHIFT         24
 787 #define  SYNSHIFTMAX_MASK          0xff000000U
 788 #define  SYNSHIFTMAX(x)            ((x) << SYNSHIFTMAX_SHIFT)
 789 #define  SYNSHIFTMAX_GET(x)        (((x) & SYNSHIFTMAX_MASK) >> \
 790                                    SYNSHIFTMAX_SHIFT)
 791 #define  RXTSHIFTMAXR1_SHIFT       20
 792 #define  RXTSHIFTMAXR1_MASK        0x00f00000U
 793 #define  RXTSHIFTMAXR1(x)          ((x) << RXTSHIFTMAXR1_SHIFT)
 794 #define  RXTSHIFTMAXR1_GET(x)      (((x) & RXTSHIFTMAXR1_MASK) >> \
 795                                    RXTSHIFTMAXR1_SHIFT)
 796 #define  RXTSHIFTMAXR2_SHIFT       16
 797 #define  RXTSHIFTMAXR2_MASK        0x000f0000U
 798 #define  RXTSHIFTMAXR2(x)          ((x) << RXTSHIFTMAXR2_SHIFT)
 799 #define  RXTSHIFTMAXR2_GET(x)      (((x) & RXTSHIFTMAXR2_MASK) >> \
 800                                    RXTSHIFTMAXR2_SHIFT)
 801 #define  PERSHIFTBACKOFFMAX_SHIFT  12
 802 #define  PERSHIFTBACKOFFMAX_MASK   0x0000f000U
 803 #define  PERSHIFTBACKOFFMAX(x)     ((x) << PERSHIFTBACKOFFMAX_SHIFT)
 804 #define  PERSHIFTBACKOFFMAX_GET(x) (((x) & PERSHIFTBACKOFFMAX_MASK) >> \
 805                                    PERSHIFTBACKOFFMAX_SHIFT)
 806 #define  PERSHIFTMAX_SHIFT         8
 807 #define  PERSHIFTMAX_MASK          0x00000f00U
 808 #define  PERSHIFTMAX(x)            ((x) << PERSHIFTMAX_SHIFT)
 809 #define  PERSHIFTMAX_GET(x)        (((x) & PERSHIFTMAX_MASK) >> \
 810                                    PERSHIFTMAX_SHIFT)
 811 #define  KEEPALIVEMAXR1_SHIFT      4
 812 #define  KEEPALIVEMAXR1_MASK       0x000000f0U
 813 #define  KEEPALIVEMAXR1(x)         ((x) << KEEPALIVEMAXR1_SHIFT)
 814 #define  KEEPALIVEMAXR1_GET(x)     (((x) & KEEPALIVEMAXR1_MASK) >> \
 815                                    KEEPALIVEMAXR1_SHIFT)
 816 #define KEEPALIVEMAXR2_SHIFT       0
 817 #define KEEPALIVEMAXR2_MASK        0x0000000fU
 818 #define KEEPALIVEMAXR2(x)          ((x) << KEEPALIVEMAXR2_SHIFT)
 819 #define KEEPALIVEMAXR2_GET(x)      (((x) & KEEPALIVEMAXR2_MASK) >> \
 820                                    KEEPALIVEMAXR2_SHIFT)
 821
 822 #define TP_CCTRL_TABLE 0x7ddc
 823 #define TP_MTU_TABLE 0x7de4
 824 #define  MTUINDEX_MASK   0xff000000U
 825 #define  MTUINDEX_SHIFT  24
 826 #define  MTUINDEX(x)     ((x) << MTUINDEX_SHIFT)
 827 #define  MTUWIDTH_MASK   0x000f0000U
 828 #define  MTUWIDTH_SHIFT  16
 829 #define  MTUWIDTH(x)     ((x) << MTUWIDTH_SHIFT)
 830 #define  MTUWIDTH_GET(x) (((x) & MTUWIDTH_MASK) >> MTUWIDTH_SHIFT)
 831 #define  MTUVALUE_MASK   0x00003fffU
 832 #define  MTUVALUE_SHIFT  0
 833 #define  MTUVALUE(x)     ((x) << MTUVALUE_SHIFT)
 834 #define  MTUVALUE_GET(x) (((x) & MTUVALUE_MASK) >> MTUVALUE_SHIFT)
 835
 836 #define TP_RSS_LKP_TABLE 0x7dec
 837 #define  LKPTBLROWVLD        0x80000000U
 838 #define  LKPTBLQUEUE1_MASK   0x000ffc00U
 839 #define  LKPTBLQUEUE1_SHIFT  10
 840 #define  LKPTBLQUEUE1(x)     ((x) << LKPTBLQUEUE1_SHIFT)
 841 #define  LKPTBLQUEUE1_GET(x) (((x) & LKPTBLQUEUE1_MASK) >> LKPTBLQUEUE1_SHIFT)
 842 #define  LKPTBLQUEUE0_MASK   0x000003ffU
 843 #define  LKPTBLQUEUE0_SHIFT  0
 844 #define  LKPTBLQUEUE0(x)     ((x) << LKPTBLQUEUE0_SHIFT)
 845 #define  LKPTBLQUEUE0_GET(x) (((x) & LKPTBLQUEUE0_MASK) >> LKPTBLQUEUE0_SHIFT)
 846
 847 #define TP_PIO_ADDR 0x7e40
 848 #define TP_PIO_DATA 0x7e44
 849 #define TP_MIB_INDEX 0x7e50
 850 #define TP_MIB_DATA 0x7e54
 851 #define TP_INT_CAUSE 0x7e74
 852 #define  FLMTXFLSTEMPTY 0x40000000U
 853
 854 #define TP_VLAN_PRI_MAP 0x140
 855 #define  FRAGMENTATION_SHIFT 9
 856 #define  FRAGMENTATION_MASK  0x00000200U
 857 #define  MPSHITTYPE_MASK     0x00000100U
 858 #define  MACMATCH_MASK       0x00000080U
 859 #define  ETHERTYPE_MASK      0x00000040U
 860 #define  PROTOCOL_MASK       0x00000020U
 861 #define  TOS_MASK            0x00000010U
 862 #define  VLAN_MASK           0x00000008U
 863 #define  VNIC_ID_MASK        0x00000004U
 864 #define  PORT_MASK           0x00000002U
 865 #define  FCOE_SHIFT          0
 866 #define  FCOE_MASK           0x00000001U
 867
 868 #define TP_INGRESS_CONFIG 0x141
 869 #define  VNIC                0x00000800U
 870 #define  CSUM_HAS_PSEUDO_HDR 0x00000400U
 871 #define  RM_OVLAN            0x00000200U
 872 #define  LOOKUPEVERYPKT      0x00000100U
 873
 874 #define TP_MIB_MAC_IN_ERR_0 0x0
 875 #define TP_MIB_TCP_OUT_RST 0xc
 876 #define TP_MIB_TCP_IN_SEG_HI 0x10
 877 #define TP_MIB_TCP_IN_SEG_LO 0x11
 878 #define TP_MIB_TCP_OUT_SEG_HI 0x12
 879 #define TP_MIB_TCP_OUT_SEG_LO 0x13
 880 #define TP_MIB_TCP_RXT_SEG_HI 0x14
 881 #define TP_MIB_TCP_RXT_SEG_LO 0x15
 882 #define TP_MIB_TNL_CNG_DROP_0 0x18
 883 #define TP_MIB_TCP_V6IN_ERR_0 0x28
 884 #define TP_MIB_TCP_V6OUT_RST 0x2c
 885 #define TP_MIB_OFD_ARP_DROP 0x36
 886 #define TP_MIB_TNL_DROP_0 0x44
 887 #define TP_MIB_OFD_VLN_DROP_0 0x58
 888
 889 #define ULP_TX_INT_CAUSE 0x8dcc
 890 #define  PBL_BOUND_ERR_CH3 0x80000000U
 891 #define  PBL_BOUND_ERR_CH2 0x40000000U
 892 #define  PBL_BOUND_ERR_CH1 0x20000000U
 893 #define  PBL_BOUND_ERR_CH0 0x10000000U
 894
 895 #define PM_RX_INT_CAUSE 0x8fdc
 896 #define  ZERO_E_CMD_ERROR     0x00400000U
 897 #define  PMRX_FRAMING_ERROR   0x003ffff0U
 898 #define  OCSPI_PAR_ERROR      0x00000008U
 899 #define  DB_OPTIONS_PAR_ERROR 0x00000004U
 900 #define  IESPI_PAR_ERROR      0x00000002U
 901 #define  E_PCMD_PAR_ERROR     0x00000001U
 902
 903 #define PM_TX_INT_CAUSE 0x8ffc
 904 #define  PCMD_LEN_OVFL0     0x80000000U
 905 #define  PCMD_LEN_OVFL1     0x40000000U
 906 #define  PCMD_LEN_OVFL2     0x20000000U
 907 #define  ZERO_C_CMD_ERROR   0x10000000U
 908 #define  PMTX_FRAMING_ERROR 0x0ffffff0U
 909 #define  OESPI_PAR_ERROR    0x00000008U
 910 #define  ICSPI_PAR_ERROR    0x00000002U
 911 #define  C_PCMD_PAR_ERROR   0x00000001U
 912
 913 #define MPS_PORT_STAT_TX_PORT_BYTES_L 0x400
 914 #define MPS_PORT_STAT_TX_PORT_BYTES_H 0x404
 915 #define MPS_PORT_STAT_TX_PORT_FRAMES_L 0x408
 916 #define MPS_PORT_STAT_TX_PORT_FRAMES_H 0x40c
 917 #define MPS_PORT_STAT_TX_PORT_BCAST_L 0x410
 918 #define MPS_PORT_STAT_TX_PORT_BCAST_H 0x414
 919 #define MPS_PORT_STAT_TX_PORT_MCAST_L 0x418
 920 #define MPS_PORT_STAT_TX_PORT_MCAST_H 0x41c
 921 #define MPS_PORT_STAT_TX_PORT_UCAST_L 0x420
 922 #define MPS_PORT_STAT_TX_PORT_UCAST_H 0x424
 923 #define MPS_PORT_STAT_TX_PORT_ERROR_L 0x428
 924 #define MPS_PORT_STAT_TX_PORT_ERROR_H 0x42c
 925 #define MPS_PORT_STAT_TX_PORT_64B_L 0x430
 926 #define MPS_PORT_STAT_TX_PORT_64B_H 0x434
 927 #define MPS_PORT_STAT_TX_PORT_65B_127B_L 0x438
 928 #define MPS_PORT_STAT_TX_PORT_65B_127B_H 0x43c
 929 #define MPS_PORT_STAT_TX_PORT_128B_255B_L 0x440
 930 #define MPS_PORT_STAT_TX_PORT_128B_255B_H 0x444
 931 #define MPS_PORT_STAT_TX_PORT_256B_511B_L 0x448
 932 #define MPS_PORT_STAT_TX_PORT_256B_511B_H 0x44c
 933 #define MPS_PORT_STAT_TX_PORT_512B_1023B_L 0x450
 934 #define MPS_PORT_STAT_TX_PORT_512B_1023B_H 0x454
 935 #define MPS_PORT_STAT_TX_PORT_1024B_1518B_L 0x458
 936 #define MPS_PORT_STAT_TX_PORT_1024B_1518B_H 0x45c
 937 #define MPS_PORT_STAT_TX_PORT_1519B_MAX_L 0x460
 938 #define MPS_PORT_STAT_TX_PORT_1519B_MAX_H 0x464
 939 #define MPS_PORT_STAT_TX_PORT_DROP_L 0x468
 940 #define MPS_PORT_STAT_TX_PORT_DROP_H 0x46c
 941 #define MPS_PORT_STAT_TX_PORT_PAUSE_L 0x470
 942 #define MPS_PORT_STAT_TX_PORT_PAUSE_H 0x474
 943 #define MPS_PORT_STAT_TX_PORT_PPP0_L 0x478
 944 #define MPS_PORT_STAT_TX_PORT_PPP0_H 0x47c
 945 #define MPS_PORT_STAT_TX_PORT_PPP1_L 0x480
 946 #define MPS_PORT_STAT_TX_PORT_PPP1_H 0x484
 947 #define MPS_PORT_STAT_TX_PORT_PPP2_L 0x488
 948 #define MPS_PORT_STAT_TX_PORT_PPP2_H 0x48c
 949 #define MPS_PORT_STAT_TX_PORT_PPP3_L 0x490
 950 #define MPS_PORT_STAT_TX_PORT_PPP3_H 0x494
 951 #define MPS_PORT_STAT_TX_PORT_PPP4_L 0x498
 952 #define MPS_PORT_STAT_TX_PORT_PPP4_H 0x49c
 953 #define MPS_PORT_STAT_TX_PORT_PPP5_L 0x4a0
 954 #define MPS_PORT_STAT_TX_PORT_PPP5_H 0x4a4
 955 #define MPS_PORT_STAT_TX_PORT_PPP6_L 0x4a8
 956 #define MPS_PORT_STAT_TX_PORT_PPP6_H 0x4ac
 957 #define MPS_PORT_STAT_TX_PORT_PPP7_L 0x4b0
 958 #define MPS_PORT_STAT_TX_PORT_PPP7_H 0x4b4
 959 #define MPS_PORT_STAT_LB_PORT_BYTES_L 0x4c0
 960 #define MPS_PORT_STAT_LB_PORT_BYTES_H 0x4c4
 961 #define MPS_PORT_STAT_LB_PORT_FRAMES_L 0x4c8
 962 #define MPS_PORT_STAT_LB_PORT_FRAMES_H 0x4cc
 963 #define MPS_PORT_STAT_LB_PORT_BCAST_L 0x4d0
 964 #define MPS_PORT_STAT_LB_PORT_BCAST_H 0x4d4
 965 #define MPS_PORT_STAT_LB_PORT_MCAST_L 0x4d8
 966 #define MPS_PORT_STAT_LB_PORT_MCAST_H 0x4dc
 967 #define MPS_PORT_STAT_LB_PORT_UCAST_L 0x4e0
 968 #define MPS_PORT_STAT_LB_PORT_UCAST_H 0x4e4
 969 #define MPS_PORT_STAT_LB_PORT_ERROR_L 0x4e8
 970 #define MPS_PORT_STAT_LB_PORT_ERROR_H 0x4ec
 971 #define MPS_PORT_STAT_LB_PORT_64B_L 0x4f0
 972 #define MPS_PORT_STAT_LB_PORT_64B_H 0x4f4
 973 #define MPS_PORT_STAT_LB_PORT_65B_127B_L 0x4f8
 974 #define MPS_PORT_STAT_LB_PORT_65B_127B_H 0x4fc
 975 #define MPS_PORT_STAT_LB_PORT_128B_255B_L 0x500
 976 #define MPS_PORT_STAT_LB_PORT_128B_255B_H 0x504
 977 #define MPS_PORT_STAT_LB_PORT_256B_511B_L 0x508
 978 #define MPS_PORT_STAT_LB_PORT_256B_511B_H 0x50c
 979 #define MPS_PORT_STAT_LB_PORT_512B_1023B_L 0x510
 980 #define MPS_PORT_STAT_LB_PORT_512B_1023B_H 0x514
 981 #define MPS_PORT_STAT_LB_PORT_1024B_1518B_L 0x518
 982 #define MPS_PORT_STAT_LB_PORT_1024B_1518B_H 0x51c
 983 #define MPS_PORT_STAT_LB_PORT_1519B_MAX_L 0x520
 984 #define MPS_PORT_STAT_LB_PORT_1519B_MAX_H 0x524
 985 #define MPS_PORT_STAT_LB_PORT_DROP_FRAMES 0x528
 986 #define MPS_PORT_STAT_RX_PORT_BYTES_L 0x540
 987 #define MPS_PORT_STAT_RX_PORT_BYTES_H 0x544
 988 #define MPS_PORT_STAT_RX_PORT_FRAMES_L 0x548
 989 #define MPS_PORT_STAT_RX_PORT_FRAMES_H 0x54c
 990 #define MPS_PORT_STAT_RX_PORT_BCAST_L 0x550
 991 #define MPS_PORT_STAT_RX_PORT_BCAST_H 0x554
 992 #define MPS_PORT_STAT_RX_PORT_MCAST_L 0x558
 993 #define MPS_PORT_STAT_RX_PORT_MCAST_H 0x55c
 994 #define MPS_PORT_STAT_RX_PORT_UCAST_L 0x560
 995 #define MPS_PORT_STAT_RX_PORT_UCAST_H 0x564
 996 #define MPS_PORT_STAT_RX_PORT_MTU_ERROR_L 0x568
 997 #define MPS_PORT_STAT_RX_PORT_MTU_ERROR_H 0x56c
 998 #define MPS_PORT_STAT_RX_PORT_MTU_CRC_ERROR_L 0x570
 999 #define MPS_PORT_STAT_RX_PORT_MTU_CRC_ERROR_H 0x574
1000 #define MPS_PORT_STAT_RX_PORT_CRC_ERROR_L 0x578
1001 #define MPS_PORT_STAT_RX_PORT_CRC_ERROR_H 0x57c
1002 #define MPS_PORT_STAT_RX_PORT_LEN_ERROR_L 0x580
1003 #define MPS_PORT_STAT_RX_PORT_LEN_ERROR_H 0x584
1004 #define MPS_PORT_STAT_RX_PORT_SYM_ERROR_L 0x588
1005 #define MPS_PORT_STAT_RX_PORT_SYM_ERROR_H 0x58c
1006 #define MPS_PORT_STAT_RX_PORT_64B_L 0x590
1007 #define MPS_PORT_STAT_RX_PORT_64B_H 0x594
1008 #define MPS_PORT_STAT_RX_PORT_65B_127B_L 0x598
1009 #define MPS_PORT_STAT_RX_PORT_65B_127B_H 0x59c
1010 #define MPS_PORT_STAT_RX_PORT_128B_255B_L 0x5a0
1011 #define MPS_PORT_STAT_RX_PORT_128B_255B_H 0x5a4
1012 #define MPS_PORT_STAT_RX_PORT_256B_511B_L 0x5a8
1013 #define MPS_PORT_STAT_RX_PORT_256B_511B_H 0x5ac
1014 #define MPS_PORT_STAT_RX_PORT_512B_1023B_L 0x5b0
1015 #define MPS_PORT_STAT_RX_PORT_512B_1023B_H 0x5b4
1016 #define MPS_PORT_STAT_RX_PORT_1024B_1518B_L 0x5b8
1017 #define MPS_PORT_STAT_RX_PORT_1024B_1518B_H 0x5bc
1018 #define MPS_PORT_STAT_RX_PORT_1519B_MAX_L 0x5c0
1019 #define MPS_PORT_STAT_RX_PORT_1519B_MAX_H 0x5c4
1020 #define MPS_PORT_STAT_RX_PORT_PAUSE_L 0x5c8
1021 #define MPS_PORT_STAT_RX_PORT_PAUSE_H 0x5cc
1022 #define MPS_PORT_STAT_RX_PORT_PPP0_L 0x5d0
1023 #define MPS_PORT_STAT_RX_PORT_PPP0_H 0x5d4
1024 #define MPS_PORT_STAT_RX_PORT_PPP1_L 0x5d8
1025 #define MPS_PORT_STAT_RX_PORT_PPP1_H 0x5dc
1026 #define MPS_PORT_STAT_RX_PORT_PPP2_L 0x5e0
1027 #define MPS_PORT_STAT_RX_PORT_PPP2_H 0x5e4
1028 #define MPS_PORT_STAT_RX_PORT_PPP3_L 0x5e8
1029 #define MPS_PORT_STAT_RX_PORT_PPP3_H 0x5ec
1030 #define MPS_PORT_STAT_RX_PORT_PPP4_L 0x5f0
1031 #define MPS_PORT_STAT_RX_PORT_PPP4_H 0x5f4
1032 #define MPS_PORT_STAT_RX_PORT_PPP5_L 0x5f8
1033 #define MPS_PORT_STAT_RX_PORT_PPP5_H 0x5fc
1034 #define MPS_PORT_STAT_RX_PORT_PPP6_L 0x600
1035 #define MPS_PORT_STAT_RX_PORT_PPP6_H 0x604
1036 #define MPS_PORT_STAT_RX_PORT_PPP7_L 0x608
1037 #define MPS_PORT_STAT_RX_PORT_PPP7_H 0x60c
1038 #define MPS_PORT_STAT_RX_PORT_LESS_64B_L 0x610
1039 #define MPS_PORT_STAT_RX_PORT_LESS_64B_H 0x614
1040 #define MAC_PORT_CFG2 0x818
1041 #define MAC_PORT_MAGIC_MACID_LO 0x824
1042 #define MAC_PORT_MAGIC_MACID_HI 0x828
1043 #define MAC_PORT_EPIO_DATA0 0x8c0
1044 #define MAC_PORT_EPIO_DATA1 0x8c4
1045 #define MAC_PORT_EPIO_DATA2 0x8c8
1046 #define MAC_PORT_EPIO_DATA3 0x8cc
1047 #define MAC_PORT_EPIO_OP 0x8d0
1048
1049 #define MPS_CMN_CTL 0x9000
1050 #define  NUMPORTS_MASK   0x00000003U
1051 #define  NUMPORTS_SHIFT  0
1052 #define  NUMPORTS_GET(x) (((x) & NUMPORTS_MASK) >> NUMPORTS_SHIFT)
1053
1054 #define MPS_INT_CAUSE 0x9008
1055 #define  STATINT 0x00000020U
1056 #define  TXINT   0x00000010U
1057 #define  RXINT   0x00000008U
1058 #define  TRCINT  0x00000004U
1059 #define  CLSINT  0x00000002U
1060 #define  PLINT   0x00000001U
1061
1062 #define MPS_TX_INT_CAUSE 0x9408
1063 #define  PORTERR    0x00010000U
1064 #define  FRMERR     0x00008000U
1065 #define  SECNTERR   0x00004000U
1066 #define  BUBBLE     0x00002000U
1067 #define  TXDESCFIFO 0x00001e00U
1068 #define  TXDATAFIFO 0x000001e0U
1069 #define  NCSIFIFO   0x00000010U
1070 #define  TPFIFO     0x0000000fU
1071
1072 #define MPS_STAT_PERR_INT_CAUSE_SRAM 0x9614
1073 #define MPS_STAT_PERR_INT_CAUSE_TX_FIFO 0x9620
1074 #define MPS_STAT_PERR_INT_CAUSE_RX_FIFO 0x962c
1075
1076 #define MPS_STAT_RX_BG_0_MAC_DROP_FRAME_L 0x9640
1077 #define MPS_STAT_RX_BG_0_MAC_DROP_FRAME_H 0x9644
1078 #define MPS_STAT_RX_BG_1_MAC_DROP_FRAME_L 0x9648
1079 #define MPS_STAT_RX_BG_1_MAC_DROP_FRAME_H 0x964c
1080 #define MPS_STAT_RX_BG_2_MAC_DROP_FRAME_L 0x9650
1081 #define MPS_STAT_RX_BG_2_MAC_DROP_FRAME_H 0x9654
1082 #define MPS_STAT_RX_BG_3_MAC_DROP_FRAME_L 0x9658
1083 #define MPS_STAT_RX_BG_3_MAC_DROP_FRAME_H 0x965c
1084 #define MPS_STAT_RX_BG_0_LB_DROP_FRAME_L 0x9660
1085 #define MPS_STAT_RX_BG_0_LB_DROP_FRAME_H 0x9664
1086 #define MPS_STAT_RX_BG_1_LB_DROP_FRAME_L 0x9668
1087 #define MPS_STAT_RX_BG_1_LB_DROP_FRAME_H 0x966c
1088 #define MPS_STAT_RX_BG_2_LB_DROP_FRAME_L 0x9670
1089 #define MPS_STAT_RX_BG_2_LB_DROP_FRAME_H 0x9674
1090 #define MPS_STAT_RX_BG_3_LB_DROP_FRAME_L 0x9678
1091 #define MPS_STAT_RX_BG_3_LB_DROP_FRAME_H 0x967c
1092 #define MPS_STAT_RX_BG_0_MAC_TRUNC_FRAME_L 0x9680
1093 #define MPS_STAT_RX_BG_0_MAC_TRUNC_FRAME_H 0x9684
1094 #define MPS_STAT_RX_BG_1_MAC_TRUNC_FRAME_L 0x9688
1095 #define MPS_STAT_RX_BG_1_MAC_TRUNC_FRAME_H 0x968c
1096 #define MPS_STAT_RX_BG_2_MAC_TRUNC_FRAME_L 0x9690
1097 #define MPS_STAT_RX_BG_2_MAC_TRUNC_FRAME_H 0x9694
1098 #define MPS_STAT_RX_BG_3_MAC_TRUNC_FRAME_L 0x9698
1099 #define MPS_STAT_RX_BG_3_MAC_TRUNC_FRAME_H 0x969c
1100 #define MPS_STAT_RX_BG_0_LB_TRUNC_FRAME_L 0x96a0
1101 #define MPS_STAT_RX_BG_0_LB_TRUNC_FRAME_H 0x96a4
1102 #define MPS_STAT_RX_BG_1_LB_TRUNC_FRAME_L 0x96a8
1103 #define MPS_STAT_RX_BG_1_LB_TRUNC_FRAME_H 0x96ac
1104 #define MPS_STAT_RX_BG_2_LB_TRUNC_FRAME_L 0x96b0
1105 #define MPS_STAT_RX_BG_2_LB_TRUNC_FRAME_H 0x96b4
1106 #define MPS_STAT_RX_BG_3_LB_TRUNC_FRAME_L 0x96b8
1107 #define MPS_STAT_RX_BG_3_LB_TRUNC_FRAME_H 0x96bc
1108 #define MPS_TRC_CFG 0x9800
1109 #define  TRCFIFOEMPTY       0x00000010U
1110 #define  TRCIGNOREDROPINPUT 0x00000008U
1111 #define  TRCKEEPDUPLICATES  0x00000004U
1112 #define  TRCEN              0x00000002U
1113 #define  TRCMULTIFILTER     0x00000001U
1114
1115 #define MPS_TRC_RSS_CONTROL 0x9808
1116 #define MPS_T5_TRC_RSS_CONTROL 0xa00c
1117 #define  RSSCONTROL_MASK    0x00ff0000U
1118 #define  RSSCONTROL_SHIFT   16
1119 #define  RSSCONTROL(x)      ((x) << RSSCONTROL_SHIFT)
1120 #define  QUEUENUMBER_MASK   0x0000ffffU
1121 #define  QUEUENUMBER_SHIFT  0
1122 #define  QUEUENUMBER(x)     ((x) << QUEUENUMBER_SHIFT)
1123
1124 #define MPS_TRC_FILTER_MATCH_CTL_A 0x9810
1125 #define  TFINVERTMATCH   0x01000000U
1126 #define  TFPKTTOOLARGE   0x00800000U
1127 #define  TFEN            0x00400000U
1128 #define  TFPORT_MASK     0x003c0000U
1129 #define  TFPORT_SHIFT    18
1130 #define  TFPORT(x)       ((x) << TFPORT_SHIFT)
1131 #define  TFPORT_GET(x)   (((x) & TFPORT_MASK) >> TFPORT_SHIFT)
1132 #define  TFDROP          0x00020000U
1133 #define  TFSOPEOPERR     0x00010000U
1134 #define  TFLENGTH_MASK   0x00001f00U
1135 #define  TFLENGTH_SHIFT  8
1136 #define  TFLENGTH(x)     ((x) << TFLENGTH_SHIFT)
1137 #define  TFLENGTH_GET(x) (((x) & TFLENGTH_MASK) >> TFLENGTH_SHIFT)
1138 #define  TFOFFSET_MASK   0x0000001fU
1139 #define  TFOFFSET_SHIFT  0
1140 #define  TFOFFSET(x)     ((x) << TFOFFSET_SHIFT)
1141 #define  TFOFFSET_GET(x) (((x) & TFOFFSET_MASK) >> TFOFFSET_SHIFT)
1142
1143 #define MPS_TRC_FILTER_MATCH_CTL_B 0x9820
1144 #define  TFMINPKTSIZE_MASK   0x01ff0000U
1145 #define  TFMINPKTSIZE_SHIFT  16
1146 #define  TFMINPKTSIZE(x)     ((x) << TFMINPKTSIZE_SHIFT)
1147 #define  TFMINPKTSIZE_GET(x) (((x) & TFMINPKTSIZE_MASK) >> TFMINPKTSIZE_SHIFT)
1148 #define  TFCAPTUREMAX_MASK   0x00003fffU
1149 #define  TFCAPTUREMAX_SHIFT  0
1150 #define  TFCAPTUREMAX(x)     ((x) << TFCAPTUREMAX_SHIFT)
1151 #define  TFCAPTUREMAX_GET(x) (((x) & TFCAPTUREMAX_MASK) >> TFCAPTUREMAX_SHIFT)
1152
1153 #define MPS_TRC_INT_CAUSE 0x985c
1154 #define  MISCPERR 0x00000100U
1155 #define  PKTFIFO  0x000000f0U
1156 #define  FILTMEM  0x0000000fU
1157
1158 #define MPS_TRC_FILTER0_MATCH 0x9c00
1159 #define MPS_TRC_FILTER0_DONT_CARE 0x9c80
1160 #define MPS_TRC_FILTER1_MATCH 0x9d00
1161 #define MPS_CLS_INT_CAUSE 0xd028
1162 #define  PLERRENB  0x00000008U
1163 #define  HASHSRAM  0x00000004U
1164 #define  MATCHTCAM 0x00000002U
1165 #define  MATCHSRAM 0x00000001U
1166
1167 #define MPS_RX_PERR_INT_CAUSE 0x11074
1168
1169 #define CPL_INTR_CAUSE 0x19054
1170 #define  CIM_OP_MAP_PERR   0x00000020U
1171 #define  CIM_OVFL_ERROR    0x00000010U
1172 #define  TP_FRAMING_ERROR  0x00000008U
1173 #define  SGE_FRAMING_ERROR 0x00000004U
1174 #define  CIM_FRAMING_ERROR 0x00000002U
1175 #define  ZERO_SWITCH_ERROR 0x00000001U
1176
1177 #define SMB_INT_CAUSE 0x19090
1178 #define  MSTTXFIFOPARINT 0x00200000U
1179 #define  MSTRXFIFOPARINT 0x00100000U
1180 #define  SLVFIFOPARINT   0x00080000U
1181
1182 #define ULP_RX_INT_CAUSE 0x19158
1183 #define ULP_RX_ISCSI_TAGMASK 0x19164
1184 #define ULP_RX_ISCSI_PSZ 0x19168
1185 #define  HPZ3_MASK   0x0f000000U
1186 #define  HPZ3_SHIFT  24
1187 #define  HPZ3(x)     ((x) << HPZ3_SHIFT)
1188 #define  HPZ2_MASK   0x000f0000U
1189 #define  HPZ2_SHIFT  16
1190 #define  HPZ2(x)     ((x) << HPZ2_SHIFT)
1191 #define  HPZ1_MASK   0x00000f00U
1192 #define  HPZ1_SHIFT  8
1193 #define  HPZ1(x)     ((x) << HPZ1_SHIFT)
1194 #define  HPZ0_MASK   0x0000000fU
1195 #define  HPZ0_SHIFT  0
1196 #define  HPZ0(x)     ((x) << HPZ0_SHIFT)
1197
1198 #define ULP_RX_TDDP_PSZ 0x19178
1199
1200 #define SF_DATA 0x193f8
1201 #define SF_OP 0x193fc
1202 #define  SF_BUSY       0x80000000U
1203 #define  SF_LOCK       0x00000010U
1204 #define  SF_CONT       0x00000008U
1205 #define  BYTECNT_MASK  0x00000006U
1206 #define  BYTECNT_SHIFT 1
1207 #define  BYTECNT(x)    ((x) << BYTECNT_SHIFT)
1208 #define  OP_WR         0x00000001U
1209
1210 #define PL_PF_INT_CAUSE 0x3c0
1211 #define  PFSW  0x00000008U
1212 #define  PFSGE 0x00000004U
1213 #define  PFCIM 0x00000002U
1214 #define  PFMPS 0x00000001U
1215
1216 #define PL_PF_INT_ENABLE 0x3c4
1217 #define PL_PF_CTL 0x3c8
1218 #define  SWINT 0x00000001U
1219
1220 #define PL_WHOAMI 0x19400
1221 #define  SOURCEPF_MASK   0x00000700U
1222 #define  SOURCEPF_SHIFT  8
1223 #define  SOURCEPF(x)     ((x) << SOURCEPF_SHIFT)
1224 #define  SOURCEPF_GET(x) (((x) & SOURCEPF_MASK) >> SOURCEPF_SHIFT)
1225 #define  ISVF            0x00000080U
1226 #define  VFID_MASK       0x0000007fU
1227 #define  VFID_SHIFT      0
1228 #define  VFID(x)         ((x) << VFID_SHIFT)
1229 #define  VFID_GET(x)     (((x) & VFID_MASK) >> VFID_SHIFT)
1230
1231 #define PL_INT_CAUSE 0x1940c
1232 #define  ULP_TX     0x08000000U
1233 #define  SGE        0x04000000U
1234 #define  HMA        0x02000000U
1235 #define  CPL_SWITCH 0x01000000U
1236 #define  ULP_RX     0x00800000U
1237 #define  PM_RX      0x00400000U
1238 #define  PM_TX      0x00200000U
1239 #define  MA         0x00100000U
1240 #define  TP         0x00080000U
1241 #define  LE         0x00040000U
1242 #define  EDC1       0x00020000U
1243 #define  EDC0       0x00010000U
1244 #define  MC         0x00008000U
1245 #define  PCIE       0x00004000U
1246 #define  PMU        0x00002000U
1247 #define  XGMAC_KR1  0x00001000U
1248 #define  XGMAC_KR0  0x00000800U
1249 #define  XGMAC1     0x00000400U
1250 #define  XGMAC0     0x00000200U
1251 #define  SMB        0x00000100U
1252 #define  SF         0x00000080U
1253 #define  PL         0x00000040U
1254 #define  NCSI       0x00000020U
1255 #define  MPS        0x00000010U
1256 #define  MI         0x00000008U
1257 #define  DBG        0x00000004U
1258 #define  I2CM       0x00000002U
1259 #define  CIM        0x00000001U
1260
1261 #define MC1 0x31
1262 #define PL_INT_ENABLE 0x19410
1263 #define PL_INT_MAP0 0x19414
1264 #define PL_RST 0x19428
1265 #define  PIORST     0x00000002U
1266 #define  PIORSTMODE 0x00000001U
1267
1268 #define PL_PL_INT_CAUSE 0x19430
1269 #define  FATALPERR 0x00000010U
1270 #define  PERRVFID  0x00000001U
1271
1272 #define PL_REV 0x1943c
1273
1274 #define S_REV    0
1275 #define M_REV    0xfU
1276 #define V_REV(x) ((x) << S_REV)
1277 #define G_REV(x) (((x) >> S_REV) & M_REV)
1278
1279 #define LE_DB_CONFIG 0x19c04
1280 #define  HASHEN 0x00100000U
1281
1282 #define LE_DB_SERVER_INDEX 0x19c18
1283 #define LE_DB_ACT_CNT_IPV4 0x19c20
1284 #define LE_DB_ACT_CNT_IPV6 0x19c24
1285
1286 #define LE_DB_INT_CAUSE 0x19c3c
1287 #define  REQQPARERR 0x00010000U
1288 #define  UNKNOWNCMD 0x00008000U
1289 #define  PARITYERR  0x00000040U
1290 #define  LIPMISS    0x00000020U
1291 #define  LIP0       0x00000010U
1292
1293 #define LE_DB_TID_HASHBASE 0x19df8
1294
1295 #define NCSI_INT_CAUSE 0x1a0d8
1296 #define  CIM_DM_PRTY_ERR 0x00000100U
1297 #define  MPS_DM_PRTY_ERR 0x00000080U
1298 #define  TXFIFO_PRTY_ERR 0x00000002U
1299 #define  RXFIFO_PRTY_ERR 0x00000001U
1300
1301 #define XGMAC_PORT_CFG2 0x1018
1302 #define  PATEN   0x00040000U
1303 #define  MAGICEN 0x00020000U
1304
1305 #define XGMAC_PORT_MAGIC_MACID_LO 0x1024
1306 #define XGMAC_PORT_MAGIC_MACID_HI 0x1028
1307
1308 #define XGMAC_PORT_EPIO_DATA0 0x10c0
1309 #define XGMAC_PORT_EPIO_DATA1 0x10c4
1310 #define XGMAC_PORT_EPIO_DATA2 0x10c8
1311 #define XGMAC_PORT_EPIO_DATA3 0x10cc
1312 #define XGMAC_PORT_EPIO_OP 0x10d0
1313 #define  EPIOWR         0x00000100U
1314 #define  ADDRESS_MASK   0x000000ffU
1315 #define  ADDRESS_SHIFT  0
1316 #define  ADDRESS(x)     ((x) << ADDRESS_SHIFT)
1317
1318 #define MAC_PORT_INT_CAUSE 0x8dc
1319 #define XGMAC_PORT_INT_CAUSE 0x10dc
1320
1321 #define A_TP_TX_MOD_QUEUE_REQ_MAP 0x7e28
1322
1323 #define A_TP_TX_MOD_CHANNEL_WEIGHT 0x7e34
1324
1325 #define S_TX_MOD_QUEUE_REQ_MAP    0
1326 #define M_TX_MOD_QUEUE_REQ_MAP    0xffffU
1327 #define V_TX_MOD_QUEUE_REQ_MAP(x) ((x) << S_TX_MOD_QUEUE_REQ_MAP)
1328
1329 #define A_TP_TX_MOD_QUEUE_WEIGHT0 0x7e30
1330
1331 #define S_TX_MODQ_WEIGHT3    24
1332 #define M_TX_MODQ_WEIGHT3    0xffU
1333 #define V_TX_MODQ_WEIGHT3(x) ((x) << S_TX_MODQ_WEIGHT3)
1334
1335 #define S_TX_MODQ_WEIGHT2    16
1336 #define M_TX_MODQ_WEIGHT2    0xffU
1337 #define V_TX_MODQ_WEIGHT2(x) ((x) << S_TX_MODQ_WEIGHT2)
1338
1339 #define S_TX_MODQ_WEIGHT1    8
1340 #define M_TX_MODQ_WEIGHT1    0xffU
1341 #define V_TX_MODQ_WEIGHT1(x) ((x) << S_TX_MODQ_WEIGHT1)
1342
1343 #define S_TX_MODQ_WEIGHT0    0
1344 #define M_TX_MODQ_WEIGHT0    0xffU
1345 #define V_TX_MODQ_WEIGHT0(x) ((x) << S_TX_MODQ_WEIGHT0)
1346
1347 #define A_TP_TX_SCHED_HDR 0x23
1348
1349 #define A_TP_TX_SCHED_FIFO 0x24
1350
1351 #define A_TP_TX_SCHED_PCMD 0x25
1352
1353 #define S_VNIC    11
1354 #define V_VNIC(x) ((x) << S_VNIC)
1355 #define F_VNIC    V_VNIC(1U)
1356
1357 #define S_FRAGMENTATION    9
1358 #define V_FRAGMENTATION(x) ((x) << S_FRAGMENTATION)
1359 #define F_FRAGMENTATION    V_FRAGMENTATION(1U)
1360
1361 #define S_MPSHITTYPE    8
1362 #define V_MPSHITTYPE(x) ((x) << S_MPSHITTYPE)
1363 #define F_MPSHITTYPE    V_MPSHITTYPE(1U)
1364
1365 #define S_MACMATCH    7
1366 #define V_MACMATCH(x) ((x) << S_MACMATCH)
1367 #define F_MACMATCH    V_MACMATCH(1U)
1368
1369 #define S_ETHERTYPE    6
1370 #define V_ETHERTYPE(x) ((x) << S_ETHERTYPE)
1371 #define F_ETHERTYPE    V_ETHERTYPE(1U)
1372
1373 #define S_PROTOCOL    5
1374 #define V_PROTOCOL(x) ((x) << S_PROTOCOL)
1375 #define F_PROTOCOL    V_PROTOCOL(1U)
1376
1377 #define S_TOS    4
1378 #define V_TOS(x) ((x) << S_TOS)
1379 #define F_TOS    V_TOS(1U)
1380
1381 #define S_VLAN    3
1382 #define V_VLAN(x) ((x) << S_VLAN)
1383 #define F_VLAN    V_VLAN(1U)
1384
1385 #define S_VNIC_ID    2
1386 #define V_VNIC_ID(x) ((x) << S_VNIC_ID)
1387 #define F_VNIC_ID    V_VNIC_ID(1U)
1388
1389 #define S_PORT    1
1390 #define V_PORT(x) ((x) << S_PORT)
1391 #define F_PORT    V_PORT(1U)
1392
1393 #define S_FCOE    0
1394 #define V_FCOE(x) ((x) << S_FCOE)
1395 #define F_FCOE    V_FCOE(1U)
1396
1397 #define NUM_MPS_CLS_SRAM_L_INSTANCES 336
1398 #define NUM_MPS_T5_CLS_SRAM_L_INSTANCES 512
1399
1400 #define T5_PORT0_BASE 0x30000
1401 #define T5_PORT_STRIDE 0x4000
1402 #define T5_PORT_BASE(idx) (T5_PORT0_BASE + (idx) * T5_PORT_STRIDE)
1403 #define T5_PORT_REG(idx, reg) (T5_PORT_BASE(idx) + (reg))
1404
1405 #define MC_0_BASE_ADDR 0x40000
1406 #define MC_1_BASE_ADDR 0x48000
1407 #define MC_STRIDE (MC_1_BASE_ADDR - MC_0_BASE_ADDR)
1408 #define MC_REG(reg, idx) (reg + MC_STRIDE * idx)
1409
1410 #define MC_P_BIST_CMD 0x41400
1411 #define MC_P_BIST_CMD_ADDR 0x41404
1412 #define MC_P_BIST_CMD_LEN 0x41408
1413 #define MC_P_BIST_DATA_PATTERN 0x4140c
1414 #define MC_P_BIST_STATUS_RDATA 0x41488
1415 #define EDC_T50_BASE_ADDR 0x50000
1416 #define EDC_H_BIST_CMD 0x50004
1417 #define EDC_H_BIST_CMD_ADDR 0x50008
1418 #define EDC_H_BIST_CMD_LEN 0x5000c
1419 #define EDC_H_BIST_DATA_PATTERN 0x50010
1420 #define EDC_H_BIST_STATUS_RDATA 0x50028
1421
1422 #define EDC_T51_BASE_ADDR 0x50800
1423 #define EDC_STRIDE_T5 (EDC_T51_BASE_ADDR - EDC_T50_BASE_ADDR)
1424 #define EDC_REG_T5(reg, idx) (reg + EDC_STRIDE_T5 * idx)
1425
1426 #define A_PL_VF_REV 0x4
1427 #define A_PL_VF_WHOAMI 0x0
1428 #define A_PL_VF_REVISION 0x8
1429
1430 #define S_CHIPID    4
1431 #define M_CHIPID    0xfU
1432 #define V_CHIPID(x) ((x) << S_CHIPID)
1433 #define G_CHIPID(x) (((x) >> S_CHIPID) & M_CHIPID)
1434
1435 /* TP_VLAN_PRI_MAP controls which subset of fields will be present in the
1436  * Compressed Filter Tuple for LE filters.  Each bit set in TP_VLAN_PRI_MAP
1437  * selects for a particular field being present.  These fields, when present
1438  * in the Compressed Filter Tuple, have the following widths in bits.
1439  */
1440 #define W_FT_FCOE                       1
1441 #define W_FT_PORT                       3
1442 #define W_FT_VNIC_ID                    17
1443 #define W_FT_VLAN                       17
1444 #define W_FT_TOS                        8
1445 #define W_FT_PROTOCOL                   8
1446 #define W_FT_ETHERTYPE                  16
1447 #define W_FT_MACMATCH                   9
1448 #define W_FT_MPSHITTYPE                 3
1449 #define W_FT_FRAGMENTATION              1
1450
1451 /* Some of the Compressed Filter Tuple fields have internal structure.  These
1452  * bit shifts/masks describe those structures.  All shifts are relative to the
1453  * base position of the fields within the Compressed Filter Tuple
1454  */
1455 #define S_FT_VLAN_VLD                   16
1456 #define V_FT_VLAN_VLD(x)                ((x) << S_FT_VLAN_VLD)
1457 #define F_FT_VLAN_VLD                   V_FT_VLAN_VLD(1U)
1458
1459 #define S_FT_VNID_ID_VF                 0
1460 #define V_FT_VNID_ID_VF(x)              ((x) << S_FT_VNID_ID_VF)
1461
1462 #define S_FT_VNID_ID_PF                 7
1463 #define V_FT_VNID_ID_PF(x)              ((x) << S_FT_VNID_ID_PF)
1464
1465 #define S_FT_VNID_ID_VLD                16
1466 #define V_FT_VNID_ID_VLD(x)             ((x) << S_FT_VNID_ID_VLD)
1467
1468 #endif /* __T4_REGS_H */