drivers/net/ethernet/intel/ixgbe/ixgbe_common.c

   1 /*******************************************************************************
   2
   3   Intel 10 Gigabit PCI Express Linux driver
   4   Copyright(c) 1999 - 2014 Intel Corporation.
   5
   6   This program is free software; you can redistribute it and/or modify it
   7   under the terms and conditions of the GNU General Public License,
   8   version 2, as published by the Free Software Foundation.
   9
  10   This program is distributed in the hope it will be useful, but WITHOUT
  11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13   more details.
  14
  15   You should have received a copy of the GNU General Public License along with
  16   this program; if not, write to the Free Software Foundation, Inc.,
  17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  18
  19   The full GNU General Public License is included in this distribution in
  20   the file called "COPYING".
  21
  22   Contact Information:
  23   Linux NICS <linux.nics@intel.com>
  24   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
  25   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  26
  27 *******************************************************************************/
  28
  29 #include <linux/pci.h>
  30 #include <linux/delay.h>
  31 #include <linux/sched.h>
  32 #include <linux/netdevice.h>
  33
  34 #include "ixgbe.h"
  35 #include "ixgbe_common.h"
  36 #include "ixgbe_phy.h"
  37
  38 static s32 ixgbe_acquire_eeprom(struct ixgbe_hw *hw);
  39 static s32 ixgbe_get_eeprom_semaphore(struct ixgbe_hw *hw);
  40 static void ixgbe_release_eeprom_semaphore(struct ixgbe_hw *hw);
  41 static s32 ixgbe_ready_eeprom(struct ixgbe_hw *hw);
  42 static void ixgbe_standby_eeprom(struct ixgbe_hw *hw);
  43 static void ixgbe_shift_out_eeprom_bits(struct ixgbe_hw *hw, u16 data,
  44                                         u16 count);
  45 static u16 ixgbe_shift_in_eeprom_bits(struct ixgbe_hw *hw, u16 count);
  46 static void ixgbe_raise_eeprom_clk(struct ixgbe_hw *hw, u32 *eec);
  47 static void ixgbe_lower_eeprom_clk(struct ixgbe_hw *hw, u32 *eec);
  48 static void ixgbe_release_eeprom(struct ixgbe_hw *hw);
  49
  50 static s32 ixgbe_mta_vector(struct ixgbe_hw *hw, u8 *mc_addr);
  51 static s32 ixgbe_poll_eerd_eewr_done(struct ixgbe_hw *hw, u32 ee_reg);
  52 static s32 ixgbe_read_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
  53                                              u16 words, u16 *data);
  54 static s32 ixgbe_write_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
  55                                              u16 words, u16 *data);
  56 static s32 ixgbe_detect_eeprom_page_size_generic(struct ixgbe_hw *hw,
  57                                                  u16 offset);
  58 static s32 ixgbe_disable_pcie_master(struct ixgbe_hw *hw);
  59
  60 /**
  61  *  ixgbe_device_supports_autoneg_fc - Check if phy supports autoneg flow
  62  *  control
  63  *  @hw: pointer to hardware structure
  64  *
  65  *  There are several phys that do not support autoneg flow control. This
  66  *  function check the device id to see if the associated phy supports
  67  *  autoneg flow control.
  68  **/
  69 bool ixgbe_device_supports_autoneg_fc(struct ixgbe_hw *hw)
  70 {
  71         bool supported = false;
  72         ixgbe_link_speed speed;
  73         bool link_up;
  74
  75         switch (hw->phy.media_type) {
  76         case ixgbe_media_type_fiber_fixed:
  77         case ixgbe_media_type_fiber:
  78                 hw->mac.ops.check_link(hw, &speed, &link_up, false);
  79                 /* if link is down, assume supported */
  80                 if (link_up)
  81                         supported = speed == IXGBE_LINK_SPEED_1GB_FULL ?
  82                                 true : false;
  83                 else
  84                         supported = true;
  85                 break;
  86         case ixgbe_media_type_backplane:
  87                 supported = true;
  88                 break;
  89         case ixgbe_media_type_copper:
  90                 /* only some copper devices support flow control autoneg */
  91                 switch (hw->device_id) {
  92                 case IXGBE_DEV_ID_82599_T3_LOM:
  93                 case IXGBE_DEV_ID_X540T:
  94                 case IXGBE_DEV_ID_X540T1:
  95                         supported = true;
  96                         break;
  97                 default:
  98                         break;
  99                 }
 100         default:
 101                 break;
 102         }
 103
 104         return supported;
 105 }
 106
 107 /**
 108  *  ixgbe_setup_fc - Set up flow control
 109  *  @hw: pointer to hardware structure
 110  *
 111  *  Called at init time to set up flow control.
 112  **/
 113 static s32 ixgbe_setup_fc(struct ixgbe_hw *hw)
 114 {
 115         s32 ret_val = 0;
 116         u32 reg = 0, reg_bp = 0;
 117         u16 reg_cu = 0;
 118         bool locked = false;
 119
 120         /*
 121          * Validate the requested mode.  Strict IEEE mode does not allow
 122          * ixgbe_fc_rx_pause because it will cause us to fail at UNH.
 123          */
 124         if (hw->fc.strict_ieee && hw->fc.requested_mode == ixgbe_fc_rx_pause) {
 125                 hw_dbg(hw, "ixgbe_fc_rx_pause not valid in strict IEEE mode\n");
 126                 ret_val = IXGBE_ERR_INVALID_LINK_SETTINGS;
 127                 goto out;
 128         }
 129
 130         /*
 131          * 10gig parts do not have a word in the EEPROM to determine the
 132          * default flow control setting, so we explicitly set it to full.
 133          */
 134         if (hw->fc.requested_mode == ixgbe_fc_default)
 135                 hw->fc.requested_mode = ixgbe_fc_full;
 136
 137         /*
 138          * Set up the 1G and 10G flow control advertisement registers so the
 139          * HW will be able to do fc autoneg once the cable is plugged in.  If
 140          * we link at 10G, the 1G advertisement is harmless and vice versa.
 141          */
 142         switch (hw->phy.media_type) {
 143         case ixgbe_media_type_backplane:
 144                 /* some MAC's need RMW protection on AUTOC */
 145                 ret_val = hw->mac.ops.prot_autoc_read(hw, &locked, &reg_bp);
 146                 if (!ret_val)
 147                         goto out;
 148
 149                 /* only backplane uses autoc so fall though */
 150         case ixgbe_media_type_fiber_fixed:
 151         case ixgbe_media_type_fiber:
 152                 reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANA);
 153
 154                 break;
 155         case ixgbe_media_type_copper:
 156                 hw->phy.ops.read_reg(hw, MDIO_AN_ADVERTISE,
 157                                         MDIO_MMD_AN, &reg_cu);
 158                 break;
 159         default:
 160                 break;
 161         }
 162
 163         /*
 164          * The possible values of fc.requested_mode are:
 165          * 0: Flow control is completely disabled
 166          * 1: Rx flow control is enabled (we can receive pause frames,
 167          *    but not send pause frames).
 168          * 2: Tx flow control is enabled (we can send pause frames but
 169          *    we do not support receiving pause frames).
 170          * 3: Both Rx and Tx flow control (symmetric) are enabled.
 171          * other: Invalid.
 172          */
 173         switch (hw->fc.requested_mode) {
 174         case ixgbe_fc_none:
 175                 /* Flow control completely disabled by software override. */
 176                 reg &= ~(IXGBE_PCS1GANA_SYM_PAUSE | IXGBE_PCS1GANA_ASM_PAUSE);
 177                 if (hw->phy.media_type == ixgbe_media_type_backplane)
 178                         reg_bp &= ~(IXGBE_AUTOC_SYM_PAUSE |
 179                                     IXGBE_AUTOC_ASM_PAUSE);
 180                 else if (hw->phy.media_type == ixgbe_media_type_copper)
 181                         reg_cu &= ~(IXGBE_TAF_SYM_PAUSE | IXGBE_TAF_ASM_PAUSE);
 182                 break;
 183         case ixgbe_fc_tx_pause:
 184                 /*
 185                  * Tx Flow control is enabled, and Rx Flow control is
 186                  * disabled by software override.
 187                  */
 188                 reg |= IXGBE_PCS1GANA_ASM_PAUSE;
 189                 reg &= ~IXGBE_PCS1GANA_SYM_PAUSE;
 190                 if (hw->phy.media_type == ixgbe_media_type_backplane) {
 191                         reg_bp |= IXGBE_AUTOC_ASM_PAUSE;
 192                         reg_bp &= ~IXGBE_AUTOC_SYM_PAUSE;
 193                 } else if (hw->phy.media_type == ixgbe_media_type_copper) {
 194                         reg_cu |= IXGBE_TAF_ASM_PAUSE;
 195                         reg_cu &= ~IXGBE_TAF_SYM_PAUSE;
 196                 }
 197                 break;
 198         case ixgbe_fc_rx_pause:
 199                 /*
 200                  * Rx Flow control is enabled and Tx Flow control is
 201                  * disabled by software override. Since there really
 202                  * isn't a way to advertise that we are capable of RX
 203                  * Pause ONLY, we will advertise that we support both
 204                  * symmetric and asymmetric Rx PAUSE, as such we fall
 205                  * through to the fc_full statement.  Later, we will
 206                  * disable the adapter's ability to send PAUSE frames.
 207                  */
 208         case ixgbe_fc_full:
 209                 /* Flow control (both Rx and Tx) is enabled by SW override. */
 210                 reg |= IXGBE_PCS1GANA_SYM_PAUSE | IXGBE_PCS1GANA_ASM_PAUSE;
 211                 if (hw->phy.media_type == ixgbe_media_type_backplane)
 212                         reg_bp |= IXGBE_AUTOC_SYM_PAUSE |
 213                                   IXGBE_AUTOC_ASM_PAUSE;
 214                 else if (hw->phy.media_type == ixgbe_media_type_copper)
 215                         reg_cu |= IXGBE_TAF_SYM_PAUSE | IXGBE_TAF_ASM_PAUSE;
 216                 break;
 217         default:
 218                 hw_dbg(hw, "Flow control param set incorrectly\n");
 219                 ret_val = IXGBE_ERR_CONFIG;
 220                 goto out;
 221                 break;
 222         }
 223
 224         if (hw->mac.type != ixgbe_mac_X540) {
 225                 /*
 226                  * Enable auto-negotiation between the MAC & PHY;
 227                  * the MAC will advertise clause 37 flow control.
 228                  */
 229                 IXGBE_WRITE_REG(hw, IXGBE_PCS1GANA, reg);
 230                 reg = IXGBE_READ_REG(hw, IXGBE_PCS1GLCTL);
 231
 232                 /* Disable AN timeout */
 233                 if (hw->fc.strict_ieee)
 234                         reg &= ~IXGBE_PCS1GLCTL_AN_1G_TIMEOUT_EN;
 235
 236                 IXGBE_WRITE_REG(hw, IXGBE_PCS1GLCTL, reg);
 237                 hw_dbg(hw, "Set up FC; PCS1GLCTL = 0x%08X\n", reg);
 238         }
 239
 240         /*
 241          * AUTOC restart handles negotiation of 1G and 10G on backplane
 242          * and copper. There is no need to set the PCS1GCTL register.
 243          *
 244          */
 245         if (hw->phy.media_type == ixgbe_media_type_backplane) {
 246                 /* Need the SW/FW semaphore around AUTOC writes if 82599 and
 247                  * LESM is on, likewise reset_pipeline requries the lock as
 248                  * it also writes AUTOC.
 249                  */
 250                 ret_val = hw->mac.ops.prot_autoc_write(hw, reg_bp, locked);
 251                 if (ret_val)
 252                         goto out;
 253
 254         } else if ((hw->phy.media_type == ixgbe_media_type_copper) &&
 255                    ixgbe_device_supports_autoneg_fc(hw)) {
 256                 hw->phy.ops.write_reg(hw, MDIO_AN_ADVERTISE,
 257                                       MDIO_MMD_AN, reg_cu);
 258         }
 259
 260         hw_dbg(hw, "Set up FC; IXGBE_AUTOC = 0x%08X\n", reg);
 261 out:
 262         return ret_val;
 263 }
 264
 265 /**
 266  *  ixgbe_start_hw_generic - Prepare hardware for Tx/Rx
 267  *  @hw: pointer to hardware structure
 268  *
 269  *  Starts the hardware by filling the bus info structure and media type, clears
 270  *  all on chip counters, initializes receive address registers, multicast
 271  *  table, VLAN filter table, calls routine to set up link and flow control
 272  *  settings, and leaves transmit and receive units disabled and uninitialized
 273  **/
 274 s32 ixgbe_start_hw_generic(struct ixgbe_hw *hw)
 275 {
 276         u32 ctrl_ext;
 277
 278         /* Set the media type */
 279         hw->phy.media_type = hw->mac.ops.get_media_type(hw);
 280
 281         /* Identify the PHY */
 282         hw->phy.ops.identify(hw);
 283
 284         /* Clear the VLAN filter table */
 285         hw->mac.ops.clear_vfta(hw);
 286
 287         /* Clear statistics registers */
 288         hw->mac.ops.clear_hw_cntrs(hw);
 289
 290         /* Set No Snoop Disable */
 291         ctrl_ext = IXGBE_READ_REG(hw, IXGBE_CTRL_EXT);
 292         ctrl_ext |= IXGBE_CTRL_EXT_NS_DIS;
 293         IXGBE_WRITE_REG(hw, IXGBE_CTRL_EXT, ctrl_ext);
 294         IXGBE_WRITE_FLUSH(hw);
 295
 296         /* Setup flow control */
 297         ixgbe_setup_fc(hw);
 298
 299         /* Clear adapter stopped flag */
 300         hw->adapter_stopped = false;
 301
 302         return 0;
 303 }
 304
 305 /**
 306  *  ixgbe_start_hw_gen2 - Init sequence for common device family
 307  *  @hw: pointer to hw structure
 308  *
 309  * Performs the init sequence common to the second generation
 310  * of 10 GbE devices.
 311  * Devices in the second generation:
 312  *     82599
 313  *     X540
 314  **/
 315 s32 ixgbe_start_hw_gen2(struct ixgbe_hw *hw)
 316 {
 317         u32 i;
 318         u32 regval;
 319
 320         /* Clear the rate limiters */
 321         for (i = 0; i < hw->mac.max_tx_queues; i++) {
 322                 IXGBE_WRITE_REG(hw, IXGBE_RTTDQSEL, i);
 323                 IXGBE_WRITE_REG(hw, IXGBE_RTTBCNRC, 0);
 324         }
 325         IXGBE_WRITE_FLUSH(hw);
 326
 327         /* Disable relaxed ordering */
 328         for (i = 0; i < hw->mac.max_tx_queues; i++) {
 329                 regval = IXGBE_READ_REG(hw, IXGBE_DCA_TXCTRL_82599(i));
 330                 regval &= ~IXGBE_DCA_TXCTRL_DESC_WRO_EN;
 331                 IXGBE_WRITE_REG(hw, IXGBE_DCA_TXCTRL_82599(i), regval);
 332         }
 333
 334         for (i = 0; i < hw->mac.max_rx_queues; i++) {
 335                 regval = IXGBE_READ_REG(hw, IXGBE_DCA_RXCTRL(i));
 336                 regval &= ~(IXGBE_DCA_RXCTRL_DATA_WRO_EN |
 337                             IXGBE_DCA_RXCTRL_HEAD_WRO_EN);
 338                 IXGBE_WRITE_REG(hw, IXGBE_DCA_RXCTRL(i), regval);
 339         }
 340
 341         return 0;
 342 }
 343
 344 /**
 345  *  ixgbe_init_hw_generic - Generic hardware initialization
 346  *  @hw: pointer to hardware structure
 347  *
 348  *  Initialize the hardware by resetting the hardware, filling the bus info
 349  *  structure and media type, clears all on chip counters, initializes receive
 350  *  address registers, multicast table, VLAN filter table, calls routine to set
 351  *  up link and flow control settings, and leaves transmit and receive units
 352  *  disabled and uninitialized
 353  **/
 354 s32 ixgbe_init_hw_generic(struct ixgbe_hw *hw)
 355 {
 356         s32 status;
 357
 358         /* Reset the hardware */
 359         status = hw->mac.ops.reset_hw(hw);
 360
 361         if (status == 0) {
 362                 /* Start the HW */
 363                 status = hw->mac.ops.start_hw(hw);
 364         }
 365
 366         return status;
 367 }
 368
 369 /**
 370  *  ixgbe_clear_hw_cntrs_generic - Generic clear hardware counters
 371  *  @hw: pointer to hardware structure
 372  *
 373  *  Clears all hardware statistics counters by reading them from the hardware
 374  *  Statistics counters are clear on read.
 375  **/
 376 s32 ixgbe_clear_hw_cntrs_generic(struct ixgbe_hw *hw)
 377 {
 378         u16 i = 0;
 379
 380         IXGBE_READ_REG(hw, IXGBE_CRCERRS);
 381         IXGBE_READ_REG(hw, IXGBE_ILLERRC);
 382         IXGBE_READ_REG(hw, IXGBE_ERRBC);
 383         IXGBE_READ_REG(hw, IXGBE_MSPDC);
 384         for (i = 0; i < 8; i++)
 385                 IXGBE_READ_REG(hw, IXGBE_MPC(i));
 386
 387         IXGBE_READ_REG(hw, IXGBE_MLFC);
 388         IXGBE_READ_REG(hw, IXGBE_MRFC);
 389         IXGBE_READ_REG(hw, IXGBE_RLEC);
 390         IXGBE_READ_REG(hw, IXGBE_LXONTXC);
 391         IXGBE_READ_REG(hw, IXGBE_LXOFFTXC);
 392         if (hw->mac.type >= ixgbe_mac_82599EB) {
 393                 IXGBE_READ_REG(hw, IXGBE_LXONRXCNT);
 394                 IXGBE_READ_REG(hw, IXGBE_LXOFFRXCNT);
 395         } else {
 396                 IXGBE_READ_REG(hw, IXGBE_LXONRXC);
 397                 IXGBE_READ_REG(hw, IXGBE_LXOFFRXC);
 398         }
 399
 400         for (i = 0; i < 8; i++) {
 401                 IXGBE_READ_REG(hw, IXGBE_PXONTXC(i));
 402                 IXGBE_READ_REG(hw, IXGBE_PXOFFTXC(i));
 403                 if (hw->mac.type >= ixgbe_mac_82599EB) {
 404                         IXGBE_READ_REG(hw, IXGBE_PXONRXCNT(i));
 405                         IXGBE_READ_REG(hw, IXGBE_PXOFFRXCNT(i));
 406                 } else {
 407                         IXGBE_READ_REG(hw, IXGBE_PXONRXC(i));
 408                         IXGBE_READ_REG(hw, IXGBE_PXOFFRXC(i));
 409                 }
 410         }
 411         if (hw->mac.type >= ixgbe_mac_82599EB)
 412                 for (i = 0; i < 8; i++)
 413                         IXGBE_READ_REG(hw, IXGBE_PXON2OFFCNT(i));
 414         IXGBE_READ_REG(hw, IXGBE_PRC64);
 415         IXGBE_READ_REG(hw, IXGBE_PRC127);
 416         IXGBE_READ_REG(hw, IXGBE_PRC255);
 417         IXGBE_READ_REG(hw, IXGBE_PRC511);
 418         IXGBE_READ_REG(hw, IXGBE_PRC1023);
 419         IXGBE_READ_REG(hw, IXGBE_PRC1522);
 420         IXGBE_READ_REG(hw, IXGBE_GPRC);
 421         IXGBE_READ_REG(hw, IXGBE_BPRC);
 422         IXGBE_READ_REG(hw, IXGBE_MPRC);
 423         IXGBE_READ_REG(hw, IXGBE_GPTC);
 424         IXGBE_READ_REG(hw, IXGBE_GORCL);
 425         IXGBE_READ_REG(hw, IXGBE_GORCH);
 426         IXGBE_READ_REG(hw, IXGBE_GOTCL);
 427         IXGBE_READ_REG(hw, IXGBE_GOTCH);
 428         if (hw->mac.type == ixgbe_mac_82598EB)
 429                 for (i = 0; i < 8; i++)
 430                         IXGBE_READ_REG(hw, IXGBE_RNBC(i));
 431         IXGBE_READ_REG(hw, IXGBE_RUC);
 432         IXGBE_READ_REG(hw, IXGBE_RFC);
 433         IXGBE_READ_REG(hw, IXGBE_ROC);
 434         IXGBE_READ_REG(hw, IXGBE_RJC);
 435         IXGBE_READ_REG(hw, IXGBE_MNGPRC);
 436         IXGBE_READ_REG(hw, IXGBE_MNGPDC);
 437         IXGBE_READ_REG(hw, IXGBE_MNGPTC);
 438         IXGBE_READ_REG(hw, IXGBE_TORL);
 439         IXGBE_READ_REG(hw, IXGBE_TORH);
 440         IXGBE_READ_REG(hw, IXGBE_TPR);
 441         IXGBE_READ_REG(hw, IXGBE_TPT);
 442         IXGBE_READ_REG(hw, IXGBE_PTC64);
 443         IXGBE_READ_REG(hw, IXGBE_PTC127);
 444         IXGBE_READ_REG(hw, IXGBE_PTC255);
 445         IXGBE_READ_REG(hw, IXGBE_PTC511);
 446         IXGBE_READ_REG(hw, IXGBE_PTC1023);
 447         IXGBE_READ_REG(hw, IXGBE_PTC1522);
 448         IXGBE_READ_REG(hw, IXGBE_MPTC);
 449         IXGBE_READ_REG(hw, IXGBE_BPTC);
 450         for (i = 0; i < 16; i++) {
 451                 IXGBE_READ_REG(hw, IXGBE_QPRC(i));
 452                 IXGBE_READ_REG(hw, IXGBE_QPTC(i));
 453                 if (hw->mac.type >= ixgbe_mac_82599EB) {
 454                         IXGBE_READ_REG(hw, IXGBE_QBRC_L(i));
 455                         IXGBE_READ_REG(hw, IXGBE_QBRC_H(i));
 456                         IXGBE_READ_REG(hw, IXGBE_QBTC_L(i));
 457                         IXGBE_READ_REG(hw, IXGBE_QBTC_H(i));
 458                         IXGBE_READ_REG(hw, IXGBE_QPRDC(i));
 459                 } else {
 460                         IXGBE_READ_REG(hw, IXGBE_QBRC(i));
 461                         IXGBE_READ_REG(hw, IXGBE_QBTC(i));
 462                 }
 463         }
 464
 465         if (hw->mac.type == ixgbe_mac_X540) {
 466                 if (hw->phy.id == 0)
 467                         hw->phy.ops.identify(hw);
 468                 hw->phy.ops.read_reg(hw, IXGBE_PCRC8ECL, MDIO_MMD_PCS, &i);
 469                 hw->phy.ops.read_reg(hw, IXGBE_PCRC8ECH, MDIO_MMD_PCS, &i);
 470                 hw->phy.ops.read_reg(hw, IXGBE_LDPCECL, MDIO_MMD_PCS, &i);
 471                 hw->phy.ops.read_reg(hw, IXGBE_LDPCECH, MDIO_MMD_PCS, &i);
 472         }
 473
 474         return 0;
 475 }
 476
 477 /**
 478  *  ixgbe_read_pba_string_generic - Reads part number string from EEPROM
 479  *  @hw: pointer to hardware structure
 480  *  @pba_num: stores the part number string from the EEPROM
 481  *  @pba_num_size: part number string buffer length
 482  *
 483  *  Reads the part number string from the EEPROM.
 484  **/
 485 s32 ixgbe_read_pba_string_generic(struct ixgbe_hw *hw, u8 *pba_num,
 486                                   u32 pba_num_size)
 487 {
 488         s32 ret_val;
 489         u16 data;
 490         u16 pba_ptr;
 491         u16 offset;
 492         u16 length;
 493
 494         if (pba_num == NULL) {
 495                 hw_dbg(hw, "PBA string buffer was null\n");
 496                 return IXGBE_ERR_INVALID_ARGUMENT;
 497         }
 498
 499         ret_val = hw->eeprom.ops.read(hw, IXGBE_PBANUM0_PTR, &data);
 500         if (ret_val) {
 501                 hw_dbg(hw, "NVM Read Error\n");
 502                 return ret_val;
 503         }
 504
 505         ret_val = hw->eeprom.ops.read(hw, IXGBE_PBANUM1_PTR, &pba_ptr);
 506         if (ret_val) {
 507                 hw_dbg(hw, "NVM Read Error\n");
 508                 return ret_val;
 509         }
 510
 511         /*
 512          * if data is not ptr guard the PBA must be in legacy format which
 513          * means pba_ptr is actually our second data word for the PBA number
 514          * and we can decode it into an ascii string
 515          */
 516         if (data != IXGBE_PBANUM_PTR_GUARD) {
 517                 hw_dbg(hw, "NVM PBA number is not stored as string\n");
 518
 519                 /* we will need 11 characters to store the PBA */
 520                 if (pba_num_size < 11) {
 521                         hw_dbg(hw, "PBA string buffer too small\n");
 522                         return IXGBE_ERR_NO_SPACE;
 523                 }
 524
 525                 /* extract hex string from data and pba_ptr */
 526                 pba_num[0] = (data >> 12) & 0xF;
 527                 pba_num[1] = (data >> 8) & 0xF;
 528                 pba_num[2] = (data >> 4) & 0xF;
 529                 pba_num[3] = data & 0xF;
 530                 pba_num[4] = (pba_ptr >> 12) & 0xF;
 531                 pba_num[5] = (pba_ptr >> 8) & 0xF;
 532                 pba_num[6] = '-';
 533                 pba_num[7] = 0;
 534                 pba_num[8] = (pba_ptr >> 4) & 0xF;
 535                 pba_num[9] = pba_ptr & 0xF;
 536
 537                 /* put a null character on the end of our string */
 538                 pba_num[10] = '\0';
 539
 540                 /* switch all the data but the '-' to hex char */
 541                 for (offset = 0; offset < 10; offset++) {
 542                         if (pba_num[offset] < 0xA)
 543                                 pba_num[offset] += '0';
 544                         else if (pba_num[offset] < 0x10)
 545                                 pba_num[offset] += 'A' - 0xA;
 546                 }
 547
 548                 return 0;
 549         }
 550
 551         ret_val = hw->eeprom.ops.read(hw, pba_ptr, &length);
 552         if (ret_val) {
 553                 hw_dbg(hw, "NVM Read Error\n");
 554                 return ret_val;
 555         }
 556
 557         if (length == 0xFFFF || length == 0) {
 558                 hw_dbg(hw, "NVM PBA number section invalid length\n");
 559                 return IXGBE_ERR_PBA_SECTION;
 560         }
 561
 562         /* check if pba_num buffer is big enough */
 563         if (pba_num_size  < (((u32)length * 2) - 1)) {
 564                 hw_dbg(hw, "PBA string buffer too small\n");
 565                 return IXGBE_ERR_NO_SPACE;
 566         }
 567
 568         /* trim pba length from start of string */
 569         pba_ptr++;
 570         length--;
 571
 572         for (offset = 0; offset < length; offset++) {
 573                 ret_val = hw->eeprom.ops.read(hw, pba_ptr + offset, &data);
 574                 if (ret_val) {
 575                         hw_dbg(hw, "NVM Read Error\n");
 576                         return ret_val;
 577                 }
 578                 pba_num[offset * 2] = (u8)(data >> 8);
 579                 pba_num[(offset * 2) + 1] = (u8)(data & 0xFF);
 580         }
 581         pba_num[offset * 2] = '\0';
 582
 583         return 0;
 584 }
 585
 586 /**
 587  *  ixgbe_get_mac_addr_generic - Generic get MAC address
 588  *  @hw: pointer to hardware structure
 589  *  @mac_addr: Adapter MAC address
 590  *
 591  *  Reads the adapter's MAC address from first Receive Address Register (RAR0)
 592  *  A reset of the adapter must be performed prior to calling this function
 593  *  in order for the MAC address to have been loaded from the EEPROM into RAR0
 594  **/
 595 s32 ixgbe_get_mac_addr_generic(struct ixgbe_hw *hw, u8 *mac_addr)
 596 {
 597         u32 rar_high;
 598         u32 rar_low;
 599         u16 i;
 600
 601         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(0));
 602         rar_low = IXGBE_READ_REG(hw, IXGBE_RAL(0));
 603
 604         for (i = 0; i < 4; i++)
 605                 mac_addr[i] = (u8)(rar_low >> (i*8));
 606
 607         for (i = 0; i < 2; i++)
 608                 mac_addr[i+4] = (u8)(rar_high >> (i*8));
 609
 610         return 0;
 611 }
 612
 613 enum ixgbe_bus_width ixgbe_convert_bus_width(u16 link_status)
 614 {
 615         switch (link_status & IXGBE_PCI_LINK_WIDTH) {
 616         case IXGBE_PCI_LINK_WIDTH_1:
 617                 return ixgbe_bus_width_pcie_x1;
 618         case IXGBE_PCI_LINK_WIDTH_2:
 619                 return ixgbe_bus_width_pcie_x2;
 620         case IXGBE_PCI_LINK_WIDTH_4:
 621                 return ixgbe_bus_width_pcie_x4;
 622         case IXGBE_PCI_LINK_WIDTH_8:
 623                 return ixgbe_bus_width_pcie_x8;
 624         default:
 625                 return ixgbe_bus_width_unknown;
 626         }
 627 }
 628
 629 enum ixgbe_bus_speed ixgbe_convert_bus_speed(u16 link_status)
 630 {
 631         switch (link_status & IXGBE_PCI_LINK_SPEED) {
 632         case IXGBE_PCI_LINK_SPEED_2500:
 633                 return ixgbe_bus_speed_2500;
 634         case IXGBE_PCI_LINK_SPEED_5000:
 635                 return ixgbe_bus_speed_5000;
 636         case IXGBE_PCI_LINK_SPEED_8000:
 637                 return ixgbe_bus_speed_8000;
 638         default:
 639                 return ixgbe_bus_speed_unknown;
 640         }
 641 }
 642
 643 /**
 644  *  ixgbe_get_bus_info_generic - Generic set PCI bus info
 645  *  @hw: pointer to hardware structure
 646  *
 647  *  Sets the PCI bus info (speed, width, type) within the ixgbe_hw structure
 648  **/
 649 s32 ixgbe_get_bus_info_generic(struct ixgbe_hw *hw)
 650 {
 651         struct ixgbe_adapter *adapter = hw->back;
 652         struct ixgbe_mac_info *mac = &hw->mac;
 653         u16 link_status;
 654
 655         hw->bus.type = ixgbe_bus_type_pci_express;
 656
 657         /* Get the negotiated link width and speed from PCI config space */
 658         pci_read_config_word(adapter->pdev, IXGBE_PCI_LINK_STATUS,
 659                              &link_status);
 660
 661         hw->bus.width = ixgbe_convert_bus_width(link_status);
 662         hw->bus.speed = ixgbe_convert_bus_speed(link_status);
 663
 664         mac->ops.set_lan_id(hw);
 665
 666         return 0;
 667 }
 668
 669 /**
 670  *  ixgbe_set_lan_id_multi_port_pcie - Set LAN id for PCIe multiple port devices
 671  *  @hw: pointer to the HW structure
 672  *
 673  *  Determines the LAN function id by reading memory-mapped registers
 674  *  and swaps the port value if requested.
 675  **/
 676 void ixgbe_set_lan_id_multi_port_pcie(struct ixgbe_hw *hw)
 677 {
 678         struct ixgbe_bus_info *bus = &hw->bus;
 679         u32 reg;
 680
 681         reg = IXGBE_READ_REG(hw, IXGBE_STATUS);
 682         bus->func = (reg & IXGBE_STATUS_LAN_ID) >> IXGBE_STATUS_LAN_ID_SHIFT;
 683         bus->lan_id = bus->func;
 684
 685         /* check for a port swap */
 686         reg = IXGBE_READ_REG(hw, IXGBE_FACTPS);
 687         if (reg & IXGBE_FACTPS_LFS)
 688                 bus->func ^= 0x1;
 689 }
 690
 691 /**
 692  *  ixgbe_stop_adapter_generic - Generic stop Tx/Rx units
 693  *  @hw: pointer to hardware structure
 694  *
 695  *  Sets the adapter_stopped flag within ixgbe_hw struct. Clears interrupts,
 696  *  disables transmit and receive units. The adapter_stopped flag is used by
 697  *  the shared code and drivers to determine if the adapter is in a stopped
 698  *  state and should not touch the hardware.
 699  **/
 700 s32 ixgbe_stop_adapter_generic(struct ixgbe_hw *hw)
 701 {
 702         u32 reg_val;
 703         u16 i;
 704
 705         /*
 706          * Set the adapter_stopped flag so other driver functions stop touching
 707          * the hardware
 708          */
 709         hw->adapter_stopped = true;
 710
 711         /* Disable the receive unit */
 712         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, 0);
 713
 714         /* Clear interrupt mask to stop interrupts from being generated */
 715         IXGBE_WRITE_REG(hw, IXGBE_EIMC, IXGBE_IRQ_CLEAR_MASK);
 716
 717         /* Clear any pending interrupts, flush previous writes */
 718         IXGBE_READ_REG(hw, IXGBE_EICR);
 719
 720         /* Disable the transmit unit.  Each queue must be disabled. */
 721         for (i = 0; i < hw->mac.max_tx_queues; i++)
 722                 IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(i), IXGBE_TXDCTL_SWFLSH);
 723
 724         /* Disable the receive unit by stopping each queue */
 725         for (i = 0; i < hw->mac.max_rx_queues; i++) {
 726                 reg_val = IXGBE_READ_REG(hw, IXGBE_RXDCTL(i));
 727                 reg_val &= ~IXGBE_RXDCTL_ENABLE;
 728                 reg_val |= IXGBE_RXDCTL_SWFLSH;
 729                 IXGBE_WRITE_REG(hw, IXGBE_RXDCTL(i), reg_val);
 730         }
 731
 732         /* flush all queues disables */
 733         IXGBE_WRITE_FLUSH(hw);
 734         usleep_range(1000, 2000);
 735
 736         /*
 737          * Prevent the PCI-E bus from from hanging by disabling PCI-E master
 738          * access and verify no pending requests
 739          */
 740         return ixgbe_disable_pcie_master(hw);
 741 }
 742
 743 /**
 744  *  ixgbe_led_on_generic - Turns on the software controllable LEDs.
 745  *  @hw: pointer to hardware structure
 746  *  @index: led number to turn on
 747  **/
 748 s32 ixgbe_led_on_generic(struct ixgbe_hw *hw, u32 index)
 749 {
 750         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
 751
 752         /* To turn on the LED, set mode to ON. */
 753         led_reg &= ~IXGBE_LED_MODE_MASK(index);
 754         led_reg |= IXGBE_LED_ON << IXGBE_LED_MODE_SHIFT(index);
 755         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
 756         IXGBE_WRITE_FLUSH(hw);
 757
 758         return 0;
 759 }
 760
 761 /**
 762  *  ixgbe_led_off_generic - Turns off the software controllable LEDs.
 763  *  @hw: pointer to hardware structure
 764  *  @index: led number to turn off
 765  **/
 766 s32 ixgbe_led_off_generic(struct ixgbe_hw *hw, u32 index)
 767 {
 768         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
 769
 770         /* To turn off the LED, set mode to OFF. */
 771         led_reg &= ~IXGBE_LED_MODE_MASK(index);
 772         led_reg |= IXGBE_LED_OFF << IXGBE_LED_MODE_SHIFT(index);
 773         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
 774         IXGBE_WRITE_FLUSH(hw);
 775
 776         return 0;
 777 }
 778
 779 /**
 780  *  ixgbe_init_eeprom_params_generic - Initialize EEPROM params
 781  *  @hw: pointer to hardware structure
 782  *
 783  *  Initializes the EEPROM parameters ixgbe_eeprom_info within the
 784  *  ixgbe_hw struct in order to set up EEPROM access.
 785  **/
 786 s32 ixgbe_init_eeprom_params_generic(struct ixgbe_hw *hw)
 787 {
 788         struct ixgbe_eeprom_info *eeprom = &hw->eeprom;
 789         u32 eec;
 790         u16 eeprom_size;
 791
 792         if (eeprom->type == ixgbe_eeprom_uninitialized) {
 793                 eeprom->type = ixgbe_eeprom_none;
 794                 /* Set default semaphore delay to 10ms which is a well
 795                  * tested value */
 796                 eeprom->semaphore_delay = 10;
 797                 /* Clear EEPROM page size, it will be initialized as needed */
 798                 eeprom->word_page_size = 0;
 799
 800                 /*
 801                  * Check for EEPROM present first.
 802                  * If not present leave as none
 803                  */
 804                 eec = IXGBE_READ_REG(hw, IXGBE_EEC);
 805                 if (eec & IXGBE_EEC_PRES) {
 806                         eeprom->type = ixgbe_eeprom_spi;
 807
 808                         /*
 809                          * SPI EEPROM is assumed here.  This code would need to
 810                          * change if a future EEPROM is not SPI.
 811                          */
 812                         eeprom_size = (u16)((eec & IXGBE_EEC_SIZE) >>
 813                                             IXGBE_EEC_SIZE_SHIFT);
 814                         eeprom->word_size = 1 << (eeprom_size +
 815                                                   IXGBE_EEPROM_WORD_SIZE_SHIFT);
 816                 }
 817
 818                 if (eec & IXGBE_EEC_ADDR_SIZE)
 819                         eeprom->address_bits = 16;
 820                 else
 821                         eeprom->address_bits = 8;
 822                 hw_dbg(hw, "Eeprom params: type = %d, size = %d, address bits: "
 823                           "%d\n", eeprom->type, eeprom->word_size,
 824                           eeprom->address_bits);
 825         }
 826
 827         return 0;
 828 }
 829
 830 /**
 831  *  ixgbe_write_eeprom_buffer_bit_bang_generic - Write EEPROM using bit-bang
 832  *  @hw: pointer to hardware structure
 833  *  @offset: offset within the EEPROM to write
 834  *  @words: number of words
 835  *  @data: 16 bit word(s) to write to EEPROM
 836  *
 837  *  Reads 16 bit word(s) from EEPROM through bit-bang method
 838  **/
 839 s32 ixgbe_write_eeprom_buffer_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
 840                                                u16 words, u16 *data)
 841 {
 842         s32 status = 0;
 843         u16 i, count;
 844
 845         hw->eeprom.ops.init_params(hw);
 846
 847         if (words == 0) {
 848                 status = IXGBE_ERR_INVALID_ARGUMENT;
 849                 goto out;
 850         }
 851
 852         if (offset + words > hw->eeprom.word_size) {
 853                 status = IXGBE_ERR_EEPROM;
 854                 goto out;
 855         }
 856
 857         /*
 858          * The EEPROM page size cannot be queried from the chip. We do lazy
 859          * initialization. It is worth to do that when we write large buffer.
 860          */
 861         if ((hw->eeprom.word_page_size == 0) &&
 862             (words > IXGBE_EEPROM_PAGE_SIZE_MAX))
 863                 ixgbe_detect_eeprom_page_size_generic(hw, offset);
 864
 865         /*
 866          * We cannot hold synchronization semaphores for too long
 867          * to avoid other entity starvation. However it is more efficient
 868          * to read in bursts than synchronizing access for each word.
 869          */
 870         for (i = 0; i < words; i += IXGBE_EEPROM_RD_BUFFER_MAX_COUNT) {
 871                 count = (words - i) / IXGBE_EEPROM_RD_BUFFER_MAX_COUNT > 0 ?
 872                          IXGBE_EEPROM_RD_BUFFER_MAX_COUNT : (words - i);
 873                 status = ixgbe_write_eeprom_buffer_bit_bang(hw, offset + i,
 874                                                             count, &data[i]);
 875
 876                 if (status != 0)
 877                         break;
 878         }
 879
 880 out:
 881         return status;
 882 }
 883
 884 /**
 885  *  ixgbe_write_eeprom_buffer_bit_bang - Writes 16 bit word(s) to EEPROM
 886  *  @hw: pointer to hardware structure
 887  *  @offset: offset within the EEPROM to be written to
 888  *  @words: number of word(s)
 889  *  @data: 16 bit word(s) to be written to the EEPROM
 890  *
 891  *  If ixgbe_eeprom_update_checksum is not called after this function, the
 892  *  EEPROM will most likely contain an invalid checksum.
 893  **/
 894 static s32 ixgbe_write_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
 895                                               u16 words, u16 *data)
 896 {
 897         s32 status;
 898         u16 word;
 899         u16 page_size;
 900         u16 i;
 901         u8 write_opcode = IXGBE_EEPROM_WRITE_OPCODE_SPI;
 902
 903         /* Prepare the EEPROM for writing  */
 904         status = ixgbe_acquire_eeprom(hw);
 905
 906         if (status == 0) {
 907                 if (ixgbe_ready_eeprom(hw) != 0) {
 908                         ixgbe_release_eeprom(hw);
 909                         status = IXGBE_ERR_EEPROM;
 910                 }
 911         }
 912
 913         if (status == 0) {
 914                 for (i = 0; i < words; i++) {
 915                         ixgbe_standby_eeprom(hw);
 916
 917                         /*  Send the WRITE ENABLE command (8 bit opcode )  */
 918                         ixgbe_shift_out_eeprom_bits(hw,
 919                                                   IXGBE_EEPROM_WREN_OPCODE_SPI,
 920                                                   IXGBE_EEPROM_OPCODE_BITS);
 921
 922                         ixgbe_standby_eeprom(hw);
 923
 924                         /*
 925                          * Some SPI eeproms use the 8th address bit embedded
 926                          * in the opcode
 927                          */
 928                         if ((hw->eeprom.address_bits == 8) &&
 929                             ((offset + i) >= 128))
 930                                 write_opcode |= IXGBE_EEPROM_A8_OPCODE_SPI;
 931
 932                         /* Send the Write command (8-bit opcode + addr) */
 933                         ixgbe_shift_out_eeprom_bits(hw, write_opcode,
 934                                                     IXGBE_EEPROM_OPCODE_BITS);
 935                         ixgbe_shift_out_eeprom_bits(hw, (u16)((offset + i) * 2),
 936                                                     hw->eeprom.address_bits);
 937
 938                         page_size = hw->eeprom.word_page_size;
 939
 940                         /* Send the data in burst via SPI*/
 941                         do {
 942                                 word = data[i];
 943                                 word = (word >> 8) | (word << 8);
 944                                 ixgbe_shift_out_eeprom_bits(hw, word, 16);
 945
 946                                 if (page_size == 0)
 947                                         break;
 948
 949                                 /* do not wrap around page */
 950                                 if (((offset + i) & (page_size - 1)) ==
 951                                     (page_size - 1))
 952                                         break;
 953                         } while (++i < words);
 954
 955                         ixgbe_standby_eeprom(hw);
 956                         usleep_range(10000, 20000);
 957                 }
 958                 /* Done with writing - release the EEPROM */
 959                 ixgbe_release_eeprom(hw);
 960         }
 961
 962         return status;
 963 }
 964
 965 /**
 966  *  ixgbe_write_eeprom_generic - Writes 16 bit value to EEPROM
 967  *  @hw: pointer to hardware structure
 968  *  @offset: offset within the EEPROM to be written to
 969  *  @data: 16 bit word to be written to the EEPROM
 970  *
 971  *  If ixgbe_eeprom_update_checksum is not called after this function, the
 972  *  EEPROM will most likely contain an invalid checksum.
 973  **/
 974 s32 ixgbe_write_eeprom_generic(struct ixgbe_hw *hw, u16 offset, u16 data)
 975 {
 976         s32 status;
 977
 978         hw->eeprom.ops.init_params(hw);
 979
 980         if (offset >= hw->eeprom.word_size) {
 981                 status = IXGBE_ERR_EEPROM;
 982                 goto out;
 983         }
 984
 985         status = ixgbe_write_eeprom_buffer_bit_bang(hw, offset, 1, &data);
 986
 987 out:
 988         return status;
 989 }
 990
 991 /**
 992  *  ixgbe_read_eeprom_buffer_bit_bang_generic - Read EEPROM using bit-bang
 993  *  @hw: pointer to hardware structure
 994  *  @offset: offset within the EEPROM to be read
 995  *  @words: number of word(s)
 996  *  @data: read 16 bit words(s) from EEPROM
 997  *
 998  *  Reads 16 bit word(s) from EEPROM through bit-bang method
 999  **/
1000 s32 ixgbe_read_eeprom_buffer_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
1001                                               u16 words, u16 *data)
1002 {
1003         s32 status = 0;
1004         u16 i, count;
1005
1006         hw->eeprom.ops.init_params(hw);
1007
1008         if (words == 0) {
1009                 status = IXGBE_ERR_INVALID_ARGUMENT;
1010                 goto out;
1011         }
1012
1013         if (offset + words > hw->eeprom.word_size) {
1014                 status = IXGBE_ERR_EEPROM;
1015                 goto out;
1016         }
1017
1018         /*
1019          * We cannot hold synchronization semaphores for too long
1020          * to avoid other entity starvation. However it is more efficient
1021          * to read in bursts than synchronizing access for each word.
1022          */
1023         for (i = 0; i < words; i += IXGBE_EEPROM_RD_BUFFER_MAX_COUNT) {
1024                 count = (words - i) / IXGBE_EEPROM_RD_BUFFER_MAX_COUNT > 0 ?
1025                          IXGBE_EEPROM_RD_BUFFER_MAX_COUNT : (words - i);
1026
1027                 status = ixgbe_read_eeprom_buffer_bit_bang(hw, offset + i,
1028                                                            count, &data[i]);
1029
1030                 if (status != 0)
1031                         break;
1032         }
1033
1034 out:
1035         return status;
1036 }
1037
1038 /**
1039  *  ixgbe_read_eeprom_buffer_bit_bang - Read EEPROM using bit-bang
1040  *  @hw: pointer to hardware structure
1041  *  @offset: offset within the EEPROM to be read
1042  *  @words: number of word(s)
1043  *  @data: read 16 bit word(s) from EEPROM
1044  *
1045  *  Reads 16 bit word(s) from EEPROM through bit-bang method
1046  **/
1047 static s32 ixgbe_read_eeprom_buffer_bit_bang(struct ixgbe_hw *hw, u16 offset,
1048                                              u16 words, u16 *data)
1049 {
1050         s32 status;
1051         u16 word_in;
1052         u8 read_opcode = IXGBE_EEPROM_READ_OPCODE_SPI;
1053         u16 i;
1054
1055         /* Prepare the EEPROM for reading  */
1056         status = ixgbe_acquire_eeprom(hw);
1057
1058         if (status == 0) {
1059                 if (ixgbe_ready_eeprom(hw) != 0) {
1060                         ixgbe_release_eeprom(hw);
1061                         status = IXGBE_ERR_EEPROM;
1062                 }
1063         }
1064
1065         if (status == 0) {
1066                 for (i = 0; i < words; i++) {
1067                         ixgbe_standby_eeprom(hw);
1068                         /*
1069                          * Some SPI eeproms use the 8th address bit embedded
1070                          * in the opcode
1071                          */
1072                         if ((hw->eeprom.address_bits == 8) &&
1073                             ((offset + i) >= 128))
1074                                 read_opcode |= IXGBE_EEPROM_A8_OPCODE_SPI;
1075
1076                         /* Send the READ command (opcode + addr) */
1077                         ixgbe_shift_out_eeprom_bits(hw, read_opcode,
1078                                                     IXGBE_EEPROM_OPCODE_BITS);
1079                         ixgbe_shift_out_eeprom_bits(hw, (u16)((offset + i) * 2),
1080                                                     hw->eeprom.address_bits);
1081
1082                         /* Read the data. */
1083                         word_in = ixgbe_shift_in_eeprom_bits(hw, 16);
1084                         data[i] = (word_in >> 8) | (word_in << 8);
1085                 }
1086
1087                 /* End this read operation */
1088                 ixgbe_release_eeprom(hw);
1089         }
1090
1091         return status;
1092 }
1093
1094 /**
1095  *  ixgbe_read_eeprom_bit_bang_generic - Read EEPROM word using bit-bang
1096  *  @hw: pointer to hardware structure
1097  *  @offset: offset within the EEPROM to be read
1098  *  @data: read 16 bit value from EEPROM
1099  *
1100  *  Reads 16 bit value from EEPROM through bit-bang method
1101  **/
1102 s32 ixgbe_read_eeprom_bit_bang_generic(struct ixgbe_hw *hw, u16 offset,
1103                                        u16 *data)
1104 {
1105         s32 status;
1106
1107         hw->eeprom.ops.init_params(hw);
1108
1109         if (offset >= hw->eeprom.word_size) {
1110                 status = IXGBE_ERR_EEPROM;
1111                 goto out;
1112         }
1113
1114         status = ixgbe_read_eeprom_buffer_bit_bang(hw, offset, 1, data);
1115
1116 out:
1117         return status;
1118 }
1119
1120 /**
1121  *  ixgbe_read_eerd_buffer_generic - Read EEPROM word(s) using EERD
1122  *  @hw: pointer to hardware structure
1123  *  @offset: offset of word in the EEPROM to read
1124  *  @words: number of word(s)
1125  *  @data: 16 bit word(s) from the EEPROM
1126  *
1127  *  Reads a 16 bit word(s) from the EEPROM using the EERD register.
1128  **/
1129 s32 ixgbe_read_eerd_buffer_generic(struct ixgbe_hw *hw, u16 offset,
1130                                    u16 words, u16 *data)
1131 {
1132         u32 eerd;
1133         s32 status = 0;
1134         u32 i;
1135
1136         hw->eeprom.ops.init_params(hw);
1137
1138         if (words == 0) {
1139                 status = IXGBE_ERR_INVALID_ARGUMENT;
1140                 goto out;
1141         }
1142
1143         if (offset >= hw->eeprom.word_size) {
1144                 status = IXGBE_ERR_EEPROM;
1145                 goto out;
1146         }
1147
1148         for (i = 0; i < words; i++) {
1149                 eerd = ((offset + i) << IXGBE_EEPROM_RW_ADDR_SHIFT) |
1150                        IXGBE_EEPROM_RW_REG_START;
1151
1152                 IXGBE_WRITE_REG(hw, IXGBE_EERD, eerd);
1153                 status = ixgbe_poll_eerd_eewr_done(hw, IXGBE_NVM_POLL_READ);
1154
1155                 if (status == 0) {
1156                         data[i] = (IXGBE_READ_REG(hw, IXGBE_EERD) >>
1157                                    IXGBE_EEPROM_RW_REG_DATA);
1158                 } else {
1159                         hw_dbg(hw, "Eeprom read timed out\n");
1160                         goto out;
1161                 }
1162         }
1163 out:
1164         return status;
1165 }
1166
1167 /**
1168  *  ixgbe_detect_eeprom_page_size_generic - Detect EEPROM page size
1169  *  @hw: pointer to hardware structure
1170  *  @offset: offset within the EEPROM to be used as a scratch pad
1171  *
1172  *  Discover EEPROM page size by writing marching data at given offset.
1173  *  This function is called only when we are writing a new large buffer
1174  *  at given offset so the data would be overwritten anyway.
1175  **/
1176 static s32 ixgbe_detect_eeprom_page_size_generic(struct ixgbe_hw *hw,
1177                                                  u16 offset)
1178 {
1179         u16 data[IXGBE_EEPROM_PAGE_SIZE_MAX];
1180         s32 status = 0;
1181         u16 i;
1182
1183         for (i = 0; i < IXGBE_EEPROM_PAGE_SIZE_MAX; i++)
1184                 data[i] = i;
1185
1186         hw->eeprom.word_page_size = IXGBE_EEPROM_PAGE_SIZE_MAX;
1187         status = ixgbe_write_eeprom_buffer_bit_bang(hw, offset,
1188                                              IXGBE_EEPROM_PAGE_SIZE_MAX, data);
1189         hw->eeprom.word_page_size = 0;
1190         if (status != 0)
1191                 goto out;
1192
1193         status = ixgbe_read_eeprom_buffer_bit_bang(hw, offset, 1, data);
1194         if (status != 0)
1195                 goto out;
1196
1197         /*
1198          * When writing in burst more than the actual page size
1199          * EEPROM address wraps around current page.
1200          */
1201         hw->eeprom.word_page_size = IXGBE_EEPROM_PAGE_SIZE_MAX - data[0];
1202
1203         hw_dbg(hw, "Detected EEPROM page size = %d words.",
1204                hw->eeprom.word_page_size);
1205 out:
1206         return status;
1207 }
1208
1209 /**
1210  *  ixgbe_read_eerd_generic - Read EEPROM word using EERD
1211  *  @hw: pointer to hardware structure
1212  *  @offset: offset of  word in the EEPROM to read
1213  *  @data: word read from the EEPROM
1214  *
1215  *  Reads a 16 bit word from the EEPROM using the EERD register.
1216  **/
1217 s32 ixgbe_read_eerd_generic(struct ixgbe_hw *hw, u16 offset, u16 *data)
1218 {
1219         return ixgbe_read_eerd_buffer_generic(hw, offset, 1, data);
1220 }
1221
1222 /**
1223  *  ixgbe_write_eewr_buffer_generic - Write EEPROM word(s) using EEWR
1224  *  @hw: pointer to hardware structure
1225  *  @offset: offset of  word in the EEPROM to write
1226  *  @words: number of words
1227  *  @data: word(s) write to the EEPROM
1228  *
1229  *  Write a 16 bit word(s) to the EEPROM using the EEWR register.
1230  **/
1231 s32 ixgbe_write_eewr_buffer_generic(struct ixgbe_hw *hw, u16 offset,
1232                                     u16 words, u16 *data)
1233 {
1234         u32 eewr;
1235         s32 status = 0;
1236         u16 i;
1237
1238         hw->eeprom.ops.init_params(hw);
1239
1240         if (words == 0) {
1241                 status = IXGBE_ERR_INVALID_ARGUMENT;
1242                 goto out;
1243         }
1244
1245         if (offset >= hw->eeprom.word_size) {
1246                 status = IXGBE_ERR_EEPROM;
1247                 goto out;
1248         }
1249
1250         for (i = 0; i < words; i++) {
1251                 eewr = ((offset + i) << IXGBE_EEPROM_RW_ADDR_SHIFT) |
1252                        (data[i] << IXGBE_EEPROM_RW_REG_DATA) |
1253                        IXGBE_EEPROM_RW_REG_START;
1254
1255                 status = ixgbe_poll_eerd_eewr_done(hw, IXGBE_NVM_POLL_WRITE);
1256                 if (status != 0) {
1257                         hw_dbg(hw, "Eeprom write EEWR timed out\n");
1258                         goto out;
1259                 }
1260
1261                 IXGBE_WRITE_REG(hw, IXGBE_EEWR, eewr);
1262
1263                 status = ixgbe_poll_eerd_eewr_done(hw, IXGBE_NVM_POLL_WRITE);
1264                 if (status != 0) {
1265                         hw_dbg(hw, "Eeprom write EEWR timed out\n");
1266                         goto out;
1267                 }
1268         }
1269
1270 out:
1271         return status;
1272 }
1273
1274 /**
1275  *  ixgbe_write_eewr_generic - Write EEPROM word using EEWR
1276  *  @hw: pointer to hardware structure
1277  *  @offset: offset of  word in the EEPROM to write
1278  *  @data: word write to the EEPROM
1279  *
1280  *  Write a 16 bit word to the EEPROM using the EEWR register.
1281  **/
1282 s32 ixgbe_write_eewr_generic(struct ixgbe_hw *hw, u16 offset, u16 data)
1283 {
1284         return ixgbe_write_eewr_buffer_generic(hw, offset, 1, &data);
1285 }
1286
1287 /**
1288  *  ixgbe_poll_eerd_eewr_done - Poll EERD read or EEWR write status
1289  *  @hw: pointer to hardware structure
1290  *  @ee_reg: EEPROM flag for polling
1291  *
1292  *  Polls the status bit (bit 1) of the EERD or EEWR to determine when the
1293  *  read or write is done respectively.
1294  **/
1295 static s32 ixgbe_poll_eerd_eewr_done(struct ixgbe_hw *hw, u32 ee_reg)
1296 {
1297         u32 i;
1298         u32 reg;
1299         s32 status = IXGBE_ERR_EEPROM;
1300
1301         for (i = 0; i < IXGBE_EERD_EEWR_ATTEMPTS; i++) {
1302                 if (ee_reg == IXGBE_NVM_POLL_READ)
1303                         reg = IXGBE_READ_REG(hw, IXGBE_EERD);
1304                 else
1305                         reg = IXGBE_READ_REG(hw, IXGBE_EEWR);
1306
1307                 if (reg & IXGBE_EEPROM_RW_REG_DONE) {
1308                         status = 0;
1309                         break;
1310                 }
1311                 udelay(5);
1312         }
1313         return status;
1314 }
1315
1316 /**
1317  *  ixgbe_acquire_eeprom - Acquire EEPROM using bit-bang
1318  *  @hw: pointer to hardware structure
1319  *
1320  *  Prepares EEPROM for access using bit-bang method. This function should
1321  *  be called before issuing a command to the EEPROM.
1322  **/
1323 static s32 ixgbe_acquire_eeprom(struct ixgbe_hw *hw)
1324 {
1325         s32 status = 0;
1326         u32 eec;
1327         u32 i;
1328
1329         if (hw->mac.ops.acquire_swfw_sync(hw, IXGBE_GSSR_EEP_SM) != 0)
1330                 status = IXGBE_ERR_SWFW_SYNC;
1331
1332         if (status == 0) {
1333                 eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1334
1335                 /* Request EEPROM Access */
1336                 eec |= IXGBE_EEC_REQ;
1337                 IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1338
1339                 for (i = 0; i < IXGBE_EEPROM_GRANT_ATTEMPTS; i++) {
1340                         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1341                         if (eec & IXGBE_EEC_GNT)
1342                                 break;
1343                         udelay(5);
1344                 }
1345
1346                 /* Release if grant not acquired */
1347                 if (!(eec & IXGBE_EEC_GNT)) {
1348                         eec &= ~IXGBE_EEC_REQ;
1349                         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1350                         hw_dbg(hw, "Could not acquire EEPROM grant\n");
1351
1352                         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_EEP_SM);
1353                         status = IXGBE_ERR_EEPROM;
1354                 }
1355
1356                 /* Setup EEPROM for Read/Write */
1357                 if (status == 0) {
1358                         /* Clear CS and SK */
1359                         eec &= ~(IXGBE_EEC_CS | IXGBE_EEC_SK);
1360                         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1361                         IXGBE_WRITE_FLUSH(hw);
1362                         udelay(1);
1363                 }
1364         }
1365         return status;
1366 }
1367
1368 /**
1369  *  ixgbe_get_eeprom_semaphore - Get hardware semaphore
1370  *  @hw: pointer to hardware structure
1371  *
1372  *  Sets the hardware semaphores so EEPROM access can occur for bit-bang method
1373  **/
1374 static s32 ixgbe_get_eeprom_semaphore(struct ixgbe_hw *hw)
1375 {
1376         s32 status = IXGBE_ERR_EEPROM;
1377         u32 timeout = 2000;
1378         u32 i;
1379         u32 swsm;
1380
1381         /* Get SMBI software semaphore between device drivers first */
1382         for (i = 0; i < timeout; i++) {
1383                 /*
1384                  * If the SMBI bit is 0 when we read it, then the bit will be
1385                  * set and we have the semaphore
1386                  */
1387                 swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1388                 if (!(swsm & IXGBE_SWSM_SMBI)) {
1389                         status = 0;
1390                         break;
1391                 }
1392                 udelay(50);
1393         }
1394
1395         if (i == timeout) {
1396                 hw_dbg(hw, "Driver can't access the Eeprom - SMBI Semaphore "
1397                        "not granted.\n");
1398                 /*
1399                  * this release is particularly important because our attempts
1400                  * above to get the semaphore may have succeeded, and if there
1401                  * was a timeout, we should unconditionally clear the semaphore
1402                  * bits to free the driver to make progress
1403                  */
1404                 ixgbe_release_eeprom_semaphore(hw);
1405
1406                 udelay(50);
1407                 /*
1408                  * one last try
1409                  * If the SMBI bit is 0 when we read it, then the bit will be
1410                  * set and we have the semaphore
1411                  */
1412                 swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1413                 if (!(swsm & IXGBE_SWSM_SMBI))
1414                         status = 0;
1415         }
1416
1417         /* Now get the semaphore between SW/FW through the SWESMBI bit */
1418         if (status == 0) {
1419                 for (i = 0; i < timeout; i++) {
1420                         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1421
1422                         /* Set the SW EEPROM semaphore bit to request access */
1423                         swsm |= IXGBE_SWSM_SWESMBI;
1424                         IXGBE_WRITE_REG(hw, IXGBE_SWSM, swsm);
1425
1426                         /*
1427                          * If we set the bit successfully then we got the
1428                          * semaphore.
1429                          */
1430                         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1431                         if (swsm & IXGBE_SWSM_SWESMBI)
1432                                 break;
1433
1434                         udelay(50);
1435                 }
1436
1437                 /*
1438                  * Release semaphores and return error if SW EEPROM semaphore
1439                  * was not granted because we don't have access to the EEPROM
1440                  */
1441                 if (i >= timeout) {
1442                         hw_dbg(hw, "SWESMBI Software EEPROM semaphore "
1443                                "not granted.\n");
1444                         ixgbe_release_eeprom_semaphore(hw);
1445                         status = IXGBE_ERR_EEPROM;
1446                 }
1447         } else {
1448                 hw_dbg(hw, "Software semaphore SMBI between device drivers "
1449                        "not granted.\n");
1450         }
1451
1452         return status;
1453 }
1454
1455 /**
1456  *  ixgbe_release_eeprom_semaphore - Release hardware semaphore
1457  *  @hw: pointer to hardware structure
1458  *
1459  *  This function clears hardware semaphore bits.
1460  **/
1461 static void ixgbe_release_eeprom_semaphore(struct ixgbe_hw *hw)
1462 {
1463         u32 swsm;
1464
1465         swsm = IXGBE_READ_REG(hw, IXGBE_SWSM);
1466
1467         /* Release both semaphores by writing 0 to the bits SWESMBI and SMBI */
1468         swsm &= ~(IXGBE_SWSM_SWESMBI | IXGBE_SWSM_SMBI);
1469         IXGBE_WRITE_REG(hw, IXGBE_SWSM, swsm);
1470         IXGBE_WRITE_FLUSH(hw);
1471 }
1472
1473 /**
1474  *  ixgbe_ready_eeprom - Polls for EEPROM ready
1475  *  @hw: pointer to hardware structure
1476  **/
1477 static s32 ixgbe_ready_eeprom(struct ixgbe_hw *hw)
1478 {
1479         s32 status = 0;
1480         u16 i;
1481         u8 spi_stat_reg;
1482
1483         /*
1484          * Read "Status Register" repeatedly until the LSB is cleared.  The
1485          * EEPROM will signal that the command has been completed by clearing
1486          * bit 0 of the internal status register.  If it's not cleared within
1487          * 5 milliseconds, then error out.
1488          */
1489         for (i = 0; i < IXGBE_EEPROM_MAX_RETRY_SPI; i += 5) {
1490                 ixgbe_shift_out_eeprom_bits(hw, IXGBE_EEPROM_RDSR_OPCODE_SPI,
1491                                             IXGBE_EEPROM_OPCODE_BITS);
1492                 spi_stat_reg = (u8)ixgbe_shift_in_eeprom_bits(hw, 8);
1493                 if (!(spi_stat_reg & IXGBE_EEPROM_STATUS_RDY_SPI))
1494                         break;
1495
1496                 udelay(5);
1497                 ixgbe_standby_eeprom(hw);
1498         }
1499
1500         /*
1501          * On some parts, SPI write time could vary from 0-20mSec on 3.3V
1502          * devices (and only 0-5mSec on 5V devices)
1503          */
1504         if (i >= IXGBE_EEPROM_MAX_RETRY_SPI) {
1505                 hw_dbg(hw, "SPI EEPROM Status error\n");
1506                 status = IXGBE_ERR_EEPROM;
1507         }
1508
1509         return status;
1510 }
1511
1512 /**
1513  *  ixgbe_standby_eeprom - Returns EEPROM to a "standby" state
1514  *  @hw: pointer to hardware structure
1515  **/
1516 static void ixgbe_standby_eeprom(struct ixgbe_hw *hw)
1517 {
1518         u32 eec;
1519
1520         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1521
1522         /* Toggle CS to flush commands */
1523         eec |= IXGBE_EEC_CS;
1524         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1525         IXGBE_WRITE_FLUSH(hw);
1526         udelay(1);
1527         eec &= ~IXGBE_EEC_CS;
1528         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1529         IXGBE_WRITE_FLUSH(hw);
1530         udelay(1);
1531 }
1532
1533 /**
1534  *  ixgbe_shift_out_eeprom_bits - Shift data bits out to the EEPROM.
1535  *  @hw: pointer to hardware structure
1536  *  @data: data to send to the EEPROM
1537  *  @count: number of bits to shift out
1538  **/
1539 static void ixgbe_shift_out_eeprom_bits(struct ixgbe_hw *hw, u16 data,
1540                                         u16 count)
1541 {
1542         u32 eec;
1543         u32 mask;
1544         u32 i;
1545
1546         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1547
1548         /*
1549          * Mask is used to shift "count" bits of "data" out to the EEPROM
1550          * one bit at a time.  Determine the starting bit based on count
1551          */
1552         mask = 0x01 << (count - 1);
1553
1554         for (i = 0; i < count; i++) {
1555                 /*
1556                  * A "1" is shifted out to the EEPROM by setting bit "DI" to a
1557                  * "1", and then raising and then lowering the clock (the SK
1558                  * bit controls the clock input to the EEPROM).  A "0" is
1559                  * shifted out to the EEPROM by setting "DI" to "0" and then
1560                  * raising and then lowering the clock.
1561                  */
1562                 if (data & mask)
1563                         eec |= IXGBE_EEC_DI;
1564                 else
1565                         eec &= ~IXGBE_EEC_DI;
1566
1567                 IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1568                 IXGBE_WRITE_FLUSH(hw);
1569
1570                 udelay(1);
1571
1572                 ixgbe_raise_eeprom_clk(hw, &eec);
1573                 ixgbe_lower_eeprom_clk(hw, &eec);
1574
1575                 /*
1576                  * Shift mask to signify next bit of data to shift in to the
1577                  * EEPROM
1578                  */
1579                 mask = mask >> 1;
1580         }
1581
1582         /* We leave the "DI" bit set to "0" when we leave this routine. */
1583         eec &= ~IXGBE_EEC_DI;
1584         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1585         IXGBE_WRITE_FLUSH(hw);
1586 }
1587
1588 /**
1589  *  ixgbe_shift_in_eeprom_bits - Shift data bits in from the EEPROM
1590  *  @hw: pointer to hardware structure
1591  **/
1592 static u16 ixgbe_shift_in_eeprom_bits(struct ixgbe_hw *hw, u16 count)
1593 {
1594         u32 eec;
1595         u32 i;
1596         u16 data = 0;
1597
1598         /*
1599          * In order to read a register from the EEPROM, we need to shift
1600          * 'count' bits in from the EEPROM. Bits are "shifted in" by raising
1601          * the clock input to the EEPROM (setting the SK bit), and then reading
1602          * the value of the "DO" bit.  During this "shifting in" process the
1603          * "DI" bit should always be clear.
1604          */
1605         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1606
1607         eec &= ~(IXGBE_EEC_DO | IXGBE_EEC_DI);
1608
1609         for (i = 0; i < count; i++) {
1610                 data = data << 1;
1611                 ixgbe_raise_eeprom_clk(hw, &eec);
1612
1613                 eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1614
1615                 eec &= ~(IXGBE_EEC_DI);
1616                 if (eec & IXGBE_EEC_DO)
1617                         data |= 1;
1618
1619                 ixgbe_lower_eeprom_clk(hw, &eec);
1620         }
1621
1622         return data;
1623 }
1624
1625 /**
1626  *  ixgbe_raise_eeprom_clk - Raises the EEPROM's clock input.
1627  *  @hw: pointer to hardware structure
1628  *  @eec: EEC register's current value
1629  **/
1630 static void ixgbe_raise_eeprom_clk(struct ixgbe_hw *hw, u32 *eec)
1631 {
1632         /*
1633          * Raise the clock input to the EEPROM
1634          * (setting the SK bit), then delay
1635          */
1636         *eec = *eec | IXGBE_EEC_SK;
1637         IXGBE_WRITE_REG(hw, IXGBE_EEC, *eec);
1638         IXGBE_WRITE_FLUSH(hw);
1639         udelay(1);
1640 }
1641
1642 /**
1643  *  ixgbe_lower_eeprom_clk - Lowers the EEPROM's clock input.
1644  *  @hw: pointer to hardware structure
1645  *  @eecd: EECD's current value
1646  **/
1647 static void ixgbe_lower_eeprom_clk(struct ixgbe_hw *hw, u32 *eec)
1648 {
1649         /*
1650          * Lower the clock input to the EEPROM (clearing the SK bit), then
1651          * delay
1652          */
1653         *eec = *eec & ~IXGBE_EEC_SK;
1654         IXGBE_WRITE_REG(hw, IXGBE_EEC, *eec);
1655         IXGBE_WRITE_FLUSH(hw);
1656         udelay(1);
1657 }
1658
1659 /**
1660  *  ixgbe_release_eeprom - Release EEPROM, release semaphores
1661  *  @hw: pointer to hardware structure
1662  **/
1663 static void ixgbe_release_eeprom(struct ixgbe_hw *hw)
1664 {
1665         u32 eec;
1666
1667         eec = IXGBE_READ_REG(hw, IXGBE_EEC);
1668
1669         eec |= IXGBE_EEC_CS;  /* Pull CS high */
1670         eec &= ~IXGBE_EEC_SK; /* Lower SCK */
1671
1672         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1673         IXGBE_WRITE_FLUSH(hw);
1674
1675         udelay(1);
1676
1677         /* Stop requesting EEPROM access */
1678         eec &= ~IXGBE_EEC_REQ;
1679         IXGBE_WRITE_REG(hw, IXGBE_EEC, eec);
1680
1681         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_EEP_SM);
1682
1683         /*
1684          * Delay before attempt to obtain semaphore again to allow FW
1685          * access. semaphore_delay is in ms we need us for usleep_range
1686          */
1687         usleep_range(hw->eeprom.semaphore_delay * 1000,
1688                      hw->eeprom.semaphore_delay * 2000);
1689 }
1690
1691 /**
1692  *  ixgbe_calc_eeprom_checksum_generic - Calculates and returns the checksum
1693  *  @hw: pointer to hardware structure
1694  **/
1695 u16 ixgbe_calc_eeprom_checksum_generic(struct ixgbe_hw *hw)
1696 {
1697         u16 i;
1698         u16 j;
1699         u16 checksum = 0;
1700         u16 length = 0;
1701         u16 pointer = 0;
1702         u16 word = 0;
1703
1704         /* Include 0x0-0x3F in the checksum */
1705         for (i = 0; i < IXGBE_EEPROM_CHECKSUM; i++) {
1706                 if (hw->eeprom.ops.read(hw, i, &word) != 0) {
1707                         hw_dbg(hw, "EEPROM read failed\n");
1708                         break;
1709                 }
1710                 checksum += word;
1711         }
1712
1713         /* Include all data from pointers except for the fw pointer */
1714         for (i = IXGBE_PCIE_ANALOG_PTR; i < IXGBE_FW_PTR; i++) {
1715                 hw->eeprom.ops.read(hw, i, &pointer);
1716
1717                 /* Make sure the pointer seems valid */
1718                 if (pointer != 0xFFFF && pointer != 0) {
1719                         hw->eeprom.ops.read(hw, pointer, &length);
1720
1721                         if (length != 0xFFFF && length != 0) {
1722                                 for (j = pointer+1; j <= pointer+length; j++) {
1723                                         hw->eeprom.ops.read(hw, j, &word);
1724                                         checksum += word;
1725                                 }
1726                         }
1727                 }
1728         }
1729
1730         checksum = (u16)IXGBE_EEPROM_SUM - checksum;
1731
1732         return checksum;
1733 }
1734
1735 /**
1736  *  ixgbe_validate_eeprom_checksum_generic - Validate EEPROM checksum
1737  *  @hw: pointer to hardware structure
1738  *  @checksum_val: calculated checksum
1739  *
1740  *  Performs checksum calculation and validates the EEPROM checksum.  If the
1741  *  caller does not need checksum_val, the value can be NULL.
1742  **/
1743 s32 ixgbe_validate_eeprom_checksum_generic(struct ixgbe_hw *hw,
1744                                            u16 *checksum_val)
1745 {
1746         s32 status;
1747         u16 checksum;
1748         u16 read_checksum = 0;
1749
1750         /*
1751          * Read the first word from the EEPROM. If this times out or fails, do
1752          * not continue or we could be in for a very long wait while every
1753          * EEPROM read fails
1754          */
1755         status = hw->eeprom.ops.read(hw, 0, &checksum);
1756
1757         if (status == 0) {
1758                 checksum = hw->eeprom.ops.calc_checksum(hw);
1759
1760                 hw->eeprom.ops.read(hw, IXGBE_EEPROM_CHECKSUM, &read_checksum);
1761
1762                 /*
1763                  * Verify read checksum from EEPROM is the same as
1764                  * calculated checksum
1765                  */
1766                 if (read_checksum != checksum)
1767                         status = IXGBE_ERR_EEPROM_CHECKSUM;
1768
1769                 /* If the user cares, return the calculated checksum */
1770                 if (checksum_val)
1771                         *checksum_val = checksum;
1772         } else {
1773                 hw_dbg(hw, "EEPROM read failed\n");
1774         }
1775
1776         return status;
1777 }
1778
1779 /**
1780  *  ixgbe_update_eeprom_checksum_generic - Updates the EEPROM checksum
1781  *  @hw: pointer to hardware structure
1782  **/
1783 s32 ixgbe_update_eeprom_checksum_generic(struct ixgbe_hw *hw)
1784 {
1785         s32 status;
1786         u16 checksum;
1787
1788         /*
1789          * Read the first word from the EEPROM. If this times out or fails, do
1790          * not continue or we could be in for a very long wait while every
1791          * EEPROM read fails
1792          */
1793         status = hw->eeprom.ops.read(hw, 0, &checksum);
1794
1795         if (status == 0) {
1796                 checksum = hw->eeprom.ops.calc_checksum(hw);
1797                 status = hw->eeprom.ops.write(hw, IXGBE_EEPROM_CHECKSUM,
1798                                               checksum);
1799         } else {
1800                 hw_dbg(hw, "EEPROM read failed\n");
1801         }
1802
1803         return status;
1804 }
1805
1806 /**
1807  *  ixgbe_set_rar_generic - Set Rx address register
1808  *  @hw: pointer to hardware structure
1809  *  @index: Receive address register to write
1810  *  @addr: Address to put into receive address register
1811  *  @vmdq: VMDq "set" or "pool" index
1812  *  @enable_addr: set flag that address is active
1813  *
1814  *  Puts an ethernet address into a receive address register.
1815  **/
1816 s32 ixgbe_set_rar_generic(struct ixgbe_hw *hw, u32 index, u8 *addr, u32 vmdq,
1817                           u32 enable_addr)
1818 {
1819         u32 rar_low, rar_high;
1820         u32 rar_entries = hw->mac.num_rar_entries;
1821
1822         /* Make sure we are using a valid rar index range */
1823         if (index >= rar_entries) {
1824                 hw_dbg(hw, "RAR index %d is out of range.\n", index);
1825                 return IXGBE_ERR_INVALID_ARGUMENT;
1826         }
1827
1828         /* setup VMDq pool selection before this RAR gets enabled */
1829         hw->mac.ops.set_vmdq(hw, index, vmdq);
1830
1831         /*
1832          * HW expects these in little endian so we reverse the byte
1833          * order from network order (big endian) to little endian
1834          */
1835         rar_low = ((u32)addr[0] |
1836                    ((u32)addr[1] << 8) |
1837                    ((u32)addr[2] << 16) |
1838                    ((u32)addr[3] << 24));
1839         /*
1840          * Some parts put the VMDq setting in the extra RAH bits,
1841          * so save everything except the lower 16 bits that hold part
1842          * of the address and the address valid bit.
1843          */
1844         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1845         rar_high &= ~(0x0000FFFF | IXGBE_RAH_AV);
1846         rar_high |= ((u32)addr[4] | ((u32)addr[5] << 8));
1847
1848         if (enable_addr != 0)
1849                 rar_high |= IXGBE_RAH_AV;
1850
1851         IXGBE_WRITE_REG(hw, IXGBE_RAL(index), rar_low);
1852         IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1853
1854         return 0;
1855 }
1856
1857 /**
1858  *  ixgbe_clear_rar_generic - Remove Rx address register
1859  *  @hw: pointer to hardware structure
1860  *  @index: Receive address register to write
1861  *
1862  *  Clears an ethernet address from a receive address register.
1863  **/
1864 s32 ixgbe_clear_rar_generic(struct ixgbe_hw *hw, u32 index)
1865 {
1866         u32 rar_high;
1867         u32 rar_entries = hw->mac.num_rar_entries;
1868
1869         /* Make sure we are using a valid rar index range */
1870         if (index >= rar_entries) {
1871                 hw_dbg(hw, "RAR index %d is out of range.\n", index);
1872                 return IXGBE_ERR_INVALID_ARGUMENT;
1873         }
1874
1875         /*
1876          * Some parts put the VMDq setting in the extra RAH bits,
1877          * so save everything except the lower 16 bits that hold part
1878          * of the address and the address valid bit.
1879          */
1880         rar_high = IXGBE_READ_REG(hw, IXGBE_RAH(index));
1881         rar_high &= ~(0x0000FFFF | IXGBE_RAH_AV);
1882
1883         IXGBE_WRITE_REG(hw, IXGBE_RAL(index), 0);
1884         IXGBE_WRITE_REG(hw, IXGBE_RAH(index), rar_high);
1885
1886         /* clear VMDq pool/queue selection for this RAR */
1887         hw->mac.ops.clear_vmdq(hw, index, IXGBE_CLEAR_VMDQ_ALL);
1888
1889         return 0;
1890 }
1891
1892 /**
1893  *  ixgbe_init_rx_addrs_generic - Initializes receive address filters.
1894  *  @hw: pointer to hardware structure
1895  *
1896  *  Places the MAC address in receive address register 0 and clears the rest
1897  *  of the receive address registers. Clears the multicast table. Assumes
1898  *  the receiver is in reset when the routine is called.
1899  **/
1900 s32 ixgbe_init_rx_addrs_generic(struct ixgbe_hw *hw)
1901 {
1902         u32 i;
1903         u32 rar_entries = hw->mac.num_rar_entries;
1904
1905         /*
1906          * If the current mac address is valid, assume it is a software override
1907          * to the permanent address.
1908          * Otherwise, use the permanent address from the eeprom.
1909          */
1910         if (!is_valid_ether_addr(hw->mac.addr)) {
1911                 /* Get the MAC address from the RAR0 for later reference */
1912                 hw->mac.ops.get_mac_addr(hw, hw->mac.addr);
1913
1914                 hw_dbg(hw, " Keeping Current RAR0 Addr =%pM\n", hw->mac.addr);
1915         } else {
1916                 /* Setup the receive address. */
1917                 hw_dbg(hw, "Overriding MAC Address in RAR[0]\n");
1918                 hw_dbg(hw, " New MAC Addr =%pM\n", hw->mac.addr);
1919
1920                 hw->mac.ops.set_rar(hw, 0, hw->mac.addr, 0, IXGBE_RAH_AV);
1921
1922                 /*  clear VMDq pool/queue selection for RAR 0 */
1923                 hw->mac.ops.clear_vmdq(hw, 0, IXGBE_CLEAR_VMDQ_ALL);
1924         }
1925         hw->addr_ctrl.overflow_promisc = 0;
1926
1927         hw->addr_ctrl.rar_used_count = 1;
1928
1929         /* Zero out the other receive addresses. */
1930         hw_dbg(hw, "Clearing RAR[1-%d]\n", rar_entries - 1);
1931         for (i = 1; i < rar_entries; i++) {
1932                 IXGBE_WRITE_REG(hw, IXGBE_RAL(i), 0);
1933                 IXGBE_WRITE_REG(hw, IXGBE_RAH(i), 0);
1934         }
1935
1936         /* Clear the MTA */
1937         hw->addr_ctrl.mta_in_use = 0;
1938         IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, hw->mac.mc_filter_type);
1939
1940         hw_dbg(hw, " Clearing MTA\n");
1941         for (i = 0; i < hw->mac.mcft_size; i++)
1942                 IXGBE_WRITE_REG(hw, IXGBE_MTA(i), 0);
1943
1944         if (hw->mac.ops.init_uta_tables)
1945                 hw->mac.ops.init_uta_tables(hw);
1946
1947         return 0;
1948 }
1949
1950 /**
1951  *  ixgbe_mta_vector - Determines bit-vector in multicast table to set
1952  *  @hw: pointer to hardware structure
1953  *  @mc_addr: the multicast address
1954  *
1955  *  Extracts the 12 bits, from a multicast address, to determine which
1956  *  bit-vector to set in the multicast table. The hardware uses 12 bits, from
1957  *  incoming rx multicast addresses, to determine the bit-vector to check in
1958  *  the MTA. Which of the 4 combination, of 12-bits, the hardware uses is set
1959  *  by the MO field of the MCSTCTRL. The MO field is set during initialization
1960  *  to mc_filter_type.
1961  **/
1962 static s32 ixgbe_mta_vector(struct ixgbe_hw *hw, u8 *mc_addr)
1963 {
1964         u32 vector = 0;
1965
1966         switch (hw->mac.mc_filter_type) {
1967         case 0:   /* use bits [47:36] of the address */
1968                 vector = ((mc_addr[4] >> 4) | (((u16)mc_addr[5]) << 4));
1969                 break;
1970         case 1:   /* use bits [46:35] of the address */
1971                 vector = ((mc_addr[4] >> 3) | (((u16)mc_addr[5]) << 5));
1972                 break;
1973         case 2:   /* use bits [45:34] of the address */
1974                 vector = ((mc_addr[4] >> 2) | (((u16)mc_addr[5]) << 6));
1975                 break;
1976         case 3:   /* use bits [43:32] of the address */
1977                 vector = ((mc_addr[4]) | (((u16)mc_addr[5]) << 8));
1978                 break;
1979         default:  /* Invalid mc_filter_type */
1980                 hw_dbg(hw, "MC filter type param set incorrectly\n");
1981                 break;
1982         }
1983
1984         /* vector can only be 12-bits or boundary will be exceeded */
1985         vector &= 0xFFF;
1986         return vector;
1987 }
1988
1989 /**
1990  *  ixgbe_set_mta - Set bit-vector in multicast table
1991  *  @hw: pointer to hardware structure
1992  *  @hash_value: Multicast address hash value
1993  *
1994  *  Sets the bit-vector in the multicast table.
1995  **/
1996 static void ixgbe_set_mta(struct ixgbe_hw *hw, u8 *mc_addr)
1997 {
1998         u32 vector;
1999         u32 vector_bit;
2000         u32 vector_reg;
2001
2002         hw->addr_ctrl.mta_in_use++;
2003
2004         vector = ixgbe_mta_vector(hw, mc_addr);
2005         hw_dbg(hw, " bit-vector = 0x%03X\n", vector);
2006
2007         /*
2008          * The MTA is a register array of 128 32-bit registers. It is treated
2009          * like an array of 4096 bits.  We want to set bit
2010          * BitArray[vector_value]. So we figure out what register the bit is
2011          * in, read it, OR in the new bit, then write back the new value.  The
2012          * register is determined by the upper 7 bits of the vector value and
2013          * the bit within that register are determined by the lower 5 bits of
2014          * the value.
2015          */
2016         vector_reg = (vector >> 5) & 0x7F;
2017         vector_bit = vector & 0x1F;
2018         hw->mac.mta_shadow[vector_reg] |= (1 << vector_bit);
2019 }
2020
2021 /**
2022  *  ixgbe_update_mc_addr_list_generic - Updates MAC list of multicast addresses
2023  *  @hw: pointer to hardware structure
2024  *  @netdev: pointer to net device structure
2025  *
2026  *  The given list replaces any existing list. Clears the MC addrs from receive
2027  *  address registers and the multicast table. Uses unused receive address
2028  *  registers for the first multicast addresses, and hashes the rest into the
2029  *  multicast table.
2030  **/
2031 s32 ixgbe_update_mc_addr_list_generic(struct ixgbe_hw *hw,
2032                                       struct net_device *netdev)
2033 {
2034         struct netdev_hw_addr *ha;
2035         u32 i;
2036
2037         /*
2038          * Set the new number of MC addresses that we are being requested to
2039          * use.
2040          */
2041         hw->addr_ctrl.num_mc_addrs = netdev_mc_count(netdev);
2042         hw->addr_ctrl.mta_in_use = 0;
2043
2044         /* Clear mta_shadow */
2045         hw_dbg(hw, " Clearing MTA\n");
2046         memset(&hw->mac.mta_shadow, 0, sizeof(hw->mac.mta_shadow));
2047
2048         /* Update mta shadow */
2049         netdev_for_each_mc_addr(ha, netdev) {
2050                 hw_dbg(hw, " Adding the multicast addresses:\n");
2051                 ixgbe_set_mta(hw, ha->addr);
2052         }
2053
2054         /* Enable mta */
2055         for (i = 0; i < hw->mac.mcft_size; i++)
2056                 IXGBE_WRITE_REG_ARRAY(hw, IXGBE_MTA(0), i,
2057                                       hw->mac.mta_shadow[i]);
2058
2059         if (hw->addr_ctrl.mta_in_use > 0)
2060                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL,
2061                                 IXGBE_MCSTCTRL_MFE | hw->mac.mc_filter_type);
2062
2063         hw_dbg(hw, "ixgbe_update_mc_addr_list_generic Complete\n");
2064         return 0;
2065 }
2066
2067 /**
2068  *  ixgbe_enable_mc_generic - Enable multicast address in RAR
2069  *  @hw: pointer to hardware structure
2070  *
2071  *  Enables multicast address in RAR and the use of the multicast hash table.
2072  **/
2073 s32 ixgbe_enable_mc_generic(struct ixgbe_hw *hw)
2074 {
2075         struct ixgbe_addr_filter_info *a = &hw->addr_ctrl;
2076
2077         if (a->mta_in_use > 0)
2078                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, IXGBE_MCSTCTRL_MFE |
2079                                 hw->mac.mc_filter_type);
2080
2081         return 0;
2082 }
2083
2084 /**
2085  *  ixgbe_disable_mc_generic - Disable multicast address in RAR
2086  *  @hw: pointer to hardware structure
2087  *
2088  *  Disables multicast address in RAR and the use of the multicast hash table.
2089  **/
2090 s32 ixgbe_disable_mc_generic(struct ixgbe_hw *hw)
2091 {
2092         struct ixgbe_addr_filter_info *a = &hw->addr_ctrl;
2093
2094         if (a->mta_in_use > 0)
2095                 IXGBE_WRITE_REG(hw, IXGBE_MCSTCTRL, hw->mac.mc_filter_type);
2096
2097         return 0;
2098 }
2099
2100 /**
2101  *  ixgbe_fc_enable_generic - Enable flow control
2102  *  @hw: pointer to hardware structure
2103  *
2104  *  Enable flow control according to the current settings.
2105  **/
2106 s32 ixgbe_fc_enable_generic(struct ixgbe_hw *hw)
2107 {
2108         s32 ret_val = 0;
2109         u32 mflcn_reg, fccfg_reg;
2110         u32 reg;
2111         u32 fcrtl, fcrth;
2112         int i;
2113
2114         /*
2115          * Validate the water mark configuration for packet buffer 0.  Zero
2116          * water marks indicate that the packet buffer was not configured
2117          * and the watermarks for packet buffer 0 should always be configured.
2118          */
2119         if (!hw->fc.low_water ||
2120             !hw->fc.high_water[0] ||
2121             !hw->fc.pause_time) {
2122                 hw_dbg(hw, "Invalid water mark configuration\n");
2123                 ret_val = IXGBE_ERR_INVALID_LINK_SETTINGS;
2124                 goto out;
2125         }
2126
2127         /* Negotiate the fc mode to use */
2128         ixgbe_fc_autoneg(hw);
2129
2130         /* Disable any previous flow control settings */
2131         mflcn_reg = IXGBE_READ_REG(hw, IXGBE_MFLCN);
2132         mflcn_reg &= ~(IXGBE_MFLCN_RPFCE_MASK | IXGBE_MFLCN_RFCE);
2133
2134         fccfg_reg = IXGBE_READ_REG(hw, IXGBE_FCCFG);
2135         fccfg_reg &= ~(IXGBE_FCCFG_TFCE_802_3X | IXGBE_FCCFG_TFCE_PRIORITY);
2136
2137         /*
2138          * The possible values of fc.current_mode are:
2139          * 0: Flow control is completely disabled
2140          * 1: Rx flow control is enabled (we can receive pause frames,
2141          *    but not send pause frames).
2142          * 2: Tx flow control is enabled (we can send pause frames but
2143          *    we do not support receiving pause frames).
2144          * 3: Both Rx and Tx flow control (symmetric) are enabled.
2145          * other: Invalid.
2146          */
2147         switch (hw->fc.current_mode) {
2148         case ixgbe_fc_none:
2149                 /*
2150                  * Flow control is disabled by software override or autoneg.
2151                  * The code below will actually disable it in the HW.
2152                  */
2153                 break;
2154         case ixgbe_fc_rx_pause:
2155                 /*
2156                  * Rx Flow control is enabled and Tx Flow control is
2157                  * disabled by software override. Since there really
2158                  * isn't a way to advertise that we are capable of RX
2159                  * Pause ONLY, we will advertise that we support both
2160                  * symmetric and asymmetric Rx PAUSE.  Later, we will
2161                  * disable the adapter's ability to send PAUSE frames.
2162                  */
2163                 mflcn_reg |= IXGBE_MFLCN_RFCE;
2164                 break;
2165         case ixgbe_fc_tx_pause:
2166                 /*
2167                  * Tx Flow control is enabled, and Rx Flow control is
2168                  * disabled by software override.
2169                  */
2170                 fccfg_reg |= IXGBE_FCCFG_TFCE_802_3X;
2171                 break;
2172         case ixgbe_fc_full:
2173                 /* Flow control (both Rx and Tx) is enabled by SW override. */
2174                 mflcn_reg |= IXGBE_MFLCN_RFCE;
2175                 fccfg_reg |= IXGBE_FCCFG_TFCE_802_3X;
2176                 break;
2177         default:
2178                 hw_dbg(hw, "Flow control param set incorrectly\n");
2179                 ret_val = IXGBE_ERR_CONFIG;
2180                 goto out;
2181                 break;
2182         }
2183
2184         /* Set 802.3x based flow control settings. */
2185         mflcn_reg |= IXGBE_MFLCN_DPF;
2186         IXGBE_WRITE_REG(hw, IXGBE_MFLCN, mflcn_reg);
2187         IXGBE_WRITE_REG(hw, IXGBE_FCCFG, fccfg_reg);
2188
2189         fcrtl = (hw->fc.low_water << 10) | IXGBE_FCRTL_XONE;
2190
2191         /* Set up and enable Rx high/low water mark thresholds, enable XON. */
2192         for (i = 0; i < MAX_TRAFFIC_CLASS; i++) {
2193                 if ((hw->fc.current_mode & ixgbe_fc_tx_pause) &&
2194                     hw->fc.high_water[i]) {
2195                         IXGBE_WRITE_REG(hw, IXGBE_FCRTL_82599(i), fcrtl);
2196                         fcrth = (hw->fc.high_water[i] << 10) | IXGBE_FCRTH_FCEN;
2197                 } else {
2198                         IXGBE_WRITE_REG(hw, IXGBE_FCRTL_82599(i), 0);
2199                         /*
2200                          * In order to prevent Tx hangs when the internal Tx
2201                          * switch is enabled we must set the high water mark
2202                          * to the maximum FCRTH value.  This allows the Tx
2203                          * switch to function even under heavy Rx workloads.
2204                          */
2205                         fcrth = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(i)) - 32;
2206                 }
2207
2208                 IXGBE_WRITE_REG(hw, IXGBE_FCRTH_82599(i), fcrth);
2209         }
2210
2211         /* Configure pause time (2 TCs per register) */
2212         reg = hw->fc.pause_time * 0x00010001;
2213         for (i = 0; i < (MAX_TRAFFIC_CLASS / 2); i++)
2214                 IXGBE_WRITE_REG(hw, IXGBE_FCTTV(i), reg);
2215
2216         IXGBE_WRITE_REG(hw, IXGBE_FCRTV, hw->fc.pause_time / 2);
2217
2218 out:
2219         return ret_val;
2220 }
2221
2222 /**
2223  *  ixgbe_negotiate_fc - Negotiate flow control
2224  *  @hw: pointer to hardware structure
2225  *  @adv_reg: flow control advertised settings
2226  *  @lp_reg: link partner's flow control settings
2227  *  @adv_sym: symmetric pause bit in advertisement
2228  *  @adv_asm: asymmetric pause bit in advertisement
2229  *  @lp_sym: symmetric pause bit in link partner advertisement
2230  *  @lp_asm: asymmetric pause bit in link partner advertisement
2231  *
2232  *  Find the intersection between advertised settings and link partner's
2233  *  advertised settings
2234  **/
2235 static s32 ixgbe_negotiate_fc(struct ixgbe_hw *hw, u32 adv_reg, u32 lp_reg,
2236                               u32 adv_sym, u32 adv_asm, u32 lp_sym, u32 lp_asm)
2237 {
2238         if ((!(adv_reg)) ||  (!(lp_reg)))
2239                 return IXGBE_ERR_FC_NOT_NEGOTIATED;
2240
2241         if ((adv_reg & adv_sym) && (lp_reg & lp_sym)) {
2242                 /*
2243                  * Now we need to check if the user selected Rx ONLY
2244                  * of pause frames.  In this case, we had to advertise
2245                  * FULL flow control because we could not advertise RX
2246                  * ONLY. Hence, we must now check to see if we need to
2247                  * turn OFF the TRANSMISSION of PAUSE frames.
2248                  */
2249                 if (hw->fc.requested_mode == ixgbe_fc_full) {
2250                         hw->fc.current_mode = ixgbe_fc_full;
2251                         hw_dbg(hw, "Flow Control = FULL.\n");
2252                 } else {
2253                         hw->fc.current_mode = ixgbe_fc_rx_pause;
2254                         hw_dbg(hw, "Flow Control=RX PAUSE frames only\n");
2255                 }
2256         } else if (!(adv_reg & adv_sym) && (adv_reg & adv_asm) &&
2257                    (lp_reg & lp_sym) && (lp_reg & lp_asm)) {
2258                 hw->fc.current_mode = ixgbe_fc_tx_pause;
2259                 hw_dbg(hw, "Flow Control = TX PAUSE frames only.\n");
2260         } else if ((adv_reg & adv_sym) && (adv_reg & adv_asm) &&
2261                    !(lp_reg & lp_sym) && (lp_reg & lp_asm)) {
2262                 hw->fc.current_mode = ixgbe_fc_rx_pause;
2263                 hw_dbg(hw, "Flow Control = RX PAUSE frames only.\n");
2264         } else {
2265                 hw->fc.current_mode = ixgbe_fc_none;
2266                 hw_dbg(hw, "Flow Control = NONE.\n");
2267         }
2268         return 0;
2269 }
2270
2271 /**
2272  *  ixgbe_fc_autoneg_fiber - Enable flow control on 1 gig fiber
2273  *  @hw: pointer to hardware structure
2274  *
2275  *  Enable flow control according on 1 gig fiber.
2276  **/
2277 static s32 ixgbe_fc_autoneg_fiber(struct ixgbe_hw *hw)
2278 {
2279         u32 pcs_anadv_reg, pcs_lpab_reg, linkstat;
2280         s32 ret_val = IXGBE_ERR_FC_NOT_NEGOTIATED;
2281
2282         /*
2283          * On multispeed fiber at 1g, bail out if
2284          * - link is up but AN did not complete, or if
2285          * - link is up and AN completed but timed out
2286          */
2287
2288         linkstat = IXGBE_READ_REG(hw, IXGBE_PCS1GLSTA);
2289         if ((!!(linkstat & IXGBE_PCS1GLSTA_AN_COMPLETE) == 0) ||
2290             (!!(linkstat & IXGBE_PCS1GLSTA_AN_TIMED_OUT) == 1))
2291                 goto out;
2292
2293         pcs_anadv_reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANA);
2294         pcs_lpab_reg = IXGBE_READ_REG(hw, IXGBE_PCS1GANLP);
2295
2296         ret_val =  ixgbe_negotiate_fc(hw, pcs_anadv_reg,
2297                                pcs_lpab_reg, IXGBE_PCS1GANA_SYM_PAUSE,
2298                                IXGBE_PCS1GANA_ASM_PAUSE,
2299                                IXGBE_PCS1GANA_SYM_PAUSE,
2300                                IXGBE_PCS1GANA_ASM_PAUSE);
2301
2302 out:
2303         return ret_val;
2304 }
2305
2306 /**
2307  *  ixgbe_fc_autoneg_backplane - Enable flow control IEEE clause 37
2308  *  @hw: pointer to hardware structure
2309  *
2310  *  Enable flow control according to IEEE clause 37.
2311  **/
2312 static s32 ixgbe_fc_autoneg_backplane(struct ixgbe_hw *hw)
2313 {
2314         u32 links2, anlp1_reg, autoc_reg, links;
2315         s32 ret_val = IXGBE_ERR_FC_NOT_NEGOTIATED;
2316
2317         /*
2318          * On backplane, bail out if
2319          * - backplane autoneg was not completed, or if
2320          * - we are 82599 and link partner is not AN enabled
2321          */
2322         links = IXGBE_READ_REG(hw, IXGBE_LINKS);
2323         if ((links & IXGBE_LINKS_KX_AN_COMP) == 0)
2324                 goto out;
2325
2326         if (hw->mac.type == ixgbe_mac_82599EB) {
2327                 links2 = IXGBE_READ_REG(hw, IXGBE_LINKS2);
2328                 if ((links2 & IXGBE_LINKS2_AN_SUPPORTED) == 0)
2329                         goto out;
2330         }
2331         /*
2332          * Read the 10g AN autoc and LP ability registers and resolve
2333          * local flow control settings accordingly
2334          */
2335         autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2336         anlp1_reg = IXGBE_READ_REG(hw, IXGBE_ANLP1);
2337
2338         ret_val = ixgbe_negotiate_fc(hw, autoc_reg,
2339                 anlp1_reg, IXGBE_AUTOC_SYM_PAUSE, IXGBE_AUTOC_ASM_PAUSE,
2340                 IXGBE_ANLP1_SYM_PAUSE, IXGBE_ANLP1_ASM_PAUSE);
2341
2342 out:
2343         return ret_val;
2344 }
2345
2346 /**
2347  *  ixgbe_fc_autoneg_copper - Enable flow control IEEE clause 37
2348  *  @hw: pointer to hardware structure
2349  *
2350  *  Enable flow control according to IEEE clause 37.
2351  **/
2352 static s32 ixgbe_fc_autoneg_copper(struct ixgbe_hw *hw)
2353 {
2354         u16 technology_ability_reg = 0;
2355         u16 lp_technology_ability_reg = 0;
2356
2357         hw->phy.ops.read_reg(hw, MDIO_AN_ADVERTISE,
2358                              MDIO_MMD_AN,
2359                              &technology_ability_reg);
2360         hw->phy.ops.read_reg(hw, MDIO_AN_LPA,
2361                              MDIO_MMD_AN,
2362                              &lp_technology_ability_reg);
2363
2364         return ixgbe_negotiate_fc(hw, (u32)technology_ability_reg,
2365                                   (u32)lp_technology_ability_reg,
2366                                   IXGBE_TAF_SYM_PAUSE, IXGBE_TAF_ASM_PAUSE,
2367                                   IXGBE_TAF_SYM_PAUSE, IXGBE_TAF_ASM_PAUSE);
2368 }
2369
2370 /**
2371  *  ixgbe_fc_autoneg - Configure flow control
2372  *  @hw: pointer to hardware structure
2373  *
2374  *  Compares our advertised flow control capabilities to those advertised by
2375  *  our link partner, and determines the proper flow control mode to use.
2376  **/
2377 void ixgbe_fc_autoneg(struct ixgbe_hw *hw)
2378 {
2379         s32 ret_val = IXGBE_ERR_FC_NOT_NEGOTIATED;
2380         ixgbe_link_speed speed;
2381         bool link_up;
2382
2383         /*
2384          * AN should have completed when the cable was plugged in.
2385          * Look for reasons to bail out.  Bail out if:
2386          * - FC autoneg is disabled, or if
2387          * - link is not up.
2388          *
2389          * Since we're being called from an LSC, link is already known to be up.
2390          * So use link_up_wait_to_complete=false.
2391          */
2392         if (hw->fc.disable_fc_autoneg)
2393                 goto out;
2394
2395         hw->mac.ops.check_link(hw, &speed, &link_up, false);
2396         if (!link_up)
2397                 goto out;
2398
2399         switch (hw->phy.media_type) {
2400         /* Autoneg flow control on fiber adapters */
2401         case ixgbe_media_type_fiber_fixed:
2402         case ixgbe_media_type_fiber:
2403                 if (speed == IXGBE_LINK_SPEED_1GB_FULL)
2404                         ret_val = ixgbe_fc_autoneg_fiber(hw);
2405                 break;
2406
2407         /* Autoneg flow control on backplane adapters */
2408         case ixgbe_media_type_backplane:
2409                 ret_val = ixgbe_fc_autoneg_backplane(hw);
2410                 break;
2411
2412         /* Autoneg flow control on copper adapters */
2413         case ixgbe_media_type_copper:
2414                 if (ixgbe_device_supports_autoneg_fc(hw))
2415                         ret_val = ixgbe_fc_autoneg_copper(hw);
2416                 break;
2417
2418         default:
2419                 break;
2420         }
2421
2422 out:
2423         if (ret_val == 0) {
2424                 hw->fc.fc_was_autonegged = true;
2425         } else {
2426                 hw->fc.fc_was_autonegged = false;
2427                 hw->fc.current_mode = hw->fc.requested_mode;
2428         }
2429 }
2430
2431 /**
2432  * ixgbe_pcie_timeout_poll - Return number of times to poll for completion
2433  * @hw: pointer to hardware structure
2434  *
2435  * System-wide timeout range is encoded in PCIe Device Control2 register.
2436  *
2437  *  Add 10% to specified maximum and return the number of times to poll for
2438  *  completion timeout, in units of 100 microsec.  Never return less than
2439  *  800 = 80 millisec.
2440  **/
2441 static u32 ixgbe_pcie_timeout_poll(struct ixgbe_hw *hw)
2442 {
2443         struct ixgbe_adapter *adapter = hw->back;
2444         s16 devctl2;
2445         u32 pollcnt;
2446
2447         pci_read_config_word(adapter->pdev, IXGBE_PCI_DEVICE_CONTROL2,
2448                              &devctl2);
2449         devctl2 &= IXGBE_PCIDEVCTRL2_TIMEO_MASK;
2450
2451         switch (devctl2) {
2452         case IXGBE_PCIDEVCTRL2_65_130ms:
2453                  pollcnt = 1300;         /* 130 millisec */
2454                 break;
2455         case IXGBE_PCIDEVCTRL2_260_520ms:
2456                 pollcnt = 5200;         /* 520 millisec */
2457                 break;
2458         case IXGBE_PCIDEVCTRL2_1_2s:
2459                 pollcnt = 20000;        /* 2 sec */
2460                 break;
2461         case IXGBE_PCIDEVCTRL2_4_8s:
2462                 pollcnt = 80000;        /* 8 sec */
2463                 break;
2464         case IXGBE_PCIDEVCTRL2_17_34s:
2465                 pollcnt = 34000;        /* 34 sec */
2466                 break;
2467         case IXGBE_PCIDEVCTRL2_50_100us:        /* 100 microsecs */
2468         case IXGBE_PCIDEVCTRL2_1_2ms:           /* 2 millisecs */
2469         case IXGBE_PCIDEVCTRL2_16_32ms:         /* 32 millisec */
2470         case IXGBE_PCIDEVCTRL2_16_32ms_def:     /* 32 millisec default */
2471         default:
2472                 pollcnt = 800;          /* 80 millisec minimum */
2473                 break;
2474         }
2475
2476         /* add 10% to spec maximum */
2477         return (pollcnt * 11) / 10;
2478 }
2479
2480 /**
2481  *  ixgbe_disable_pcie_master - Disable PCI-express master access
2482  *  @hw: pointer to hardware structure
2483  *
2484  *  Disables PCI-Express master access and verifies there are no pending
2485  *  requests. IXGBE_ERR_MASTER_REQUESTS_PENDING is returned if master disable
2486  *  bit hasn't caused the master requests to be disabled, else 0
2487  *  is returned signifying master requests disabled.
2488  **/
2489 static s32 ixgbe_disable_pcie_master(struct ixgbe_hw *hw)
2490 {
2491         s32 status = 0;
2492         u32 i, poll;
2493         u16 value;
2494
2495         /* Always set this bit to ensure any future transactions are blocked */
2496         IXGBE_WRITE_REG(hw, IXGBE_CTRL, IXGBE_CTRL_GIO_DIS);
2497
2498         /* Exit if master requests are blocked */
2499         if (!(IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_GIO) ||
2500             ixgbe_removed(hw->hw_addr))
2501                 goto out;
2502
2503         /* Poll for master request bit to clear */
2504         for (i = 0; i < IXGBE_PCI_MASTER_DISABLE_TIMEOUT; i++) {
2505                 udelay(100);
2506                 if (!(IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_GIO))
2507                         goto out;
2508         }
2509
2510         /*
2511          * Two consecutive resets are required via CTRL.RST per datasheet
2512          * 5.2.5.3.2 Master Disable.  We set a flag to inform the reset routine
2513          * of this need.  The first reset prevents new master requests from
2514          * being issued by our device.  We then must wait 1usec or more for any
2515          * remaining completions from the PCIe bus to trickle in, and then reset
2516          * again to clear out any effects they may have had on our device.
2517          */
2518         hw_dbg(hw, "GIO Master Disable bit didn't clear - requesting resets\n");
2519         hw->mac.flags |= IXGBE_FLAGS_DOUBLE_RESET_REQUIRED;
2520
2521         /*
2522          * Before proceeding, make sure that the PCIe block does not have
2523          * transactions pending.
2524          */
2525         poll = ixgbe_pcie_timeout_poll(hw);
2526         for (i = 0; i < poll; i++) {
2527                 udelay(100);
2528                 value = ixgbe_read_pci_cfg_word(hw, IXGBE_PCI_DEVICE_STATUS);
2529                 if (ixgbe_removed(hw->hw_addr))
2530                         goto out;
2531                 if (!(value & IXGBE_PCI_DEVICE_STATUS_TRANSACTION_PENDING))
2532                         goto out;
2533         }
2534
2535         hw_dbg(hw, "PCIe transaction pending bit also did not clear.\n");
2536         status = IXGBE_ERR_MASTER_REQUESTS_PENDING;
2537
2538 out:
2539         return status;
2540 }
2541
2542 /**
2543  *  ixgbe_acquire_swfw_sync - Acquire SWFW semaphore
2544  *  @hw: pointer to hardware structure
2545  *  @mask: Mask to specify which semaphore to acquire
2546  *
2547  *  Acquires the SWFW semaphore through the GSSR register for the specified
2548  *  function (CSR, PHY0, PHY1, EEPROM, Flash)
2549  **/
2550 s32 ixgbe_acquire_swfw_sync(struct ixgbe_hw *hw, u16 mask)
2551 {
2552         u32 gssr = 0;
2553         u32 swmask = mask;
2554         u32 fwmask = mask << 5;
2555         u32 timeout = 200;
2556         u32 i;
2557
2558         for (i = 0; i < timeout; i++) {
2559                 /*
2560                  * SW NVM semaphore bit is used for access to all
2561                  * SW_FW_SYNC bits (not just NVM)
2562                  */
2563                 if (ixgbe_get_eeprom_semaphore(hw))
2564                         return IXGBE_ERR_SWFW_SYNC;
2565
2566                 gssr = IXGBE_READ_REG(hw, IXGBE_GSSR);
2567                 if (!(gssr & (fwmask | swmask))) {
2568                         gssr |= swmask;
2569                         IXGBE_WRITE_REG(hw, IXGBE_GSSR, gssr);
2570                         ixgbe_release_eeprom_semaphore(hw);
2571                         return 0;
2572                 } else {
2573                         /* Resource is currently in use by FW or SW */
2574                         ixgbe_release_eeprom_semaphore(hw);
2575                         usleep_range(5000, 10000);
2576                 }
2577         }
2578
2579         /* If time expired clear the bits holding the lock and retry */
2580         if (gssr & (fwmask | swmask))
2581                 ixgbe_release_swfw_sync(hw, gssr & (fwmask | swmask));
2582
2583         usleep_range(5000, 10000);
2584         return IXGBE_ERR_SWFW_SYNC;
2585 }
2586
2587 /**
2588  *  ixgbe_release_swfw_sync - Release SWFW semaphore
2589  *  @hw: pointer to hardware structure
2590  *  @mask: Mask to specify which semaphore to release
2591  *
2592  *  Releases the SWFW semaphore through the GSSR register for the specified
2593  *  function (CSR, PHY0, PHY1, EEPROM, Flash)
2594  **/
2595 void ixgbe_release_swfw_sync(struct ixgbe_hw *hw, u16 mask)
2596 {
2597         u32 gssr;
2598         u32 swmask = mask;
2599
2600         ixgbe_get_eeprom_semaphore(hw);
2601
2602         gssr = IXGBE_READ_REG(hw, IXGBE_GSSR);
2603         gssr &= ~swmask;
2604         IXGBE_WRITE_REG(hw, IXGBE_GSSR, gssr);
2605
2606         ixgbe_release_eeprom_semaphore(hw);
2607 }
2608
2609 /**
2610  * prot_autoc_read_generic - Hides MAC differences needed for AUTOC read
2611  * @hw: pointer to hardware structure
2612  * @reg_val: Value we read from AUTOC
2613  * @locked: bool to indicate whether the SW/FW lock should be taken.  Never
2614  *          true in this the generic case.
2615  *
2616  * The default case requires no protection so just to the register read.
2617  **/
2618 s32 prot_autoc_read_generic(struct ixgbe_hw *hw, bool *locked, u32 *reg_val)
2619 {
2620         *locked = false;
2621         *reg_val = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2622         return 0;
2623 }
2624
2625 /**
2626  * prot_autoc_write_generic - Hides MAC differences needed for AUTOC write
2627  * @hw: pointer to hardware structure
2628  * @reg_val: value to write to AUTOC
2629  * @locked: bool to indicate whether the SW/FW lock was already taken by
2630  *          previous read.
2631  **/
2632 s32 prot_autoc_write_generic(struct ixgbe_hw *hw, u32 reg_val, bool locked)
2633 {
2634         IXGBE_WRITE_REG(hw, IXGBE_AUTOC, reg_val);
2635         return 0;
2636 }
2637
2638 /**
2639  *  ixgbe_disable_rx_buff_generic - Stops the receive data path
2640  *  @hw: pointer to hardware structure
2641  *
2642  *  Stops the receive data path and waits for the HW to internally
2643  *  empty the Rx security block.
2644  **/
2645 s32 ixgbe_disable_rx_buff_generic(struct ixgbe_hw *hw)
2646 {
2647 #define IXGBE_MAX_SECRX_POLL 40
2648         int i;
2649         int secrxreg;
2650
2651         secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXCTRL);
2652         secrxreg |= IXGBE_SECRXCTRL_RX_DIS;
2653         IXGBE_WRITE_REG(hw, IXGBE_SECRXCTRL, secrxreg);
2654         for (i = 0; i < IXGBE_MAX_SECRX_POLL; i++) {
2655                 secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXSTAT);
2656                 if (secrxreg & IXGBE_SECRXSTAT_SECRX_RDY)
2657                         break;
2658                 else
2659                         /* Use interrupt-safe sleep just in case */
2660                         udelay(1000);
2661         }
2662
2663         /* For informational purposes only */
2664         if (i >= IXGBE_MAX_SECRX_POLL)
2665                 hw_dbg(hw, "Rx unit being enabled before security "
2666                        "path fully disabled.  Continuing with init.\n");
2667
2668         return 0;
2669
2670 }
2671
2672 /**
2673  *  ixgbe_enable_rx_buff - Enables the receive data path
2674  *  @hw: pointer to hardware structure
2675  *
2676  *  Enables the receive data path
2677  **/
2678 s32 ixgbe_enable_rx_buff_generic(struct ixgbe_hw *hw)
2679 {
2680         int secrxreg;
2681
2682         secrxreg = IXGBE_READ_REG(hw, IXGBE_SECRXCTRL);
2683         secrxreg &= ~IXGBE_SECRXCTRL_RX_DIS;
2684         IXGBE_WRITE_REG(hw, IXGBE_SECRXCTRL, secrxreg);
2685         IXGBE_WRITE_FLUSH(hw);
2686
2687         return 0;
2688 }
2689
2690 /**
2691  *  ixgbe_enable_rx_dma_generic - Enable the Rx DMA unit
2692  *  @hw: pointer to hardware structure
2693  *  @regval: register value to write to RXCTRL
2694  *
2695  *  Enables the Rx DMA unit
2696  **/
2697 s32 ixgbe_enable_rx_dma_generic(struct ixgbe_hw *hw, u32 regval)
2698 {
2699         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, regval);
2700
2701         return 0;
2702 }
2703
2704 /**
2705  *  ixgbe_blink_led_start_generic - Blink LED based on index.
2706  *  @hw: pointer to hardware structure
2707  *  @index: led number to blink
2708  **/
2709 s32 ixgbe_blink_led_start_generic(struct ixgbe_hw *hw, u32 index)
2710 {
2711         ixgbe_link_speed speed = 0;
2712         bool link_up = false;
2713         u32 autoc_reg = IXGBE_READ_REG(hw, IXGBE_AUTOC);
2714         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
2715         s32 ret_val = 0;
2716         bool locked = false;
2717
2718         /*
2719          * Link must be up to auto-blink the LEDs;
2720          * Force it if link is down.
2721          */
2722         hw->mac.ops.check_link(hw, &speed, &link_up, false);
2723
2724         if (!link_up) {
2725                 ret_val = hw->mac.ops.prot_autoc_read(hw, &locked, &autoc_reg);
2726                 if (!ret_val)
2727                         goto out;
2728
2729                 autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2730                 autoc_reg |= IXGBE_AUTOC_FLU;
2731
2732                 ret_val = hw->mac.ops.prot_autoc_write(hw, autoc_reg, locked);
2733                 if (!ret_val)
2734                         goto out;
2735
2736                 IXGBE_WRITE_FLUSH(hw);
2737
2738                 usleep_range(10000, 20000);
2739         }
2740
2741         led_reg &= ~IXGBE_LED_MODE_MASK(index);
2742         led_reg |= IXGBE_LED_BLINK(index);
2743         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
2744         IXGBE_WRITE_FLUSH(hw);
2745
2746 out:
2747         return ret_val;
2748 }
2749
2750 /**
2751  *  ixgbe_blink_led_stop_generic - Stop blinking LED based on index.
2752  *  @hw: pointer to hardware structure
2753  *  @index: led number to stop blinking
2754  **/
2755 s32 ixgbe_blink_led_stop_generic(struct ixgbe_hw *hw, u32 index)
2756 {
2757         u32 autoc_reg = 0;
2758         u32 led_reg = IXGBE_READ_REG(hw, IXGBE_LEDCTL);
2759         s32 ret_val = 0;
2760         bool locked = false;
2761
2762         ret_val = hw->mac.ops.prot_autoc_read(hw, &locked, &autoc_reg);
2763         if (!ret_val)
2764                 goto out;
2765
2766         autoc_reg &= ~IXGBE_AUTOC_FLU;
2767         autoc_reg |= IXGBE_AUTOC_AN_RESTART;
2768
2769         ret_val = hw->mac.ops.prot_autoc_write(hw, autoc_reg, locked);
2770         if (!ret_val)
2771                 goto out;
2772
2773         led_reg &= ~IXGBE_LED_MODE_MASK(index);
2774         led_reg &= ~IXGBE_LED_BLINK(index);
2775         led_reg |= IXGBE_LED_LINK_ACTIVE << IXGBE_LED_MODE_SHIFT(index);
2776         IXGBE_WRITE_REG(hw, IXGBE_LEDCTL, led_reg);
2777         IXGBE_WRITE_FLUSH(hw);
2778
2779 out:
2780         return ret_val;
2781 }
2782
2783 /**
2784  *  ixgbe_get_san_mac_addr_offset - Get SAN MAC address offset from the EEPROM
2785  *  @hw: pointer to hardware structure
2786  *  @san_mac_offset: SAN MAC address offset
2787  *
2788  *  This function will read the EEPROM location for the SAN MAC address
2789  *  pointer, and returns the value at that location.  This is used in both
2790  *  get and set mac_addr routines.
2791  **/
2792 static s32 ixgbe_get_san_mac_addr_offset(struct ixgbe_hw *hw,
2793                                         u16 *san_mac_offset)
2794 {
2795         s32 ret_val;
2796
2797         /*
2798          * First read the EEPROM pointer to see if the MAC addresses are
2799          * available.
2800          */
2801         ret_val = hw->eeprom.ops.read(hw, IXGBE_SAN_MAC_ADDR_PTR,
2802                                       san_mac_offset);
2803         if (ret_val)
2804                 hw_err(hw, "eeprom read at offset %d failed\n",
2805                        IXGBE_SAN_MAC_ADDR_PTR);
2806
2807         return ret_val;
2808 }
2809
2810 /**
2811  *  ixgbe_get_san_mac_addr_generic - SAN MAC address retrieval from the EEPROM
2812  *  @hw: pointer to hardware structure
2813  *  @san_mac_addr: SAN MAC address
2814  *
2815  *  Reads the SAN MAC address from the EEPROM, if it's available.  This is
2816  *  per-port, so set_lan_id() must be called before reading the addresses.
2817  *  set_lan_id() is called by identify_sfp(), but this cannot be relied
2818  *  upon for non-SFP connections, so we must call it here.
2819  **/
2820 s32 ixgbe_get_san_mac_addr_generic(struct ixgbe_hw *hw, u8 *san_mac_addr)
2821 {
2822         u16 san_mac_data, san_mac_offset;
2823         u8 i;
2824         s32 ret_val;
2825
2826         /*
2827          * First read the EEPROM pointer to see if the MAC addresses are
2828          * available.  If they're not, no point in calling set_lan_id() here.
2829          */
2830         ret_val = ixgbe_get_san_mac_addr_offset(hw, &san_mac_offset);
2831         if (ret_val || san_mac_offset == 0 || san_mac_offset == 0xFFFF)
2832
2833                 goto san_mac_addr_clr;
2834
2835         /* make sure we know which port we need to program */
2836         hw->mac.ops.set_lan_id(hw);
2837         /* apply the port offset to the address offset */
2838         (hw->bus.func) ? (san_mac_offset += IXGBE_SAN_MAC_ADDR_PORT1_OFFSET) :
2839                          (san_mac_offset += IXGBE_SAN_MAC_ADDR_PORT0_OFFSET);
2840         for (i = 0; i < 3; i++) {
2841                 ret_val = hw->eeprom.ops.read(hw, san_mac_offset,
2842                                               &san_mac_data);
2843                 if (ret_val) {
2844                         hw_err(hw, "eeprom read at offset %d failed\n",
2845                                san_mac_offset);
2846                         goto san_mac_addr_clr;
2847                 }
2848                 san_mac_addr[i * 2] = (u8)(san_mac_data);
2849                 san_mac_addr[i * 2 + 1] = (u8)(san_mac_data >> 8);
2850                 san_mac_offset++;
2851         }
2852         return 0;
2853
2854 san_mac_addr_clr:
2855         /* No addresses available in this EEPROM.  It's not necessarily an
2856          * error though, so just wipe the local address and return.
2857          */
2858         for (i = 0; i < 6; i++)
2859                 san_mac_addr[i] = 0xFF;
2860         return ret_val;
2861 }
2862
2863 /**
2864  *  ixgbe_get_pcie_msix_count_generic - Gets MSI-X vector count
2865  *  @hw: pointer to hardware structure
2866  *
2867  *  Read PCIe configuration space, and get the MSI-X vector count from
2868  *  the capabilities table.
2869  **/
2870 u16 ixgbe_get_pcie_msix_count_generic(struct ixgbe_hw *hw)
2871 {
2872         u16 msix_count = 1;
2873         u16 max_msix_count;
2874         u16 pcie_offset;
2875
2876         switch (hw->mac.type) {
2877         case ixgbe_mac_82598EB:
2878                 pcie_offset = IXGBE_PCIE_MSIX_82598_CAPS;
2879                 max_msix_count = IXGBE_MAX_MSIX_VECTORS_82598;
2880                 break;
2881         case ixgbe_mac_82599EB:
2882         case ixgbe_mac_X540:
2883                 pcie_offset = IXGBE_PCIE_MSIX_82599_CAPS;
2884                 max_msix_count = IXGBE_MAX_MSIX_VECTORS_82599;
2885                 break;
2886         default:
2887                 return msix_count;
2888         }
2889
2890         msix_count = ixgbe_read_pci_cfg_word(hw, pcie_offset);
2891         if (ixgbe_removed(hw->hw_addr))
2892                 msix_count = 0;
2893         msix_count &= IXGBE_PCIE_MSIX_TBL_SZ_MASK;
2894
2895         /* MSI-X count is zero-based in HW */
2896         msix_count++;
2897
2898         if (msix_count > max_msix_count)
2899                 msix_count = max_msix_count;
2900
2901         return msix_count;
2902 }
2903
2904 /**
2905  *  ixgbe_clear_vmdq_generic - Disassociate a VMDq pool index from a rx address
2906  *  @hw: pointer to hardware struct
2907  *  @rar: receive address register index to disassociate
2908  *  @vmdq: VMDq pool index to remove from the rar
2909  **/
2910 s32 ixgbe_clear_vmdq_generic(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
2911 {
2912         u32 mpsar_lo, mpsar_hi;
2913         u32 rar_entries = hw->mac.num_rar_entries;
2914
2915         /* Make sure we are using a valid rar index range */
2916         if (rar >= rar_entries) {
2917                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
2918                 return IXGBE_ERR_INVALID_ARGUMENT;
2919         }
2920
2921         mpsar_lo = IXGBE_READ_REG(hw, IXGBE_MPSAR_LO(rar));
2922         mpsar_hi = IXGBE_READ_REG(hw, IXGBE_MPSAR_HI(rar));
2923
2924         if (!mpsar_lo && !mpsar_hi)
2925                 goto done;
2926
2927         if (vmdq == IXGBE_CLEAR_VMDQ_ALL) {
2928                 if (mpsar_lo) {
2929                         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), 0);
2930                         mpsar_lo = 0;
2931                 }
2932                 if (mpsar_hi) {
2933                         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), 0);
2934                         mpsar_hi = 0;
2935                 }
2936         } else if (vmdq < 32) {
2937                 mpsar_lo &= ~(1 << vmdq);
2938                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), mpsar_lo);
2939         } else {
2940                 mpsar_hi &= ~(1 << (vmdq - 32));
2941                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), mpsar_hi);
2942         }
2943
2944         /* was that the last pool using this rar? */
2945         if (mpsar_lo == 0 && mpsar_hi == 0 && rar != 0)
2946                 hw->mac.ops.clear_rar(hw, rar);
2947 done:
2948         return 0;
2949 }
2950
2951 /**
2952  *  ixgbe_set_vmdq_generic - Associate a VMDq pool index with a rx address
2953  *  @hw: pointer to hardware struct
2954  *  @rar: receive address register index to associate with a VMDq index
2955  *  @vmdq: VMDq pool index
2956  **/
2957 s32 ixgbe_set_vmdq_generic(struct ixgbe_hw *hw, u32 rar, u32 vmdq)
2958 {
2959         u32 mpsar;
2960         u32 rar_entries = hw->mac.num_rar_entries;
2961
2962         /* Make sure we are using a valid rar index range */
2963         if (rar >= rar_entries) {
2964                 hw_dbg(hw, "RAR index %d is out of range.\n", rar);
2965                 return IXGBE_ERR_INVALID_ARGUMENT;
2966         }
2967
2968         if (vmdq < 32) {
2969                 mpsar = IXGBE_READ_REG(hw, IXGBE_MPSAR_LO(rar));
2970                 mpsar |= 1 << vmdq;
2971                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), mpsar);
2972         } else {
2973                 mpsar = IXGBE_READ_REG(hw, IXGBE_MPSAR_HI(rar));
2974                 mpsar |= 1 << (vmdq - 32);
2975                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), mpsar);
2976         }
2977         return 0;
2978 }
2979
2980 /**
2981  *  This function should only be involved in the IOV mode.
2982  *  In IOV mode, Default pool is next pool after the number of
2983  *  VFs advertized and not 0.
2984  *  MPSAR table needs to be updated for SAN_MAC RAR [hw->mac.san_mac_rar_index]
2985  *
2986  *  ixgbe_set_vmdq_san_mac - Associate default VMDq pool index with a rx address
2987  *  @hw: pointer to hardware struct
2988  *  @vmdq: VMDq pool index
2989  **/
2990 s32 ixgbe_set_vmdq_san_mac_generic(struct ixgbe_hw *hw, u32 vmdq)
2991 {
2992         u32 rar = hw->mac.san_mac_rar_index;
2993
2994         if (vmdq < 32) {
2995                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), 1 << vmdq);
2996                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), 0);
2997         } else {
2998                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(rar), 0);
2999                 IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(rar), 1 << (vmdq - 32));
3000         }
3001
3002         return 0;
3003 }
3004
3005 /**
3006  *  ixgbe_init_uta_tables_generic - Initialize the Unicast Table Array
3007  *  @hw: pointer to hardware structure
3008  **/
3009 s32 ixgbe_init_uta_tables_generic(struct ixgbe_hw *hw)
3010 {
3011         int i;
3012
3013         for (i = 0; i < 128; i++)
3014                 IXGBE_WRITE_REG(hw, IXGBE_UTA(i), 0);
3015
3016         return 0;
3017 }
3018
3019 /**
3020  *  ixgbe_find_vlvf_slot - find the vlanid or the first empty slot
3021  *  @hw: pointer to hardware structure
3022  *  @vlan: VLAN id to write to VLAN filter
3023  *
3024  *  return the VLVF index where this VLAN id should be placed
3025  *
3026  **/
3027 static s32 ixgbe_find_vlvf_slot(struct ixgbe_hw *hw, u32 vlan)
3028 {
3029         u32 bits = 0;
3030         u32 first_empty_slot = 0;
3031         s32 regindex;
3032
3033         /* short cut the special case */
3034         if (vlan == 0)
3035                 return 0;
3036
3037         /*
3038           * Search for the vlan id in the VLVF entries. Save off the first empty
3039           * slot found along the way
3040           */
3041         for (regindex = 1; regindex < IXGBE_VLVF_ENTRIES; regindex++) {
3042                 bits = IXGBE_READ_REG(hw, IXGBE_VLVF(regindex));
3043                 if (!bits && !(first_empty_slot))
3044                         first_empty_slot = regindex;
3045                 else if ((bits & 0x0FFF) == vlan)
3046                         break;
3047         }
3048
3049         /*
3050           * If regindex is less than IXGBE_VLVF_ENTRIES, then we found the vlan
3051           * in the VLVF. Else use the first empty VLVF register for this
3052           * vlan id.
3053           */
3054         if (regindex >= IXGBE_VLVF_ENTRIES) {
3055                 if (first_empty_slot)
3056                         regindex = first_empty_slot;
3057                 else {
3058                         hw_dbg(hw, "No space in VLVF.\n");
3059                         regindex = IXGBE_ERR_NO_SPACE;
3060                 }
3061         }
3062
3063         return regindex;
3064 }
3065
3066 /**
3067  *  ixgbe_set_vfta_generic - Set VLAN filter table
3068  *  @hw: pointer to hardware structure
3069  *  @vlan: VLAN id to write to VLAN filter
3070  *  @vind: VMDq output index that maps queue to VLAN id in VFVFB
3071  *  @vlan_on: boolean flag to turn on/off VLAN in VFVF
3072  *
3073  *  Turn on/off specified VLAN in the VLAN filter table.
3074  **/
3075 s32 ixgbe_set_vfta_generic(struct ixgbe_hw *hw, u32 vlan, u32 vind,
3076                            bool vlan_on)
3077 {
3078         s32 regindex;
3079         u32 bitindex;
3080         u32 vfta;
3081         u32 bits;
3082         u32 vt;
3083         u32 targetbit;
3084         bool vfta_changed = false;
3085
3086         if (vlan > 4095)
3087                 return IXGBE_ERR_PARAM;
3088
3089         /*
3090          * this is a 2 part operation - first the VFTA, then the
3091          * VLVF and VLVFB if VT Mode is set
3092          * We don't write the VFTA until we know the VLVF part succeeded.
3093          */
3094
3095         /* Part 1
3096          * The VFTA is a bitstring made up of 128 32-bit registers
3097          * that enable the particular VLAN id, much like the MTA:
3098          *    bits[11-5]: which register
3099          *    bits[4-0]:  which bit in the register
3100          */
3101         regindex = (vlan >> 5) & 0x7F;
3102         bitindex = vlan & 0x1F;
3103         targetbit = (1 << bitindex);
3104         vfta = IXGBE_READ_REG(hw, IXGBE_VFTA(regindex));
3105
3106         if (vlan_on) {
3107                 if (!(vfta & targetbit)) {
3108                         vfta |= targetbit;
3109                         vfta_changed = true;
3110                 }
3111         } else {
3112                 if ((vfta & targetbit)) {
3113                         vfta &= ~targetbit;
3114                         vfta_changed = true;
3115                 }
3116         }
3117
3118         /* Part 2
3119          * If VT Mode is set
3120          *   Either vlan_on
3121          *     make sure the vlan is in VLVF
3122          *     set the vind bit in the matching VLVFB
3123          *   Or !vlan_on
3124          *     clear the pool bit and possibly the vind
3125          */
3126         vt = IXGBE_READ_REG(hw, IXGBE_VT_CTL);
3127         if (vt & IXGBE_VT_CTL_VT_ENABLE) {
3128                 s32 vlvf_index;
3129
3130                 vlvf_index = ixgbe_find_vlvf_slot(hw, vlan);
3131                 if (vlvf_index < 0)
3132                         return vlvf_index;
3133
3134                 if (vlan_on) {
3135                         /* set the pool bit */
3136                         if (vind < 32) {
3137                                 bits = IXGBE_READ_REG(hw,
3138                                                 IXGBE_VLVFB(vlvf_index*2));
3139                                 bits |= (1 << vind);
3140                                 IXGBE_WRITE_REG(hw,
3141                                                 IXGBE_VLVFB(vlvf_index*2),
3142                                                 bits);
3143                         } else {
3144                                 bits = IXGBE_READ_REG(hw,
3145                                                 IXGBE_VLVFB((vlvf_index*2)+1));
3146                                 bits |= (1 << (vind-32));
3147                                 IXGBE_WRITE_REG(hw,
3148                                                 IXGBE_VLVFB((vlvf_index*2)+1),
3149                                                 bits);
3150                         }
3151                 } else {
3152                         /* clear the pool bit */
3153                         if (vind < 32) {
3154                                 bits = IXGBE_READ_REG(hw,
3155                                                 IXGBE_VLVFB(vlvf_index*2));
3156                                 bits &= ~(1 << vind);
3157                                 IXGBE_WRITE_REG(hw,
3158                                                 IXGBE_VLVFB(vlvf_index*2),
3159                                                 bits);
3160                                 bits |= IXGBE_READ_REG(hw,
3161                                                 IXGBE_VLVFB((vlvf_index*2)+1));
3162                         } else {
3163                                 bits = IXGBE_READ_REG(hw,
3164                                                 IXGBE_VLVFB((vlvf_index*2)+1));
3165                                 bits &= ~(1 << (vind-32));
3166                                 IXGBE_WRITE_REG(hw,
3167                                                 IXGBE_VLVFB((vlvf_index*2)+1),
3168                                                 bits);
3169                                 bits |= IXGBE_READ_REG(hw,
3170                                                 IXGBE_VLVFB(vlvf_index*2));
3171                         }
3172                 }
3173
3174                 /*
3175                  * If there are still bits set in the VLVFB registers
3176                  * for the VLAN ID indicated we need to see if the
3177                  * caller is requesting that we clear the VFTA entry bit.
3178                  * If the caller has requested that we clear the VFTA
3179                  * entry bit but there are still pools/VFs using this VLAN
3180                  * ID entry then ignore the request.  We're not worried
3181                  * about the case where we're turning the VFTA VLAN ID
3182                  * entry bit on, only when requested to turn it off as
3183                  * there may be multiple pools and/or VFs using the
3184                  * VLAN ID entry.  In that case we cannot clear the
3185                  * VFTA bit until all pools/VFs using that VLAN ID have also
3186                  * been cleared.  This will be indicated by "bits" being
3187                  * zero.
3188                  */
3189                 if (bits) {
3190                         IXGBE_WRITE_REG(hw, IXGBE_VLVF(vlvf_index),
3191                                         (IXGBE_VLVF_VIEN | vlan));
3192                         if (!vlan_on) {
3193                                 /* someone wants to clear the vfta entry
3194                                  * but some pools/VFs are still using it.
3195                                  * Ignore it. */
3196                                 vfta_changed = false;
3197                         }
3198                 }
3199                 else
3200                         IXGBE_WRITE_REG(hw, IXGBE_VLVF(vlvf_index), 0);
3201         }
3202
3203         if (vfta_changed)
3204                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(regindex), vfta);
3205
3206         return 0;
3207 }
3208
3209 /**
3210  *  ixgbe_clear_vfta_generic - Clear VLAN filter table
3211  *  @hw: pointer to hardware structure
3212  *
3213  *  Clears the VLAN filer table, and the VMDq index associated with the filter
3214  **/
3215 s32 ixgbe_clear_vfta_generic(struct ixgbe_hw *hw)
3216 {
3217         u32 offset;
3218
3219         for (offset = 0; offset < hw->mac.vft_size; offset++)
3220                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(offset), 0);
3221
3222         for (offset = 0; offset < IXGBE_VLVF_ENTRIES; offset++) {
3223                 IXGBE_WRITE_REG(hw, IXGBE_VLVF(offset), 0);
3224                 IXGBE_WRITE_REG(hw, IXGBE_VLVFB(offset*2), 0);
3225                 IXGBE_WRITE_REG(hw, IXGBE_VLVFB((offset*2)+1), 0);
3226         }
3227
3228         return 0;
3229 }
3230
3231 /**
3232  *  ixgbe_check_mac_link_generic - Determine link and speed status
3233  *  @hw: pointer to hardware structure
3234  *  @speed: pointer to link speed
3235  *  @link_up: true when link is up
3236  *  @link_up_wait_to_complete: bool used to wait for link up or not
3237  *
3238  *  Reads the links register to determine if link is up and the current speed
3239  **/
3240 s32 ixgbe_check_mac_link_generic(struct ixgbe_hw *hw, ixgbe_link_speed *speed,
3241                                  bool *link_up, bool link_up_wait_to_complete)
3242 {
3243         u32 links_reg, links_orig;
3244         u32 i;
3245
3246         /* clear the old state */
3247         links_orig = IXGBE_READ_REG(hw, IXGBE_LINKS);
3248
3249         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
3250
3251         if (links_orig != links_reg) {
3252                 hw_dbg(hw, "LINKS changed from %08X to %08X\n",
3253                        links_orig, links_reg);
3254         }
3255
3256         if (link_up_wait_to_complete) {
3257                 for (i = 0; i < IXGBE_LINK_UP_TIME; i++) {
3258                         if (links_reg & IXGBE_LINKS_UP) {
3259                                 *link_up = true;
3260                                 break;
3261                         } else {
3262                                 *link_up = false;
3263                         }
3264                         msleep(100);
3265                         links_reg = IXGBE_READ_REG(hw, IXGBE_LINKS);
3266                 }
3267         } else {
3268                 if (links_reg & IXGBE_LINKS_UP)
3269                         *link_up = true;
3270                 else
3271                         *link_up = false;
3272         }
3273
3274         if ((links_reg & IXGBE_LINKS_SPEED_82599) ==
3275             IXGBE_LINKS_SPEED_10G_82599)
3276                 *speed = IXGBE_LINK_SPEED_10GB_FULL;
3277         else if ((links_reg & IXGBE_LINKS_SPEED_82599) ==
3278                  IXGBE_LINKS_SPEED_1G_82599)
3279                 *speed = IXGBE_LINK_SPEED_1GB_FULL;
3280         else if ((links_reg & IXGBE_LINKS_SPEED_82599) ==
3281                  IXGBE_LINKS_SPEED_100_82599)
3282                 *speed = IXGBE_LINK_SPEED_100_FULL;
3283         else
3284                 *speed = IXGBE_LINK_SPEED_UNKNOWN;
3285
3286         return 0;
3287 }
3288
3289 /**
3290  *  ixgbe_get_wwn_prefix_generic - Get alternative WWNN/WWPN prefix from
3291  *  the EEPROM
3292  *  @hw: pointer to hardware structure
3293  *  @wwnn_prefix: the alternative WWNN prefix
3294  *  @wwpn_prefix: the alternative WWPN prefix
3295  *
3296  *  This function will read the EEPROM from the alternative SAN MAC address
3297  *  block to check the support for the alternative WWNN/WWPN prefix support.
3298  **/
3299 s32 ixgbe_get_wwn_prefix_generic(struct ixgbe_hw *hw, u16 *wwnn_prefix,
3300                                         u16 *wwpn_prefix)
3301 {
3302         u16 offset, caps;
3303         u16 alt_san_mac_blk_offset;
3304
3305         /* clear output first */
3306         *wwnn_prefix = 0xFFFF;
3307         *wwpn_prefix = 0xFFFF;
3308
3309         /* check if alternative SAN MAC is supported */
3310         offset = IXGBE_ALT_SAN_MAC_ADDR_BLK_PTR;
3311         if (hw->eeprom.ops.read(hw, offset, &alt_san_mac_blk_offset))
3312                 goto wwn_prefix_err;
3313
3314         if ((alt_san_mac_blk_offset == 0) ||
3315             (alt_san_mac_blk_offset == 0xFFFF))
3316                 goto wwn_prefix_out;
3317
3318         /* check capability in alternative san mac address block */
3319         offset = alt_san_mac_blk_offset + IXGBE_ALT_SAN_MAC_ADDR_CAPS_OFFSET;
3320         if (hw->eeprom.ops.read(hw, offset, &caps))
3321                 goto wwn_prefix_err;
3322         if (!(caps & IXGBE_ALT_SAN_MAC_ADDR_CAPS_ALTWWN))
3323                 goto wwn_prefix_out;
3324
3325         /* get the corresponding prefix for WWNN/WWPN */
3326         offset = alt_san_mac_blk_offset + IXGBE_ALT_SAN_MAC_ADDR_WWNN_OFFSET;
3327         if (hw->eeprom.ops.read(hw, offset, wwnn_prefix))
3328                 hw_err(hw, "eeprom read at offset %d failed\n", offset);
3329
3330         offset = alt_san_mac_blk_offset + IXGBE_ALT_SAN_MAC_ADDR_WWPN_OFFSET;
3331         if (hw->eeprom.ops.read(hw, offset, wwpn_prefix))
3332                 goto wwn_prefix_err;
3333
3334 wwn_prefix_out:
3335         return 0;
3336
3337 wwn_prefix_err:
3338         hw_err(hw, "eeprom read at offset %d failed\n", offset);
3339         return 0;
3340 }
3341
3342 /**
3343  *  ixgbe_set_mac_anti_spoofing - Enable/Disable MAC anti-spoofing
3344  *  @hw: pointer to hardware structure
3345  *  @enable: enable or disable switch for anti-spoofing
3346  *  @pf: Physical Function pool - do not enable anti-spoofing for the PF
3347  *
3348  **/
3349 void ixgbe_set_mac_anti_spoofing(struct ixgbe_hw *hw, bool enable, int pf)
3350 {
3351         int j;
3352         int pf_target_reg = pf >> 3;
3353         int pf_target_shift = pf % 8;
3354         u32 pfvfspoof = 0;
3355
3356         if (hw->mac.type == ixgbe_mac_82598EB)
3357                 return;
3358
3359         if (enable)
3360                 pfvfspoof = IXGBE_SPOOF_MACAS_MASK;
3361
3362         /*
3363          * PFVFSPOOF register array is size 8 with 8 bits assigned to
3364          * MAC anti-spoof enables in each register array element.
3365          */
3366         for (j = 0; j < pf_target_reg; j++)
3367                 IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(j), pfvfspoof);
3368
3369         /*
3370          * The PF should be allowed to spoof so that it can support
3371          * emulation mode NICs.  Do not set the bits assigned to the PF
3372          */
3373         pfvfspoof &= (1 << pf_target_shift) - 1;
3374         IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(j), pfvfspoof);
3375
3376         /*
3377          * Remaining pools belong to the PF so they do not need to have
3378          * anti-spoofing enabled.
3379          */
3380         for (j++; j < IXGBE_PFVFSPOOF_REG_COUNT; j++)
3381                 IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(j), 0);
3382 }
3383
3384 /**
3385  *  ixgbe_set_vlan_anti_spoofing - Enable/Disable VLAN anti-spoofing
3386  *  @hw: pointer to hardware structure
3387  *  @enable: enable or disable switch for VLAN anti-spoofing
3388  *  @pf: Virtual Function pool - VF Pool to set for VLAN anti-spoofing
3389  *
3390  **/
3391 void ixgbe_set_vlan_anti_spoofing(struct ixgbe_hw *hw, bool enable, int vf)
3392 {
3393         int vf_target_reg = vf >> 3;
3394         int vf_target_shift = vf % 8 + IXGBE_SPOOF_VLANAS_SHIFT;
3395         u32 pfvfspoof;
3396
3397         if (hw->mac.type == ixgbe_mac_82598EB)
3398                 return;
3399
3400         pfvfspoof = IXGBE_READ_REG(hw, IXGBE_PFVFSPOOF(vf_target_reg));
3401         if (enable)
3402                 pfvfspoof |= (1 << vf_target_shift);
3403         else
3404                 pfvfspoof &= ~(1 << vf_target_shift);
3405         IXGBE_WRITE_REG(hw, IXGBE_PFVFSPOOF(vf_target_reg), pfvfspoof);
3406 }
3407
3408 /**
3409  *  ixgbe_get_device_caps_generic - Get additional device capabilities
3410  *  @hw: pointer to hardware structure
3411  *  @device_caps: the EEPROM word with the extra device capabilities
3412  *
3413  *  This function will read the EEPROM location for the device capabilities,
3414  *  and return the word through device_caps.
3415  **/
3416 s32 ixgbe_get_device_caps_generic(struct ixgbe_hw *hw, u16 *device_caps)
3417 {
3418         hw->eeprom.ops.read(hw, IXGBE_DEVICE_CAPS, device_caps);
3419
3420         return 0;
3421 }
3422
3423 /**
3424  * ixgbe_set_rxpba_generic - Initialize RX packet buffer
3425  * @hw: pointer to hardware structure
3426  * @num_pb: number of packet buffers to allocate
3427  * @headroom: reserve n KB of headroom
3428  * @strategy: packet buffer allocation strategy
3429  **/
3430 void ixgbe_set_rxpba_generic(struct ixgbe_hw *hw,
3431                              int num_pb,
3432                              u32 headroom,
3433                              int strategy)
3434 {
3435         u32 pbsize = hw->mac.rx_pb_size;
3436         int i = 0;
3437         u32 rxpktsize, txpktsize, txpbthresh;
3438
3439         /* Reserve headroom */
3440         pbsize -= headroom;
3441
3442         if (!num_pb)
3443                 num_pb = 1;
3444
3445         /* Divide remaining packet buffer space amongst the number
3446          * of packet buffers requested using supplied strategy.
3447          */
3448         switch (strategy) {
3449         case (PBA_STRATEGY_WEIGHTED):
3450                 /* pba_80_48 strategy weight first half of packet buffer with
3451                  * 5/8 of the packet buffer space.
3452                  */
3453                 rxpktsize = ((pbsize * 5 * 2) / (num_pb * 8));
3454                 pbsize -= rxpktsize * (num_pb / 2);
3455                 rxpktsize <<= IXGBE_RXPBSIZE_SHIFT;
3456                 for (; i < (num_pb / 2); i++)
3457                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpktsize);
3458                 /* Fall through to configure remaining packet buffers */
3459         case (PBA_STRATEGY_EQUAL):
3460                 /* Divide the remaining Rx packet buffer evenly among the TCs */
3461                 rxpktsize = (pbsize / (num_pb - i)) << IXGBE_RXPBSIZE_SHIFT;
3462                 for (; i < num_pb; i++)
3463                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpktsize);
3464                 break;
3465         default:
3466                 break;
3467         }
3468
3469         /*
3470          * Setup Tx packet buffer and threshold equally for all TCs
3471          * TXPBTHRESH register is set in K so divide by 1024 and subtract
3472          * 10 since the largest packet we support is just over 9K.
3473          */
3474         txpktsize = IXGBE_TXPBSIZE_MAX / num_pb;
3475         txpbthresh = (txpktsize / 1024) - IXGBE_TXPKT_SIZE_MAX;
3476         for (i = 0; i < num_pb; i++) {
3477                 IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), txpktsize);
3478                 IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), txpbthresh);
3479         }
3480
3481         /* Clear unused TCs, if any, to zero buffer size*/
3482         for (; i < IXGBE_MAX_PB; i++) {
3483                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), 0);
3484                 IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), 0);
3485                 IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), 0);
3486         }
3487 }
3488
3489 /**
3490  *  ixgbe_calculate_checksum - Calculate checksum for buffer
3491  *  @buffer: pointer to EEPROM
3492  *  @length: size of EEPROM to calculate a checksum for
3493  *
3494  *  Calculates the checksum for some buffer on a specified length.  The
3495  *  checksum calculated is returned.
3496  **/
3497 static u8 ixgbe_calculate_checksum(u8 *buffer, u32 length)
3498 {
3499         u32 i;
3500         u8 sum = 0;
3501
3502         if (!buffer)
3503                 return 0;
3504
3505         for (i = 0; i < length; i++)
3506                 sum += buffer[i];
3507
3508         return (u8) (0 - sum);
3509 }
3510
3511 /**
3512  *  ixgbe_host_interface_command - Issue command to manageability block
3513  *  @hw: pointer to the HW structure
3514  *  @buffer: contains the command to write and where the return status will
3515  *           be placed
3516  *  @length: length of buffer, must be multiple of 4 bytes
3517  *
3518  *  Communicates with the manageability block.  On success return 0
3519  *  else return IXGBE_ERR_HOST_INTERFACE_COMMAND.
3520  **/
3521 static s32 ixgbe_host_interface_command(struct ixgbe_hw *hw, u32 *buffer,
3522                                         u32 length)
3523 {
3524         u32 hicr, i, bi;
3525         u32 hdr_size = sizeof(struct ixgbe_hic_hdr);
3526         u8 buf_len, dword_len;
3527
3528         s32 ret_val = 0;
3529
3530         if (length == 0 || length & 0x3 ||
3531             length > IXGBE_HI_MAX_BLOCK_BYTE_LENGTH) {
3532                 hw_dbg(hw, "Buffer length failure.\n");
3533                 ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3534                 goto out;
3535         }
3536
3537         /* Check that the host interface is enabled. */
3538         hicr = IXGBE_READ_REG(hw, IXGBE_HICR);
3539         if ((hicr & IXGBE_HICR_EN) == 0) {
3540                 hw_dbg(hw, "IXGBE_HOST_EN bit disabled.\n");
3541                 ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3542                 goto out;
3543         }
3544
3545         /* Calculate length in DWORDs */
3546         dword_len = length >> 2;
3547
3548         /*
3549          * The device driver writes the relevant command block
3550          * into the ram area.
3551          */
3552         for (i = 0; i < dword_len; i++)
3553                 IXGBE_WRITE_REG_ARRAY(hw, IXGBE_FLEX_MNG,
3554                                       i, cpu_to_le32(buffer[i]));
3555
3556         /* Setting this bit tells the ARC that a new command is pending. */
3557         IXGBE_WRITE_REG(hw, IXGBE_HICR, hicr | IXGBE_HICR_C);
3558
3559         for (i = 0; i < IXGBE_HI_COMMAND_TIMEOUT; i++) {
3560                 hicr = IXGBE_READ_REG(hw, IXGBE_HICR);
3561                 if (!(hicr & IXGBE_HICR_C))
3562                         break;
3563                 usleep_range(1000, 2000);
3564         }
3565
3566         /* Check command successful completion. */
3567         if (i == IXGBE_HI_COMMAND_TIMEOUT ||
3568             (!(IXGBE_READ_REG(hw, IXGBE_HICR) & IXGBE_HICR_SV))) {
3569                 hw_dbg(hw, "Command has failed with no status valid.\n");
3570                 ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3571                 goto out;
3572         }
3573
3574         /* Calculate length in DWORDs */
3575         dword_len = hdr_size >> 2;
3576
3577         /* first pull in the header so we know the buffer length */
3578         for (bi = 0; bi < dword_len; bi++) {
3579                 buffer[bi] = IXGBE_READ_REG_ARRAY(hw, IXGBE_FLEX_MNG, bi);
3580                 le32_to_cpus(&buffer[bi]);
3581         }
3582
3583         /* If there is any thing in data position pull it in */
3584         buf_len = ((struct ixgbe_hic_hdr *)buffer)->buf_len;
3585         if (buf_len == 0)
3586                 goto out;
3587
3588         if (length < (buf_len + hdr_size)) {
3589                 hw_dbg(hw, "Buffer not large enough for reply message.\n");
3590                 ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3591                 goto out;
3592         }
3593
3594         /* Calculate length in DWORDs, add 3 for odd lengths */
3595         dword_len = (buf_len + 3) >> 2;
3596
3597         /* Pull in the rest of the buffer (bi is where we left off)*/
3598         for (; bi <= dword_len; bi++) {
3599                 buffer[bi] = IXGBE_READ_REG_ARRAY(hw, IXGBE_FLEX_MNG, bi);
3600                 le32_to_cpus(&buffer[bi]);
3601         }
3602
3603 out:
3604         return ret_val;
3605 }
3606
3607 /**
3608  *  ixgbe_set_fw_drv_ver_generic - Sends driver version to firmware
3609  *  @hw: pointer to the HW structure
3610  *  @maj: driver version major number
3611  *  @min: driver version minor number
3612  *  @build: driver version build number
3613  *  @sub: driver version sub build number
3614  *
3615  *  Sends driver version number to firmware through the manageability
3616  *  block.  On success return 0
3617  *  else returns IXGBE_ERR_SWFW_SYNC when encountering an error acquiring
3618  *  semaphore or IXGBE_ERR_HOST_INTERFACE_COMMAND when command fails.
3619  **/
3620 s32 ixgbe_set_fw_drv_ver_generic(struct ixgbe_hw *hw, u8 maj, u8 min,
3621                                  u8 build, u8 sub)
3622 {
3623         struct ixgbe_hic_drv_info fw_cmd;
3624         int i;
3625         s32 ret_val = 0;
3626
3627         if (hw->mac.ops.acquire_swfw_sync(hw, IXGBE_GSSR_SW_MNG_SM) != 0) {
3628                 ret_val = IXGBE_ERR_SWFW_SYNC;
3629                 goto out;
3630         }
3631
3632         fw_cmd.hdr.cmd = FW_CEM_CMD_DRIVER_INFO;
3633         fw_cmd.hdr.buf_len = FW_CEM_CMD_DRIVER_INFO_LEN;
3634         fw_cmd.hdr.cmd_or_resp.cmd_resv = FW_CEM_CMD_RESERVED;
3635         fw_cmd.port_num = (u8)hw->bus.func;
3636         fw_cmd.ver_maj = maj;
3637         fw_cmd.ver_min = min;
3638         fw_cmd.ver_build = build;
3639         fw_cmd.ver_sub = sub;
3640         fw_cmd.hdr.checksum = 0;
3641         fw_cmd.hdr.checksum = ixgbe_calculate_checksum((u8 *)&fw_cmd,
3642                                 (FW_CEM_HDR_LEN + fw_cmd.hdr.buf_len));
3643         fw_cmd.pad = 0;
3644         fw_cmd.pad2 = 0;
3645
3646         for (i = 0; i <= FW_CEM_MAX_RETRIES; i++) {
3647                 ret_val = ixgbe_host_interface_command(hw, (u32 *)&fw_cmd,
3648                                                        sizeof(fw_cmd));
3649                 if (ret_val != 0)
3650                         continue;
3651
3652                 if (fw_cmd.hdr.cmd_or_resp.ret_status ==
3653                     FW_CEM_RESP_STATUS_SUCCESS)
3654                         ret_val = 0;
3655                 else
3656                         ret_val = IXGBE_ERR_HOST_INTERFACE_COMMAND;
3657
3658                 break;
3659         }
3660
3661         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_SW_MNG_SM);
3662 out:
3663         return ret_val;
3664 }
3665
3666 /**
3667  * ixgbe_clear_tx_pending - Clear pending TX work from the PCIe fifo
3668  * @hw: pointer to the hardware structure
3669  *
3670  * The 82599 and x540 MACs can experience issues if TX work is still pending
3671  * when a reset occurs.  This function prevents this by flushing the PCIe
3672  * buffers on the system.
3673  **/
3674 void ixgbe_clear_tx_pending(struct ixgbe_hw *hw)
3675 {
3676         u32 gcr_ext, hlreg0;
3677
3678         /*
3679          * If double reset is not requested then all transactions should
3680          * already be clear and as such there is no work to do
3681          */
3682         if (!(hw->mac.flags & IXGBE_FLAGS_DOUBLE_RESET_REQUIRED))
3683                 return;
3684
3685         /*
3686          * Set loopback enable to prevent any transmits from being sent
3687          * should the link come up.  This assumes that the RXCTRL.RXEN bit
3688          * has already been cleared.
3689          */
3690         hlreg0 = IXGBE_READ_REG(hw, IXGBE_HLREG0);
3691         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0 | IXGBE_HLREG0_LPBK);
3692
3693         /* initiate cleaning flow for buffers in the PCIe transaction layer */
3694         gcr_ext = IXGBE_READ_REG(hw, IXGBE_GCR_EXT);
3695         IXGBE_WRITE_REG(hw, IXGBE_GCR_EXT,
3696                         gcr_ext | IXGBE_GCR_EXT_BUFFERS_CLEAR);
3697
3698         /* Flush all writes and allow 20usec for all transactions to clear */
3699         IXGBE_WRITE_FLUSH(hw);
3700         udelay(20);
3701
3702         /* restore previous register values */
3703         IXGBE_WRITE_REG(hw, IXGBE_GCR_EXT, gcr_ext);
3704         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0);
3705 }
3706
3707 static const u8 ixgbe_emc_temp_data[4] = {
3708         IXGBE_EMC_INTERNAL_DATA,
3709         IXGBE_EMC_DIODE1_DATA,
3710         IXGBE_EMC_DIODE2_DATA,
3711         IXGBE_EMC_DIODE3_DATA
3712 };
3713 static const u8 ixgbe_emc_therm_limit[4] = {
3714         IXGBE_EMC_INTERNAL_THERM_LIMIT,
3715         IXGBE_EMC_DIODE1_THERM_LIMIT,
3716         IXGBE_EMC_DIODE2_THERM_LIMIT,
3717         IXGBE_EMC_DIODE3_THERM_LIMIT
3718 };
3719
3720 /**
3721  *  ixgbe_get_ets_data - Extracts the ETS bit data
3722  *  @hw: pointer to hardware structure
3723  *  @ets_cfg: extected ETS data
3724  *  @ets_offset: offset of ETS data
3725  *
3726  *  Returns error code.
3727  **/
3728 static s32 ixgbe_get_ets_data(struct ixgbe_hw *hw, u16 *ets_cfg,
3729                               u16 *ets_offset)
3730 {
3731         s32 status = 0;
3732
3733         status = hw->eeprom.ops.read(hw, IXGBE_ETS_CFG, ets_offset);
3734         if (status)
3735                 goto out;
3736
3737         if ((*ets_offset == 0x0000) || (*ets_offset == 0xFFFF)) {
3738                 status = IXGBE_NOT_IMPLEMENTED;
3739                 goto out;
3740         }
3741
3742         status = hw->eeprom.ops.read(hw, *ets_offset, ets_cfg);
3743         if (status)
3744                 goto out;
3745
3746         if ((*ets_cfg & IXGBE_ETS_TYPE_MASK) != IXGBE_ETS_TYPE_EMC_SHIFTED) {
3747                 status = IXGBE_NOT_IMPLEMENTED;
3748                 goto out;
3749         }
3750
3751 out:
3752         return status;
3753 }
3754
3755 /**
3756  *  ixgbe_get_thermal_sensor_data - Gathers thermal sensor data
3757  *  @hw: pointer to hardware structure
3758  *
3759  *  Returns the thermal sensor data structure
3760  **/
3761 s32 ixgbe_get_thermal_sensor_data_generic(struct ixgbe_hw *hw)
3762 {
3763         s32 status = 0;
3764         u16 ets_offset;
3765         u16 ets_cfg;
3766         u16 ets_sensor;
3767         u8  num_sensors;
3768         u8  i;
3769         struct ixgbe_thermal_sensor_data *data = &hw->mac.thermal_sensor_data;
3770
3771         /* Only support thermal sensors attached to physical port 0 */
3772         if ((IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_LAN_ID_1)) {
3773                 status = IXGBE_NOT_IMPLEMENTED;
3774                 goto out;
3775         }
3776
3777         status = ixgbe_get_ets_data(hw, &ets_cfg, &ets_offset);
3778         if (status)
3779                 goto out;
3780
3781         num_sensors = (ets_cfg & IXGBE_ETS_NUM_SENSORS_MASK);
3782         if (num_sensors > IXGBE_MAX_SENSORS)
3783                 num_sensors = IXGBE_MAX_SENSORS;
3784
3785         for (i = 0; i < num_sensors; i++) {
3786                 u8  sensor_index;
3787                 u8  sensor_location;
3788
3789                 status = hw->eeprom.ops.read(hw, (ets_offset + 1 + i),
3790                                              &ets_sensor);
3791                 if (status)
3792                         goto out;
3793
3794                 sensor_index = ((ets_sensor & IXGBE_ETS_DATA_INDEX_MASK) >>
3795                                 IXGBE_ETS_DATA_INDEX_SHIFT);
3796                 sensor_location = ((ets_sensor & IXGBE_ETS_DATA_LOC_MASK) >>
3797                                    IXGBE_ETS_DATA_LOC_SHIFT);
3798
3799                 if (sensor_location != 0) {
3800                         status = hw->phy.ops.read_i2c_byte(hw,
3801                                         ixgbe_emc_temp_data[sensor_index],
3802                                         IXGBE_I2C_THERMAL_SENSOR_ADDR,
3803                                         &data->sensor[i].temp);
3804                         if (status)
3805                                 goto out;
3806                 }
3807         }
3808 out:
3809         return status;
3810 }
3811
3812 /**
3813  * ixgbe_init_thermal_sensor_thresh_generic - Inits thermal sensor thresholds
3814  * @hw: pointer to hardware structure
3815  *
3816  * Inits the thermal sensor thresholds according to the NVM map
3817  * and save off the threshold and location values into mac.thermal_sensor_data
3818  **/
3819 s32 ixgbe_init_thermal_sensor_thresh_generic(struct ixgbe_hw *hw)
3820 {
3821         s32 status = 0;
3822         u16 ets_offset;
3823         u16 ets_cfg;
3824         u16 ets_sensor;
3825         u8  low_thresh_delta;
3826         u8  num_sensors;
3827         u8  therm_limit;
3828         u8  i;
3829         struct ixgbe_thermal_sensor_data *data = &hw->mac.thermal_sensor_data;
3830
3831         memset(data, 0, sizeof(struct ixgbe_thermal_sensor_data));
3832
3833         /* Only support thermal sensors attached to physical port 0 */
3834         if ((IXGBE_READ_REG(hw, IXGBE_STATUS) & IXGBE_STATUS_LAN_ID_1)) {
3835                 status = IXGBE_NOT_IMPLEMENTED;
3836                 goto out;
3837         }
3838
3839         status = ixgbe_get_ets_data(hw, &ets_cfg, &ets_offset);
3840         if (status)
3841                 goto out;
3842
3843         low_thresh_delta = ((ets_cfg & IXGBE_ETS_LTHRES_DELTA_MASK) >>
3844                              IXGBE_ETS_LTHRES_DELTA_SHIFT);
3845         num_sensors = (ets_cfg & IXGBE_ETS_NUM_SENSORS_MASK);
3846         if (num_sensors > IXGBE_MAX_SENSORS)
3847                 num_sensors = IXGBE_MAX_SENSORS;
3848
3849         for (i = 0; i < num_sensors; i++) {
3850                 u8  sensor_index;
3851                 u8  sensor_location;
3852
3853                 if (hw->eeprom.ops.read(hw, ets_offset + 1 + i, &ets_sensor)) {
3854                         hw_err(hw, "eeprom read at offset %d failed\n",
3855                                ets_offset + 1 + i);
3856                         continue;
3857                 }
3858                 sensor_index = ((ets_sensor & IXGBE_ETS_DATA_INDEX_MASK) >>
3859                                 IXGBE_ETS_DATA_INDEX_SHIFT);
3860                 sensor_location = ((ets_sensor & IXGBE_ETS_DATA_LOC_MASK) >>
3861                                    IXGBE_ETS_DATA_LOC_SHIFT);
3862                 therm_limit = ets_sensor & IXGBE_ETS_DATA_HTHRESH_MASK;
3863
3864                 hw->phy.ops.write_i2c_byte(hw,
3865                         ixgbe_emc_therm_limit[sensor_index],
3866                         IXGBE_I2C_THERMAL_SENSOR_ADDR, therm_limit);
3867
3868                 if (sensor_location == 0)
3869                         continue;
3870
3871                 data->sensor[i].location = sensor_location;
3872                 data->sensor[i].caution_thresh = therm_limit;
3873                 data->sensor[i].max_op_thresh = therm_limit - low_thresh_delta;
3874         }
3875 out:
3876         return status;
3877 }
3878