drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/mlx5/driver.h>
  41 #include <linux/mlx5/qp.h>
  42 #include <linux/mlx5/cq.h>
  43 #include <linux/mlx5/port.h>
  44 #include <linux/mlx5/vport.h>
  45 #include <linux/mlx5/transobj.h>
  46 #include <linux/rhashtable.h>
  47 #include <net/switchdev.h>
  48 #include "wq.h"
  49 #include "mlx5_core.h"
  50 #include "en_stats.h"
  51
  52 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  53
  54 #define MLX5E_MAX_NUM_TC        8
  55
  56 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
  57 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  58 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
  59
  60 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
  61 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  62 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
  63
  64 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x1
  65 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE_MPW            0x4
  66 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW            0x6
  67
  68 #define MLX5_MPWRQ_LOG_STRIDE_SIZE              6  /* >= 6, HW restriction */
  69 #define MLX5_MPWRQ_LOG_STRIDE_SIZE_CQE_COMPRESS 8  /* >= 6, HW restriction */
  70 #define MLX5_MPWRQ_LOG_WQE_SZ                   17
  71 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  72                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  73 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  74 #define MLX5_MPWRQ_STRIDES_PER_PAGE             (MLX5_MPWRQ_NUM_STRIDES >> \
  75                                                  MLX5_MPWRQ_WQE_PAGE_ORDER)
  76
  77 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  78 #define MLX5E_REQUIRED_MTTS(rqs, wqes)\
  79         (rqs * wqes * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  80 #define MLX5E_VALID_NUM_MTTS(num_mtts) (MLX5_MTT_OCTW(num_mtts) <= U16_MAX)
  81
  82 #define MLX5_UMR_ALIGN                          (2048)
  83 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (128)
  84
  85 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
  86 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
  87 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
  88 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
  89 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
  90 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
  91 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
  92 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
  93
  94 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
  95 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
  96 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
  97 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
  98 #define MLX5E_TX_CQ_POLL_BUDGET        128
  99 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
 100 #define MLX5E_SQ_BF_BUDGET             16
 101
 102 #define MLX5E_NUM_MAIN_GROUPS 9
 103
 104 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 105 {
 106         switch (wq_type) {
 107         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 108                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 109                              wq_size / 2);
 110         default:
 111                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 112                              wq_size / 2);
 113         }
 114 }
 115
 116 static inline int mlx5_min_log_rq_size(int wq_type)
 117 {
 118         switch (wq_type) {
 119         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 120                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW;
 121         default:
 122                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE;
 123         }
 124 }
 125
 126 static inline int mlx5_max_log_rq_size(int wq_type)
 127 {
 128         switch (wq_type) {
 129         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 130                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW;
 131         default:
 132                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE;
 133         }
 134 }
 135
 136 enum {
 137         MLX5E_INLINE_MODE_L2,
 138         MLX5E_INLINE_MODE_VPORT_CONTEXT,
 139         MLX5_INLINE_MODE_NOT_REQUIRED,
 140 };
 141
 142 struct mlx5e_tx_wqe {
 143         struct mlx5_wqe_ctrl_seg ctrl;
 144         struct mlx5_wqe_eth_seg  eth;
 145 };
 146
 147 struct mlx5e_rx_wqe {
 148         struct mlx5_wqe_srq_next_seg  next;
 149         struct mlx5_wqe_data_seg      data;
 150 };
 151
 152 struct mlx5e_umr_wqe {
 153         struct mlx5_wqe_ctrl_seg       ctrl;
 154         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 155         struct mlx5_mkey_seg           mkc;
 156         struct mlx5_wqe_data_seg       data;
 157 };
 158
 159 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
 160         "rx_cqe_moder",
 161 };
 162
 163 enum mlx5e_priv_flag {
 164         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
 165 };
 166
 167 #define MLX5E_SET_PRIV_FLAG(priv, pflag, enable)    \
 168         do {                                        \
 169                 if (enable)                         \
 170                         priv->pflags |= pflag;      \
 171                 else                                \
 172                         priv->pflags &= ~pflag;     \
 173         } while (0)
 174
 175 #ifdef CONFIG_MLX5_CORE_EN_DCB
 176 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 177 #endif
 178
 179 struct mlx5e_cq_moder {
 180         u16 usec;
 181         u16 pkts;
 182 };
 183
 184 struct mlx5e_params {
 185         u8  log_sq_size;
 186         u8  rq_wq_type;
 187         u8  mpwqe_log_stride_sz;
 188         u8  mpwqe_log_num_strides;
 189         u8  log_rq_size;
 190         u16 num_channels;
 191         u8  num_tc;
 192         u8  rx_cq_period_mode;
 193         bool rx_cqe_compress_admin;
 194         bool rx_cqe_compress;
 195         struct mlx5e_cq_moder rx_cq_moderation;
 196         struct mlx5e_cq_moder tx_cq_moderation;
 197         u16 min_rx_wqes;
 198         bool lro_en;
 199         u32 lro_wqe_sz;
 200         u16 tx_max_inline;
 201         u8  tx_min_inline_mode;
 202         u8  rss_hfunc;
 203         u8  toeplitz_hash_key[40];
 204         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 205         bool vlan_strip_disable;
 206 #ifdef CONFIG_MLX5_CORE_EN_DCB
 207         struct ieee_ets ets;
 208 #endif
 209         bool rx_am_enabled;
 210 };
 211
 212 struct mlx5e_tstamp {
 213         rwlock_t                   lock;
 214         struct cyclecounter        cycles;
 215         struct timecounter         clock;
 216         struct hwtstamp_config     hwtstamp_config;
 217         u32                        nominal_c_mult;
 218         unsigned long              overflow_period;
 219         struct delayed_work        overflow_work;
 220         struct mlx5_core_dev      *mdev;
 221         struct ptp_clock          *ptp;
 222         struct ptp_clock_info      ptp_info;
 223 };
 224
 225 enum {
 226         MLX5E_RQ_STATE_FLUSH,
 227         MLX5E_RQ_STATE_UMR_WQE_IN_PROGRESS,
 228         MLX5E_RQ_STATE_AM,
 229 };
 230
 231 struct mlx5e_cq {
 232         /* data path - accessed per cqe */
 233         struct mlx5_cqwq           wq;
 234
 235         /* data path - accessed per napi poll */
 236         u16                        event_ctr;
 237         struct napi_struct        *napi;
 238         struct mlx5_core_cq        mcq;
 239         struct mlx5e_channel      *channel;
 240         struct mlx5e_priv         *priv;
 241
 242         /* cqe decompression */
 243         struct mlx5_cqe64          title;
 244         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 245         u8                         mini_arr_idx;
 246         u16                        decmprs_left;
 247         u16                        decmprs_wqe_counter;
 248
 249         /* control */
 250         struct mlx5_wq_ctrl        wq_ctrl;
 251 } ____cacheline_aligned_in_smp;
 252
 253 struct mlx5e_rq;
 254 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq *rq,
 255                                        struct mlx5_cqe64 *cqe);
 256 typedef int (*mlx5e_fp_alloc_wqe)(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe,
 257                                   u16 ix);
 258
 259 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq *rq, u16 ix);
 260
 261 struct mlx5e_dma_info {
 262         struct page     *page;
 263         dma_addr_t      addr;
 264 };
 265
 266 struct mlx5e_rx_am_stats {
 267         int ppms; /* packets per msec */
 268         int epms; /* events per msec */
 269 };
 270
 271 struct mlx5e_rx_am_sample {
 272         ktime_t         time;
 273         unsigned int    pkt_ctr;
 274         u16             event_ctr;
 275 };
 276
 277 struct mlx5e_rx_am { /* Adaptive Moderation */
 278         u8                                      state;
 279         struct mlx5e_rx_am_stats                prev_stats;
 280         struct mlx5e_rx_am_sample               start_sample;
 281         struct work_struct                      work;
 282         u8                                      profile_ix;
 283         u8                                      mode;
 284         u8                                      tune_state;
 285         u8                                      steps_right;
 286         u8                                      steps_left;
 287         u8                                      tired;
 288 };
 289
 290 struct mlx5e_rq {
 291         /* data path */
 292         struct mlx5_wq_ll      wq;
 293         u32                    wqe_sz;
 294         struct sk_buff       **skb;
 295         struct mlx5e_mpw_info *wqe_info;
 296         __be32                 mkey_be;
 297         __be32                 umr_mkey_be;
 298
 299         struct device         *pdev;
 300         struct net_device     *netdev;
 301         struct mlx5e_tstamp   *tstamp;
 302         struct mlx5e_rq_stats  stats;
 303         struct mlx5e_cq        cq;
 304         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 305         mlx5e_fp_alloc_wqe     alloc_wqe;
 306         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 307
 308         unsigned long          state;
 309         int                    ix;
 310         u32                    mpwqe_mtt_offset;
 311
 312         struct mlx5e_rx_am     am; /* Adaptive Moderation */
 313
 314         /* control */
 315         struct mlx5_wq_ctrl    wq_ctrl;
 316         u8                     wq_type;
 317         u32                    mpwqe_stride_sz;
 318         u32                    mpwqe_num_strides;
 319         u32                    rqn;
 320         struct mlx5e_channel  *channel;
 321         struct mlx5e_priv     *priv;
 322 } ____cacheline_aligned_in_smp;
 323
 324 struct mlx5e_umr_dma_info {
 325         __be64                *mtt;
 326         __be64                *mtt_no_align;
 327         dma_addr_t             mtt_addr;
 328         struct mlx5e_dma_info *dma_info;
 329 };
 330
 331 struct mlx5e_mpw_info {
 332         union {
 333                 struct mlx5e_dma_info     dma_info;
 334                 struct mlx5e_umr_dma_info umr;
 335         };
 336         u16 consumed_strides;
 337         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
 338
 339         void (*dma_pre_sync)(struct device *pdev,
 340                              struct mlx5e_mpw_info *wi,
 341                              u32 wqe_offset, u32 len);
 342         void (*add_skb_frag)(struct mlx5e_rq *rq,
 343                              struct sk_buff *skb,
 344                              struct mlx5e_mpw_info *wi,
 345                              u32 page_idx, u32 frag_offset, u32 len);
 346         void (*copy_skb_header)(struct device *pdev,
 347                                 struct sk_buff *skb,
 348                                 struct mlx5e_mpw_info *wi,
 349                                 u32 page_idx, u32 offset,
 350                                 u32 headlen);
 351         void (*free_wqe)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 352 };
 353
 354 struct mlx5e_tx_wqe_info {
 355         u32 num_bytes;
 356         u8  num_wqebbs;
 357         u8  num_dma;
 358 };
 359
 360 enum mlx5e_dma_map_type {
 361         MLX5E_DMA_MAP_SINGLE,
 362         MLX5E_DMA_MAP_PAGE
 363 };
 364
 365 struct mlx5e_sq_dma {
 366         dma_addr_t              addr;
 367         u32                     size;
 368         enum mlx5e_dma_map_type type;
 369 };
 370
 371 enum {
 372         MLX5E_SQ_STATE_WAKE_TXQ_ENABLE,
 373         MLX5E_SQ_STATE_BF_ENABLE,
 374         MLX5E_SQ_STATE_TX_TIMEOUT,
 375 };
 376
 377 struct mlx5e_ico_wqe_info {
 378         u8  opcode;
 379         u8  num_wqebbs;
 380 };
 381
 382 struct mlx5e_sq {
 383         /* data path */
 384
 385         /* dirtied @completion */
 386         u16                        cc;
 387         u32                        dma_fifo_cc;
 388
 389         /* dirtied @xmit */
 390         u16                        pc ____cacheline_aligned_in_smp;
 391         u32                        dma_fifo_pc;
 392         u16                        bf_offset;
 393         u16                        prev_cc;
 394         u8                         bf_budget;
 395         struct mlx5e_sq_stats      stats;
 396
 397         struct mlx5e_cq            cq;
 398
 399         /* pointers to per packet info: write@xmit, read@completion */
 400         struct sk_buff           **skb;
 401         struct mlx5e_sq_dma       *dma_fifo;
 402         struct mlx5e_tx_wqe_info  *wqe_info;
 403
 404         /* read only */
 405         struct mlx5_wq_cyc         wq;
 406         u32                        dma_fifo_mask;
 407         void __iomem              *uar_map;
 408         struct netdev_queue       *txq;
 409         u32                        sqn;
 410         u16                        bf_buf_size;
 411         u16                        max_inline;
 412         u8                         min_inline_mode;
 413         u16                        edge;
 414         struct device             *pdev;
 415         struct mlx5e_tstamp       *tstamp;
 416         __be32                     mkey_be;
 417         unsigned long              state;
 418
 419         /* control path */
 420         struct mlx5_wq_ctrl        wq_ctrl;
 421         struct mlx5_uar            uar;
 422         struct mlx5e_channel      *channel;
 423         int                        tc;
 424         struct mlx5e_ico_wqe_info *ico_wqe_info;
 425         u32                        rate_limit;
 426 } ____cacheline_aligned_in_smp;
 427
 428 static inline bool mlx5e_sq_has_room_for(struct mlx5e_sq *sq, u16 n)
 429 {
 430         return (((sq->wq.sz_m1 & (sq->cc - sq->pc)) >= n) ||
 431                 (sq->cc  == sq->pc));
 432 }
 433
 434 enum channel_flags {
 435         MLX5E_CHANNEL_NAPI_SCHED = 1,
 436 };
 437
 438 struct mlx5e_channel {
 439         /* data path */
 440         struct mlx5e_rq            rq;
 441         struct mlx5e_sq            sq[MLX5E_MAX_NUM_TC];
 442         struct mlx5e_sq            icosq;   /* internal control operations */
 443         struct napi_struct         napi;
 444         struct device             *pdev;
 445         struct net_device         *netdev;
 446         __be32                     mkey_be;
 447         u8                         num_tc;
 448         unsigned long              flags;
 449
 450         /* control */
 451         struct mlx5e_priv         *priv;
 452         int                        ix;
 453         int                        cpu;
 454 };
 455
 456 enum mlx5e_traffic_types {
 457         MLX5E_TT_IPV4_TCP,
 458         MLX5E_TT_IPV6_TCP,
 459         MLX5E_TT_IPV4_UDP,
 460         MLX5E_TT_IPV6_UDP,
 461         MLX5E_TT_IPV4_IPSEC_AH,
 462         MLX5E_TT_IPV6_IPSEC_AH,
 463         MLX5E_TT_IPV4_IPSEC_ESP,
 464         MLX5E_TT_IPV6_IPSEC_ESP,
 465         MLX5E_TT_IPV4,
 466         MLX5E_TT_IPV6,
 467         MLX5E_TT_ANY,
 468         MLX5E_NUM_TT,
 469         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 470 };
 471
 472 enum {
 473         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
 474         MLX5E_STATE_OPENED,
 475         MLX5E_STATE_DESTROYING,
 476 };
 477
 478 struct mlx5e_vxlan_db {
 479         spinlock_t                      lock; /* protect vxlan table */
 480         struct radix_tree_root          tree;
 481 };
 482
 483 struct mlx5e_l2_rule {
 484         u8  addr[ETH_ALEN + 2];
 485         struct mlx5_flow_rule *rule;
 486 };
 487
 488 struct mlx5e_flow_table {
 489         int num_groups;
 490         struct mlx5_flow_table *t;
 491         struct mlx5_flow_group **g;
 492 };
 493
 494 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 495
 496 struct mlx5e_tc_table {
 497         struct mlx5_flow_table          *t;
 498
 499         struct rhashtable_params        ht_params;
 500         struct rhashtable               ht;
 501 };
 502
 503 struct mlx5e_vlan_table {
 504         struct mlx5e_flow_table         ft;
 505         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 506         struct mlx5_flow_rule   *active_vlans_rule[VLAN_N_VID];
 507         struct mlx5_flow_rule   *untagged_rule;
 508         struct mlx5_flow_rule   *any_vlan_rule;
 509         bool          filter_disabled;
 510 };
 511
 512 struct mlx5e_l2_table {
 513         struct mlx5e_flow_table    ft;
 514         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 515         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 516         struct mlx5e_l2_rule       broadcast;
 517         struct mlx5e_l2_rule       allmulti;
 518         struct mlx5e_l2_rule       promisc;
 519         bool                       broadcast_enabled;
 520         bool                       allmulti_enabled;
 521         bool                       promisc_enabled;
 522 };
 523
 524 /* L3/L4 traffic type classifier */
 525 struct mlx5e_ttc_table {
 526         struct mlx5e_flow_table  ft;
 527         struct mlx5_flow_rule    *rules[MLX5E_NUM_TT];
 528 };
 529
 530 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 531 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 532 struct arfs_table {
 533         struct mlx5e_flow_table  ft;
 534         struct mlx5_flow_rule    *default_rule;
 535         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 536 };
 537
 538 enum  arfs_type {
 539         ARFS_IPV4_TCP,
 540         ARFS_IPV6_TCP,
 541         ARFS_IPV4_UDP,
 542         ARFS_IPV6_UDP,
 543         ARFS_NUM_TYPES,
 544 };
 545
 546 struct mlx5e_arfs_tables {
 547         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 548         /* Protect aRFS rules list */
 549         spinlock_t                     arfs_lock;
 550         struct list_head               rules;
 551         int                            last_filter_id;
 552         struct workqueue_struct        *wq;
 553 };
 554
 555 /* NIC prio FTS */
 556 enum {
 557         MLX5E_VLAN_FT_LEVEL = 0,
 558         MLX5E_L2_FT_LEVEL,
 559         MLX5E_TTC_FT_LEVEL,
 560         MLX5E_ARFS_FT_LEVEL
 561 };
 562
 563 struct mlx5e_ethtool_table {
 564         struct mlx5_flow_table *ft;
 565         int                    num_rules;
 566 };
 567
 568 #define ETHTOOL_NUM_L3_L4_FTS 7
 569 #define ETHTOOL_NUM_L2_FTS 4
 570
 571 struct mlx5e_ethtool_steering {
 572         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
 573         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
 574         struct list_head                rules;
 575         int                             tot_num_rules;
 576 };
 577
 578 struct mlx5e_flow_steering {
 579         struct mlx5_flow_namespace      *ns;
 580         struct mlx5e_ethtool_steering   ethtool;
 581         struct mlx5e_tc_table           tc;
 582         struct mlx5e_vlan_table         vlan;
 583         struct mlx5e_l2_table           l2;
 584         struct mlx5e_ttc_table          ttc;
 585         struct mlx5e_arfs_tables        arfs;
 586 };
 587
 588 struct mlx5e_rqt {
 589         u32              rqtn;
 590         bool             enabled;
 591 };
 592
 593 struct mlx5e_tir {
 594         u32               tirn;
 595         struct mlx5e_rqt  rqt;
 596         struct list_head  list;
 597 };
 598
 599 enum {
 600         MLX5E_TC_PRIO = 0,
 601         MLX5E_NIC_PRIO
 602 };
 603
 604 struct mlx5e_profile {
 605         void    (*init)(struct mlx5_core_dev *mdev,
 606                         struct net_device *netdev,
 607                         const struct mlx5e_profile *profile, void *ppriv);
 608         void    (*cleanup)(struct mlx5e_priv *priv);
 609         int     (*init_rx)(struct mlx5e_priv *priv);
 610         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 611         int     (*init_tx)(struct mlx5e_priv *priv);
 612         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 613         void    (*enable)(struct mlx5e_priv *priv);
 614         void    (*disable)(struct mlx5e_priv *priv);
 615         void    (*update_stats)(struct mlx5e_priv *priv);
 616         int     (*max_nch)(struct mlx5_core_dev *mdev);
 617         int     max_tc;
 618 };
 619
 620 struct mlx5e_priv {
 621         /* priv data path fields - start */
 622         struct mlx5e_sq            **txq_to_sq_map;
 623         int channeltc_to_txq_map[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 624         /* priv data path fields - end */
 625
 626         unsigned long              state;
 627         struct mutex               state_lock; /* Protects Interface state */
 628         struct mlx5_core_mkey      umr_mkey;
 629         struct mlx5e_rq            drop_rq;
 630
 631         struct mlx5e_channel     **channel;
 632         u32                        tisn[MLX5E_MAX_NUM_TC];
 633         struct mlx5e_rqt           indir_rqt;
 634         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 635         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 636         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 637
 638         struct mlx5e_flow_steering fs;
 639         struct mlx5e_vxlan_db      vxlan;
 640
 641         struct mlx5e_params        params;
 642         struct workqueue_struct    *wq;
 643         struct work_struct         update_carrier_work;
 644         struct work_struct         set_rx_mode_work;
 645         struct work_struct         tx_timeout_work;
 646         struct delayed_work        update_stats_work;
 647
 648         u32                        pflags;
 649         struct mlx5_core_dev      *mdev;
 650         struct net_device         *netdev;
 651         struct mlx5e_stats         stats;
 652         struct mlx5e_tstamp        tstamp;
 653         u16 q_counter;
 654         const struct mlx5e_profile *profile;
 655         void                      *ppriv;
 656 };
 657
 658 enum mlx5e_link_mode {
 659         MLX5E_1000BASE_CX_SGMII  = 0,
 660         MLX5E_1000BASE_KX        = 1,
 661         MLX5E_10GBASE_CX4        = 2,
 662         MLX5E_10GBASE_KX4        = 3,
 663         MLX5E_10GBASE_KR         = 4,
 664         MLX5E_20GBASE_KR2        = 5,
 665         MLX5E_40GBASE_CR4        = 6,
 666         MLX5E_40GBASE_KR4        = 7,
 667         MLX5E_56GBASE_R4         = 8,
 668         MLX5E_10GBASE_CR         = 12,
 669         MLX5E_10GBASE_SR         = 13,
 670         MLX5E_10GBASE_ER         = 14,
 671         MLX5E_40GBASE_SR4        = 15,
 672         MLX5E_40GBASE_LR4        = 16,
 673         MLX5E_50GBASE_SR2        = 18,
 674         MLX5E_100GBASE_CR4       = 20,
 675         MLX5E_100GBASE_SR4       = 21,
 676         MLX5E_100GBASE_KR4       = 22,
 677         MLX5E_100GBASE_LR4       = 23,
 678         MLX5E_100BASE_TX         = 24,
 679         MLX5E_1000BASE_T         = 25,
 680         MLX5E_10GBASE_T          = 26,
 681         MLX5E_25GBASE_CR         = 27,
 682         MLX5E_25GBASE_KR         = 28,
 683         MLX5E_25GBASE_SR         = 29,
 684         MLX5E_50GBASE_CR2        = 30,
 685         MLX5E_50GBASE_KR2        = 31,
 686         MLX5E_LINK_MODES_NUMBER,
 687 };
 688
 689 #define MLX5E_PROT_MASK(link_mode) (1 << link_mode)
 690
 691
 692 void mlx5e_build_ptys2ethtool_map(void);
 693
 694 void mlx5e_send_nop(struct mlx5e_sq *sq, bool notify_hw);
 695 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 696                        void *accel_priv, select_queue_fallback_t fallback);
 697 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 698
 699 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 700 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 701 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 702 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 703 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 704 void mlx5e_free_tx_descs(struct mlx5e_sq *sq);
 705
 706 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 707 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 708 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 709 int mlx5e_alloc_rx_wqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 710 int mlx5e_alloc_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 711 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 712 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 713 void mlx5e_post_rx_fragmented_mpwqe(struct mlx5e_rq *rq);
 714 void mlx5e_complete_rx_linear_mpwqe(struct mlx5e_rq *rq,
 715                                     struct mlx5_cqe64 *cqe,
 716                                     u16 byte_cnt,
 717                                     struct mlx5e_mpw_info *wi,
 718                                     struct sk_buff *skb);
 719 void mlx5e_complete_rx_fragmented_mpwqe(struct mlx5e_rq *rq,
 720                                         struct mlx5_cqe64 *cqe,
 721                                         u16 byte_cnt,
 722                                         struct mlx5e_mpw_info *wi,
 723                                         struct sk_buff *skb);
 724 void mlx5e_free_rx_linear_mpwqe(struct mlx5e_rq *rq,
 725                                 struct mlx5e_mpw_info *wi);
 726 void mlx5e_free_rx_fragmented_mpwqe(struct mlx5e_rq *rq,
 727                                     struct mlx5e_mpw_info *wi);
 728 struct mlx5_cqe64 *mlx5e_get_cqe(struct mlx5e_cq *cq);
 729
 730 void mlx5e_rx_am(struct mlx5e_rq *rq);
 731 void mlx5e_rx_am_work(struct work_struct *work);
 732 struct mlx5e_cq_moder mlx5e_am_get_def_profile(u8 rx_cq_period_mode);
 733
 734 void mlx5e_update_stats(struct mlx5e_priv *priv);
 735
 736 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 737 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 738 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 739 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 740 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
 741                            int location);
 742 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
 743                                 struct ethtool_rxnfc *info, u32 *rule_locs);
 744 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
 745                                struct ethtool_rx_flow_spec *fs);
 746 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
 747                               int location);
 748 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
 749 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
 750 void mlx5e_set_rx_mode_work(struct work_struct *work);
 751
 752 void mlx5e_fill_hwstamp(struct mlx5e_tstamp *clock, u64 timestamp,
 753                         struct skb_shared_hwtstamps *hwts);
 754 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 755 void mlx5e_timestamp_cleanup(struct mlx5e_priv *priv);
 756 int mlx5e_hwstamp_set(struct net_device *dev, struct ifreq *ifr);
 757 int mlx5e_hwstamp_get(struct net_device *dev, struct ifreq *ifr);
 758 void mlx5e_modify_rx_cqe_compression(struct mlx5e_priv *priv, bool val);
 759
 760 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 761                           u16 vid);
 762 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 763                            u16 vid);
 764 void mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
 765 void mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
 766
 767 int mlx5e_modify_rqs_vsd(struct mlx5e_priv *priv, bool vsd);
 768
 769 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz, int ix);
 770 void mlx5e_build_tir_ctx_hash(void *tirc, struct mlx5e_priv *priv);
 771
 772 int mlx5e_open_locked(struct net_device *netdev);
 773 int mlx5e_close_locked(struct net_device *netdev);
 774 void mlx5e_build_default_indir_rqt(struct mlx5_core_dev *mdev,
 775                                    u32 *indirection_rqt, int len,
 776                                    int num_channels);
 777 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
 778
 779 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 780                                  u8 cq_period_mode);
 781
 782 static inline void mlx5e_tx_notify_hw(struct mlx5e_sq *sq,
 783                                       struct mlx5_wqe_ctrl_seg *ctrl, int bf_sz)
 784 {
 785         u16 ofst = MLX5_BF_OFFSET + sq->bf_offset;
 786
 787         /* ensure wqe is visible to device before updating doorbell record */
 788         dma_wmb();
 789
 790         *sq->wq.db = cpu_to_be32(sq->pc);
 791
 792         /* ensure doorbell record is visible to device before ringing the
 793          * doorbell
 794          */
 795         wmb();
 796         if (bf_sz)
 797                 __iowrite64_copy(sq->uar_map + ofst, ctrl, bf_sz);
 798         else
 799                 mlx5_write64((__be32 *)ctrl, sq->uar_map + ofst, NULL);
 800         /* flush the write-combining mapped buffer */
 801         wmb();
 802
 803         sq->bf_offset ^= sq->bf_buf_size;
 804 }
 805
 806 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 807 {
 808         struct mlx5_core_cq *mcq;
 809
 810         mcq = &cq->mcq;
 811         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, NULL, cq->wq.cc);
 812 }
 813
 814 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 815 {
 816         return min_t(int, mdev->priv.eq_table.num_comp_vectors,
 817                      MLX5E_MAX_NUM_CHANNELS);
 818 }
 819
 820 extern const struct ethtool_ops mlx5e_ethtool_ops;
 821 #ifdef CONFIG_MLX5_CORE_EN_DCB
 822 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 823 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 824 #endif
 825
 826 #ifndef CONFIG_RFS_ACCEL
 827 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
 828 {
 829         return 0;
 830 }
 831
 832 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
 833
 834 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
 835 {
 836         return -ENOTSUPP;
 837 }
 838
 839 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
 840 {
 841         return -ENOTSUPP;
 842 }
 843 #else
 844 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
 845 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
 846 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
 847 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
 848 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
 849                         u16 rxq_index, u32 flow_id);
 850 #endif
 851
 852 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
 853 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
 854                      struct mlx5e_tir *tir, u32 *in, int inlen);
 855 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
 856                        struct mlx5e_tir *tir);
 857 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
 858 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
 859 int mlx5e_refresh_tirs_self_loopback_enable(struct mlx5_core_dev *mdev);
 860
 861 struct mlx5_eswitch_rep;
 862 int mlx5e_vport_rep_load(struct mlx5_eswitch *esw,
 863                          struct mlx5_eswitch_rep *rep);
 864 void mlx5e_vport_rep_unload(struct mlx5_eswitch *esw,
 865                             struct mlx5_eswitch_rep *rep);
 866 int mlx5e_nic_rep_load(struct mlx5_eswitch *esw, struct mlx5_eswitch_rep *rep);
 867 void mlx5e_nic_rep_unload(struct mlx5_eswitch *esw,
 868                           struct mlx5_eswitch_rep *rep);
 869 int mlx5e_add_sqs_fwd_rules(struct mlx5e_priv *priv);
 870 void mlx5e_remove_sqs_fwd_rules(struct mlx5e_priv *priv);
 871 int mlx5e_attr_get(struct net_device *dev, struct switchdev_attr *attr);
 872
 873 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
 874 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
 875 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
 876 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
 877 int mlx5e_create_tises(struct mlx5e_priv *priv);
 878 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
 879 int mlx5e_close(struct net_device *netdev);
 880 int mlx5e_open(struct net_device *netdev);
 881 void mlx5e_update_stats_work(struct work_struct *work);
 882 void *mlx5e_create_netdev(struct mlx5_core_dev *mdev,
 883                           const struct mlx5e_profile *profile, void *ppriv);
 884 void mlx5e_destroy_netdev(struct mlx5_core_dev *mdev, struct mlx5e_priv *priv);
 885 struct rtnl_link_stats64 *
 886 mlx5e_get_stats(struct net_device *dev, struct rtnl_link_stats64 *stats);
 887
 888 #endif /* __MLX5_EN_H__ */