drivers/net/wireless/ath/ath5k/phy.c

   1 /*
   2  * PHY functions
   3  *
   4  * Copyright (c) 2004-2007 Reyk Floeter <reyk@openbsd.org>
   5  * Copyright (c) 2006-2009 Nick Kossifidis <mickflemm@gmail.com>
   6  * Copyright (c) 2007-2008 Jiri Slaby <jirislaby@gmail.com>
   7  * Copyright (c) 2008-2009 Felix Fietkau <nbd@openwrt.org>
   8  *
   9  * Permission to use, copy, modify, and distribute this software for any
  10  * purpose with or without fee is hereby granted, provided that the above
  11  * copyright notice and this permission notice appear in all copies.
  12  *
  13  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  14  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  15  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  16  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  17  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  18  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  19  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  20  *
  21  */
  22
  23 #include <linux/delay.h>
  24 #include <linux/slab.h>
  25
  26 #include "ath5k.h"
  27 #include "reg.h"
  28 #include "base.h"
  29 #include "rfbuffer.h"
  30 #include "rfgain.h"
  31
  32
  33 /******************\
  34 * Helper functions *
  35 \******************/
  36
  37 /*
  38  * Get the PHY Chip revision
  39  */
  40 u16 ath5k_hw_radio_revision(struct ath5k_hw *ah, unsigned int chan)
  41 {
  42         unsigned int i;
  43         u32 srev;
  44         u16 ret;
  45
  46         /*
  47          * Set the radio chip access register
  48          */
  49         switch (chan) {
  50         case CHANNEL_2GHZ:
  51                 ath5k_hw_reg_write(ah, AR5K_PHY_SHIFT_2GHZ, AR5K_PHY(0));
  52                 break;
  53         case CHANNEL_5GHZ:
  54                 ath5k_hw_reg_write(ah, AR5K_PHY_SHIFT_5GHZ, AR5K_PHY(0));
  55                 break;
  56         default:
  57                 return 0;
  58         }
  59
  60         mdelay(2);
  61
  62         /* ...wait until PHY is ready and read the selected radio revision */
  63         ath5k_hw_reg_write(ah, 0x00001c16, AR5K_PHY(0x34));
  64
  65         for (i = 0; i < 8; i++)
  66                 ath5k_hw_reg_write(ah, 0x00010000, AR5K_PHY(0x20));
  67
  68         if (ah->ah_version == AR5K_AR5210) {
  69                 srev = ath5k_hw_reg_read(ah, AR5K_PHY(256) >> 28) & 0xf;
  70                 ret = (u16)ath5k_hw_bitswap(srev, 4) + 1;
  71         } else {
  72                 srev = (ath5k_hw_reg_read(ah, AR5K_PHY(0x100)) >> 24) & 0xff;
  73                 ret = (u16)ath5k_hw_bitswap(((srev & 0xf0) >> 4) |
  74                                 ((srev & 0x0f) << 4), 8);
  75         }
  76
  77         /* Reset to the 5GHz mode */
  78         ath5k_hw_reg_write(ah, AR5K_PHY_SHIFT_5GHZ, AR5K_PHY(0));
  79
  80         return ret;
  81 }
  82
  83 /*
  84  * Check if a channel is supported
  85  */
  86 bool ath5k_channel_ok(struct ath5k_hw *ah, u16 freq, unsigned int flags)
  87 {
  88         /* Check if the channel is in our supported range */
  89         if (flags & CHANNEL_2GHZ) {
  90                 if ((freq >= ah->ah_capabilities.cap_range.range_2ghz_min) &&
  91                     (freq <= ah->ah_capabilities.cap_range.range_2ghz_max))
  92                         return true;
  93         } else if (flags & CHANNEL_5GHZ)
  94                 if ((freq >= ah->ah_capabilities.cap_range.range_5ghz_min) &&
  95                     (freq <= ah->ah_capabilities.cap_range.range_5ghz_max))
  96                         return true;
  97
  98         return false;
  99 }
 100
 101 bool ath5k_hw_chan_has_spur_noise(struct ath5k_hw *ah,
 102                                 struct ieee80211_channel *channel)
 103 {
 104         u8 refclk_freq;
 105
 106         if ((ah->ah_radio == AR5K_RF5112) ||
 107         (ah->ah_radio == AR5K_RF5413) ||
 108         (ah->ah_mac_version == (AR5K_SREV_AR2417 >> 4)))
 109                 refclk_freq = 40;
 110         else
 111                 refclk_freq = 32;
 112
 113         if ((channel->center_freq % refclk_freq != 0) &&
 114         ((channel->center_freq % refclk_freq < 10) ||
 115         (channel->center_freq % refclk_freq > 22)))
 116                 return true;
 117         else
 118                 return false;
 119 }
 120
 121 /*
 122  * Used to modify RF Banks before writing them to AR5K_RF_BUFFER
 123  */
 124 static unsigned int ath5k_hw_rfb_op(struct ath5k_hw *ah,
 125                                         const struct ath5k_rf_reg *rf_regs,
 126                                         u32 val, u8 reg_id, bool set)
 127 {
 128         const struct ath5k_rf_reg *rfreg = NULL;
 129         u8 offset, bank, num_bits, col, position;
 130         u16 entry;
 131         u32 mask, data, last_bit, bits_shifted, first_bit;
 132         u32 *rfb;
 133         s32 bits_left;
 134         int i;
 135
 136         data = 0;
 137         rfb = ah->ah_rf_banks;
 138
 139         for (i = 0; i < ah->ah_rf_regs_count; i++) {
 140                 if (rf_regs[i].index == reg_id) {
 141                         rfreg = &rf_regs[i];
 142                         break;
 143                 }
 144         }
 145
 146         if (rfb == NULL || rfreg == NULL) {
 147                 ATH5K_PRINTF("Rf register not found!\n");
 148                 /* should not happen */
 149                 return 0;
 150         }
 151
 152         bank = rfreg->bank;
 153         num_bits = rfreg->field.len;
 154         first_bit = rfreg->field.pos;
 155         col = rfreg->field.col;
 156
 157         /* first_bit is an offset from bank's
 158          * start. Since we have all banks on
 159          * the same array, we use this offset
 160          * to mark each bank's start */
 161         offset = ah->ah_offset[bank];
 162
 163         /* Boundary check */
 164         if (!(col <= 3 && num_bits <= 32 && first_bit + num_bits <= 319)) {
 165                 ATH5K_PRINTF("invalid values at offset %u\n", offset);
 166                 return 0;
 167         }
 168
 169         entry = ((first_bit - 1) / 8) + offset;
 170         position = (first_bit - 1) % 8;
 171
 172         if (set)
 173                 data = ath5k_hw_bitswap(val, num_bits);
 174
 175         for (bits_shifted = 0, bits_left = num_bits; bits_left > 0;
 176         position = 0, entry++) {
 177
 178                 last_bit = (position + bits_left > 8) ? 8 :
 179                                         position + bits_left;
 180
 181                 mask = (((1 << last_bit) - 1) ^ ((1 << position) - 1)) <<
 182                                                                 (col * 8);
 183
 184                 if (set) {
 185                         rfb[entry] &= ~mask;
 186                         rfb[entry] |= ((data << position) << (col * 8)) & mask;
 187                         data >>= (8 - position);
 188                 } else {
 189                         data |= (((rfb[entry] & mask) >> (col * 8)) >> position)
 190                                 << bits_shifted;
 191                         bits_shifted += last_bit - position;
 192                 }
 193
 194                 bits_left -= 8 - position;
 195         }
 196
 197         data = set ? 1 : ath5k_hw_bitswap(data, num_bits);
 198
 199         return data;
 200 }
 201
 202 /**
 203  * ath5k_hw_write_ofdm_timings - set OFDM timings on AR5212
 204  *
 205  * @ah: the &struct ath5k_hw
 206  * @channel: the currently set channel upon reset
 207  *
 208  * Write the delta slope coefficient (used on pilot tracking ?) for OFDM
 209  * operation on the AR5212 upon reset. This is a helper for ath5k_hw_phy_init.
 210  *
 211  * Since delta slope is floating point we split it on its exponent and
 212  * mantissa and provide these values on hw.
 213  *
 214  * For more infos i think this patent is related
 215  * http://www.freepatentsonline.com/7184495.html
 216  */
 217 static inline int ath5k_hw_write_ofdm_timings(struct ath5k_hw *ah,
 218         struct ieee80211_channel *channel)
 219 {
 220         /* Get exponent and mantissa and set it */
 221         u32 coef_scaled, coef_exp, coef_man,
 222                 ds_coef_exp, ds_coef_man, clock;
 223
 224         BUG_ON(!(ah->ah_version == AR5K_AR5212) ||
 225                 !(channel->hw_value & CHANNEL_OFDM));
 226
 227         /* Get coefficient
 228          * ALGO: coef = (5 * clock / carrier_freq) / 2
 229          * we scale coef by shifting clock value by 24 for
 230          * better precision since we use integers */
 231         switch (ah->ah_bwmode) {
 232         case AR5K_BWMODE_40MHZ:
 233                 clock = 40 * 2;
 234                 break;
 235         case AR5K_BWMODE_10MHZ:
 236                 clock = 40 / 2;
 237                 break;
 238         case AR5K_BWMODE_5MHZ:
 239                 clock = 40 / 4;
 240                 break;
 241         default:
 242                 clock = 40;
 243                 break;
 244         }
 245         coef_scaled = ((5 * (clock << 24)) / 2) / channel->center_freq;
 246
 247         /* Get exponent
 248          * ALGO: coef_exp = 14 - highest set bit position */
 249         coef_exp = ilog2(coef_scaled);
 250
 251         /* Doesn't make sense if it's zero*/
 252         if (!coef_scaled || !coef_exp)
 253                 return -EINVAL;
 254
 255         /* Note: we've shifted coef_scaled by 24 */
 256         coef_exp = 14 - (coef_exp - 24);
 257
 258
 259         /* Get mantissa (significant digits)
 260          * ALGO: coef_mant = floor(coef_scaled* 2^coef_exp+0.5) */
 261         coef_man = coef_scaled +
 262                 (1 << (24 - coef_exp - 1));
 263
 264         /* Calculate delta slope coefficient exponent
 265          * and mantissa (remove scaling) and set them on hw */
 266         ds_coef_man = coef_man >> (24 - coef_exp);
 267         ds_coef_exp = coef_exp - 16;
 268
 269         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_3,
 270                 AR5K_PHY_TIMING_3_DSC_MAN, ds_coef_man);
 271         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_3,
 272                 AR5K_PHY_TIMING_3_DSC_EXP, ds_coef_exp);
 273
 274         return 0;
 275 }
 276
 277 int ath5k_hw_phy_disable(struct ath5k_hw *ah)
 278 {
 279         /*Just a try M.F.*/
 280         ath5k_hw_reg_write(ah, AR5K_PHY_ACT_DISABLE, AR5K_PHY_ACT);
 281
 282         return 0;
 283 }
 284
 285
 286 /**********************\
 287 * RF Gain optimization *
 288 \**********************/
 289
 290 /*
 291  * This code is used to optimize RF gain on different environments
 292  * (temperature mostly) based on feedback from a power detector.
 293  *
 294  * It's only used on RF5111 and RF5112, later RF chips seem to have
 295  * auto adjustment on hw -notice they have a much smaller BANK 7 and
 296  * no gain optimization ladder-.
 297  *
 298  * For more infos check out this patent doc
 299  * http://www.freepatentsonline.com/7400691.html
 300  *
 301  * This paper describes power drops as seen on the receiver due to
 302  * probe packets
 303  * http://www.cnri.dit.ie/publications/ICT08%20-%20Practical%20Issues
 304  * %20of%20Power%20Control.pdf
 305  *
 306  * And this is the MadWiFi bug entry related to the above
 307  * http://madwifi-project.org/ticket/1659
 308  * with various measurements and diagrams
 309  *
 310  * TODO: Deal with power drops due to probes by setting an apropriate
 311  * tx power on the probe packets ! Make this part of the calibration process.
 312  */
 313
 314 /* Initialize ah_gain durring attach */
 315 int ath5k_hw_rfgain_opt_init(struct ath5k_hw *ah)
 316 {
 317         /* Initialize the gain optimization values */
 318         switch (ah->ah_radio) {
 319         case AR5K_RF5111:
 320                 ah->ah_gain.g_step_idx = rfgain_opt_5111.go_default;
 321                 ah->ah_gain.g_low = 20;
 322                 ah->ah_gain.g_high = 35;
 323                 ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
 324                 break;
 325         case AR5K_RF5112:
 326                 ah->ah_gain.g_step_idx = rfgain_opt_5112.go_default;
 327                 ah->ah_gain.g_low = 20;
 328                 ah->ah_gain.g_high = 85;
 329                 ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
 330                 break;
 331         default:
 332                 return -EINVAL;
 333         }
 334
 335         return 0;
 336 }
 337
 338 /* Schedule a gain probe check on the next transmited packet.
 339  * That means our next packet is going to be sent with lower
 340  * tx power and a Peak to Average Power Detector (PAPD) will try
 341  * to measure the gain.
 342  *
 343  * XXX:  How about forcing a tx packet (bypassing PCU arbitrator etc)
 344  * just after we enable the probe so that we don't mess with
 345  * standard traffic ? Maybe it's time to use sw interrupts and
 346  * a probe tasklet !!!
 347  */
 348 static void ath5k_hw_request_rfgain_probe(struct ath5k_hw *ah)
 349 {
 350
 351         /* Skip if gain calibration is inactive or
 352          * we already handle a probe request */
 353         if (ah->ah_gain.g_state != AR5K_RFGAIN_ACTIVE)
 354                 return;
 355
 356         /* Send the packet with 2dB below max power as
 357          * patent doc suggest */
 358         ath5k_hw_reg_write(ah, AR5K_REG_SM(ah->ah_txpower.txp_ofdm - 4,
 359                         AR5K_PHY_PAPD_PROBE_TXPOWER) |
 360                         AR5K_PHY_PAPD_PROBE_TX_NEXT, AR5K_PHY_PAPD_PROBE);
 361
 362         ah->ah_gain.g_state = AR5K_RFGAIN_READ_REQUESTED;
 363
 364 }
 365
 366 /* Calculate gain_F measurement correction
 367  * based on the current step for RF5112 rev. 2 */
 368 static u32 ath5k_hw_rf_gainf_corr(struct ath5k_hw *ah)
 369 {
 370         u32 mix, step;
 371         u32 *rf;
 372         const struct ath5k_gain_opt *go;
 373         const struct ath5k_gain_opt_step *g_step;
 374         const struct ath5k_rf_reg *rf_regs;
 375
 376         /* Only RF5112 Rev. 2 supports it */
 377         if ((ah->ah_radio != AR5K_RF5112) ||
 378         (ah->ah_radio_5ghz_revision <= AR5K_SREV_RAD_5112A))
 379                 return 0;
 380
 381         go = &rfgain_opt_5112;
 382         rf_regs = rf_regs_5112a;
 383         ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5112a);
 384
 385         g_step = &go->go_step[ah->ah_gain.g_step_idx];
 386
 387         if (ah->ah_rf_banks == NULL)
 388                 return 0;
 389
 390         rf = ah->ah_rf_banks;
 391         ah->ah_gain.g_f_corr = 0;
 392
 393         /* No VGA (Variable Gain Amplifier) override, skip */
 394         if (ath5k_hw_rfb_op(ah, rf_regs, 0, AR5K_RF_MIXVGA_OVR, false) != 1)
 395                 return 0;
 396
 397         /* Mix gain stepping */
 398         step = ath5k_hw_rfb_op(ah, rf_regs, 0, AR5K_RF_MIXGAIN_STEP, false);
 399
 400         /* Mix gain override */
 401         mix = g_step->gos_param[0];
 402
 403         switch (mix) {
 404         case 3:
 405                 ah->ah_gain.g_f_corr = step * 2;
 406                 break;
 407         case 2:
 408                 ah->ah_gain.g_f_corr = (step - 5) * 2;
 409                 break;
 410         case 1:
 411                 ah->ah_gain.g_f_corr = step;
 412                 break;
 413         default:
 414                 ah->ah_gain.g_f_corr = 0;
 415                 break;
 416         }
 417
 418         return ah->ah_gain.g_f_corr;
 419 }
 420
 421 /* Check if current gain_F measurement is in the range of our
 422  * power detector windows. If we get a measurement outside range
 423  * we know it's not accurate (detectors can't measure anything outside
 424  * their detection window) so we must ignore it */
 425 static bool ath5k_hw_rf_check_gainf_readback(struct ath5k_hw *ah)
 426 {
 427         const struct ath5k_rf_reg *rf_regs;
 428         u32 step, mix_ovr, level[4];
 429         u32 *rf;
 430
 431         if (ah->ah_rf_banks == NULL)
 432                 return false;
 433
 434         rf = ah->ah_rf_banks;
 435
 436         if (ah->ah_radio == AR5K_RF5111) {
 437
 438                 rf_regs = rf_regs_5111;
 439                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5111);
 440
 441                 step = ath5k_hw_rfb_op(ah, rf_regs, 0, AR5K_RF_RFGAIN_STEP,
 442                         false);
 443
 444                 level[0] = 0;
 445                 level[1] = (step == 63) ? 50 : step + 4;
 446                 level[2] = (step != 63) ? 64 : level[0];
 447                 level[3] = level[2] + 50 ;
 448
 449                 ah->ah_gain.g_high = level[3] -
 450                         (step == 63 ? AR5K_GAIN_DYN_ADJUST_HI_MARGIN : -5);
 451                 ah->ah_gain.g_low = level[0] +
 452                         (step == 63 ? AR5K_GAIN_DYN_ADJUST_LO_MARGIN : 0);
 453         } else {
 454
 455                 rf_regs = rf_regs_5112;
 456                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5112);
 457
 458                 mix_ovr = ath5k_hw_rfb_op(ah, rf_regs, 0, AR5K_RF_MIXVGA_OVR,
 459                         false);
 460
 461                 level[0] = level[2] = 0;
 462
 463                 if (mix_ovr == 1) {
 464                         level[1] = level[3] = 83;
 465                 } else {
 466                         level[1] = level[3] = 107;
 467                         ah->ah_gain.g_high = 55;
 468                 }
 469         }
 470
 471         return (ah->ah_gain.g_current >= level[0] &&
 472                         ah->ah_gain.g_current <= level[1]) ||
 473                 (ah->ah_gain.g_current >= level[2] &&
 474                         ah->ah_gain.g_current <= level[3]);
 475 }
 476
 477 /* Perform gain_F adjustment by choosing the right set
 478  * of parameters from RF gain optimization ladder */
 479 static s8 ath5k_hw_rf_gainf_adjust(struct ath5k_hw *ah)
 480 {
 481         const struct ath5k_gain_opt *go;
 482         const struct ath5k_gain_opt_step *g_step;
 483         int ret = 0;
 484
 485         switch (ah->ah_radio) {
 486         case AR5K_RF5111:
 487                 go = &rfgain_opt_5111;
 488                 break;
 489         case AR5K_RF5112:
 490                 go = &rfgain_opt_5112;
 491                 break;
 492         default:
 493                 return 0;
 494         }
 495
 496         g_step = &go->go_step[ah->ah_gain.g_step_idx];
 497
 498         if (ah->ah_gain.g_current >= ah->ah_gain.g_high) {
 499
 500                 /* Reached maximum */
 501                 if (ah->ah_gain.g_step_idx == 0)
 502                         return -1;
 503
 504                 for (ah->ah_gain.g_target = ah->ah_gain.g_current;
 505                                 ah->ah_gain.g_target >=  ah->ah_gain.g_high &&
 506                                 ah->ah_gain.g_step_idx > 0;
 507                                 g_step = &go->go_step[ah->ah_gain.g_step_idx])
 508                         ah->ah_gain.g_target -= 2 *
 509                             (go->go_step[--(ah->ah_gain.g_step_idx)].gos_gain -
 510                             g_step->gos_gain);
 511
 512                 ret = 1;
 513                 goto done;
 514         }
 515
 516         if (ah->ah_gain.g_current <= ah->ah_gain.g_low) {
 517
 518                 /* Reached minimum */
 519                 if (ah->ah_gain.g_step_idx == (go->go_steps_count - 1))
 520                         return -2;
 521
 522                 for (ah->ah_gain.g_target = ah->ah_gain.g_current;
 523                                 ah->ah_gain.g_target <= ah->ah_gain.g_low &&
 524                                 ah->ah_gain.g_step_idx < go->go_steps_count-1;
 525                                 g_step = &go->go_step[ah->ah_gain.g_step_idx])
 526                         ah->ah_gain.g_target -= 2 *
 527                             (go->go_step[++ah->ah_gain.g_step_idx].gos_gain -
 528                             g_step->gos_gain);
 529
 530                 ret = 2;
 531                 goto done;
 532         }
 533
 534 done:
 535         ATH5K_DBG(ah->ah_sc, ATH5K_DEBUG_CALIBRATE,
 536                 "ret %d, gain step %u, current gain %u, target gain %u\n",
 537                 ret, ah->ah_gain.g_step_idx, ah->ah_gain.g_current,
 538                 ah->ah_gain.g_target);
 539
 540         return ret;
 541 }
 542
 543 /* Main callback for thermal RF gain calibration engine
 544  * Check for a new gain reading and schedule an adjustment
 545  * if needed.
 546  *
 547  * TODO: Use sw interrupt to schedule reset if gain_F needs
 548  * adjustment */
 549 enum ath5k_rfgain ath5k_hw_gainf_calibrate(struct ath5k_hw *ah)
 550 {
 551         u32 data, type;
 552         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
 553
 554         if (ah->ah_rf_banks == NULL ||
 555         ah->ah_gain.g_state == AR5K_RFGAIN_INACTIVE)
 556                 return AR5K_RFGAIN_INACTIVE;
 557
 558         /* No check requested, either engine is inactive
 559          * or an adjustment is already requested */
 560         if (ah->ah_gain.g_state != AR5K_RFGAIN_READ_REQUESTED)
 561                 goto done;
 562
 563         /* Read the PAPD (Peak to Average Power Detector)
 564          * register */
 565         data = ath5k_hw_reg_read(ah, AR5K_PHY_PAPD_PROBE);
 566
 567         /* No probe is scheduled, read gain_F measurement */
 568         if (!(data & AR5K_PHY_PAPD_PROBE_TX_NEXT)) {
 569                 ah->ah_gain.g_current = data >> AR5K_PHY_PAPD_PROBE_GAINF_S;
 570                 type = AR5K_REG_MS(data, AR5K_PHY_PAPD_PROBE_TYPE);
 571
 572                 /* If tx packet is CCK correct the gain_F measurement
 573                  * by cck ofdm gain delta */
 574                 if (type == AR5K_PHY_PAPD_PROBE_TYPE_CCK) {
 575                         if (ah->ah_radio_5ghz_revision >= AR5K_SREV_RAD_5112A)
 576                                 ah->ah_gain.g_current +=
 577                                         ee->ee_cck_ofdm_gain_delta;
 578                         else
 579                                 ah->ah_gain.g_current +=
 580                                         AR5K_GAIN_CCK_PROBE_CORR;
 581                 }
 582
 583                 /* Further correct gain_F measurement for
 584                  * RF5112A radios */
 585                 if (ah->ah_radio_5ghz_revision >= AR5K_SREV_RAD_5112A) {
 586                         ath5k_hw_rf_gainf_corr(ah);
 587                         ah->ah_gain.g_current =
 588                                 ah->ah_gain.g_current >= ah->ah_gain.g_f_corr ?
 589                                 (ah->ah_gain.g_current-ah->ah_gain.g_f_corr) :
 590                                 0;
 591                 }
 592
 593                 /* Check if measurement is ok and if we need
 594                  * to adjust gain, schedule a gain adjustment,
 595                  * else switch back to the acive state */
 596                 if (ath5k_hw_rf_check_gainf_readback(ah) &&
 597                 AR5K_GAIN_CHECK_ADJUST(&ah->ah_gain) &&
 598                 ath5k_hw_rf_gainf_adjust(ah)) {
 599                         ah->ah_gain.g_state = AR5K_RFGAIN_NEED_CHANGE;
 600                 } else {
 601                         ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
 602                 }
 603         }
 604
 605 done:
 606         return ah->ah_gain.g_state;
 607 }
 608
 609 /* Write initial RF gain table to set the RF sensitivity
 610  * this one works on all RF chips and has nothing to do
 611  * with gain_F calibration */
 612 static int ath5k_hw_rfgain_init(struct ath5k_hw *ah, enum ieee80211_band band)
 613 {
 614         const struct ath5k_ini_rfgain *ath5k_rfg;
 615         unsigned int i, size, index;
 616
 617         switch (ah->ah_radio) {
 618         case AR5K_RF5111:
 619                 ath5k_rfg = rfgain_5111;
 620                 size = ARRAY_SIZE(rfgain_5111);
 621                 break;
 622         case AR5K_RF5112:
 623                 ath5k_rfg = rfgain_5112;
 624                 size = ARRAY_SIZE(rfgain_5112);
 625                 break;
 626         case AR5K_RF2413:
 627                 ath5k_rfg = rfgain_2413;
 628                 size = ARRAY_SIZE(rfgain_2413);
 629                 break;
 630         case AR5K_RF2316:
 631                 ath5k_rfg = rfgain_2316;
 632                 size = ARRAY_SIZE(rfgain_2316);
 633                 break;
 634         case AR5K_RF5413:
 635                 ath5k_rfg = rfgain_5413;
 636                 size = ARRAY_SIZE(rfgain_5413);
 637                 break;
 638         case AR5K_RF2317:
 639         case AR5K_RF2425:
 640                 ath5k_rfg = rfgain_2425;
 641                 size = ARRAY_SIZE(rfgain_2425);
 642                 break;
 643         default:
 644                 return -EINVAL;
 645         }
 646
 647         index = (band == IEEE80211_BAND_2GHZ) ? 1 : 0;
 648
 649         for (i = 0; i < size; i++) {
 650                 AR5K_REG_WAIT(i);
 651                 ath5k_hw_reg_write(ah, ath5k_rfg[i].rfg_value[index],
 652                         (u32)ath5k_rfg[i].rfg_register);
 653         }
 654
 655         return 0;
 656 }
 657
 658
 659
 660 /********************\
 661 * RF Registers setup *
 662 \********************/
 663
 664 /*
 665  * Setup RF registers by writing RF buffer on hw
 666  */
 667 static int ath5k_hw_rfregs_init(struct ath5k_hw *ah,
 668         struct ieee80211_channel *channel, unsigned int mode)
 669 {
 670         const struct ath5k_rf_reg *rf_regs;
 671         const struct ath5k_ini_rfbuffer *ini_rfb;
 672         const struct ath5k_gain_opt *go = NULL;
 673         const struct ath5k_gain_opt_step *g_step;
 674         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
 675         u8 ee_mode = 0;
 676         u32 *rfb;
 677         int i, obdb = -1, bank = -1;
 678
 679         switch (ah->ah_radio) {
 680         case AR5K_RF5111:
 681                 rf_regs = rf_regs_5111;
 682                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5111);
 683                 ini_rfb = rfb_5111;
 684                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_5111);
 685                 go = &rfgain_opt_5111;
 686                 break;
 687         case AR5K_RF5112:
 688                 if (ah->ah_radio_5ghz_revision >= AR5K_SREV_RAD_5112A) {
 689                         rf_regs = rf_regs_5112a;
 690                         ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5112a);
 691                         ini_rfb = rfb_5112a;
 692                         ah->ah_rf_banks_size = ARRAY_SIZE(rfb_5112a);
 693                 } else {
 694                         rf_regs = rf_regs_5112;
 695                         ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5112);
 696                         ini_rfb = rfb_5112;
 697                         ah->ah_rf_banks_size = ARRAY_SIZE(rfb_5112);
 698                 }
 699                 go = &rfgain_opt_5112;
 700                 break;
 701         case AR5K_RF2413:
 702                 rf_regs = rf_regs_2413;
 703                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_2413);
 704                 ini_rfb = rfb_2413;
 705                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2413);
 706                 break;
 707         case AR5K_RF2316:
 708                 rf_regs = rf_regs_2316;
 709                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_2316);
 710                 ini_rfb = rfb_2316;
 711                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2316);
 712                 break;
 713         case AR5K_RF5413:
 714                 rf_regs = rf_regs_5413;
 715                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5413);
 716                 ini_rfb = rfb_5413;
 717                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_5413);
 718                 break;
 719         case AR5K_RF2317:
 720                 rf_regs = rf_regs_2425;
 721                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_2425);
 722                 ini_rfb = rfb_2317;
 723                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2317);
 724                 break;
 725         case AR5K_RF2425:
 726                 rf_regs = rf_regs_2425;
 727                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_2425);
 728                 if (ah->ah_mac_srev < AR5K_SREV_AR2417) {
 729                         ini_rfb = rfb_2425;
 730                         ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2425);
 731                 } else {
 732                         ini_rfb = rfb_2417;
 733                         ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2417);
 734                 }
 735                 break;
 736         default:
 737                 return -EINVAL;
 738         }
 739
 740         /* If it's the first time we set RF buffer, allocate
 741          * ah->ah_rf_banks based on ah->ah_rf_banks_size
 742          * we set above */
 743         if (ah->ah_rf_banks == NULL) {
 744                 ah->ah_rf_banks = kmalloc(sizeof(u32) * ah->ah_rf_banks_size,
 745                                                                 GFP_KERNEL);
 746                 if (ah->ah_rf_banks == NULL) {
 747                         ATH5K_ERR(ah->ah_sc, "out of memory\n");
 748                         return -ENOMEM;
 749                 }
 750         }
 751
 752         /* Copy values to modify them */
 753         rfb = ah->ah_rf_banks;
 754
 755         for (i = 0; i < ah->ah_rf_banks_size; i++) {
 756                 if (ini_rfb[i].rfb_bank >= AR5K_MAX_RF_BANKS) {
 757                         ATH5K_ERR(ah->ah_sc, "invalid bank\n");
 758                         return -EINVAL;
 759                 }
 760
 761                 /* Bank changed, write down the offset */
 762                 if (bank != ini_rfb[i].rfb_bank) {
 763                         bank = ini_rfb[i].rfb_bank;
 764                         ah->ah_offset[bank] = i;
 765                 }
 766
 767                 rfb[i] = ini_rfb[i].rfb_mode_data[mode];
 768         }
 769
 770         /* Set Output and Driver bias current (OB/DB) */
 771         if (channel->hw_value & CHANNEL_2GHZ) {
 772
 773                 if (channel->hw_value & CHANNEL_CCK)
 774                         ee_mode = AR5K_EEPROM_MODE_11B;
 775                 else
 776                         ee_mode = AR5K_EEPROM_MODE_11G;
 777
 778                 /* For RF511X/RF211X combination we
 779                  * use b_OB and b_DB parameters stored
 780                  * in eeprom on ee->ee_ob[ee_mode][0]
 781                  *
 782                  * For all other chips we use OB/DB for 2Ghz
 783                  * stored in the b/g modal section just like
 784                  * 802.11a on ee->ee_ob[ee_mode][1] */
 785                 if ((ah->ah_radio == AR5K_RF5111) ||
 786                 (ah->ah_radio == AR5K_RF5112))
 787                         obdb = 0;
 788                 else
 789                         obdb = 1;
 790
 791                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_ob[ee_mode][obdb],
 792                                                 AR5K_RF_OB_2GHZ, true);
 793
 794                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_db[ee_mode][obdb],
 795                                                 AR5K_RF_DB_2GHZ, true);
 796
 797         /* RF5111 always needs OB/DB for 5GHz, even if we use 2GHz */
 798         } else if ((channel->hw_value & CHANNEL_5GHZ) ||
 799                         (ah->ah_radio == AR5K_RF5111)) {
 800
 801                 /* For 11a, Turbo and XR we need to choose
 802                  * OB/DB based on frequency range */
 803                 ee_mode = AR5K_EEPROM_MODE_11A;
 804                 obdb =   channel->center_freq >= 5725 ? 3 :
 805                         (channel->center_freq >= 5500 ? 2 :
 806                         (channel->center_freq >= 5260 ? 1 :
 807                          (channel->center_freq > 4000 ? 0 : -1)));
 808
 809                 if (obdb < 0)
 810                         return -EINVAL;
 811
 812                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_ob[ee_mode][obdb],
 813                                                 AR5K_RF_OB_5GHZ, true);
 814
 815                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_db[ee_mode][obdb],
 816                                                 AR5K_RF_DB_5GHZ, true);
 817         }
 818
 819         g_step = &go->go_step[ah->ah_gain.g_step_idx];
 820
 821         /* Set turbo mode (N/A on RF5413) */
 822         if ((ah->ah_bwmode == AR5K_BWMODE_40MHZ) &&
 823         (ah->ah_radio != AR5K_RF5413))
 824                 ath5k_hw_rfb_op(ah, rf_regs, 1, AR5K_RF_TURBO, false);
 825
 826         /* Bank Modifications (chip-specific) */
 827         if (ah->ah_radio == AR5K_RF5111) {
 828
 829                 /* Set gain_F settings according to current step */
 830                 if (channel->hw_value & CHANNEL_OFDM) {
 831
 832                         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_FRAME_CTL,
 833                                         AR5K_PHY_FRAME_CTL_TX_CLIP,
 834                                         g_step->gos_param[0]);
 835
 836                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[1],
 837                                                         AR5K_RF_PWD_90, true);
 838
 839                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[2],
 840                                                         AR5K_RF_PWD_84, true);
 841
 842                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[3],
 843                                                 AR5K_RF_RFGAIN_SEL, true);
 844
 845                         /* We programmed gain_F parameters, switch back
 846                          * to active state */
 847                         ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
 848
 849                 }
 850
 851                 /* Bank 6/7 setup */
 852
 853                 ath5k_hw_rfb_op(ah, rf_regs, !ee->ee_xpd[ee_mode],
 854                                                 AR5K_RF_PWD_XPD, true);
 855
 856                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_x_gain[ee_mode],
 857                                                 AR5K_RF_XPD_GAIN, true);
 858
 859                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_i_gain[ee_mode],
 860                                                 AR5K_RF_GAIN_I, true);
 861
 862                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_xpd[ee_mode],
 863                                                 AR5K_RF_PLO_SEL, true);
 864
 865                 /* Tweak power detectors for half/quarter rate support */
 866                 if (ah->ah_bwmode == AR5K_BWMODE_5MHZ ||
 867                 ah->ah_bwmode == AR5K_BWMODE_10MHZ) {
 868                         u8 wait_i;
 869
 870                         ath5k_hw_rfb_op(ah, rf_regs, 0x1f,
 871                                                 AR5K_RF_WAIT_S, true);
 872
 873                         wait_i = (ah->ah_bwmode == AR5K_BWMODE_5MHZ) ?
 874                                                         0x1f : 0x10;
 875
 876                         ath5k_hw_rfb_op(ah, rf_regs, wait_i,
 877                                                 AR5K_RF_WAIT_I, true);
 878                         ath5k_hw_rfb_op(ah, rf_regs, 3,
 879                                                 AR5K_RF_MAX_TIME, true);
 880
 881                 }
 882         }
 883
 884         if (ah->ah_radio == AR5K_RF5112) {
 885
 886                 /* Set gain_F settings according to current step */
 887                 if (channel->hw_value & CHANNEL_OFDM) {
 888
 889                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[0],
 890                                                 AR5K_RF_MIXGAIN_OVR, true);
 891
 892                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[1],
 893                                                 AR5K_RF_PWD_138, true);
 894
 895                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[2],
 896                                                 AR5K_RF_PWD_137, true);
 897
 898                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[3],
 899                                                 AR5K_RF_PWD_136, true);
 900
 901                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[4],
 902                                                 AR5K_RF_PWD_132, true);
 903
 904                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[5],
 905                                                 AR5K_RF_PWD_131, true);
 906
 907                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[6],
 908                                                 AR5K_RF_PWD_130, true);
 909
 910                         /* We programmed gain_F parameters, switch back
 911                          * to active state */
 912                         ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
 913                 }
 914
 915                 /* Bank 6/7 setup */
 916
 917                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_xpd[ee_mode],
 918                                                 AR5K_RF_XPD_SEL, true);
 919
 920                 if (ah->ah_radio_5ghz_revision < AR5K_SREV_RAD_5112A) {
 921                         /* Rev. 1 supports only one xpd */
 922                         ath5k_hw_rfb_op(ah, rf_regs,
 923                                                 ee->ee_x_gain[ee_mode],
 924                                                 AR5K_RF_XPD_GAIN, true);
 925
 926                 } else {
 927                         u8 *pdg_curve_to_idx = ee->ee_pdc_to_idx[ee_mode];
 928                         if (ee->ee_pd_gains[ee_mode] > 1) {
 929                                 ath5k_hw_rfb_op(ah, rf_regs,
 930                                                 pdg_curve_to_idx[0],
 931                                                 AR5K_RF_PD_GAIN_LO, true);
 932                                 ath5k_hw_rfb_op(ah, rf_regs,
 933                                                 pdg_curve_to_idx[1],
 934                                                 AR5K_RF_PD_GAIN_HI, true);
 935                         } else {
 936                                 ath5k_hw_rfb_op(ah, rf_regs,
 937                                                 pdg_curve_to_idx[0],
 938                                                 AR5K_RF_PD_GAIN_LO, true);
 939                                 ath5k_hw_rfb_op(ah, rf_regs,
 940                                                 pdg_curve_to_idx[0],
 941                                                 AR5K_RF_PD_GAIN_HI, true);
 942                         }
 943
 944                         /* Lower synth voltage on Rev 2 */
 945                         ath5k_hw_rfb_op(ah, rf_regs, 2,
 946                                         AR5K_RF_HIGH_VC_CP, true);
 947
 948                         ath5k_hw_rfb_op(ah, rf_regs, 2,
 949                                         AR5K_RF_MID_VC_CP, true);
 950
 951                         ath5k_hw_rfb_op(ah, rf_regs, 2,
 952                                         AR5K_RF_LOW_VC_CP, true);
 953
 954                         ath5k_hw_rfb_op(ah, rf_regs, 2,
 955                                         AR5K_RF_PUSH_UP, true);
 956
 957                         /* Decrease power consumption on 5213+ BaseBand */
 958                         if (ah->ah_phy_revision >= AR5K_SREV_PHY_5212A) {
 959                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
 960                                                 AR5K_RF_PAD2GND, true);
 961
 962                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
 963                                                 AR5K_RF_XB2_LVL, true);
 964
 965                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
 966                                                 AR5K_RF_XB5_LVL, true);
 967
 968                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
 969                                                 AR5K_RF_PWD_167, true);
 970
 971                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
 972                                                 AR5K_RF_PWD_166, true);
 973                         }
 974                 }
 975
 976                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_i_gain[ee_mode],
 977                                                 AR5K_RF_GAIN_I, true);
 978
 979                 /* Tweak power detector for half/quarter rates */
 980                 if (ah->ah_bwmode == AR5K_BWMODE_5MHZ ||
 981                 ah->ah_bwmode == AR5K_BWMODE_10MHZ) {
 982                         u8 pd_delay;
 983
 984                         pd_delay = (ah->ah_bwmode == AR5K_BWMODE_5MHZ) ?
 985                                                         0xf : 0x8;
 986
 987                         ath5k_hw_rfb_op(ah, rf_regs, pd_delay,
 988                                                 AR5K_RF_PD_PERIOD_A, true);
 989                         ath5k_hw_rfb_op(ah, rf_regs, 0xf,
 990                                                 AR5K_RF_PD_DELAY_A, true);
 991
 992                 }
 993         }
 994
 995         if (ah->ah_radio == AR5K_RF5413 &&
 996         channel->hw_value & CHANNEL_2GHZ) {
 997
 998                 ath5k_hw_rfb_op(ah, rf_regs, 1, AR5K_RF_DERBY_CHAN_SEL_MODE,
 999                                                                         true);
1000
1001                 /* Set optimum value for early revisions (on pci-e chips) */
1002                 if (ah->ah_mac_srev >= AR5K_SREV_AR5424 &&
1003                 ah->ah_mac_srev < AR5K_SREV_AR5413)
1004                         ath5k_hw_rfb_op(ah, rf_regs, ath5k_hw_bitswap(6, 3),
1005                                                 AR5K_RF_PWD_ICLOBUF_2G, true);
1006
1007         }
1008
1009         /* Write RF banks on hw */
1010         for (i = 0; i < ah->ah_rf_banks_size; i++) {
1011                 AR5K_REG_WAIT(i);
1012                 ath5k_hw_reg_write(ah, rfb[i], ini_rfb[i].rfb_ctrl_register);
1013         }
1014
1015         return 0;
1016 }
1017
1018
1019 /**************************\
1020   PHY/RF channel functions
1021 \**************************/
1022
1023 /*
1024  * Convertion needed for RF5110
1025  */
1026 static u32 ath5k_hw_rf5110_chan2athchan(struct ieee80211_channel *channel)
1027 {
1028         u32 athchan;
1029
1030         /*
1031          * Convert IEEE channel/MHz to an internal channel value used
1032          * by the AR5210 chipset. This has not been verified with
1033          * newer chipsets like the AR5212A who have a completely
1034          * different RF/PHY part.
1035          */
1036         athchan = (ath5k_hw_bitswap(
1037                         (ieee80211_frequency_to_channel(
1038                                 channel->center_freq) - 24) / 2, 5)
1039                                 << 1) | (1 << 6) | 0x1;
1040         return athchan;
1041 }
1042
1043 /*
1044  * Set channel on RF5110
1045  */
1046 static int ath5k_hw_rf5110_channel(struct ath5k_hw *ah,
1047                 struct ieee80211_channel *channel)
1048 {
1049         u32 data;
1050
1051         /*
1052          * Set the channel and wait
1053          */
1054         data = ath5k_hw_rf5110_chan2athchan(channel);
1055         ath5k_hw_reg_write(ah, data, AR5K_RF_BUFFER);
1056         ath5k_hw_reg_write(ah, 0, AR5K_RF_BUFFER_CONTROL_0);
1057         mdelay(1);
1058
1059         return 0;
1060 }
1061
1062 /*
1063  * Convertion needed for 5111
1064  */
1065 static int ath5k_hw_rf5111_chan2athchan(unsigned int ieee,
1066                 struct ath5k_athchan_2ghz *athchan)
1067 {
1068         int channel;
1069
1070         /* Cast this value to catch negative channel numbers (>= -19) */
1071         channel = (int)ieee;
1072
1073         /*
1074          * Map 2GHz IEEE channel to 5GHz Atheros channel
1075          */
1076         if (channel <= 13) {
1077                 athchan->a2_athchan = 115 + channel;
1078                 athchan->a2_flags = 0x46;
1079         } else if (channel == 14) {
1080                 athchan->a2_athchan = 124;
1081                 athchan->a2_flags = 0x44;
1082         } else if (channel >= 15 && channel <= 26) {
1083                 athchan->a2_athchan = ((channel - 14) * 4) + 132;
1084                 athchan->a2_flags = 0x46;
1085         } else
1086                 return -EINVAL;
1087
1088         return 0;
1089 }
1090
1091 /*
1092  * Set channel on 5111
1093  */
1094 static int ath5k_hw_rf5111_channel(struct ath5k_hw *ah,
1095                 struct ieee80211_channel *channel)
1096 {
1097         struct ath5k_athchan_2ghz ath5k_channel_2ghz;
1098         unsigned int ath5k_channel =
1099                 ieee80211_frequency_to_channel(channel->center_freq);
1100         u32 data0, data1, clock;
1101         int ret;
1102
1103         /*
1104          * Set the channel on the RF5111 radio
1105          */
1106         data0 = data1 = 0;
1107
1108         if (channel->hw_value & CHANNEL_2GHZ) {
1109                 /* Map 2GHz channel to 5GHz Atheros channel ID */
1110                 ret = ath5k_hw_rf5111_chan2athchan(
1111                         ieee80211_frequency_to_channel(channel->center_freq),
1112                         &ath5k_channel_2ghz);
1113                 if (ret)
1114                         return ret;
1115
1116                 ath5k_channel = ath5k_channel_2ghz.a2_athchan;
1117                 data0 = ((ath5k_hw_bitswap(ath5k_channel_2ghz.a2_flags, 8) & 0xff)
1118                     << 5) | (1 << 4);
1119         }
1120
1121         if (ath5k_channel < 145 || !(ath5k_channel & 1)) {
1122                 clock = 1;
1123                 data1 = ((ath5k_hw_bitswap(ath5k_channel - 24, 8) & 0xff) << 2) |
1124                         (clock << 1) | (1 << 10) | 1;
1125         } else {
1126                 clock = 0;
1127                 data1 = ((ath5k_hw_bitswap((ath5k_channel - 24) / 2, 8) & 0xff)
1128                         << 2) | (clock << 1) | (1 << 10) | 1;
1129         }
1130
1131         ath5k_hw_reg_write(ah, (data1 & 0xff) | ((data0 & 0xff) << 8),
1132                         AR5K_RF_BUFFER);
1133         ath5k_hw_reg_write(ah, ((data1 >> 8) & 0xff) | (data0 & 0xff00),
1134                         AR5K_RF_BUFFER_CONTROL_3);
1135
1136         return 0;
1137 }
1138
1139 /*
1140  * Set channel on 5112 and newer
1141  */
1142 static int ath5k_hw_rf5112_channel(struct ath5k_hw *ah,
1143                 struct ieee80211_channel *channel)
1144 {
1145         u32 data, data0, data1, data2;
1146         u16 c;
1147
1148         data = data0 = data1 = data2 = 0;
1149         c = channel->center_freq;
1150
1151         if (c < 4800) {
1152                 if (!((c - 2224) % 5)) {
1153                         data0 = ((2 * (c - 704)) - 3040) / 10;
1154                         data1 = 1;
1155                 } else if (!((c - 2192) % 5)) {
1156                         data0 = ((2 * (c - 672)) - 3040) / 10;
1157                         data1 = 0;
1158                 } else
1159                         return -EINVAL;
1160
1161                 data0 = ath5k_hw_bitswap((data0 << 2) & 0xff, 8);
1162         } else if ((c % 5) != 2 || c > 5435) {
1163                 if (!(c % 20) && c >= 5120) {
1164                         data0 = ath5k_hw_bitswap(((c - 4800) / 20 << 2), 8);
1165                         data2 = ath5k_hw_bitswap(3, 2);
1166                 } else if (!(c % 10)) {
1167                         data0 = ath5k_hw_bitswap(((c - 4800) / 10 << 1), 8);
1168                         data2 = ath5k_hw_bitswap(2, 2);
1169                 } else if (!(c % 5)) {
1170                         data0 = ath5k_hw_bitswap((c - 4800) / 5, 8);
1171                         data2 = ath5k_hw_bitswap(1, 2);
1172                 } else
1173                         return -EINVAL;
1174         } else {
1175                 data0 = ath5k_hw_bitswap((10 * (c - 2 - 4800)) / 25 + 1, 8);
1176                 data2 = ath5k_hw_bitswap(0, 2);
1177         }
1178
1179         data = (data0 << 4) | (data1 << 1) | (data2 << 2) | 0x1001;
1180
1181         ath5k_hw_reg_write(ah, data & 0xff, AR5K_RF_BUFFER);
1182         ath5k_hw_reg_write(ah, (data >> 8) & 0x7f, AR5K_RF_BUFFER_CONTROL_5);
1183
1184         return 0;
1185 }
1186
1187 /*
1188  * Set the channel on the RF2425
1189  */
1190 static int ath5k_hw_rf2425_channel(struct ath5k_hw *ah,
1191                 struct ieee80211_channel *channel)
1192 {
1193         u32 data, data0, data2;
1194         u16 c;
1195
1196         data = data0 = data2 = 0;
1197         c = channel->center_freq;
1198
1199         if (c < 4800) {
1200                 data0 = ath5k_hw_bitswap((c - 2272), 8);
1201                 data2 = 0;
1202         /* ? 5GHz ? */
1203         } else if ((c % 5) != 2 || c > 5435) {
1204                 if (!(c % 20) && c < 5120)
1205                         data0 = ath5k_hw_bitswap(((c - 4800) / 20 << 2), 8);
1206                 else if (!(c % 10))
1207                         data0 = ath5k_hw_bitswap(((c - 4800) / 10 << 1), 8);
1208                 else if (!(c % 5))
1209                         data0 = ath5k_hw_bitswap((c - 4800) / 5, 8);
1210                 else
1211                         return -EINVAL;
1212                 data2 = ath5k_hw_bitswap(1, 2);
1213         } else {
1214                 data0 = ath5k_hw_bitswap((10 * (c - 2 - 4800)) / 25 + 1, 8);
1215                 data2 = ath5k_hw_bitswap(0, 2);
1216         }
1217
1218         data = (data0 << 4) | data2 << 2 | 0x1001;
1219
1220         ath5k_hw_reg_write(ah, data & 0xff, AR5K_RF_BUFFER);
1221         ath5k_hw_reg_write(ah, (data >> 8) & 0x7f, AR5K_RF_BUFFER_CONTROL_5);
1222
1223         return 0;
1224 }
1225
1226 /*
1227  * Set a channel on the radio chip
1228  */
1229 static int ath5k_hw_channel(struct ath5k_hw *ah,
1230                 struct ieee80211_channel *channel)
1231 {
1232         int ret;
1233         /*
1234          * Check bounds supported by the PHY (we don't care about regultory
1235          * restrictions at this point). Note: hw_value already has the band
1236          * (CHANNEL_2GHZ, or CHANNEL_5GHZ) so we inform ath5k_channel_ok()
1237          * of the band by that */
1238         if (!ath5k_channel_ok(ah, channel->center_freq, channel->hw_value)) {
1239                 ATH5K_ERR(ah->ah_sc,
1240                         "channel frequency (%u MHz) out of supported "
1241                         "band range\n",
1242                         channel->center_freq);
1243                         return -EINVAL;
1244         }
1245
1246         /*
1247          * Set the channel and wait
1248          */
1249         switch (ah->ah_radio) {
1250         case AR5K_RF5110:
1251                 ret = ath5k_hw_rf5110_channel(ah, channel);
1252                 break;
1253         case AR5K_RF5111:
1254                 ret = ath5k_hw_rf5111_channel(ah, channel);
1255                 break;
1256         case AR5K_RF2425:
1257                 ret = ath5k_hw_rf2425_channel(ah, channel);
1258                 break;
1259         default:
1260                 ret = ath5k_hw_rf5112_channel(ah, channel);
1261                 break;
1262         }
1263
1264         if (ret)
1265                 return ret;
1266
1267         /* Set JAPAN setting for channel 14 */
1268         if (channel->center_freq == 2484) {
1269                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_CCKTXCTL,
1270                                 AR5K_PHY_CCKTXCTL_JAPAN);
1271         } else {
1272                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_CCKTXCTL,
1273                                 AR5K_PHY_CCKTXCTL_WORLD);
1274         }
1275
1276         ah->ah_current_channel = channel;
1277
1278         return 0;
1279 }
1280
1281 /*****************\
1282   PHY calibration
1283 \*****************/
1284
1285 static s32 ath5k_hw_read_measured_noise_floor(struct ath5k_hw *ah)
1286 {
1287         s32 val;
1288
1289         val = ath5k_hw_reg_read(ah, AR5K_PHY_NF);
1290         return sign_extend32(AR5K_REG_MS(val, AR5K_PHY_NF_MINCCA_PWR), 8);
1291 }
1292
1293 void ath5k_hw_init_nfcal_hist(struct ath5k_hw *ah)
1294 {
1295         int i;
1296
1297         ah->ah_nfcal_hist.index = 0;
1298         for (i = 0; i < ATH5K_NF_CAL_HIST_MAX; i++)
1299                 ah->ah_nfcal_hist.nfval[i] = AR5K_TUNE_CCA_MAX_GOOD_VALUE;
1300 }
1301
1302 static void ath5k_hw_update_nfcal_hist(struct ath5k_hw *ah, s16 noise_floor)
1303 {
1304         struct ath5k_nfcal_hist *hist = &ah->ah_nfcal_hist;
1305         hist->index = (hist->index + 1) & (ATH5K_NF_CAL_HIST_MAX-1);
1306         hist->nfval[hist->index] = noise_floor;
1307 }
1308
1309 static s16 ath5k_hw_get_median_noise_floor(struct ath5k_hw *ah)
1310 {
1311         s16 sort[ATH5K_NF_CAL_HIST_MAX];
1312         s16 tmp;
1313         int i, j;
1314
1315         memcpy(sort, ah->ah_nfcal_hist.nfval, sizeof(sort));
1316         for (i = 0; i < ATH5K_NF_CAL_HIST_MAX - 1; i++) {
1317                 for (j = 1; j < ATH5K_NF_CAL_HIST_MAX - i; j++) {
1318                         if (sort[j] > sort[j-1]) {
1319                                 tmp = sort[j];
1320                                 sort[j] = sort[j-1];
1321                                 sort[j-1] = tmp;
1322                         }
1323                 }
1324         }
1325         for (i = 0; i < ATH5K_NF_CAL_HIST_MAX; i++) {
1326                 ATH5K_DBG(ah->ah_sc, ATH5K_DEBUG_CALIBRATE,
1327                         "cal %d:%d\n", i, sort[i]);
1328         }
1329         return sort[(ATH5K_NF_CAL_HIST_MAX-1) / 2];
1330 }
1331
1332 /*
1333  * When we tell the hardware to perform a noise floor calibration
1334  * by setting the AR5K_PHY_AGCCTL_NF bit, it will periodically
1335  * sample-and-hold the minimum noise level seen at the antennas.
1336  * This value is then stored in a ring buffer of recently measured
1337  * noise floor values so we have a moving window of the last few
1338  * samples.
1339  *
1340  * The median of the values in the history is then loaded into the
1341  * hardware for its own use for RSSI and CCA measurements.
1342  */
1343 void ath5k_hw_update_noise_floor(struct ath5k_hw *ah)
1344 {
1345         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
1346         u32 val;
1347         s16 nf, threshold;
1348         u8 ee_mode;
1349
1350         /* keep last value if calibration hasn't completed */
1351         if (ath5k_hw_reg_read(ah, AR5K_PHY_AGCCTL) & AR5K_PHY_AGCCTL_NF) {
1352                 ATH5K_DBG(ah->ah_sc, ATH5K_DEBUG_CALIBRATE,
1353                         "NF did not complete in calibration window\n");
1354
1355                 return;
1356         }
1357
1358         switch (ah->ah_current_channel->hw_value & CHANNEL_MODES) {
1359         case CHANNEL_A:
1360         case CHANNEL_XR:
1361                 ee_mode = AR5K_EEPROM_MODE_11A;
1362                 break;
1363         case CHANNEL_G:
1364                 ee_mode = AR5K_EEPROM_MODE_11G;
1365                 break;
1366         default:
1367         case CHANNEL_B:
1368                 ee_mode = AR5K_EEPROM_MODE_11B;
1369                 break;
1370         }
1371
1372
1373         /* completed NF calibration, test threshold */
1374         nf = ath5k_hw_read_measured_noise_floor(ah);
1375         threshold = ee->ee_noise_floor_thr[ee_mode];
1376
1377         if (nf > threshold) {
1378                 ATH5K_DBG(ah->ah_sc, ATH5K_DEBUG_CALIBRATE,
1379                         "noise floor failure detected; "
1380                         "read %d, threshold %d\n",
1381                         nf, threshold);
1382
1383                 nf = AR5K_TUNE_CCA_MAX_GOOD_VALUE;
1384         }
1385
1386         ath5k_hw_update_nfcal_hist(ah, nf);
1387         nf = ath5k_hw_get_median_noise_floor(ah);
1388
1389         /* load noise floor (in .5 dBm) so the hardware will use it */
1390         val = ath5k_hw_reg_read(ah, AR5K_PHY_NF) & ~AR5K_PHY_NF_M;
1391         val |= (nf * 2) & AR5K_PHY_NF_M;
1392         ath5k_hw_reg_write(ah, val, AR5K_PHY_NF);
1393
1394         AR5K_REG_MASKED_BITS(ah, AR5K_PHY_AGCCTL, AR5K_PHY_AGCCTL_NF,
1395                 ~(AR5K_PHY_AGCCTL_NF_EN | AR5K_PHY_AGCCTL_NF_NOUPDATE));
1396
1397         ath5k_hw_register_timeout(ah, AR5K_PHY_AGCCTL, AR5K_PHY_AGCCTL_NF,
1398                 0, false);
1399
1400         /*
1401          * Load a high max CCA Power value (-50 dBm in .5 dBm units)
1402          * so that we're not capped by the median we just loaded.
1403          * This will be used as the initial value for the next noise
1404          * floor calibration.
1405          */
1406         val = (val & ~AR5K_PHY_NF_M) | ((-50 * 2) & AR5K_PHY_NF_M);
1407         ath5k_hw_reg_write(ah, val, AR5K_PHY_NF);
1408         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL,
1409                 AR5K_PHY_AGCCTL_NF_EN |
1410                 AR5K_PHY_AGCCTL_NF_NOUPDATE |
1411                 AR5K_PHY_AGCCTL_NF);
1412
1413         ah->ah_noise_floor = nf;
1414
1415         ATH5K_DBG(ah->ah_sc, ATH5K_DEBUG_CALIBRATE,
1416                 "noise floor calibrated: %d\n", nf);
1417 }
1418
1419 /*
1420  * Perform a PHY calibration on RF5110
1421  * -Fix BPSK/QAM Constellation (I/Q correction)
1422  */
1423 static int ath5k_hw_rf5110_calibrate(struct ath5k_hw *ah,
1424                 struct ieee80211_channel *channel)
1425 {
1426         u32 phy_sig, phy_agc, phy_sat, beacon;
1427         int ret;
1428
1429         /*
1430          * Disable beacons and RX/TX queues, wait
1431          */
1432         AR5K_REG_ENABLE_BITS(ah, AR5K_DIAG_SW_5210,
1433                 AR5K_DIAG_SW_DIS_TX_5210 | AR5K_DIAG_SW_DIS_RX_5210);
1434         beacon = ath5k_hw_reg_read(ah, AR5K_BEACON_5210);
1435         ath5k_hw_reg_write(ah, beacon & ~AR5K_BEACON_ENABLE, AR5K_BEACON_5210);
1436
1437         mdelay(2);
1438
1439         /*
1440          * Set the channel (with AGC turned off)
1441          */
1442         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGC, AR5K_PHY_AGC_DISABLE);
1443         udelay(10);
1444         ret = ath5k_hw_channel(ah, channel);
1445
1446         /*
1447          * Activate PHY and wait
1448          */
1449         ath5k_hw_reg_write(ah, AR5K_PHY_ACT_ENABLE, AR5K_PHY_ACT);
1450         mdelay(1);
1451
1452         AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_AGC, AR5K_PHY_AGC_DISABLE);
1453
1454         if (ret)
1455                 return ret;
1456
1457         /*
1458          * Calibrate the radio chip
1459          */
1460
1461         /* Remember normal state */
1462         phy_sig = ath5k_hw_reg_read(ah, AR5K_PHY_SIG);
1463         phy_agc = ath5k_hw_reg_read(ah, AR5K_PHY_AGCCOARSE);
1464         phy_sat = ath5k_hw_reg_read(ah, AR5K_PHY_ADCSAT);
1465
1466         /* Update radio registers */
1467         ath5k_hw_reg_write(ah, (phy_sig & ~(AR5K_PHY_SIG_FIRPWR)) |
1468                 AR5K_REG_SM(-1, AR5K_PHY_SIG_FIRPWR), AR5K_PHY_SIG);
1469
1470         ath5k_hw_reg_write(ah, (phy_agc & ~(AR5K_PHY_AGCCOARSE_HI |
1471                         AR5K_PHY_AGCCOARSE_LO)) |
1472                 AR5K_REG_SM(-1, AR5K_PHY_AGCCOARSE_HI) |
1473                 AR5K_REG_SM(-127, AR5K_PHY_AGCCOARSE_LO), AR5K_PHY_AGCCOARSE);
1474
1475         ath5k_hw_reg_write(ah, (phy_sat & ~(AR5K_PHY_ADCSAT_ICNT |
1476                         AR5K_PHY_ADCSAT_THR)) |
1477                 AR5K_REG_SM(2, AR5K_PHY_ADCSAT_ICNT) |
1478                 AR5K_REG_SM(12, AR5K_PHY_ADCSAT_THR), AR5K_PHY_ADCSAT);
1479
1480         udelay(20);
1481
1482         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGC, AR5K_PHY_AGC_DISABLE);
1483         udelay(10);
1484         ath5k_hw_reg_write(ah, AR5K_PHY_RFSTG_DISABLE, AR5K_PHY_RFSTG);
1485         AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_AGC, AR5K_PHY_AGC_DISABLE);
1486
1487         mdelay(1);
1488
1489         /*
1490          * Enable calibration and wait until completion
1491          */
1492         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL, AR5K_PHY_AGCCTL_CAL);
1493
1494         ret = ath5k_hw_register_timeout(ah, AR5K_PHY_AGCCTL,
1495                         AR5K_PHY_AGCCTL_CAL, 0, false);
1496
1497         /* Reset to normal state */
1498         ath5k_hw_reg_write(ah, phy_sig, AR5K_PHY_SIG);
1499         ath5k_hw_reg_write(ah, phy_agc, AR5K_PHY_AGCCOARSE);
1500         ath5k_hw_reg_write(ah, phy_sat, AR5K_PHY_ADCSAT);
1501
1502         if (ret) {
1503                 ATH5K_ERR(ah->ah_sc, "calibration timeout (%uMHz)\n",
1504                                 channel->center_freq);
1505                 return ret;
1506         }
1507
1508         /*
1509          * Re-enable RX/TX and beacons
1510          */
1511         AR5K_REG_DISABLE_BITS(ah, AR5K_DIAG_SW_5210,
1512                 AR5K_DIAG_SW_DIS_TX_5210 | AR5K_DIAG_SW_DIS_RX_5210);
1513         ath5k_hw_reg_write(ah, beacon, AR5K_BEACON_5210);
1514
1515         return 0;
1516 }
1517
1518 /*
1519  * Perform I/Q calibration on RF5111/5112 and newer chips
1520  */
1521 static int
1522 ath5k_hw_rf511x_iq_calibrate(struct ath5k_hw *ah)
1523 {
1524         u32 i_pwr, q_pwr;
1525         s32 iq_corr, i_coff, i_coffd, q_coff, q_coffd;
1526         int i;
1527
1528         if (!ah->ah_calibration ||
1529                 ath5k_hw_reg_read(ah, AR5K_PHY_IQ) & AR5K_PHY_IQ_RUN)
1530                 return 0;
1531
1532         /* Calibration has finished, get the results and re-run */
1533         /* work around empty results which can apparently happen on 5212 */
1534         for (i = 0; i <= 10; i++) {
1535                 iq_corr = ath5k_hw_reg_read(ah, AR5K_PHY_IQRES_CAL_CORR);
1536                 i_pwr = ath5k_hw_reg_read(ah, AR5K_PHY_IQRES_CAL_PWR_I);
1537                 q_pwr = ath5k_hw_reg_read(ah, AR5K_PHY_IQRES_CAL_PWR_Q);
1538                 ATH5K_DBG_UNLIMIT(ah->ah_sc, ATH5K_DEBUG_CALIBRATE,
1539                         "iq_corr:%x i_pwr:%x q_pwr:%x", iq_corr, i_pwr, q_pwr);
1540                 if (i_pwr && q_pwr)
1541                         break;
1542         }
1543
1544         i_coffd = ((i_pwr >> 1) + (q_pwr >> 1)) >> 7;
1545
1546         if (ah->ah_version == AR5K_AR5211)
1547                 q_coffd = q_pwr >> 6;
1548         else
1549                 q_coffd = q_pwr >> 7;
1550
1551         /* protect against divide by 0 and loss of sign bits */
1552         if (i_coffd == 0 || q_coffd < 2)
1553                 return 0;
1554
1555         i_coff = (-iq_corr) / i_coffd;
1556         i_coff = clamp(i_coff, -32, 31); /* signed 6 bit */
1557
1558         if (ah->ah_version == AR5K_AR5211)
1559                 q_coff = (i_pwr / q_coffd) - 64;
1560         else
1561                 q_coff = (i_pwr / q_coffd) - 128;
1562         q_coff = clamp(q_coff, -16, 15); /* signed 5 bit */
1563
1564         ATH5K_DBG_UNLIMIT(ah->ah_sc, ATH5K_DEBUG_CALIBRATE,
1565                         "new I:%d Q:%d (i_coffd:%x q_coffd:%x)",
1566                         i_coff, q_coff, i_coffd, q_coffd);
1567
1568         /* Commit new I/Q values (set enable bit last to match HAL sources) */
1569         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_IQ, AR5K_PHY_IQ_CORR_Q_I_COFF, i_coff);
1570         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_IQ, AR5K_PHY_IQ_CORR_Q_Q_COFF, q_coff);
1571         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_IQ, AR5K_PHY_IQ_CORR_ENABLE);
1572
1573         /* Re-enable calibration -if we don't we'll commit
1574          * the same values again and again */
1575         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_IQ,
1576                         AR5K_PHY_IQ_CAL_NUM_LOG_MAX, 15);
1577         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_IQ, AR5K_PHY_IQ_RUN);
1578
1579         return 0;
1580 }
1581
1582 /*
1583  * Perform a PHY calibration
1584  */
1585 int ath5k_hw_phy_calibrate(struct ath5k_hw *ah,
1586                 struct ieee80211_channel *channel)
1587 {
1588         int ret;
1589
1590         if (ah->ah_radio == AR5K_RF5110)
1591                 ret = ath5k_hw_rf5110_calibrate(ah, channel);
1592         else {
1593                 ret = ath5k_hw_rf511x_iq_calibrate(ah);
1594                 ath5k_hw_request_rfgain_probe(ah);
1595         }
1596
1597         return ret;
1598 }
1599
1600
1601 /***************************\
1602 * Spur mitigation functions *
1603 \***************************/
1604
1605 static void
1606 ath5k_hw_set_spur_mitigation_filter(struct ath5k_hw *ah,
1607                                 struct ieee80211_channel *channel)
1608 {
1609         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
1610         u32 mag_mask[4] = {0, 0, 0, 0};
1611         u32 pilot_mask[2] = {0, 0};
1612         /* Note: fbin values are scaled up by 2 */
1613         u16 spur_chan_fbin, chan_fbin, symbol_width, spur_detection_window;
1614         s32 spur_delta_phase, spur_freq_sigma_delta;
1615         s32 spur_offset, num_symbols_x16;
1616         u8 num_symbol_offsets, i, freq_band;
1617
1618         /* Convert current frequency to fbin value (the same way channels
1619          * are stored on EEPROM, check out ath5k_eeprom_bin2freq) and scale
1620          * up by 2 so we can compare it later */
1621         if (channel->hw_value & CHANNEL_2GHZ) {
1622                 chan_fbin = (channel->center_freq - 2300) * 10;
1623                 freq_band = AR5K_EEPROM_BAND_2GHZ;
1624         } else {
1625                 chan_fbin = (channel->center_freq - 4900) * 10;
1626                 freq_band = AR5K_EEPROM_BAND_5GHZ;
1627         }
1628
1629         /* Check if any spur_chan_fbin from EEPROM is
1630          * within our current channel's spur detection range */
1631         spur_chan_fbin = AR5K_EEPROM_NO_SPUR;
1632         spur_detection_window = AR5K_SPUR_CHAN_WIDTH;
1633         /* XXX: Half/Quarter channels ?*/
1634         if (ah->ah_bwmode == AR5K_BWMODE_40MHZ)
1635                 spur_detection_window *= 2;
1636
1637         for (i = 0; i < AR5K_EEPROM_N_SPUR_CHANS; i++) {
1638                 spur_chan_fbin = ee->ee_spur_chans[i][freq_band];
1639
1640                 /* Note: mask cleans AR5K_EEPROM_NO_SPUR flag
1641                  * so it's zero if we got nothing from EEPROM */
1642                 if (spur_chan_fbin == AR5K_EEPROM_NO_SPUR) {
1643                         spur_chan_fbin &= AR5K_EEPROM_SPUR_CHAN_MASK;
1644                         break;
1645                 }
1646
1647                 if ((chan_fbin - spur_detection_window <=
1648                 (spur_chan_fbin & AR5K_EEPROM_SPUR_CHAN_MASK)) &&
1649                 (chan_fbin + spur_detection_window >=
1650                 (spur_chan_fbin & AR5K_EEPROM_SPUR_CHAN_MASK))) {
1651                         spur_chan_fbin &= AR5K_EEPROM_SPUR_CHAN_MASK;
1652                         break;
1653                 }
1654         }
1655
1656         /* We need to enable spur filter for this channel */
1657         if (spur_chan_fbin) {
1658                 spur_offset = spur_chan_fbin - chan_fbin;
1659                 /*
1660                  * Calculate deltas:
1661                  * spur_freq_sigma_delta -> spur_offset / sample_freq << 21
1662                  * spur_delta_phase -> spur_offset / chip_freq << 11
1663                  * Note: Both values have 100Hz resolution
1664                  */
1665                 switch (ah->ah_bwmode) {
1666                 case AR5K_BWMODE_40MHZ:
1667                         /* Both sample_freq and chip_freq are 80MHz */
1668                         spur_delta_phase = (spur_offset << 16) / 25;
1669                         spur_freq_sigma_delta = (spur_delta_phase >> 10);
1670                         symbol_width = AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz * 2;
1671                         break;
1672                 case AR5K_BWMODE_10MHZ:
1673                         /* Both sample_freq and chip_freq are 20MHz (?) */
1674                         spur_delta_phase = (spur_offset << 18) / 25;
1675                         spur_freq_sigma_delta = (spur_delta_phase >> 10);
1676                         symbol_width = AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz / 2;
1677                 case AR5K_BWMODE_5MHZ:
1678                         /* Both sample_freq and chip_freq are 10MHz (?) */
1679                         spur_delta_phase = (spur_offset << 19) / 25;
1680                         spur_freq_sigma_delta = (spur_delta_phase >> 10);
1681                         symbol_width = AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz / 4;
1682                 default:
1683                         if (channel->hw_value == CHANNEL_A) {
1684                                 /* Both sample_freq and chip_freq are 40MHz */
1685                                 spur_delta_phase = (spur_offset << 17) / 25;
1686                                 spur_freq_sigma_delta =
1687                                                 (spur_delta_phase >> 10);
1688                                 symbol_width =
1689                                         AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz;
1690                         } else {
1691                                 /* sample_freq -> 40MHz chip_freq -> 44MHz
1692                                  * (for b compatibility) */
1693                                 spur_delta_phase = (spur_offset << 17) / 25;
1694                                 spur_freq_sigma_delta =
1695                                                 (spur_offset << 8) / 55;
1696                                 symbol_width =
1697                                         AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz;
1698                         }
1699                         break;
1700                 }
1701
1702                 /* Calculate pilot and magnitude masks */
1703
1704                 /* Scale up spur_offset by 1000 to switch to 100HZ resolution
1705                  * and divide by symbol_width to find how many symbols we have
1706                  * Note: number of symbols is scaled up by 16 */
1707                 num_symbols_x16 = ((spur_offset * 1000) << 4) / symbol_width;
1708
1709                 /* Spur is on a symbol if num_symbols_x16 % 16 is zero */
1710                 if (!(num_symbols_x16 & 0xF))
1711                         /* _X_ */
1712                         num_symbol_offsets = 3;
1713                 else
1714                         /* _xx_ */
1715                         num_symbol_offsets = 4;
1716
1717                 for (i = 0; i < num_symbol_offsets; i++) {
1718
1719                         /* Calculate pilot mask */
1720                         s32 curr_sym_off =
1721                                 (num_symbols_x16 / 16) + i + 25;
1722
1723                         /* Pilot magnitude mask seems to be a way to
1724                          * declare the boundaries for our detection
1725                          * window or something, it's 2 for the middle
1726                          * value(s) where the symbol is expected to be
1727                          * and 1 on the boundary values */
1728                         u8 plt_mag_map =
1729                                 (i == 0 || i == (num_symbol_offsets - 1))
1730                                                                 ? 1 : 2;
1731
1732                         if (curr_sym_off >= 0 && curr_sym_off <= 32) {
1733                                 if (curr_sym_off <= 25)
1734                                         pilot_mask[0] |= 1 << curr_sym_off;
1735                                 else if (curr_sym_off >= 27)
1736                                         pilot_mask[0] |= 1 << (curr_sym_off - 1);
1737                         } else if (curr_sym_off >= 33 && curr_sym_off <= 52)
1738                                 pilot_mask[1] |= 1 << (curr_sym_off - 33);
1739
1740                         /* Calculate magnitude mask (for viterbi decoder) */
1741                         if (curr_sym_off >= -1 && curr_sym_off <= 14)
1742                                 mag_mask[0] |=
1743                                         plt_mag_map << (curr_sym_off + 1) * 2;
1744                         else if (curr_sym_off >= 15 && curr_sym_off <= 30)
1745                                 mag_mask[1] |=
1746                                         plt_mag_map << (curr_sym_off - 15) * 2;
1747                         else if (curr_sym_off >= 31 && curr_sym_off <= 46)
1748                                 mag_mask[2] |=
1749                                         plt_mag_map << (curr_sym_off - 31) * 2;
1750                         else if (curr_sym_off >= 47 && curr_sym_off <= 53)
1751                                 mag_mask[3] |=
1752                                         plt_mag_map << (curr_sym_off - 47) * 2;
1753
1754                 }
1755
1756                 /* Write settings on hw to enable spur filter */
1757                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK_CTL,
1758                                         AR5K_PHY_BIN_MASK_CTL_RATE, 0xff);
1759                 /* XXX: Self correlator also ? */
1760                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_IQ,
1761                                         AR5K_PHY_IQ_PILOT_MASK_EN |
1762                                         AR5K_PHY_IQ_CHAN_MASK_EN |
1763                                         AR5K_PHY_IQ_SPUR_FILT_EN);
1764
1765                 /* Set delta phase and freq sigma delta */
1766                 ath5k_hw_reg_write(ah,
1767                                 AR5K_REG_SM(spur_delta_phase,
1768                                         AR5K_PHY_TIMING_11_SPUR_DELTA_PHASE) |
1769                                 AR5K_REG_SM(spur_freq_sigma_delta,
1770                                 AR5K_PHY_TIMING_11_SPUR_FREQ_SD) |
1771                                 AR5K_PHY_TIMING_11_USE_SPUR_IN_AGC,
1772                                 AR5K_PHY_TIMING_11);
1773
1774                 /* Write pilot masks */
1775                 ath5k_hw_reg_write(ah, pilot_mask[0], AR5K_PHY_TIMING_7);
1776                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_8,
1777                                         AR5K_PHY_TIMING_8_PILOT_MASK_2,
1778                                         pilot_mask[1]);
1779
1780                 ath5k_hw_reg_write(ah, pilot_mask[0], AR5K_PHY_TIMING_9);
1781                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_10,
1782                                         AR5K_PHY_TIMING_10_PILOT_MASK_2,
1783                                         pilot_mask[1]);
1784
1785                 /* Write magnitude masks */
1786                 ath5k_hw_reg_write(ah, mag_mask[0], AR5K_PHY_BIN_MASK_1);
1787                 ath5k_hw_reg_write(ah, mag_mask[1], AR5K_PHY_BIN_MASK_2);
1788                 ath5k_hw_reg_write(ah, mag_mask[2], AR5K_PHY_BIN_MASK_3);
1789                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK_CTL,
1790                                         AR5K_PHY_BIN_MASK_CTL_MASK_4,
1791                                         mag_mask[3]);
1792
1793                 ath5k_hw_reg_write(ah, mag_mask[0], AR5K_PHY_BIN_MASK2_1);
1794                 ath5k_hw_reg_write(ah, mag_mask[1], AR5K_PHY_BIN_MASK2_2);
1795                 ath5k_hw_reg_write(ah, mag_mask[2], AR5K_PHY_BIN_MASK2_3);
1796                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK2_4,
1797                                         AR5K_PHY_BIN_MASK2_4_MASK_4,
1798                                         mag_mask[3]);
1799
1800         } else if (ath5k_hw_reg_read(ah, AR5K_PHY_IQ) &
1801         AR5K_PHY_IQ_SPUR_FILT_EN) {
1802                 /* Clean up spur mitigation settings and disable fliter */
1803                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK_CTL,
1804                                         AR5K_PHY_BIN_MASK_CTL_RATE, 0);
1805                 AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_IQ,
1806                                         AR5K_PHY_IQ_PILOT_MASK_EN |
1807                                         AR5K_PHY_IQ_CHAN_MASK_EN |
1808                                         AR5K_PHY_IQ_SPUR_FILT_EN);
1809                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_TIMING_11);
1810
1811                 /* Clear pilot masks */
1812                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_TIMING_7);
1813                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_8,
1814                                         AR5K_PHY_TIMING_8_PILOT_MASK_2,
1815                                         0);
1816
1817                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_TIMING_9);
1818                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_10,
1819                                         AR5K_PHY_TIMING_10_PILOT_MASK_2,
1820                                         0);
1821
1822                 /* Clear magnitude masks */
1823                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK_1);
1824                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK_2);
1825                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK_3);
1826                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK_CTL,
1827                                         AR5K_PHY_BIN_MASK_CTL_MASK_4,
1828                                         0);
1829
1830                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK2_1);
1831                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK2_2);
1832                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK2_3);
1833                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK2_4,
1834                                         AR5K_PHY_BIN_MASK2_4_MASK_4,
1835                                         0);
1836         }
1837 }
1838
1839
1840 /*****************\
1841 * Antenna control *
1842 \*****************/
1843
1844 static void /*TODO:Boundary check*/
1845 ath5k_hw_set_def_antenna(struct ath5k_hw *ah, u8 ant)
1846 {
1847         if (ah->ah_version != AR5K_AR5210)
1848                 ath5k_hw_reg_write(ah, ant & 0x7, AR5K_DEFAULT_ANTENNA);
1849 }
1850
1851 /*
1852  * Enable/disable fast rx antenna diversity
1853  */
1854 static void
1855 ath5k_hw_set_fast_div(struct ath5k_hw *ah, u8 ee_mode, bool enable)
1856 {
1857         switch (ee_mode) {
1858         case AR5K_EEPROM_MODE_11G:
1859                 /* XXX: This is set to
1860                  * disabled on initvals !!! */
1861         case AR5K_EEPROM_MODE_11A:
1862                 if (enable)
1863                         AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_AGCCTL,
1864                                         AR5K_PHY_AGCCTL_OFDM_DIV_DIS);
1865                 else
1866                         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL,
1867                                         AR5K_PHY_AGCCTL_OFDM_DIV_DIS);
1868                 break;
1869         case AR5K_EEPROM_MODE_11B:
1870                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL,
1871                                         AR5K_PHY_AGCCTL_OFDM_DIV_DIS);
1872                 break;
1873         default:
1874                 return;
1875         }
1876
1877         if (enable) {
1878                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_RESTART,
1879                                 AR5K_PHY_RESTART_DIV_GC, 4);
1880
1881                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_FAST_ANT_DIV,
1882                                         AR5K_PHY_FAST_ANT_DIV_EN);
1883         } else {
1884                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_RESTART,
1885                                 AR5K_PHY_RESTART_DIV_GC, 0);
1886
1887                 AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_FAST_ANT_DIV,
1888                                         AR5K_PHY_FAST_ANT_DIV_EN);
1889         }
1890 }
1891
1892 void
1893 ath5k_hw_set_antenna_switch(struct ath5k_hw *ah, u8 ee_mode)
1894 {
1895         u8 ant0, ant1;
1896
1897         /*
1898          * In case a fixed antenna was set as default
1899          * use the same switch table twice.
1900          */
1901         if (ah->ah_ant_mode == AR5K_ANTMODE_FIXED_A)
1902                 ant0 = ant1 = AR5K_ANT_SWTABLE_A;
1903         else if (ah->ah_ant_mode == AR5K_ANTMODE_FIXED_B)
1904                 ant0 = ant1 = AR5K_ANT_SWTABLE_B;
1905         else {
1906                 ant0 = AR5K_ANT_SWTABLE_A;
1907                 ant1 = AR5K_ANT_SWTABLE_B;
1908         }
1909
1910         /* Set antenna idle switch table */
1911         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_ANT_CTL,
1912                         AR5K_PHY_ANT_CTL_SWTABLE_IDLE,
1913                         (ah->ah_ant_ctl[ee_mode][AR5K_ANT_CTL] |
1914                         AR5K_PHY_ANT_CTL_TXRX_EN));
1915
1916         /* Set antenna switch tables */
1917         ath5k_hw_reg_write(ah, ah->ah_ant_ctl[ee_mode][ant0],
1918                 AR5K_PHY_ANT_SWITCH_TABLE_0);
1919         ath5k_hw_reg_write(ah, ah->ah_ant_ctl[ee_mode][ant1],
1920                 AR5K_PHY_ANT_SWITCH_TABLE_1);
1921 }
1922
1923 /*
1924  * Set antenna operating mode
1925  */
1926 void
1927 ath5k_hw_set_antenna_mode(struct ath5k_hw *ah, u8 ant_mode)
1928 {
1929         struct ieee80211_channel *channel = ah->ah_current_channel;
1930         bool use_def_for_tx, update_def_on_tx, use_def_for_rts, fast_div;
1931         bool use_def_for_sg;
1932         u8 def_ant, tx_ant, ee_mode;
1933         u32 sta_id1 = 0;
1934
1935         /* if channel is not initialized yet we can't set the antennas
1936          * so just store the mode. it will be set on the next reset */
1937         if (channel == NULL) {
1938                 ah->ah_ant_mode = ant_mode;
1939                 return;
1940         }
1941
1942         def_ant = ah->ah_def_ant;
1943
1944         switch (channel->hw_value & CHANNEL_MODES) {
1945         case CHANNEL_A:
1946         case CHANNEL_XR:
1947                 ee_mode = AR5K_EEPROM_MODE_11A;
1948                 break;
1949         case CHANNEL_G:
1950                 ee_mode = AR5K_EEPROM_MODE_11G;
1951                 break;
1952         case CHANNEL_B:
1953                 ee_mode = AR5K_EEPROM_MODE_11B;
1954                 break;
1955         default:
1956                 ATH5K_ERR(ah->ah_sc,
1957                         "invalid channel: %d\n", channel->center_freq);
1958                 return;
1959         }
1960
1961         switch (ant_mode) {
1962         case AR5K_ANTMODE_DEFAULT:
1963                 tx_ant = 0;
1964                 use_def_for_tx = false;
1965                 update_def_on_tx = false;
1966                 use_def_for_rts = false;
1967                 use_def_for_sg = false;
1968                 fast_div = true;
1969                 break;
1970         case AR5K_ANTMODE_FIXED_A:
1971                 def_ant = 1;
1972                 tx_ant = 1;
1973                 use_def_for_tx = true;
1974                 update_def_on_tx = false;
1975                 use_def_for_rts = true;
1976                 use_def_for_sg = true;
1977                 fast_div = false;
1978                 break;
1979         case AR5K_ANTMODE_FIXED_B:
1980                 def_ant = 2;
1981                 tx_ant = 2;
1982                 use_def_for_tx = true;
1983                 update_def_on_tx = false;
1984                 use_def_for_rts = true;
1985                 use_def_for_sg = true;
1986                 fast_div = false;
1987                 break;
1988         case AR5K_ANTMODE_SINGLE_AP:
1989                 def_ant = 1;    /* updated on tx */
1990                 tx_ant = 0;
1991                 use_def_for_tx = true;
1992                 update_def_on_tx = true;
1993                 use_def_for_rts = true;
1994                 use_def_for_sg = true;
1995                 fast_div = true;
1996                 break;
1997         case AR5K_ANTMODE_SECTOR_AP:
1998                 tx_ant = 1;     /* variable */
1999                 use_def_for_tx = false;
2000                 update_def_on_tx = false;
2001                 use_def_for_rts = true;
2002                 use_def_for_sg = false;
2003                 fast_div = false;
2004                 break;
2005         case AR5K_ANTMODE_SECTOR_STA:
2006                 tx_ant = 1;     /* variable */
2007                 use_def_for_tx = true;
2008                 update_def_on_tx = false;
2009                 use_def_for_rts = true;
2010                 use_def_for_sg = false;
2011                 fast_div = true;
2012                 break;
2013         case AR5K_ANTMODE_DEBUG:
2014                 def_ant = 1;
2015                 tx_ant = 2;
2016                 use_def_for_tx = false;
2017                 update_def_on_tx = false;
2018                 use_def_for_rts = false;
2019                 use_def_for_sg = false;
2020                 fast_div = false;
2021                 break;
2022         default:
2023                 return;
2024         }
2025
2026         ah->ah_tx_ant = tx_ant;
2027         ah->ah_ant_mode = ant_mode;
2028         ah->ah_def_ant = def_ant;
2029
2030         sta_id1 |= use_def_for_tx ? AR5K_STA_ID1_DEFAULT_ANTENNA : 0;
2031         sta_id1 |= update_def_on_tx ? AR5K_STA_ID1_DESC_ANTENNA : 0;
2032         sta_id1 |= use_def_for_rts ? AR5K_STA_ID1_RTS_DEF_ANTENNA : 0;
2033         sta_id1 |= use_def_for_sg ? AR5K_STA_ID1_SELFGEN_DEF_ANT : 0;
2034
2035         AR5K_REG_DISABLE_BITS(ah, AR5K_STA_ID1, AR5K_STA_ID1_ANTENNA_SETTINGS);
2036
2037         if (sta_id1)
2038                 AR5K_REG_ENABLE_BITS(ah, AR5K_STA_ID1, sta_id1);
2039
2040         ath5k_hw_set_antenna_switch(ah, ee_mode);
2041         /* Note: set diversity before default antenna
2042          * because it won't work correctly */
2043         ath5k_hw_set_fast_div(ah, ee_mode, fast_div);
2044         ath5k_hw_set_def_antenna(ah, def_ant);
2045 }
2046
2047
2048 /****************\
2049 * TX power setup *
2050 \****************/
2051
2052 /*
2053  * Helper functions
2054  */
2055
2056 /*
2057  * Do linear interpolation between two given (x, y) points
2058  */
2059 static s16
2060 ath5k_get_interpolated_value(s16 target, s16 x_left, s16 x_right,
2061                                         s16 y_left, s16 y_right)
2062 {
2063         s16 ratio, result;
2064
2065         /* Avoid divide by zero and skip interpolation
2066          * if we have the same point */
2067         if ((x_left == x_right) || (y_left == y_right))
2068                 return y_left;
2069
2070         /*
2071          * Since we use ints and not fps, we need to scale up in
2072          * order to get a sane ratio value (or else we 'll eg. get
2073          * always 1 instead of 1.25, 1.75 etc). We scale up by 100
2074          * to have some accuracy both for 0.5 and 0.25 steps.
2075          */
2076         ratio = ((100 * y_right - 100 * y_left)/(x_right - x_left));
2077
2078         /* Now scale down to be in range */
2079         result = y_left + (ratio * (target - x_left) / 100);
2080
2081         return result;
2082 }
2083
2084 /*
2085  * Find vertical boundary (min pwr) for the linear PCDAC curve.
2086  *
2087  * Since we have the top of the curve and we draw the line below
2088  * until we reach 1 (1 pcdac step) we need to know which point
2089  * (x value) that is so that we don't go below y axis and have negative
2090  * pcdac values when creating the curve, or fill the table with zeroes.
2091  */
2092 static s16
2093 ath5k_get_linear_pcdac_min(const u8 *stepL, const u8 *stepR,
2094                                 const s16 *pwrL, const s16 *pwrR)
2095 {
2096         s8 tmp;
2097         s16 min_pwrL, min_pwrR;
2098         s16 pwr_i;
2099
2100         /* Some vendors write the same pcdac value twice !!! */
2101         if (stepL[0] == stepL[1] || stepR[0] == stepR[1])
2102                 return max(pwrL[0], pwrR[0]);
2103
2104         if (pwrL[0] == pwrL[1])
2105                 min_pwrL = pwrL[0];
2106         else {
2107                 pwr_i = pwrL[0];
2108                 do {
2109                         pwr_i--;
2110                         tmp = (s8) ath5k_get_interpolated_value(pwr_i,
2111                                                         pwrL[0], pwrL[1],
2112                                                         stepL[0], stepL[1]);
2113                 } while (tmp > 1);
2114
2115                 min_pwrL = pwr_i;
2116         }
2117
2118         if (pwrR[0] == pwrR[1])
2119                 min_pwrR = pwrR[0];
2120         else {
2121                 pwr_i = pwrR[0];
2122                 do {
2123                         pwr_i--;
2124                         tmp = (s8) ath5k_get_interpolated_value(pwr_i,
2125                                                         pwrR[0], pwrR[1],
2126                                                         stepR[0], stepR[1]);
2127                 } while (tmp > 1);
2128
2129                 min_pwrR = pwr_i;
2130         }
2131
2132         /* Keep the right boundary so that it works for both curves */
2133         return max(min_pwrL, min_pwrR);
2134 }
2135
2136 /*
2137  * Interpolate (pwr,vpd) points to create a Power to PDADC or a
2138  * Power to PCDAC curve.
2139  *
2140  * Each curve has power on x axis (in 0.5dB units) and PCDAC/PDADC
2141  * steps (offsets) on y axis. Power can go up to 31.5dB and max
2142  * PCDAC/PDADC step for each curve is 64 but we can write more than
2143  * one curves on hw so we can go up to 128 (which is the max step we
2144  * can write on the final table).
2145  *
2146  * We write y values (PCDAC/PDADC steps) on hw.
2147  */
2148 static void
2149 ath5k_create_power_curve(s16 pmin, s16 pmax,
2150                         const s16 *pwr, const u8 *vpd,
2151                         u8 num_points,
2152                         u8 *vpd_table, u8 type)
2153 {
2154         u8 idx[2] = { 0, 1 };
2155         s16 pwr_i = 2*pmin;
2156         int i;
2157
2158         if (num_points < 2)
2159                 return;
2160
2161         /* We want the whole line, so adjust boundaries
2162          * to cover the entire power range. Note that
2163          * power values are already 0.25dB so no need
2164          * to multiply pwr_i by 2 */
2165         if (type == AR5K_PWRTABLE_LINEAR_PCDAC) {
2166                 pwr_i = pmin;
2167                 pmin = 0;
2168                 pmax = 63;
2169         }
2170
2171         /* Find surrounding turning points (TPs)
2172          * and interpolate between them */
2173         for (i = 0; (i <= (u16) (pmax - pmin)) &&
2174         (i < AR5K_EEPROM_POWER_TABLE_SIZE); i++) {
2175
2176                 /* We passed the right TP, move to the next set of TPs
2177                  * if we pass the last TP, extrapolate above using the last
2178                  * two TPs for ratio */
2179                 if ((pwr_i > pwr[idx[1]]) && (idx[1] < num_points - 1)) {
2180                         idx[0]++;
2181                         idx[1]++;
2182                 }
2183
2184                 vpd_table[i] = (u8) ath5k_get_interpolated_value(pwr_i,
2185                                                 pwr[idx[0]], pwr[idx[1]],
2186                                                 vpd[idx[0]], vpd[idx[1]]);
2187
2188                 /* Increase by 0.5dB
2189                  * (0.25 dB units) */
2190                 pwr_i += 2;
2191         }
2192 }
2193
2194 /*
2195  * Get the surrounding per-channel power calibration piers
2196  * for a given frequency so that we can interpolate between
2197  * them and come up with an apropriate dataset for our current
2198  * channel.
2199  */
2200 static void
2201 ath5k_get_chan_pcal_surrounding_piers(struct ath5k_hw *ah,
2202                         struct ieee80211_channel *channel,
2203                         struct ath5k_chan_pcal_info **pcinfo_l,
2204                         struct ath5k_chan_pcal_info **pcinfo_r)
2205 {
2206         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
2207         struct ath5k_chan_pcal_info *pcinfo;
2208         u8 idx_l, idx_r;
2209         u8 mode, max, i;
2210         u32 target = channel->center_freq;
2211
2212         idx_l = 0;
2213         idx_r = 0;
2214
2215         if (!(channel->hw_value & CHANNEL_OFDM)) {
2216                 pcinfo = ee->ee_pwr_cal_b;
2217                 mode = AR5K_EEPROM_MODE_11B;
2218         } else if (channel->hw_value & CHANNEL_2GHZ) {
2219                 pcinfo = ee->ee_pwr_cal_g;
2220                 mode = AR5K_EEPROM_MODE_11G;
2221         } else {
2222                 pcinfo = ee->ee_pwr_cal_a;
2223                 mode = AR5K_EEPROM_MODE_11A;
2224         }
2225         max = ee->ee_n_piers[mode] - 1;
2226
2227         /* Frequency is below our calibrated
2228          * range. Use the lowest power curve
2229          * we have */
2230         if (target < pcinfo[0].freq) {
2231                 idx_l = idx_r = 0;
2232                 goto done;
2233         }
2234
2235         /* Frequency is above our calibrated
2236          * range. Use the highest power curve
2237          * we have */
2238         if (target > pcinfo[max].freq) {
2239                 idx_l = idx_r = max;
2240                 goto done;
2241         }
2242
2243         /* Frequency is inside our calibrated
2244          * channel range. Pick the surrounding
2245          * calibration piers so that we can
2246          * interpolate */
2247         for (i = 0; i <= max; i++) {
2248
2249                 /* Frequency matches one of our calibration
2250                  * piers, no need to interpolate, just use
2251                  * that calibration pier */
2252                 if (pcinfo[i].freq == target) {
2253                         idx_l = idx_r = i;
2254                         goto done;
2255                 }
2256
2257                 /* We found a calibration pier that's above
2258                  * frequency, use this pier and the previous
2259                  * one to interpolate */
2260                 if (target < pcinfo[i].freq) {
2261                         idx_r = i;
2262                         idx_l = idx_r - 1;
2263                         goto done;
2264                 }
2265         }
2266
2267 done:
2268         *pcinfo_l = &pcinfo[idx_l];
2269         *pcinfo_r = &pcinfo[idx_r];
2270 }
2271
2272 /*
2273  * Get the surrounding per-rate power calibration data
2274  * for a given frequency and interpolate between power
2275  * values to set max target power supported by hw for
2276  * each rate.
2277  */
2278 static void
2279 ath5k_get_rate_pcal_data(struct ath5k_hw *ah,
2280                         struct ieee80211_channel *channel,
2281                         struct ath5k_rate_pcal_info *rates)
2282 {
2283         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
2284         struct ath5k_rate_pcal_info *rpinfo;
2285         u8 idx_l, idx_r;
2286         u8 mode, max, i;
2287         u32 target = channel->center_freq;
2288
2289         idx_l = 0;
2290         idx_r = 0;
2291
2292         if (!(channel->hw_value & CHANNEL_OFDM)) {
2293                 rpinfo = ee->ee_rate_tpwr_b;
2294                 mode = AR5K_EEPROM_MODE_11B;
2295         } else if (channel->hw_value & CHANNEL_2GHZ) {
2296                 rpinfo = ee->ee_rate_tpwr_g;
2297                 mode = AR5K_EEPROM_MODE_11G;
2298         } else {
2299                 rpinfo = ee->ee_rate_tpwr_a;
2300                 mode = AR5K_EEPROM_MODE_11A;
2301         }
2302         max = ee->ee_rate_target_pwr_num[mode] - 1;
2303
2304         /* Get the surrounding calibration
2305          * piers - same as above */
2306         if (target < rpinfo[0].freq) {
2307                 idx_l = idx_r = 0;
2308                 goto done;
2309         }
2310
2311         if (target > rpinfo[max].freq) {
2312                 idx_l = idx_r = max;
2313                 goto done;
2314         }
2315
2316         for (i = 0; i <= max; i++) {
2317
2318                 if (rpinfo[i].freq == target) {
2319                         idx_l = idx_r = i;
2320                         goto done;
2321                 }
2322
2323                 if (target < rpinfo[i].freq) {
2324                         idx_r = i;
2325                         idx_l = idx_r - 1;
2326                         goto done;
2327                 }
2328         }
2329
2330 done:
2331         /* Now interpolate power value, based on the frequency */
2332         rates->freq = target;
2333
2334         rates->target_power_6to24 =
2335                 ath5k_get_interpolated_value(target, rpinfo[idx_l].freq,
2336                                         rpinfo[idx_r].freq,
2337                                         rpinfo[idx_l].target_power_6to24,
2338                                         rpinfo[idx_r].target_power_6to24);
2339
2340         rates->target_power_36 =
2341                 ath5k_get_interpolated_value(target, rpinfo[idx_l].freq,
2342                                         rpinfo[idx_r].freq,
2343                                         rpinfo[idx_l].target_power_36,
2344                                         rpinfo[idx_r].target_power_36);
2345
2346         rates->target_power_48 =
2347                 ath5k_get_interpolated_value(target, rpinfo[idx_l].freq,
2348                                         rpinfo[idx_r].freq,
2349                                         rpinfo[idx_l].target_power_48,
2350                                         rpinfo[idx_r].target_power_48);
2351
2352         rates->target_power_54 =
2353                 ath5k_get_interpolated_value(target, rpinfo[idx_l].freq,
2354                                         rpinfo[idx_r].freq,
2355                                         rpinfo[idx_l].target_power_54,
2356                                         rpinfo[idx_r].target_power_54);
2357 }
2358
2359 /*
2360  * Get the max edge power for this channel if
2361  * we have such data from EEPROM's Conformance Test
2362  * Limits (CTL), and limit max power if needed.
2363  */
2364 static void
2365 ath5k_get_max_ctl_power(struct ath5k_hw *ah,
2366                         struct ieee80211_channel *channel)
2367 {
2368         struct ath_regulatory *regulatory = ath5k_hw_regulatory(ah);
2369         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
2370         struct ath5k_edge_power *rep = ee->ee_ctl_pwr;
2371         u8 *ctl_val = ee->ee_ctl;
2372         s16 max_chan_pwr = ah->ah_txpower.txp_max_pwr / 4;
2373         s16 edge_pwr = 0;
2374         u8 rep_idx;
2375         u8 i, ctl_mode;
2376         u8 ctl_idx = 0xFF;
2377         u32 target = channel->center_freq;
2378
2379         ctl_mode = ath_regd_get_band_ctl(regulatory, channel->band);
2380
2381         switch (channel->hw_value & CHANNEL_MODES) {
2382         case CHANNEL_A:
2383                 if (ah->ah_bwmode == AR5K_BWMODE_40MHZ)
2384                         ctl_mode |= AR5K_CTL_TURBO;
2385                 else
2386                         ctl_mode |= AR5K_CTL_11A;
2387                 break;
2388         case CHANNEL_G:
2389                 if (ah->ah_bwmode == AR5K_BWMODE_40MHZ)
2390                         ctl_mode |= AR5K_CTL_TURBOG;
2391                 else
2392                         ctl_mode |= AR5K_CTL_11G;
2393                 break;
2394         case CHANNEL_B:
2395                 ctl_mode |= AR5K_CTL_11B;
2396                 break;
2397         case CHANNEL_XR:
2398                 /* Fall through */
2399         default:
2400                 return;
2401         }
2402
2403         for (i = 0; i < ee->ee_ctls; i++) {
2404                 if (ctl_val[i] == ctl_mode) {
2405                         ctl_idx = i;
2406                         break;
2407                 }
2408         }
2409
2410         /* If we have a CTL dataset available grab it and find the
2411          * edge power for our frequency */
2412         if (ctl_idx == 0xFF)
2413                 return;
2414
2415         /* Edge powers are sorted by frequency from lower
2416          * to higher. Each CTL corresponds to 8 edge power
2417          * measurements. */
2418         rep_idx = ctl_idx * AR5K_EEPROM_N_EDGES;
2419
2420         /* Don't do boundaries check because we
2421          * might have more that one bands defined
2422          * for this mode */
2423
2424         /* Get the edge power that's closer to our
2425          * frequency */
2426         for (i = 0; i < AR5K_EEPROM_N_EDGES; i++) {
2427                 rep_idx += i;
2428                 if (target <= rep[rep_idx].freq)
2429                         edge_pwr = (s16) rep[rep_idx].edge;
2430         }
2431
2432         if (edge_pwr)
2433                 ah->ah_txpower.txp_max_pwr = 4*min(edge_pwr, max_chan_pwr);
2434 }
2435
2436
2437 /*
2438  * Power to PCDAC table functions
2439  */
2440
2441 /*
2442  * Fill Power to PCDAC table on RF5111
2443  *
2444  * No further processing is needed for RF5111, the only thing we have to
2445  * do is fill the values below and above calibration range since eeprom data
2446  * may not cover the entire PCDAC table.
2447  */
2448 static void
2449 ath5k_fill_pwr_to_pcdac_table(struct ath5k_hw *ah, s16* table_min,
2450                                                         s16 *table_max)
2451 {
2452         u8      *pcdac_out = ah->ah_txpower.txp_pd_table;
2453         u8      *pcdac_tmp = ah->ah_txpower.tmpL[0];
2454         u8      pcdac_0, pcdac_n, pcdac_i, pwr_idx, i;
2455         s16     min_pwr, max_pwr;
2456
2457         /* Get table boundaries */
2458         min_pwr = table_min[0];
2459         pcdac_0 = pcdac_tmp[0];
2460
2461         max_pwr = table_max[0];
2462         pcdac_n = pcdac_tmp[table_max[0] - table_min[0]];
2463
2464         /* Extrapolate below minimum using pcdac_0 */
2465         pcdac_i = 0;
2466         for (i = 0; i < min_pwr; i++)
2467                 pcdac_out[pcdac_i++] = pcdac_0;
2468
2469         /* Copy values from pcdac_tmp */
2470         pwr_idx = min_pwr;
2471         for (i = 0 ; pwr_idx <= max_pwr &&
2472         pcdac_i < AR5K_EEPROM_POWER_TABLE_SIZE; i++) {
2473                 pcdac_out[pcdac_i++] = pcdac_tmp[i];
2474                 pwr_idx++;
2475         }
2476
2477         /* Extrapolate above maximum */
2478         while (pcdac_i < AR5K_EEPROM_POWER_TABLE_SIZE)
2479                 pcdac_out[pcdac_i++] = pcdac_n;
2480
2481 }
2482
2483 /*
2484  * Combine available XPD Curves and fill Linear Power to PCDAC table
2485  * on RF5112
2486  *
2487  * RFX112 can have up to 2 curves (one for low txpower range and one for
2488  * higher txpower range). We need to put them both on pcdac_out and place
2489  * them in the correct location. In case we only have one curve available
2490  * just fit it on pcdac_out (it's supposed to cover the entire range of
2491  * available pwr levels since it's always the higher power curve). Extrapolate
2492  * below and above final table if needed.
2493  */
2494 static void
2495 ath5k_combine_linear_pcdac_curves(struct ath5k_hw *ah, s16* table_min,
2496                                                 s16 *table_max, u8 pdcurves)
2497 {
2498         u8      *pcdac_out = ah->ah_txpower.txp_pd_table;
2499         u8      *pcdac_low_pwr;
2500         u8      *pcdac_high_pwr;
2501         u8      *pcdac_tmp;
2502         u8      pwr;
2503         s16     max_pwr_idx;
2504         s16     min_pwr_idx;
2505         s16     mid_pwr_idx = 0;
2506         /* Edge flag turs on the 7nth bit on the PCDAC
2507          * to delcare the higher power curve (force values
2508          * to be greater than 64). If we only have one curve
2509          * we don't need to set this, if we have 2 curves and
2510          * fill the table backwards this can also be used to
2511          * switch from higher power curve to lower power curve */
2512         u8      edge_flag;
2513         int     i;
2514
2515         /* When we have only one curve available
2516          * that's the higher power curve. If we have
2517          * two curves the first is the high power curve
2518          * and the next is the low power curve. */
2519         if (pdcurves > 1) {
2520                 pcdac_low_pwr = ah->ah_txpower.tmpL[1];
2521                 pcdac_high_pwr = ah->ah_txpower.tmpL[0];
2522                 mid_pwr_idx = table_max[1] - table_min[1] - 1;
2523                 max_pwr_idx = (table_max[0] - table_min[0]) / 2;
2524
2525                 /* If table size goes beyond 31.5dB, keep the
2526                  * upper 31.5dB range when setting tx power.
2527                  * Note: 126 = 31.5 dB in quarter dB steps */
2528                 if (table_max[0] - table_min[1] > 126)
2529                         min_pwr_idx = table_max[0] - 126;
2530                 else
2531                         min_pwr_idx = table_min[1];
2532
2533                 /* Since we fill table backwards
2534                  * start from high power curve */
2535                 pcdac_tmp = pcdac_high_pwr;
2536
2537                 edge_flag = 0x40;
2538         } else {
2539                 pcdac_low_pwr = ah->ah_txpower.tmpL[1]; /* Zeroed */
2540                 pcdac_high_pwr = ah->ah_txpower.tmpL[0];
2541                 min_pwr_idx = table_min[0];
2542                 max_pwr_idx = (table_max[0] - table_min[0]) / 2;
2543                 pcdac_tmp = pcdac_high_pwr;
2544                 edge_flag = 0;
2545         }
2546
2547         /* This is used when setting tx power*/
2548         ah->ah_txpower.txp_min_idx = min_pwr_idx/2;
2549
2550         /* Fill Power to PCDAC table backwards */
2551         pwr = max_pwr_idx;
2552         for (i = 63; i >= 0; i--) {
2553                 /* Entering lower power range, reset
2554                  * edge flag and set pcdac_tmp to lower
2555                  * power curve.*/
2556                 if (edge_flag == 0x40 &&
2557                 (2*pwr <= (table_max[1] - table_min[0]) || pwr == 0)) {
2558                         edge_flag = 0x00;
2559                         pcdac_tmp = pcdac_low_pwr;
2560                         pwr = mid_pwr_idx/2;
2561                 }
2562
2563                 /* Don't go below 1, extrapolate below if we have
2564                  * already swithced to the lower power curve -or
2565                  * we only have one curve and edge_flag is zero
2566                  * anyway */
2567                 if (pcdac_tmp[pwr] < 1 && (edge_flag == 0x00)) {
2568                         while (i >= 0) {
2569                                 pcdac_out[i] = pcdac_out[i + 1];
2570                                 i--;
2571                         }
2572                         break;
2573                 }
2574
2575                 pcdac_out[i] = pcdac_tmp[pwr] | edge_flag;
2576
2577                 /* Extrapolate above if pcdac is greater than
2578                  * 126 -this can happen because we OR pcdac_out
2579                  * value with edge_flag on high power curve */
2580                 if (pcdac_out[i] > 126)
2581                         pcdac_out[i] = 126;
2582
2583                 /* Decrease by a 0.5dB step */
2584                 pwr--;
2585         }
2586 }
2587
2588 /* Write PCDAC values on hw */
2589 static void
2590 ath5k_write_pcdac_table(struct ath5k_hw *ah)
2591 {
2592         u8      *pcdac_out = ah->ah_txpower.txp_pd_table;
2593         int     i;
2594
2595         /*
2596          * Write TX power values
2597          */
2598         for (i = 0; i < (AR5K_EEPROM_POWER_TABLE_SIZE / 2); i++) {
2599                 ath5k_hw_reg_write(ah,
2600                         (((pcdac_out[2*i + 0] << 8 | 0xff) & 0xffff) << 0) |
2601                         (((pcdac_out[2*i + 1] << 8 | 0xff) & 0xffff) << 16),
2602                         AR5K_PHY_PCDAC_TXPOWER(i));
2603         }
2604 }
2605
2606
2607 /*
2608  * Power to PDADC table functions
2609  */
2610
2611 /*
2612  * Set the gain boundaries and create final Power to PDADC table
2613  *
2614  * We can have up to 4 pd curves, we need to do a simmilar process
2615  * as we do for RF5112. This time we don't have an edge_flag but we
2616  * set the gain boundaries on a separate register.
2617  */
2618 static void
2619 ath5k_combine_pwr_to_pdadc_curves(struct ath5k_hw *ah,
2620                         s16 *pwr_min, s16 *pwr_max, u8 pdcurves)
2621 {
2622         u8 gain_boundaries[AR5K_EEPROM_N_PD_GAINS];
2623         u8 *pdadc_out = ah->ah_txpower.txp_pd_table;
2624         u8 *pdadc_tmp;
2625         s16 pdadc_0;
2626         u8 pdadc_i, pdadc_n, pwr_step, pdg, max_idx, table_size;
2627         u8 pd_gain_overlap;
2628
2629         /* Note: Register value is initialized on initvals
2630          * there is no feedback from hw.
2631          * XXX: What about pd_gain_overlap from EEPROM ? */
2632         pd_gain_overlap = (u8) ath5k_hw_reg_read(ah, AR5K_PHY_TPC_RG5) &
2633                 AR5K_PHY_TPC_RG5_PD_GAIN_OVERLAP;
2634
2635         /* Create final PDADC table */
2636         for (pdg = 0, pdadc_i = 0; pdg < pdcurves; pdg++) {
2637                 pdadc_tmp = ah->ah_txpower.tmpL[pdg];
2638
2639                 if (pdg == pdcurves - 1)
2640                         /* 2 dB boundary stretch for last
2641                          * (higher power) curve */
2642                         gain_boundaries[pdg] = pwr_max[pdg] + 4;
2643                 else
2644                         /* Set gain boundary in the middle
2645                          * between this curve and the next one */
2646                         gain_boundaries[pdg] =
2647                                 (pwr_max[pdg] + pwr_min[pdg + 1]) / 2;
2648
2649                 /* Sanity check in case our 2 db stretch got out of
2650                  * range. */
2651                 if (gain_boundaries[pdg] > AR5K_TUNE_MAX_TXPOWER)
2652                         gain_boundaries[pdg] = AR5K_TUNE_MAX_TXPOWER;
2653
2654                 /* For the first curve (lower power)
2655                  * start from 0 dB */
2656                 if (pdg == 0)
2657                         pdadc_0 = 0;
2658                 else
2659                         /* For the other curves use the gain overlap */
2660                         pdadc_0 = (gain_boundaries[pdg - 1] - pwr_min[pdg]) -
2661                                                         pd_gain_overlap;
2662
2663                 /* Force each power step to be at least 0.5 dB */
2664                 if ((pdadc_tmp[1] - pdadc_tmp[0]) > 1)
2665                         pwr_step = pdadc_tmp[1] - pdadc_tmp[0];
2666                 else
2667                         pwr_step = 1;
2668
2669                 /* If pdadc_0 is negative, we need to extrapolate
2670                  * below this pdgain by a number of pwr_steps */
2671                 while ((pdadc_0 < 0) && (pdadc_i < 128)) {
2672                         s16 tmp = pdadc_tmp[0] + pdadc_0 * pwr_step;
2673                         pdadc_out[pdadc_i++] = (tmp < 0) ? 0 : (u8) tmp;
2674                         pdadc_0++;
2675                 }
2676
2677                 /* Set last pwr level, using gain boundaries */
2678                 pdadc_n = gain_boundaries[pdg] + pd_gain_overlap - pwr_min[pdg];
2679                 /* Limit it to be inside pwr range */
2680                 table_size = pwr_max[pdg] - pwr_min[pdg];
2681                 max_idx = (pdadc_n < table_size) ? pdadc_n : table_size;
2682
2683                 /* Fill pdadc_out table */
2684                 while (pdadc_0 < max_idx && pdadc_i < 128)
2685                         pdadc_out[pdadc_i++] = pdadc_tmp[pdadc_0++];
2686
2687                 /* Need to extrapolate above this pdgain? */
2688                 if (pdadc_n <= max_idx)
2689                         continue;
2690
2691                 /* Force each power step to be at least 0.5 dB */
2692                 if ((pdadc_tmp[table_size - 1] - pdadc_tmp[table_size - 2]) > 1)
2693                         pwr_step = pdadc_tmp[table_size - 1] -
2694                                                 pdadc_tmp[table_size - 2];
2695                 else
2696                         pwr_step = 1;
2697
2698                 /* Extrapolate above */
2699                 while ((pdadc_0 < (s16) pdadc_n) &&
2700                 (pdadc_i < AR5K_EEPROM_POWER_TABLE_SIZE * 2)) {
2701                         s16 tmp = pdadc_tmp[table_size - 1] +
2702                                         (pdadc_0 - max_idx) * pwr_step;
2703                         pdadc_out[pdadc_i++] = (tmp > 127) ? 127 : (u8) tmp;
2704                         pdadc_0++;
2705                 }
2706         }
2707
2708         while (pdg < AR5K_EEPROM_N_PD_GAINS) {
2709                 gain_boundaries[pdg] = gain_boundaries[pdg - 1];
2710                 pdg++;
2711         }
2712
2713         while (pdadc_i < AR5K_EEPROM_POWER_TABLE_SIZE * 2) {
2714                 pdadc_out[pdadc_i] = pdadc_out[pdadc_i - 1];
2715                 pdadc_i++;
2716         }
2717
2718         /* Set gain boundaries */
2719         ath5k_hw_reg_write(ah,
2720                 AR5K_REG_SM(pd_gain_overlap,
2721                         AR5K_PHY_TPC_RG5_PD_GAIN_OVERLAP) |
2722                 AR5K_REG_SM(gain_boundaries[0],
2723                         AR5K_PHY_TPC_RG5_PD_GAIN_BOUNDARY_1) |
2724                 AR5K_REG_SM(gain_boundaries[1],
2725                         AR5K_PHY_TPC_RG5_PD_GAIN_BOUNDARY_2) |
2726                 AR5K_REG_SM(gain_boundaries[2],
2727                         AR5K_PHY_TPC_RG5_PD_GAIN_BOUNDARY_3) |
2728                 AR5K_REG_SM(gain_boundaries[3],
2729                         AR5K_PHY_TPC_RG5_PD_GAIN_BOUNDARY_4),
2730                 AR5K_PHY_TPC_RG5);
2731
2732         /* Used for setting rate power table */
2733         ah->ah_txpower.txp_min_idx = pwr_min[0];
2734
2735 }
2736
2737 /* Write PDADC values on hw */
2738 static void
2739 ath5k_write_pwr_to_pdadc_table(struct ath5k_hw *ah, u8 ee_mode)
2740 {
2741         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
2742         u8 *pdadc_out = ah->ah_txpower.txp_pd_table;
2743         u8 *pdg_to_idx = ee->ee_pdc_to_idx[ee_mode];
2744         u8 pdcurves = ee->ee_pd_gains[ee_mode];
2745         u32 reg;
2746         u8 i;
2747
2748         /* Select the right pdgain curves */
2749
2750         /* Clear current settings */
2751         reg = ath5k_hw_reg_read(ah, AR5K_PHY_TPC_RG1);
2752         reg &= ~(AR5K_PHY_TPC_RG1_PDGAIN_1 |
2753                 AR5K_PHY_TPC_RG1_PDGAIN_2 |
2754                 AR5K_PHY_TPC_RG1_PDGAIN_3 |
2755                 AR5K_PHY_TPC_RG1_NUM_PD_GAIN);
2756
2757         /*
2758          * Use pd_gains curve from eeprom
2759          *
2760          * This overrides the default setting from initvals
2761          * in case some vendors (e.g. Zcomax) don't use the default
2762          * curves. If we don't honor their settings we 'll get a
2763          * 5dB (1 * gain overlap ?) drop.
2764          */
2765         reg |= AR5K_REG_SM(pdcurves, AR5K_PHY_TPC_RG1_NUM_PD_GAIN);
2766
2767         switch (pdcurves) {
2768         case 3:
2769                 reg |= AR5K_REG_SM(pdg_to_idx[2], AR5K_PHY_TPC_RG1_PDGAIN_3);
2770                 /* Fall through */
2771         case 2:
2772                 reg |= AR5K_REG_SM(pdg_to_idx[1], AR5K_PHY_TPC_RG1_PDGAIN_2);
2773                 /* Fall through */
2774         case 1:
2775                 reg |= AR5K_REG_SM(pdg_to_idx[0], AR5K_PHY_TPC_RG1_PDGAIN_1);
2776                 break;
2777         }
2778         ath5k_hw_reg_write(ah, reg, AR5K_PHY_TPC_RG1);
2779
2780         /*
2781          * Write TX power values
2782          */
2783         for (i = 0; i < (AR5K_EEPROM_POWER_TABLE_SIZE / 2); i++) {
2784                 ath5k_hw_reg_write(ah,
2785                         ((pdadc_out[4*i + 0] & 0xff) << 0) |
2786                         ((pdadc_out[4*i + 1] & 0xff) << 8) |
2787                         ((pdadc_out[4*i + 2] & 0xff) << 16) |
2788                         ((pdadc_out[4*i + 3] & 0xff) << 24),
2789                         AR5K_PHY_PDADC_TXPOWER(i));
2790         }
2791 }
2792
2793
2794 /*
2795  * Common code for PCDAC/PDADC tables
2796  */
2797
2798 /*
2799  * This is the main function that uses all of the above
2800  * to set PCDAC/PDADC table on hw for the current channel.
2801  * This table is used for tx power calibration on the basband,
2802  * without it we get weird tx power levels and in some cases
2803  * distorted spectral mask
2804  */
2805 static int
2806 ath5k_setup_channel_powertable(struct ath5k_hw *ah,
2807                         struct ieee80211_channel *channel,
2808                         u8 ee_mode, u8 type)
2809 {
2810         struct ath5k_pdgain_info *pdg_L, *pdg_R;
2811         struct ath5k_chan_pcal_info *pcinfo_L;
2812         struct ath5k_chan_pcal_info *pcinfo_R;
2813         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
2814         u8 *pdg_curve_to_idx = ee->ee_pdc_to_idx[ee_mode];
2815         s16 table_min[AR5K_EEPROM_N_PD_GAINS];
2816         s16 table_max[AR5K_EEPROM_N_PD_GAINS];
2817         u8 *tmpL;
2818         u8 *tmpR;
2819         u32 target = channel->center_freq;
2820         int pdg, i;
2821
2822         /* Get surounding freq piers for this channel */
2823         ath5k_get_chan_pcal_surrounding_piers(ah, channel,
2824                                                 &pcinfo_L,
2825                                                 &pcinfo_R);
2826
2827         /* Loop over pd gain curves on
2828          * surounding freq piers by index */
2829         for (pdg = 0; pdg < ee->ee_pd_gains[ee_mode]; pdg++) {
2830
2831                 /* Fill curves in reverse order
2832                  * from lower power (max gain)
2833                  * to higher power. Use curve -> idx
2834                  * backmapping we did on eeprom init */
2835                 u8 idx = pdg_curve_to_idx[pdg];
2836
2837                 /* Grab the needed curves by index */
2838                 pdg_L = &pcinfo_L->pd_curves[idx];
2839                 pdg_R = &pcinfo_R->pd_curves[idx];
2840
2841                 /* Initialize the temp tables */
2842                 tmpL = ah->ah_txpower.tmpL[pdg];
2843                 tmpR = ah->ah_txpower.tmpR[pdg];
2844
2845                 /* Set curve's x boundaries and create
2846                  * curves so that they cover the same
2847                  * range (if we don't do that one table
2848                  * will have values on some range and the
2849                  * other one won't have any so interpolation
2850                  * will fail) */
2851                 table_min[pdg] = min(pdg_L->pd_pwr[0],
2852                                         pdg_R->pd_pwr[0]) / 2;
2853
2854                 table_max[pdg] = max(pdg_L->pd_pwr[pdg_L->pd_points - 1],
2855                                 pdg_R->pd_pwr[pdg_R->pd_points - 1]) / 2;
2856
2857                 /* Now create the curves on surrounding channels
2858                  * and interpolate if needed to get the final
2859                  * curve for this gain on this channel */
2860                 switch (type) {
2861                 case AR5K_PWRTABLE_LINEAR_PCDAC:
2862                         /* Override min/max so that we don't loose
2863                          * accuracy (don't divide by 2) */
2864                         table_min[pdg] = min(pdg_L->pd_pwr[0],
2865                                                 pdg_R->pd_pwr[0]);
2866
2867                         table_max[pdg] =
2868                                 max(pdg_L->pd_pwr[pdg_L->pd_points - 1],
2869                                         pdg_R->pd_pwr[pdg_R->pd_points - 1]);
2870
2871                         /* Override minimum so that we don't get
2872                          * out of bounds while extrapolating
2873                          * below. Don't do this when we have 2
2874                          * curves and we are on the high power curve
2875                          * because table_min is ok in this case */
2876                         if (!(ee->ee_pd_gains[ee_mode] > 1 && pdg == 0)) {
2877
2878                                 table_min[pdg] =
2879                                         ath5k_get_linear_pcdac_min(pdg_L->pd_step,
2880                                                                 pdg_R->pd_step,
2881                                                                 pdg_L->pd_pwr,
2882                                                                 pdg_R->pd_pwr);
2883
2884                                 /* Don't go too low because we will
2885                                  * miss the upper part of the curve.
2886                                  * Note: 126 = 31.5dB (max power supported)
2887                                  * in 0.25dB units */
2888                                 if (table_max[pdg] - table_min[pdg] > 126)
2889                                         table_min[pdg] = table_max[pdg] - 126;
2890                         }
2891
2892                         /* Fall through */
2893                 case AR5K_PWRTABLE_PWR_TO_PCDAC:
2894                 case AR5K_PWRTABLE_PWR_TO_PDADC:
2895
2896                         ath5k_create_power_curve(table_min[pdg],
2897                                                 table_max[pdg],
2898                                                 pdg_L->pd_pwr,
2899                                                 pdg_L->pd_step,
2900                                                 pdg_L->pd_points, tmpL, type);
2901
2902                         /* We are in a calibration
2903                          * pier, no need to interpolate
2904                          * between freq piers */
2905                         if (pcinfo_L == pcinfo_R)
2906                                 continue;
2907
2908                         ath5k_create_power_curve(table_min[pdg],
2909                                                 table_max[pdg],
2910                                                 pdg_R->pd_pwr,
2911                                                 pdg_R->pd_step,
2912                                                 pdg_R->pd_points, tmpR, type);
2913                         break;
2914                 default:
2915                         return -EINVAL;
2916                 }
2917
2918                 /* Interpolate between curves
2919                  * of surounding freq piers to
2920                  * get the final curve for this
2921                  * pd gain. Re-use tmpL for interpolation
2922                  * output */
2923                 for (i = 0; (i < (u16) (table_max[pdg] - table_min[pdg])) &&
2924                 (i < AR5K_EEPROM_POWER_TABLE_SIZE); i++) {
2925                         tmpL[i] = (u8) ath5k_get_interpolated_value(target,
2926                                                         (s16) pcinfo_L->freq,
2927                                                         (s16) pcinfo_R->freq,
2928                                                         (s16) tmpL[i],
2929                                                         (s16) tmpR[i]);
2930                 }
2931         }
2932
2933         /* Now we have a set of curves for this
2934          * channel on tmpL (x range is table_max - table_min
2935          * and y values are tmpL[pdg][]) sorted in the same
2936          * order as EEPROM (because we've used the backmapping).
2937          * So for RF5112 it's from higher power to lower power
2938          * and for RF2413 it's from lower power to higher power.
2939          * For RF5111 we only have one curve. */
2940
2941         /* Fill min and max power levels for this
2942          * channel by interpolating the values on
2943          * surounding channels to complete the dataset */
2944         ah->ah_txpower.txp_min_pwr = ath5k_get_interpolated_value(target,
2945                                         (s16) pcinfo_L->freq,
2946                                         (s16) pcinfo_R->freq,
2947                                         pcinfo_L->min_pwr, pcinfo_R->min_pwr);
2948
2949         ah->ah_txpower.txp_max_pwr = ath5k_get_interpolated_value(target,
2950                                         (s16) pcinfo_L->freq,
2951                                         (s16) pcinfo_R->freq,
2952                                         pcinfo_L->max_pwr, pcinfo_R->max_pwr);
2953
2954         /* Fill PCDAC/PDADC table */
2955         switch (type) {
2956         case AR5K_PWRTABLE_LINEAR_PCDAC:
2957                 /* For RF5112 we can have one or two curves
2958                  * and each curve covers a certain power lvl
2959                  * range so we need to do some more processing */
2960                 ath5k_combine_linear_pcdac_curves(ah, table_min, table_max,
2961                                                 ee->ee_pd_gains[ee_mode]);
2962
2963                 /* Set txp.offset so that we can
2964                  * match max power value with max
2965                  * table index */
2966                 ah->ah_txpower.txp_offset = 64 - (table_max[0] / 2);
2967                 break;
2968         case AR5K_PWRTABLE_PWR_TO_PCDAC:
2969                 /* We are done for RF5111 since it has only
2970                  * one curve, just fit the curve on the table */
2971                 ath5k_fill_pwr_to_pcdac_table(ah, table_min, table_max);
2972
2973                 /* No rate powertable adjustment for RF5111 */
2974                 ah->ah_txpower.txp_min_idx = 0;
2975                 ah->ah_txpower.txp_offset = 0;
2976                 break;
2977         case AR5K_PWRTABLE_PWR_TO_PDADC:
2978                 /* Set PDADC boundaries and fill
2979                  * final PDADC table */
2980                 ath5k_combine_pwr_to_pdadc_curves(ah, table_min, table_max,
2981                                                 ee->ee_pd_gains[ee_mode]);
2982
2983                 /* Set txp.offset, note that table_min
2984                  * can be negative */
2985                 ah->ah_txpower.txp_offset = table_min[0];
2986                 break;
2987         default:
2988                 return -EINVAL;
2989         }
2990
2991         ah->ah_txpower.txp_setup = true;
2992
2993         return 0;
2994 }
2995
2996 /* Write power table for current channel to hw */
2997 static void
2998 ath5k_write_channel_powertable(struct ath5k_hw *ah, u8 ee_mode, u8 type)
2999 {
3000         if (type == AR5K_PWRTABLE_PWR_TO_PDADC)
3001                 ath5k_write_pwr_to_pdadc_table(ah, ee_mode);
3002         else
3003                 ath5k_write_pcdac_table(ah);
3004 }
3005
3006 /*
3007  * Per-rate tx power setting
3008  *
3009  * This is the code that sets the desired tx power (below
3010  * maximum) on hw for each rate (we also have TPC that sets
3011  * power per packet). We do that by providing an index on the
3012  * PCDAC/PDADC table we set up.
3013  */
3014
3015 /*
3016  * Set rate power table
3017  *
3018  * For now we only limit txpower based on maximum tx power
3019  * supported by hw (what's inside rate_info). We need to limit
3020  * this even more, based on regulatory domain etc.
3021  *
3022  * Rate power table contains indices to PCDAC/PDADC table (0.5dB steps)
3023  * and is indexed as follows:
3024  * rates[0] - rates[7] -> OFDM rates
3025  * rates[8] - rates[14] -> CCK rates
3026  * rates[15] -> XR rates (they all have the same power)
3027  */
3028 static void
3029 ath5k_setup_rate_powertable(struct ath5k_hw *ah, u16 max_pwr,
3030                         struct ath5k_rate_pcal_info *rate_info,
3031                         u8 ee_mode)
3032 {
3033         unsigned int i;
3034         u16 *rates;
3035
3036         /* max_pwr is power level we got from driver/user in 0.5dB
3037          * units, switch to 0.25dB units so we can compare */
3038         max_pwr *= 2;
3039         max_pwr = min(max_pwr, (u16) ah->ah_txpower.txp_max_pwr) / 2;
3040
3041         /* apply rate limits */
3042         rates = ah->ah_txpower.txp_rates_power_table;
3043
3044         /* OFDM rates 6 to 24Mb/s */
3045         for (i = 0; i < 5; i++)
3046                 rates[i] = min(max_pwr, rate_info->target_power_6to24);
3047
3048         /* Rest OFDM rates */
3049         rates[5] = min(rates[0], rate_info->target_power_36);
3050         rates[6] = min(rates[0], rate_info->target_power_48);
3051         rates[7] = min(rates[0], rate_info->target_power_54);
3052
3053         /* CCK rates */
3054         /* 1L */
3055         rates[8] = min(rates[0], rate_info->target_power_6to24);
3056         /* 2L */
3057         rates[9] = min(rates[0], rate_info->target_power_36);
3058         /* 2S */
3059         rates[10] = min(rates[0], rate_info->target_power_36);
3060         /* 5L */
3061         rates[11] = min(rates[0], rate_info->target_power_48);
3062         /* 5S */
3063         rates[12] = min(rates[0], rate_info->target_power_48);
3064         /* 11L */
3065         rates[13] = min(rates[0], rate_info->target_power_54);
3066         /* 11S */
3067         rates[14] = min(rates[0], rate_info->target_power_54);
3068
3069         /* XR rates */
3070         rates[15] = min(rates[0], rate_info->target_power_6to24);
3071
3072         /* CCK rates have different peak to average ratio
3073          * so we have to tweak their power so that gainf
3074          * correction works ok. For this we use OFDM to
3075          * CCK delta from eeprom */
3076         if ((ee_mode == AR5K_EEPROM_MODE_11G) &&
3077         (ah->ah_phy_revision < AR5K_SREV_PHY_5212A))
3078                 for (i = 8; i <= 15; i++)
3079                         rates[i] -= ah->ah_txpower.txp_cck_ofdm_gainf_delta;
3080
3081         /* Now that we have all rates setup use table offset to
3082          * match the power range set by user with the power indices
3083          * on PCDAC/PDADC table */
3084         for (i = 0; i < 16; i++) {
3085                 rates[i] += ah->ah_txpower.txp_offset;
3086                 /* Don't get out of bounds */
3087                 if (rates[i] > 63)
3088                         rates[i] = 63;
3089         }
3090
3091         /* Min/max in 0.25dB units */
3092         ah->ah_txpower.txp_min_pwr = 2 * rates[7];
3093         ah->ah_txpower.txp_cur_pwr = 2 * rates[0];
3094         ah->ah_txpower.txp_ofdm = rates[7];
3095 }
3096
3097
3098 /*
3099  * Set transmission power
3100  */
3101 static int
3102 ath5k_hw_txpower(struct ath5k_hw *ah, struct ieee80211_channel *channel,
3103                 u8 ee_mode, u8 txpower)
3104 {
3105         struct ath5k_rate_pcal_info rate_info;
3106         struct ieee80211_channel *curr_channel = ah->ah_current_channel;
3107         u8 type;
3108         int ret;
3109
3110         if (txpower > AR5K_TUNE_MAX_TXPOWER) {
3111                 ATH5K_ERR(ah->ah_sc, "invalid tx power: %u\n", txpower);
3112                 return -EINVAL;
3113         }
3114
3115         /* Initialize TX power table */
3116         switch (ah->ah_radio) {
3117         case AR5K_RF5110:
3118                 /* TODO */
3119                 return 0;
3120         case AR5K_RF5111:
3121                 type = AR5K_PWRTABLE_PWR_TO_PCDAC;
3122                 break;
3123         case AR5K_RF5112:
3124                 type = AR5K_PWRTABLE_LINEAR_PCDAC;
3125                 break;
3126         case AR5K_RF2413:
3127         case AR5K_RF5413:
3128         case AR5K_RF2316:
3129         case AR5K_RF2317:
3130         case AR5K_RF2425:
3131                 type = AR5K_PWRTABLE_PWR_TO_PDADC;
3132                 break;
3133         default:
3134                 return -EINVAL;
3135         }
3136
3137         /*
3138          * If we don't change channel/mode skip tx powertable calculation
3139          * and use the cached one.
3140          */
3141         if (!ah->ah_txpower.txp_setup ||
3142             (channel->hw_value != curr_channel->hw_value) ||
3143             (channel->center_freq != curr_channel->center_freq)) {
3144                 /* Reset TX power values */
3145                 memset(&ah->ah_txpower, 0, sizeof(ah->ah_txpower));
3146                 ah->ah_txpower.txp_tpc = AR5K_TUNE_TPC_TXPOWER;
3147
3148                 /* Calculate the powertable */
3149                 ret = ath5k_setup_channel_powertable(ah, channel,
3150                                                         ee_mode, type);
3151                 if (ret)
3152                         return ret;
3153         }
3154
3155         /* Write table on hw */
3156         ath5k_write_channel_powertable(ah, ee_mode, type);
3157
3158         /* Limit max power if we have a CTL available */
3159         ath5k_get_max_ctl_power(ah, channel);
3160
3161         /* FIXME: Antenna reduction stuff */
3162
3163         /* FIXME: Limit power on turbo modes */
3164
3165         /* FIXME: TPC scale reduction */
3166
3167         /* Get surounding channels for per-rate power table
3168          * calibration */
3169         ath5k_get_rate_pcal_data(ah, channel, &rate_info);
3170
3171         /* Setup rate power table */
3172         ath5k_setup_rate_powertable(ah, txpower, &rate_info, ee_mode);
3173
3174         /* Write rate power table on hw */
3175         ath5k_hw_reg_write(ah, AR5K_TXPOWER_OFDM(3, 24) |
3176                 AR5K_TXPOWER_OFDM(2, 16) | AR5K_TXPOWER_OFDM(1, 8) |
3177                 AR5K_TXPOWER_OFDM(0, 0), AR5K_PHY_TXPOWER_RATE1);
3178
3179         ath5k_hw_reg_write(ah, AR5K_TXPOWER_OFDM(7, 24) |
3180                 AR5K_TXPOWER_OFDM(6, 16) | AR5K_TXPOWER_OFDM(5, 8) |
3181                 AR5K_TXPOWER_OFDM(4, 0), AR5K_PHY_TXPOWER_RATE2);
3182
3183         ath5k_hw_reg_write(ah, AR5K_TXPOWER_CCK(10, 24) |
3184                 AR5K_TXPOWER_CCK(9, 16) | AR5K_TXPOWER_CCK(15, 8) |
3185                 AR5K_TXPOWER_CCK(8, 0), AR5K_PHY_TXPOWER_RATE3);
3186
3187         ath5k_hw_reg_write(ah, AR5K_TXPOWER_CCK(14, 24) |
3188                 AR5K_TXPOWER_CCK(13, 16) | AR5K_TXPOWER_CCK(12, 8) |
3189                 AR5K_TXPOWER_CCK(11, 0), AR5K_PHY_TXPOWER_RATE4);
3190
3191         /* FIXME: TPC support */
3192         if (ah->ah_txpower.txp_tpc) {
3193                 ath5k_hw_reg_write(ah, AR5K_PHY_TXPOWER_RATE_MAX_TPC_ENABLE |
3194                         AR5K_TUNE_MAX_TXPOWER, AR5K_PHY_TXPOWER_RATE_MAX);
3195
3196                 ath5k_hw_reg_write(ah,
3197                         AR5K_REG_MS(AR5K_TUNE_MAX_TXPOWER, AR5K_TPC_ACK) |
3198                         AR5K_REG_MS(AR5K_TUNE_MAX_TXPOWER, AR5K_TPC_CTS) |
3199                         AR5K_REG_MS(AR5K_TUNE_MAX_TXPOWER, AR5K_TPC_CHIRP),
3200                         AR5K_TPC);
3201         } else {
3202                 ath5k_hw_reg_write(ah, AR5K_PHY_TXPOWER_RATE_MAX |
3203                         AR5K_TUNE_MAX_TXPOWER, AR5K_PHY_TXPOWER_RATE_MAX);
3204         }
3205
3206         return 0;
3207 }
3208
3209 int ath5k_hw_set_txpower_limit(struct ath5k_hw *ah, u8 txpower)
3210 {
3211         /*Just a try M.F.*/
3212         struct ieee80211_channel *channel = ah->ah_current_channel;
3213         u8 ee_mode;
3214
3215         switch (channel->hw_value & CHANNEL_MODES) {
3216         case CHANNEL_A:
3217         case CHANNEL_XR:
3218                 ee_mode = AR5K_EEPROM_MODE_11A;
3219                 break;
3220         case CHANNEL_G:
3221                 ee_mode = AR5K_EEPROM_MODE_11G;
3222                 break;
3223         case CHANNEL_B:
3224                 ee_mode = AR5K_EEPROM_MODE_11B;
3225                 break;
3226         default:
3227                 ATH5K_ERR(ah->ah_sc,
3228                         "invalid channel: %d\n", channel->center_freq);
3229                 return -EINVAL;
3230         }
3231
3232         ATH5K_DBG(ah->ah_sc, ATH5K_DEBUG_TXPOWER,
3233                 "changing txpower to %d\n", txpower);
3234
3235         return ath5k_hw_txpower(ah, channel, ee_mode, txpower);
3236 }
3237
3238 /*************\
3239  Init function
3240 \*************/
3241
3242 int ath5k_hw_phy_init(struct ath5k_hw *ah, struct ieee80211_channel *channel,
3243                                 u8 mode, u8 ee_mode, bool fast)
3244 {
3245         struct ieee80211_channel *curr_channel;
3246         int ret, i;
3247         u32 phy_tst1;
3248         ret = 0;
3249
3250         /*
3251          * Sanity check for fast flag
3252          * Don't try fast channel change when changing modulation
3253          * mode/band. We check for chip compatibility on
3254          * ath5k_hw_reset.
3255          */
3256         curr_channel = ah->ah_current_channel;
3257         if (fast && (channel->hw_value != curr_channel->hw_value))
3258                 return -EINVAL;
3259
3260         /*
3261          * On fast channel change we only set the synth parameters
3262          * while PHY is running, enable calibration and skip the rest.
3263          */
3264         if (fast) {
3265                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_RFBUS_REQ,
3266                                     AR5K_PHY_RFBUS_REQ_REQUEST);
3267                 for (i = 0; i < 100; i++) {
3268                         if (ath5k_hw_reg_read(ah, AR5K_PHY_RFBUS_GRANT))
3269                                 break;
3270                         udelay(5);
3271                 }
3272                 /* Failed */
3273                 if (i >= 100)
3274                         return -EIO;
3275         }
3276
3277         /*
3278          * Set TX power
3279          *
3280          * Note: We need to do that before we set
3281          * RF buffer settings on 5211/5212+ so that we
3282          * properly set curve indices.
3283          */
3284         ret = ath5k_hw_txpower(ah, channel, ee_mode,
3285                 ah->ah_txpower.txp_cur_pwr ?
3286                         ah->ah_txpower.txp_cur_pwr / 2 : AR5K_TUNE_MAX_TXPOWER);
3287         if (ret)
3288                 return ret;
3289
3290         /*
3291          * For 5210 we do all initialization using
3292          * initvals, so we don't have to modify
3293          * any settings (5210 also only supports
3294          * a/aturbo modes)
3295          */
3296         if ((ah->ah_version != AR5K_AR5210) && !fast) {
3297
3298                 /*
3299                  * Write initial RF gain settings
3300                  * This should work for both 5111/5112
3301                  */
3302                 ret = ath5k_hw_rfgain_init(ah, channel->band);
3303                 if (ret)
3304                         return ret;
3305
3306                 mdelay(1);
3307
3308                 /*
3309                  * Write RF buffer
3310                  */
3311                 ret = ath5k_hw_rfregs_init(ah, channel, mode);
3312                 if (ret)
3313                         return ret;
3314
3315                 /* Write OFDM timings on 5212*/
3316                 if (ah->ah_version == AR5K_AR5212 &&
3317                         channel->hw_value & CHANNEL_OFDM) {
3318
3319                         ret = ath5k_hw_write_ofdm_timings(ah, channel);
3320                         if (ret)
3321                                 return ret;
3322
3323                         /* Spur info is available only from EEPROM versions
3324                          * greater than 5.3, but the EEPROM routines will use
3325                          * static values for older versions */
3326                         if (ah->ah_mac_srev >= AR5K_SREV_AR5424)
3327                                 ath5k_hw_set_spur_mitigation_filter(ah,
3328                                                                     channel);
3329                 }
3330
3331                 /*Enable/disable 802.11b mode on 5111
3332                 (enable 2111 frequency converter + CCK)*/
3333                 if (ah->ah_radio == AR5K_RF5111) {
3334                         if (mode == AR5K_MODE_11B)
3335                                 AR5K_REG_ENABLE_BITS(ah, AR5K_TXCFG,
3336                                     AR5K_TXCFG_B_MODE);
3337                         else
3338                                 AR5K_REG_DISABLE_BITS(ah, AR5K_TXCFG,
3339                                     AR5K_TXCFG_B_MODE);
3340                 }
3341
3342         } else if (ah->ah_version == AR5K_AR5210) {
3343                 mdelay(1);
3344                 /* Disable phy and wait */
3345                 ath5k_hw_reg_write(ah, AR5K_PHY_ACT_DISABLE, AR5K_PHY_ACT);
3346                 mdelay(1);
3347         }
3348
3349         /* Set channel on PHY */
3350         ret = ath5k_hw_channel(ah, channel);
3351         if (ret)
3352                 return ret;
3353
3354         /*
3355          * Enable the PHY and wait until completion
3356          * This includes BaseBand and Synthesizer
3357          * activation.
3358          */
3359         ath5k_hw_reg_write(ah, AR5K_PHY_ACT_ENABLE, AR5K_PHY_ACT);
3360
3361         /*
3362          * On 5211+ read activation -> rx delay
3363          * and use it.
3364          */
3365         if (ah->ah_version != AR5K_AR5210) {
3366                 u32 delay;
3367                 delay = ath5k_hw_reg_read(ah, AR5K_PHY_RX_DELAY) &
3368                         AR5K_PHY_RX_DELAY_M;
3369                 delay = (channel->hw_value & CHANNEL_CCK) ?
3370                         ((delay << 2) / 22) : (delay / 10);
3371                 if (ah->ah_bwmode == AR5K_BWMODE_10MHZ)
3372                         delay = delay << 1;
3373                 if (ah->ah_bwmode == AR5K_BWMODE_5MHZ)
3374                         delay = delay << 2;
3375                 /* XXX: /2 on turbo ? Let's be safe
3376                  * for now */
3377                 udelay(100 + delay);
3378         } else {
3379                 mdelay(1);
3380         }
3381
3382         if (fast)
3383                 /*
3384                  * Release RF Bus grant
3385                  */
3386                 AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_RFBUS_REQ,
3387                                     AR5K_PHY_RFBUS_REQ_REQUEST);
3388         else {
3389                 /*
3390                  * Perform ADC test to see if baseband is ready
3391                  * Set tx hold and check adc test register
3392                  */
3393                 phy_tst1 = ath5k_hw_reg_read(ah, AR5K_PHY_TST1);
3394                 ath5k_hw_reg_write(ah, AR5K_PHY_TST1_TXHOLD, AR5K_PHY_TST1);
3395                 for (i = 0; i <= 20; i++) {
3396                         if (!(ath5k_hw_reg_read(ah, AR5K_PHY_ADC_TEST) & 0x10))
3397                                 break;
3398                         udelay(200);
3399                 }
3400                 ath5k_hw_reg_write(ah, phy_tst1, AR5K_PHY_TST1);
3401         }
3402
3403         /*
3404          * Start automatic gain control calibration
3405          *
3406          * During AGC calibration RX path is re-routed to
3407          * a power detector so we don't receive anything.
3408          *
3409          * This method is used to calibrate some static offsets
3410          * used together with on-the fly I/Q calibration (the
3411          * one performed via ath5k_hw_phy_calibrate), which doesn't
3412          * interrupt rx path.
3413          *
3414          * While rx path is re-routed to the power detector we also
3415          * start a noise floor calibration to measure the
3416          * card's noise floor (the noise we measure when we are not
3417          * transmitting or receiving anything).
3418          *
3419          * If we are in a noisy environment, AGC calibration may time
3420          * out and/or noise floor calibration might timeout.
3421          */
3422         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL,
3423                                 AR5K_PHY_AGCCTL_CAL | AR5K_PHY_AGCCTL_NF);
3424
3425         /* At the same time start I/Q calibration for QAM constellation
3426          * -no need for CCK- */
3427         ah->ah_calibration = false;
3428         if (!(mode == AR5K_MODE_11B)) {
3429                 ah->ah_calibration = true;
3430                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_IQ,
3431                                 AR5K_PHY_IQ_CAL_NUM_LOG_MAX, 15);
3432                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_IQ,
3433                                 AR5K_PHY_IQ_RUN);
3434         }
3435
3436         /* Wait for gain calibration to finish (we check for I/Q calibration
3437          * during ath5k_phy_calibrate) */
3438         if (ath5k_hw_register_timeout(ah, AR5K_PHY_AGCCTL,
3439                         AR5K_PHY_AGCCTL_CAL, 0, false)) {
3440                 ATH5K_ERR(ah->ah_sc, "gain calibration timeout (%uMHz)\n",
3441                         channel->center_freq);
3442         }
3443
3444         /* Restore antenna mode */
3445         ath5k_hw_set_antenna_mode(ah, ah->ah_ant_mode);
3446
3447         return ret;
3448 }