drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <linux/time.h>
  21 #include <linux/bitops.h>
  22 #include <linux/etherdevice.h>
  23 #include <asm/unaligned.h>
  24
  25 #include "hw.h"
  26 #include "hw-ops.h"
  27 #include "ar9003_mac.h"
  28 #include "ar9003_mci.h"
  29 #include "ar9003_phy.h"
  30 #include "ath9k.h"
  31
  32 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  33
  34 MODULE_AUTHOR("Atheros Communications");
  35 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  36 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  37 MODULE_LICENSE("Dual BSD/GPL");
  38
  39 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  40 {
  41         struct ath_common *common = ath9k_hw_common(ah);
  42         struct ath9k_channel *chan = ah->curchan;
  43         unsigned int clockrate;
  44
  45         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
  46         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
  47                 clockrate = 117;
  48         else if (!chan) /* should really check for CCK instead */
  49                 clockrate = ATH9K_CLOCK_RATE_CCK;
  50         else if (IS_CHAN_2GHZ(chan))
  51                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  52         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  53                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  54         else
  55                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  56
  57         if (chan) {
  58                 if (IS_CHAN_HT40(chan))
  59                         clockrate *= 2;
  60                 if (IS_CHAN_HALF_RATE(chan))
  61                         clockrate /= 2;
  62                 if (IS_CHAN_QUARTER_RATE(chan))
  63                         clockrate /= 4;
  64         }
  65
  66         common->clockrate = clockrate;
  67 }
  68
  69 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
  70 {
  71         struct ath_common *common = ath9k_hw_common(ah);
  72
  73         return usecs * common->clockrate;
  74 }
  75
  76 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
  77 {
  78         int i;
  79
  80         BUG_ON(timeout < AH_TIME_QUANTUM);
  81
  82         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
  83                 if ((REG_READ(ah, reg) & mask) == val)
  84                         return true;
  85
  86                 udelay(AH_TIME_QUANTUM);
  87         }
  88
  89         ath_dbg(ath9k_hw_common(ah), ANY,
  90                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
  91                 timeout, reg, REG_READ(ah, reg), mask, val);
  92
  93         return false;
  94 }
  95 EXPORT_SYMBOL(ath9k_hw_wait);
  96
  97 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
  98                           int hw_delay)
  99 {
 100         hw_delay /= 10;
 101
 102         if (IS_CHAN_HALF_RATE(chan))
 103                 hw_delay *= 2;
 104         else if (IS_CHAN_QUARTER_RATE(chan))
 105                 hw_delay *= 4;
 106
 107         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 108 }
 109
 110 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 111                           int column, unsigned int *writecnt)
 112 {
 113         int r;
 114
 115         ENABLE_REGWRITE_BUFFER(ah);
 116         for (r = 0; r < array->ia_rows; r++) {
 117                 REG_WRITE(ah, INI_RA(array, r, 0),
 118                           INI_RA(array, r, column));
 119                 DO_DELAY(*writecnt);
 120         }
 121         REGWRITE_BUFFER_FLUSH(ah);
 122 }
 123
 124 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 125 {
 126         u32 retval;
 127         int i;
 128
 129         for (i = 0, retval = 0; i < n; i++) {
 130                 retval = (retval << 1) | (val & 1);
 131                 val >>= 1;
 132         }
 133         return retval;
 134 }
 135
 136 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 137                            u8 phy, int kbps,
 138                            u32 frameLen, u16 rateix,
 139                            bool shortPreamble)
 140 {
 141         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 142
 143         if (kbps == 0)
 144                 return 0;
 145
 146         switch (phy) {
 147         case WLAN_RC_PHY_CCK:
 148                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 149                 if (shortPreamble)
 150                         phyTime >>= 1;
 151                 numBits = frameLen << 3;
 152                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 153                 break;
 154         case WLAN_RC_PHY_OFDM:
 155                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 156                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 157                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 158                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 159                         txTime = OFDM_SIFS_TIME_QUARTER
 160                                 + OFDM_PREAMBLE_TIME_QUARTER
 161                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 162                 } else if (ah->curchan &&
 163                            IS_CHAN_HALF_RATE(ah->curchan)) {
 164                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 165                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 166                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 167                         txTime = OFDM_SIFS_TIME_HALF +
 168                                 OFDM_PREAMBLE_TIME_HALF
 169                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 170                 } else {
 171                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 172                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 173                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 174                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 175                                 + (numSymbols * OFDM_SYMBOL_TIME);
 176                 }
 177                 break;
 178         default:
 179                 ath_err(ath9k_hw_common(ah),
 180                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 181                 txTime = 0;
 182                 break;
 183         }
 184
 185         return txTime;
 186 }
 187 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 188
 189 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 190                                   struct ath9k_channel *chan,
 191                                   struct chan_centers *centers)
 192 {
 193         int8_t extoff;
 194
 195         if (!IS_CHAN_HT40(chan)) {
 196                 centers->ctl_center = centers->ext_center =
 197                         centers->synth_center = chan->channel;
 198                 return;
 199         }
 200
 201         if (IS_CHAN_HT40PLUS(chan)) {
 202                 centers->synth_center =
 203                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 204                 extoff = 1;
 205         } else {
 206                 centers->synth_center =
 207                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 208                 extoff = -1;
 209         }
 210
 211         centers->ctl_center =
 212                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 213         /* 25 MHz spacing is supported by hw but not on upper layers */
 214         centers->ext_center =
 215                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 216 }
 217
 218 /******************/
 219 /* Chip Revisions */
 220 /******************/
 221
 222 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 223 {
 224         u32 val;
 225
 226         if (ah->get_mac_revision)
 227                 ah->hw_version.macRev = ah->get_mac_revision();
 228
 229         switch (ah->hw_version.devid) {
 230         case AR5416_AR9100_DEVID:
 231                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 232                 break;
 233         case AR9300_DEVID_AR9330:
 234                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 235                 if (!ah->get_mac_revision) {
 236                         val = REG_READ(ah, AR_SREV);
 237                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 238                 }
 239                 return;
 240         case AR9300_DEVID_AR9340:
 241                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 242                 return;
 243         case AR9300_DEVID_QCA955X:
 244                 ah->hw_version.macVersion = AR_SREV_VERSION_9550;
 245                 return;
 246         case AR9300_DEVID_AR953X:
 247                 ah->hw_version.macVersion = AR_SREV_VERSION_9531;
 248                 return;
 249         case AR9300_DEVID_QCA956X:
 250                 ah->hw_version.macVersion = AR_SREV_VERSION_9561;
 251         }
 252
 253         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 254
 255         if (val == 0xFF) {
 256                 val = REG_READ(ah, AR_SREV);
 257                 ah->hw_version.macVersion =
 258                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 259                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 260
 261                 if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
 262                         ah->is_pciexpress = true;
 263                 else
 264                         ah->is_pciexpress = (val &
 265                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 266         } else {
 267                 if (!AR_SREV_9100(ah))
 268                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 269
 270                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 271
 272                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 273                         ah->is_pciexpress = true;
 274         }
 275 }
 276
 277 /************************************/
 278 /* HW Attach, Detach, Init Routines */
 279 /************************************/
 280
 281 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 282 {
 283         if (!AR_SREV_5416(ah))
 284                 return;
 285
 286         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 287         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 288         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 289         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 290         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 291         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 293         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 294         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 295
 296         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 297 }
 298
 299 /* This should work for all families including legacy */
 300 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 301 {
 302         struct ath_common *common = ath9k_hw_common(ah);
 303         u32 regAddr[2] = { AR_STA_ID0 };
 304         u32 regHold[2];
 305         static const u32 patternData[4] = {
 306                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 307         };
 308         int i, j, loop_max;
 309
 310         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 311                 loop_max = 2;
 312                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 313         } else
 314                 loop_max = 1;
 315
 316         for (i = 0; i < loop_max; i++) {
 317                 u32 addr = regAddr[i];
 318                 u32 wrData, rdData;
 319
 320                 regHold[i] = REG_READ(ah, addr);
 321                 for (j = 0; j < 0x100; j++) {
 322                         wrData = (j << 16) | j;
 323                         REG_WRITE(ah, addr, wrData);
 324                         rdData = REG_READ(ah, addr);
 325                         if (rdData != wrData) {
 326                                 ath_err(common,
 327                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 328                                         addr, wrData, rdData);
 329                                 return false;
 330                         }
 331                 }
 332                 for (j = 0; j < 4; j++) {
 333                         wrData = patternData[j];
 334                         REG_WRITE(ah, addr, wrData);
 335                         rdData = REG_READ(ah, addr);
 336                         if (wrData != rdData) {
 337                                 ath_err(common,
 338                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 339                                         addr, wrData, rdData);
 340                                 return false;
 341                         }
 342                 }
 343                 REG_WRITE(ah, regAddr[i], regHold[i]);
 344         }
 345         udelay(100);
 346
 347         return true;
 348 }
 349
 350 static void ath9k_hw_init_config(struct ath_hw *ah)
 351 {
 352         struct ath_common *common = ath9k_hw_common(ah);
 353
 354         ah->config.dma_beacon_response_time = 1;
 355         ah->config.sw_beacon_response_time = 6;
 356         ah->config.cwm_ignore_extcca = 0;
 357         ah->config.analog_shiftreg = 1;
 358
 359         ah->config.rx_intr_mitigation = true;
 360
 361         if (AR_SREV_9300_20_OR_LATER(ah)) {
 362                 ah->config.rimt_last = 500;
 363                 ah->config.rimt_first = 2000;
 364         } else {
 365                 ah->config.rimt_last = 250;
 366                 ah->config.rimt_first = 700;
 367         }
 368
 369         /*
 370          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 371          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 372          * This means we use it for all AR5416 devices, and the few
 373          * minor PCI AR9280 devices out there.
 374          *
 375          * Serialization is required because these devices do not handle
 376          * well the case of two concurrent reads/writes due to the latency
 377          * involved. During one read/write another read/write can be issued
 378          * on another CPU while the previous read/write may still be working
 379          * on our hardware, if we hit this case the hardware poops in a loop.
 380          * We prevent this by serializing reads and writes.
 381          *
 382          * This issue is not present on PCI-Express devices or pre-AR5416
 383          * devices (legacy, 802.11abg).
 384          */
 385         if (num_possible_cpus() > 1)
 386                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 387
 388         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 389                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 390                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 391                      !ah->is_pciexpress)) {
 392                         ah->config.serialize_regmode = SER_REG_MODE_ON;
 393                 } else {
 394                         ah->config.serialize_regmode = SER_REG_MODE_OFF;
 395                 }
 396         }
 397
 398         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 399                 ah->config.serialize_regmode);
 400
 401         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 402                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 403         else
 404                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 405 }
 406
 407 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 408 {
 409         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 410
 411         regulatory->country_code = CTRY_DEFAULT;
 412         regulatory->power_limit = MAX_RATE_POWER;
 413
 414         ah->hw_version.magic = AR5416_MAGIC;
 415         ah->hw_version.subvendorid = 0;
 416
 417         ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE |
 418                                AR_STA_ID1_MCAST_KSRCH;
 419         if (AR_SREV_9100(ah))
 420                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 421
 422         ah->slottime = ATH9K_SLOT_TIME_9;
 423         ah->globaltxtimeout = (u32) -1;
 424         ah->power_mode = ATH9K_PM_UNDEFINED;
 425         ah->htc_reset_init = true;
 426
 427         /* ar9002 does not support TPC for the moment */
 428         ah->tpc_enabled = !!AR_SREV_9300_20_OR_LATER(ah);
 429
 430         ah->ani_function = ATH9K_ANI_ALL;
 431         if (!AR_SREV_9300_20_OR_LATER(ah))
 432                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 433
 434         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 435                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 436         else
 437                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 438 }
 439
 440 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 441 {
 442         struct ath_common *common = ath9k_hw_common(ah);
 443         u32 sum;
 444         int i;
 445         u16 eeval;
 446         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 447
 448         sum = 0;
 449         for (i = 0; i < 3; i++) {
 450                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 451                 sum += eeval;
 452                 common->macaddr[2 * i] = eeval >> 8;
 453                 common->macaddr[2 * i + 1] = eeval & 0xff;
 454         }
 455         if (!is_valid_ether_addr(common->macaddr)) {
 456                 ath_err(common,
 457                         "eeprom contains invalid mac address: %pM\n",
 458                         common->macaddr);
 459
 460                 random_ether_addr(common->macaddr);
 461                 ath_err(common,
 462                         "random mac address will be used: %pM\n",
 463                         common->macaddr);
 464         }
 465
 466         return 0;
 467 }
 468
 469 static int ath9k_hw_post_init(struct ath_hw *ah)
 470 {
 471         struct ath_common *common = ath9k_hw_common(ah);
 472         int ecode;
 473
 474         if (common->bus_ops->ath_bus_type != ATH_USB) {
 475                 if (!ath9k_hw_chip_test(ah))
 476                         return -ENODEV;
 477         }
 478
 479         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 480                 ecode = ar9002_hw_rf_claim(ah);
 481                 if (ecode != 0)
 482                         return ecode;
 483         }
 484
 485         ecode = ath9k_hw_eeprom_init(ah);
 486         if (ecode != 0)
 487                 return ecode;
 488
 489         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 490                 ah->eep_ops->get_eeprom_ver(ah),
 491                 ah->eep_ops->get_eeprom_rev(ah));
 492
 493         ath9k_hw_ani_init(ah);
 494
 495         /*
 496          * EEPROM needs to be initialized before we do this.
 497          * This is required for regulatory compliance.
 498          */
 499         if (AR_SREV_9300_20_OR_LATER(ah)) {
 500                 u16 regdmn = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
 501                 if ((regdmn & 0xF0) == CTL_FCC) {
 502                         ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_2GHZ;
 503                         ah->nf_5g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_5GHZ;
 504                 }
 505         }
 506
 507         return 0;
 508 }
 509
 510 static int ath9k_hw_attach_ops(struct ath_hw *ah)
 511 {
 512         if (!AR_SREV_9300_20_OR_LATER(ah))
 513                 return ar9002_hw_attach_ops(ah);
 514
 515         ar9003_hw_attach_ops(ah);
 516         return 0;
 517 }
 518
 519 /* Called for all hardware families */
 520 static int __ath9k_hw_init(struct ath_hw *ah)
 521 {
 522         struct ath_common *common = ath9k_hw_common(ah);
 523         int r = 0;
 524
 525         ath9k_hw_read_revisions(ah);
 526
 527         switch (ah->hw_version.macVersion) {
 528         case AR_SREV_VERSION_5416_PCI:
 529         case AR_SREV_VERSION_5416_PCIE:
 530         case AR_SREV_VERSION_9160:
 531         case AR_SREV_VERSION_9100:
 532         case AR_SREV_VERSION_9280:
 533         case AR_SREV_VERSION_9285:
 534         case AR_SREV_VERSION_9287:
 535         case AR_SREV_VERSION_9271:
 536         case AR_SREV_VERSION_9300:
 537         case AR_SREV_VERSION_9330:
 538         case AR_SREV_VERSION_9485:
 539         case AR_SREV_VERSION_9340:
 540         case AR_SREV_VERSION_9462:
 541         case AR_SREV_VERSION_9550:
 542         case AR_SREV_VERSION_9565:
 543         case AR_SREV_VERSION_9531:
 544         case AR_SREV_VERSION_9561:
 545                 break;
 546         default:
 547                 ath_err(common,
 548                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 549                         ah->hw_version.macVersion, ah->hw_version.macRev);
 550                 return -EOPNOTSUPP;
 551         }
 552
 553         /*
 554          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 555          * We need to do this to avoid RMW of this register. We cannot
 556          * read the reg when chip is asleep.
 557          */
 558         if (AR_SREV_9300_20_OR_LATER(ah)) {
 559                 ah->WARegVal = REG_READ(ah, AR_WA);
 560                 ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 561                                  AR_WA_ASPM_TIMER_BASED_DISABLE);
 562         }
 563
 564         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 565                 ath_err(common, "Couldn't reset chip\n");
 566                 return -EIO;
 567         }
 568
 569         if (AR_SREV_9565(ah)) {
 570                 ah->WARegVal |= AR_WA_BIT22;
 571                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 572         }
 573
 574         ath9k_hw_init_defaults(ah);
 575         ath9k_hw_init_config(ah);
 576
 577         r = ath9k_hw_attach_ops(ah);
 578         if (r)
 579                 return r;
 580
 581         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 582                 ath_err(common, "Couldn't wakeup chip\n");
 583                 return -EIO;
 584         }
 585
 586         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 587             AR_SREV_9330(ah) || AR_SREV_9550(ah))
 588                 ah->is_pciexpress = false;
 589
 590         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 591         ath9k_hw_init_cal_settings(ah);
 592
 593         if (!ah->is_pciexpress)
 594                 ath9k_hw_disablepcie(ah);
 595
 596         r = ath9k_hw_post_init(ah);
 597         if (r)
 598                 return r;
 599
 600         ath9k_hw_init_mode_gain_regs(ah);
 601         r = ath9k_hw_fill_cap_info(ah);
 602         if (r)
 603                 return r;
 604
 605         r = ath9k_hw_init_macaddr(ah);
 606         if (r) {
 607                 ath_err(common, "Failed to initialize MAC address\n");
 608                 return r;
 609         }
 610
 611         ath9k_hw_init_hang_checks(ah);
 612
 613         common->state = ATH_HW_INITIALIZED;
 614
 615         return 0;
 616 }
 617
 618 int ath9k_hw_init(struct ath_hw *ah)
 619 {
 620         int ret;
 621         struct ath_common *common = ath9k_hw_common(ah);
 622
 623         /* These are all the AR5008/AR9001/AR9002/AR9003 hardware family of chipsets */
 624         switch (ah->hw_version.devid) {
 625         case AR5416_DEVID_PCI:
 626         case AR5416_DEVID_PCIE:
 627         case AR5416_AR9100_DEVID:
 628         case AR9160_DEVID_PCI:
 629         case AR9280_DEVID_PCI:
 630         case AR9280_DEVID_PCIE:
 631         case AR9285_DEVID_PCIE:
 632         case AR9287_DEVID_PCI:
 633         case AR9287_DEVID_PCIE:
 634         case AR2427_DEVID_PCIE:
 635         case AR9300_DEVID_PCIE:
 636         case AR9300_DEVID_AR9485_PCIE:
 637         case AR9300_DEVID_AR9330:
 638         case AR9300_DEVID_AR9340:
 639         case AR9300_DEVID_QCA955X:
 640         case AR9300_DEVID_AR9580:
 641         case AR9300_DEVID_AR9462:
 642         case AR9485_DEVID_AR1111:
 643         case AR9300_DEVID_AR9565:
 644         case AR9300_DEVID_AR953X:
 645         case AR9300_DEVID_QCA956X:
 646                 break;
 647         default:
 648                 if (common->bus_ops->ath_bus_type == ATH_USB)
 649                         break;
 650                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 651                         ah->hw_version.devid);
 652                 return -EOPNOTSUPP;
 653         }
 654
 655         ret = __ath9k_hw_init(ah);
 656         if (ret) {
 657                 ath_err(common,
 658                         "Unable to initialize hardware; initialization status: %d\n",
 659                         ret);
 660                 return ret;
 661         }
 662
 663         ath_dynack_init(ah);
 664
 665         return 0;
 666 }
 667 EXPORT_SYMBOL(ath9k_hw_init);
 668
 669 static void ath9k_hw_init_qos(struct ath_hw *ah)
 670 {
 671         ENABLE_REGWRITE_BUFFER(ah);
 672
 673         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 674         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 675
 676         REG_WRITE(ah, AR_QOS_NO_ACK,
 677                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 678                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 679                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 680
 681         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 682         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 683         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 684         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 685         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 686
 687         REGWRITE_BUFFER_FLUSH(ah);
 688 }
 689
 690 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 691 {
 692         struct ath_common *common = ath9k_hw_common(ah);
 693         int i = 0;
 694
 695         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 696         udelay(100);
 697         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 698
 699         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 700
 701                 udelay(100);
 702
 703                 if (WARN_ON_ONCE(i >= 100)) {
 704                         ath_err(common, "PLL4 meaurement not done\n");
 705                         break;
 706                 }
 707
 708                 i++;
 709         }
 710
 711         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 712 }
 713 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 714
 715 static void ath9k_hw_init_pll(struct ath_hw *ah,
 716                               struct ath9k_channel *chan)
 717 {
 718         u32 pll;
 719
 720         pll = ath9k_hw_compute_pll_control(ah, chan);
 721
 722         if (AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
 723                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 724                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 725                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 726                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 727                               AR_CH0_DPLL2_KD, 0x40);
 728                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 729                               AR_CH0_DPLL2_KI, 0x4);
 730
 731                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 732                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 733                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 734                               AR_CH0_BB_DPLL1_NINI, 0x58);
 735                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 736                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 737
 738                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 739                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 740                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 741                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 742                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 743                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 744
 745                 /* program BB PLL phase_shift to 0x6 */
 746                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 747                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 748
 749                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 750                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 751                 udelay(1000);
 752         } else if (AR_SREV_9330(ah)) {
 753                 u32 ddr_dpll2, pll_control2, kd;
 754
 755                 if (ah->is_clk_25mhz) {
 756                         ddr_dpll2 = 0x18e82f01;
 757                         pll_control2 = 0xe04a3d;
 758                         kd = 0x1d;
 759                 } else {
 760                         ddr_dpll2 = 0x19e82f01;
 761                         pll_control2 = 0x886666;
 762                         kd = 0x3d;
 763                 }
 764
 765                 /* program DDR PLL ki and kd value */
 766                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 767
 768                 /* program DDR PLL phase_shift */
 769                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 770                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 771
 772                 REG_WRITE(ah, AR_RTC_PLL_CONTROL,
 773                           pll | AR_RTC_9300_PLL_BYPASS);
 774                 udelay(1000);
 775
 776                 /* program refdiv, nint, frac to RTC register */
 777                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 778
 779                 /* program BB PLL kd and ki value */
 780                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 781                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 782
 783                 /* program BB PLL phase_shift */
 784                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 785                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 786         } else if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah)) {
 787                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 788
 789                 REG_WRITE(ah, AR_RTC_PLL_CONTROL,
 790                           pll | AR_RTC_9300_SOC_PLL_BYPASS);
 791                 udelay(1000);
 792
 793                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 794                 udelay(100);
 795
 796                 if (ah->is_clk_25mhz) {
 797                         if (AR_SREV_9531(ah)) {
 798                                 pll2_divint = 0x1c;
 799                                 pll2_divfrac = 0xa3d2;
 800                                 refdiv = 1;
 801                         } else {
 802                                 pll2_divint = 0x54;
 803                                 pll2_divfrac = 0x1eb85;
 804                                 refdiv = 3;
 805                         }
 806                 } else {
 807                         if (AR_SREV_9340(ah)) {
 808                                 pll2_divint = 88;
 809                                 pll2_divfrac = 0;
 810                                 refdiv = 5;
 811                         } else {
 812                                 pll2_divint = 0x11;
 813                                 pll2_divfrac =
 814                                         AR_SREV_9531(ah) ? 0x26665 : 0x26666;
 815                                 refdiv = 1;
 816                         }
 817                 }
 818
 819                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 820                 if (AR_SREV_9531(ah))
 821                         regval |= (0x1 << 22);
 822                 else
 823                         regval |= (0x1 << 16);
 824                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 825                 udelay(100);
 826
 827                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 828                           (pll2_divint << 18) | pll2_divfrac);
 829                 udelay(100);
 830
 831                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 832                 if (AR_SREV_9340(ah))
 833                         regval = (regval & 0x80071fff) |
 834                                 (0x1 << 30) |
 835                                 (0x1 << 13) |
 836                                 (0x4 << 26) |
 837                                 (0x18 << 19);
 838                 else if (AR_SREV_9531(ah))
 839                         regval = (regval & 0x01c00fff) |
 840                                 (0x1 << 31) |
 841                                 (0x2 << 29) |
 842                                 (0xa << 25) |
 843                                 (0x1 << 19) |
 844                                 (0x6 << 12);
 845                 else
 846                         regval = (regval & 0x80071fff) |
 847                                 (0x3 << 30) |
 848                                 (0x1 << 13) |
 849                                 (0x4 << 26) |
 850                                 (0x60 << 19);
 851                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 852
 853                 if (AR_SREV_9531(ah))
 854                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 855                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xffbfffff);
 856                 else
 857                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 858                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 859
 860                 udelay(1000);
 861         }
 862
 863         if (AR_SREV_9565(ah))
 864                 pll |= 0x40000;
 865         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 866
 867         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah) ||
 868             AR_SREV_9550(ah))
 869                 udelay(1000);
 870
 871         /* Switch the core clock for ar9271 to 117Mhz */
 872         if (AR_SREV_9271(ah)) {
 873                 udelay(500);
 874                 REG_WRITE(ah, 0x50040, 0x304);
 875         }
 876
 877         udelay(RTC_PLL_SETTLE_DELAY);
 878
 879         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 880 }
 881
 882 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 883                                           enum nl80211_iftype opmode)
 884 {
 885         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 886         u32 imr_reg = AR_IMR_TXERR |
 887                 AR_IMR_TXURN |
 888                 AR_IMR_RXERR |
 889                 AR_IMR_RXORN |
 890                 AR_IMR_BCNMISC;
 891
 892         if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah))
 893                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 894
 895         if (AR_SREV_9300_20_OR_LATER(ah)) {
 896                 imr_reg |= AR_IMR_RXOK_HP;
 897                 if (ah->config.rx_intr_mitigation)
 898                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 899                 else
 900                         imr_reg |= AR_IMR_RXOK_LP;
 901
 902         } else {
 903                 if (ah->config.rx_intr_mitigation)
 904                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 905                 else
 906                         imr_reg |= AR_IMR_RXOK;
 907         }
 908
 909         if (ah->config.tx_intr_mitigation)
 910                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 911         else
 912                 imr_reg |= AR_IMR_TXOK;
 913
 914         ENABLE_REGWRITE_BUFFER(ah);
 915
 916         REG_WRITE(ah, AR_IMR, imr_reg);
 917         ah->imrs2_reg |= AR_IMR_S2_GTT;
 918         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 919
 920         if (!AR_SREV_9100(ah)) {
 921                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 922                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 923                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 924         }
 925
 926         REGWRITE_BUFFER_FLUSH(ah);
 927
 928         if (AR_SREV_9300_20_OR_LATER(ah)) {
 929                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 930                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 931                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 932                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 933         }
 934 }
 935
 936 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 937 {
 938         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 939         val = min(val, (u32) 0xFFFF);
 940         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 941 }
 942
 943 void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 944 {
 945         u32 val = ath9k_hw_mac_to_clks(ah, us);
 946         val = min(val, (u32) 0xFFFF);
 947         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 948 }
 949
 950 void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 951 {
 952         u32 val = ath9k_hw_mac_to_clks(ah, us);
 953         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 954         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 955 }
 956
 957 void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 958 {
 959         u32 val = ath9k_hw_mac_to_clks(ah, us);
 960         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 961         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 962 }
 963
 964 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 965 {
 966         if (tu > 0xFFFF) {
 967                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
 968                         tu);
 969                 ah->globaltxtimeout = (u32) -1;
 970                 return false;
 971         } else {
 972                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 973                 ah->globaltxtimeout = tu;
 974                 return true;
 975         }
 976 }
 977
 978 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 979 {
 980         struct ath_common *common = ath9k_hw_common(ah);
 981         const struct ath9k_channel *chan = ah->curchan;
 982         int acktimeout, ctstimeout, ack_offset = 0;
 983         int slottime;
 984         int sifstime;
 985         int rx_lat = 0, tx_lat = 0, eifs = 0;
 986         u32 reg;
 987
 988         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
 989                 ah->misc_mode);
 990
 991         if (!chan)
 992                 return;
 993
 994         if (ah->misc_mode != 0)
 995                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 996
 997         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
 998                 rx_lat = 41;
 999         else
1000                 rx_lat = 37;
1001         tx_lat = 54;
1002
1003         if (IS_CHAN_5GHZ(chan))
1004                 sifstime = 16;
1005         else
1006                 sifstime = 10;
1007
1008         if (IS_CHAN_HALF_RATE(chan)) {
1009                 eifs = 175;
1010                 rx_lat *= 2;
1011                 tx_lat *= 2;
1012                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1013                     tx_lat += 11;
1014
1015                 sifstime = 32;
1016                 ack_offset = 16;
1017                 slottime = 13;
1018         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1019                 eifs = 340;
1020                 rx_lat = (rx_lat * 4) - 1;
1021                 tx_lat *= 4;
1022                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1023                     tx_lat += 22;
1024
1025                 sifstime = 64;
1026                 ack_offset = 32;
1027                 slottime = 21;
1028         } else {
1029                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1030                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1031                         reg = AR_USEC_ASYNC_FIFO;
1032                 } else {
1033                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1034                                 common->clockrate;
1035                         reg = REG_READ(ah, AR_USEC);
1036                 }
1037                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1038                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1039
1040                 slottime = ah->slottime;
1041         }
1042
1043         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1044         slottime += 3 * ah->coverage_class;
1045         acktimeout = slottime + sifstime + ack_offset;
1046         ctstimeout = acktimeout;
1047
1048         /*
1049          * Workaround for early ACK timeouts, add an offset to match the
1050          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1051          * This was initially only meant to work around an issue with delayed
1052          * BA frames in some implementations, but it has been found to fix ACK
1053          * timeout issues in other cases as well.
1054          */
1055         if (IS_CHAN_2GHZ(chan) &&
1056             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1057                 acktimeout += 64 - sifstime - ah->slottime;
1058                 ctstimeout += 48 - sifstime - ah->slottime;
1059         }
1060
1061         if (ah->dynack.enabled) {
1062                 acktimeout = ah->dynack.ackto;
1063                 ctstimeout = acktimeout;
1064                 slottime = (acktimeout - 3) / 2;
1065         } else {
1066                 ah->dynack.ackto = acktimeout;
1067         }
1068
1069         ath9k_hw_set_sifs_time(ah, sifstime);
1070         ath9k_hw_setslottime(ah, slottime);
1071         ath9k_hw_set_ack_timeout(ah, acktimeout);
1072         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1073         if (ah->globaltxtimeout != (u32) -1)
1074                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1075
1076         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1077         REG_RMW(ah, AR_USEC,
1078                 (common->clockrate - 1) |
1079                 SM(rx_lat, AR_USEC_RX_LAT) |
1080                 SM(tx_lat, AR_USEC_TX_LAT),
1081                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1082
1083 }
1084 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1085
1086 void ath9k_hw_deinit(struct ath_hw *ah)
1087 {
1088         struct ath_common *common = ath9k_hw_common(ah);
1089
1090         if (common->state < ATH_HW_INITIALIZED)
1091                 return;
1092
1093         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1094 }
1095 EXPORT_SYMBOL(ath9k_hw_deinit);
1096
1097 /*******/
1098 /* INI */
1099 /*******/
1100
1101 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1102 {
1103         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1104
1105         if (IS_CHAN_2GHZ(chan))
1106                 ctl |= CTL_11G;
1107         else
1108                 ctl |= CTL_11A;
1109
1110         return ctl;
1111 }
1112
1113 /****************************************/
1114 /* Reset and Channel Switching Routines */
1115 /****************************************/
1116
1117 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1118 {
1119         struct ath_common *common = ath9k_hw_common(ah);
1120         int txbuf_size;
1121
1122         ENABLE_REGWRITE_BUFFER(ah);
1123
1124         /*
1125          * set AHB_MODE not to do cacheline prefetches
1126         */
1127         if (!AR_SREV_9300_20_OR_LATER(ah))
1128                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1129
1130         /*
1131          * let mac dma reads be in 128 byte chunks
1132          */
1133         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1134
1135         REGWRITE_BUFFER_FLUSH(ah);
1136
1137         /*
1138          * Restore TX Trigger Level to its pre-reset value.
1139          * The initial value depends on whether aggregation is enabled, and is
1140          * adjusted whenever underruns are detected.
1141          */
1142         if (!AR_SREV_9300_20_OR_LATER(ah))
1143                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1144
1145         ENABLE_REGWRITE_BUFFER(ah);
1146
1147         /*
1148          * let mac dma writes be in 128 byte chunks
1149          */
1150         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1151
1152         /*
1153          * Setup receive FIFO threshold to hold off TX activities
1154          */
1155         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1156
1157         if (AR_SREV_9300_20_OR_LATER(ah)) {
1158                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1159                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1160
1161                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1162                         ah->caps.rx_status_len);
1163         }
1164
1165         /*
1166          * reduce the number of usable entries in PCU TXBUF to avoid
1167          * wrap around issues.
1168          */
1169         if (AR_SREV_9285(ah)) {
1170                 /* For AR9285 the number of Fifos are reduced to half.
1171                  * So set the usable tx buf size also to half to
1172                  * avoid data/delimiter underruns
1173                  */
1174                 txbuf_size = AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE;
1175         } else if (AR_SREV_9340_13_OR_LATER(ah)) {
1176                 /* Uses fewer entries for AR934x v1.3+ to prevent rx overruns */
1177                 txbuf_size = AR_9340_PCU_TXBUF_CTRL_USABLE_SIZE;
1178         } else {
1179                 txbuf_size = AR_PCU_TXBUF_CTRL_USABLE_SIZE;
1180         }
1181
1182         if (!AR_SREV_9271(ah))
1183                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL, txbuf_size);
1184
1185         REGWRITE_BUFFER_FLUSH(ah);
1186
1187         if (AR_SREV_9300_20_OR_LATER(ah))
1188                 ath9k_hw_reset_txstatus_ring(ah);
1189 }
1190
1191 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1192 {
1193         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1194         u32 set = AR_STA_ID1_KSRCH_MODE;
1195
1196         switch (opmode) {
1197         case NL80211_IFTYPE_ADHOC:
1198                 if (!AR_SREV_9340_13(ah)) {
1199                         set |= AR_STA_ID1_ADHOC;
1200                         REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1201                         break;
1202                 }
1203                 /* fall through */
1204         case NL80211_IFTYPE_MESH_POINT:
1205         case NL80211_IFTYPE_AP:
1206                 set |= AR_STA_ID1_STA_AP;
1207                 /* fall through */
1208         case NL80211_IFTYPE_STATION:
1209                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1210                 break;
1211         default:
1212                 if (!ah->is_monitoring)
1213                         set = 0;
1214                 break;
1215         }
1216         REG_RMW(ah, AR_STA_ID1, set, mask);
1217 }
1218
1219 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1220                                    u32 *coef_mantissa, u32 *coef_exponent)
1221 {
1222         u32 coef_exp, coef_man;
1223
1224         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1225                 if ((coef_scaled >> coef_exp) & 0x1)
1226                         break;
1227
1228         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1229
1230         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1231
1232         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1233         *coef_exponent = coef_exp - 16;
1234 }
1235
1236 /* AR9330 WAR:
1237  * call external reset function to reset WMAC if:
1238  * - doing a cold reset
1239  * - we have pending frames in the TX queues.
1240  */
1241 static bool ath9k_hw_ar9330_reset_war(struct ath_hw *ah, int type)
1242 {
1243         int i, npend = 0;
1244
1245         for (i = 0; i < AR_NUM_QCU; i++) {
1246                 npend = ath9k_hw_numtxpending(ah, i);
1247                 if (npend)
1248                         break;
1249         }
1250
1251         if (ah->external_reset &&
1252             (npend || type == ATH9K_RESET_COLD)) {
1253                 int reset_err = 0;
1254
1255                 ath_dbg(ath9k_hw_common(ah), RESET,
1256                         "reset MAC via external reset\n");
1257
1258                 reset_err = ah->external_reset();
1259                 if (reset_err) {
1260                         ath_err(ath9k_hw_common(ah),
1261                                 "External reset failed, err=%d\n",
1262                                 reset_err);
1263                         return false;
1264                 }
1265
1266                 REG_WRITE(ah, AR_RTC_RESET, 1);
1267         }
1268
1269         return true;
1270 }
1271
1272 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1273 {
1274         u32 rst_flags;
1275         u32 tmpReg;
1276
1277         if (AR_SREV_9100(ah)) {
1278                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1279                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1280                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1281         }
1282
1283         ENABLE_REGWRITE_BUFFER(ah);
1284
1285         if (AR_SREV_9300_20_OR_LATER(ah)) {
1286                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1287                 udelay(10);
1288         }
1289
1290         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1291                   AR_RTC_FORCE_WAKE_ON_INT);
1292
1293         if (AR_SREV_9100(ah)) {
1294                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1295                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1296         } else {
1297                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1298                 if (AR_SREV_9340(ah))
1299                         tmpReg &= AR9340_INTR_SYNC_LOCAL_TIMEOUT;
1300                 else
1301                         tmpReg &= AR_INTR_SYNC_LOCAL_TIMEOUT |
1302                                   AR_INTR_SYNC_RADM_CPL_TIMEOUT;
1303
1304                 if (tmpReg) {
1305                         u32 val;
1306                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1307
1308                         val = AR_RC_HOSTIF;
1309                         if (!AR_SREV_9300_20_OR_LATER(ah))
1310                                 val |= AR_RC_AHB;
1311                         REG_WRITE(ah, AR_RC, val);
1312
1313                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1314                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1315
1316                 rst_flags = AR_RTC_RC_MAC_WARM;
1317                 if (type == ATH9K_RESET_COLD)
1318                         rst_flags |= AR_RTC_RC_MAC_COLD;
1319         }
1320
1321         if (AR_SREV_9330(ah)) {
1322                 if (!ath9k_hw_ar9330_reset_war(ah, type))
1323                         return false;
1324         }
1325
1326         if (ath9k_hw_mci_is_enabled(ah))
1327                 ar9003_mci_check_gpm_offset(ah);
1328
1329         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1330
1331         REGWRITE_BUFFER_FLUSH(ah);
1332
1333         if (AR_SREV_9300_20_OR_LATER(ah))
1334                 udelay(50);
1335         else if (AR_SREV_9100(ah))
1336                 mdelay(10);
1337         else
1338                 udelay(100);
1339
1340         REG_WRITE(ah, AR_RTC_RC, 0);
1341         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1342                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1343                 return false;
1344         }
1345
1346         if (!AR_SREV_9100(ah))
1347                 REG_WRITE(ah, AR_RC, 0);
1348
1349         if (AR_SREV_9100(ah))
1350                 udelay(50);
1351
1352         return true;
1353 }
1354
1355 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1356 {
1357         ENABLE_REGWRITE_BUFFER(ah);
1358
1359         if (AR_SREV_9300_20_OR_LATER(ah)) {
1360                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1361                 udelay(10);
1362         }
1363
1364         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1365                   AR_RTC_FORCE_WAKE_ON_INT);
1366
1367         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1368                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1369
1370         REG_WRITE(ah, AR_RTC_RESET, 0);
1371
1372         REGWRITE_BUFFER_FLUSH(ah);
1373
1374         udelay(2);
1375
1376         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1377                 REG_WRITE(ah, AR_RC, 0);
1378
1379         REG_WRITE(ah, AR_RTC_RESET, 1);
1380
1381         if (!ath9k_hw_wait(ah,
1382                            AR_RTC_STATUS,
1383                            AR_RTC_STATUS_M,
1384                            AR_RTC_STATUS_ON,
1385                            AH_WAIT_TIMEOUT)) {
1386                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1387                 return false;
1388         }
1389
1390         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1391 }
1392
1393 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1394 {
1395         bool ret = false;
1396
1397         if (AR_SREV_9300_20_OR_LATER(ah)) {
1398                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1399                 udelay(10);
1400         }
1401
1402         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1403                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1404
1405         if (!ah->reset_power_on)
1406                 type = ATH9K_RESET_POWER_ON;
1407
1408         switch (type) {
1409         case ATH9K_RESET_POWER_ON:
1410                 ret = ath9k_hw_set_reset_power_on(ah);
1411                 if (ret)
1412                         ah->reset_power_on = true;
1413                 break;
1414         case ATH9K_RESET_WARM:
1415         case ATH9K_RESET_COLD:
1416                 ret = ath9k_hw_set_reset(ah, type);
1417                 break;
1418         default:
1419                 break;
1420         }
1421
1422         return ret;
1423 }
1424
1425 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1426                                 struct ath9k_channel *chan)
1427 {
1428         int reset_type = ATH9K_RESET_WARM;
1429
1430         if (AR_SREV_9280(ah)) {
1431                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1432                         reset_type = ATH9K_RESET_POWER_ON;
1433                 else
1434                         reset_type = ATH9K_RESET_COLD;
1435         } else if (ah->chip_fullsleep || REG_READ(ah, AR_Q_TXE) ||
1436                    (REG_READ(ah, AR_CR) & AR_CR_RXE))
1437                 reset_type = ATH9K_RESET_COLD;
1438
1439         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1440                 return false;
1441
1442         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1443                 return false;
1444
1445         ah->chip_fullsleep = false;
1446
1447         if (AR_SREV_9330(ah))
1448                 ar9003_hw_internal_regulator_apply(ah);
1449         ath9k_hw_init_pll(ah, chan);
1450
1451         return true;
1452 }
1453
1454 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1455                                     struct ath9k_channel *chan)
1456 {
1457         struct ath_common *common = ath9k_hw_common(ah);
1458         struct ath9k_hw_capabilities *pCap = &ah->caps;
1459         bool band_switch = false, mode_diff = false;
1460         u8 ini_reloaded = 0;
1461         u32 qnum;
1462         int r;
1463
1464         if (pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) {
1465                 u32 flags_diff = chan->channelFlags ^ ah->curchan->channelFlags;
1466                 band_switch = !!(flags_diff & CHANNEL_5GHZ);
1467                 mode_diff = !!(flags_diff & ~CHANNEL_HT);
1468         }
1469
1470         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1471                 if (ath9k_hw_numtxpending(ah, qnum)) {
1472                         ath_dbg(common, QUEUE,
1473                                 "Transmit frames pending on queue %d\n", qnum);
1474                         return false;
1475                 }
1476         }
1477
1478         if (!ath9k_hw_rfbus_req(ah)) {
1479                 ath_err(common, "Could not kill baseband RX\n");
1480                 return false;
1481         }
1482
1483         if (band_switch || mode_diff) {
1484                 ath9k_hw_mark_phy_inactive(ah);
1485                 udelay(5);
1486
1487                 if (band_switch)
1488                         ath9k_hw_init_pll(ah, chan);
1489
1490                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1491                         ath_err(common, "Failed to do fast channel change\n");
1492                         return false;
1493                 }
1494         }
1495
1496         ath9k_hw_set_channel_regs(ah, chan);
1497
1498         r = ath9k_hw_rf_set_freq(ah, chan);
1499         if (r) {
1500                 ath_err(common, "Failed to set channel\n");
1501                 return false;
1502         }
1503         ath9k_hw_set_clockrate(ah);
1504         ath9k_hw_apply_txpower(ah, chan, false);
1505
1506         ath9k_hw_set_delta_slope(ah, chan);
1507         ath9k_hw_spur_mitigate_freq(ah, chan);
1508
1509         if (band_switch || ini_reloaded)
1510                 ah->eep_ops->set_board_values(ah, chan);
1511
1512         ath9k_hw_init_bb(ah, chan);
1513         ath9k_hw_rfbus_done(ah);
1514
1515         if (band_switch || ini_reloaded) {
1516                 ah->ah_flags |= AH_FASTCC;
1517                 ath9k_hw_init_cal(ah, chan);
1518                 ah->ah_flags &= ~AH_FASTCC;
1519         }
1520
1521         return true;
1522 }
1523
1524 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1525 {
1526         u32 gpio_mask = ah->gpio_mask;
1527         int i;
1528
1529         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1530                 if (!(gpio_mask & 1))
1531                         continue;
1532
1533                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1534                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1535         }
1536 }
1537
1538 void ath9k_hw_check_nav(struct ath_hw *ah)
1539 {
1540         struct ath_common *common = ath9k_hw_common(ah);
1541         u32 val;
1542
1543         val = REG_READ(ah, AR_NAV);
1544         if (val != 0xdeadbeef && val > 0x7fff) {
1545                 ath_dbg(common, BSTUCK, "Abnormal NAV: 0x%x\n", val);
1546                 REG_WRITE(ah, AR_NAV, 0);
1547         }
1548 }
1549 EXPORT_SYMBOL(ath9k_hw_check_nav);
1550
1551 bool ath9k_hw_check_alive(struct ath_hw *ah)
1552 {
1553         int count = 50;
1554         u32 reg, last_val;
1555
1556         if (AR_SREV_9300(ah))
1557                 return !ath9k_hw_detect_mac_hang(ah);
1558
1559         if (AR_SREV_9285_12_OR_LATER(ah))
1560                 return true;
1561
1562         last_val = REG_READ(ah, AR_OBS_BUS_1);
1563         do {
1564                 reg = REG_READ(ah, AR_OBS_BUS_1);
1565                 if (reg != last_val)
1566                         return true;
1567
1568                 udelay(1);
1569                 last_val = reg;
1570                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1571                         continue;
1572
1573                 switch (reg & 0x7E000B00) {
1574                 case 0x1E000000:
1575                 case 0x52000B00:
1576                 case 0x18000B00:
1577                         continue;
1578                 default:
1579                         return true;
1580                 }
1581         } while (count-- > 0);
1582
1583         return false;
1584 }
1585 EXPORT_SYMBOL(ath9k_hw_check_alive);
1586
1587 static void ath9k_hw_init_mfp(struct ath_hw *ah)
1588 {
1589         /* Setup MFP options for CCMP */
1590         if (AR_SREV_9280_20_OR_LATER(ah)) {
1591                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1592                  * frames when constructing CCMP AAD. */
1593                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1594                               0xc7ff);
1595                 if (AR_SREV_9271(ah) || AR_DEVID_7010(ah))
1596                         ah->sw_mgmt_crypto_tx = true;
1597                 else
1598                         ah->sw_mgmt_crypto_tx = false;
1599                 ah->sw_mgmt_crypto_rx = false;
1600         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1601                 /* Disable hardware crypto for management frames */
1602                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1603                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1604                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1605                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1606                 ah->sw_mgmt_crypto_tx = true;
1607                 ah->sw_mgmt_crypto_rx = true;
1608         } else {
1609                 ah->sw_mgmt_crypto_tx = true;
1610                 ah->sw_mgmt_crypto_rx = true;
1611         }
1612 }
1613
1614 static void ath9k_hw_reset_opmode(struct ath_hw *ah,
1615                                   u32 macStaId1, u32 saveDefAntenna)
1616 {
1617         struct ath_common *common = ath9k_hw_common(ah);
1618
1619         ENABLE_REGWRITE_BUFFER(ah);
1620
1621         REG_RMW(ah, AR_STA_ID1, macStaId1
1622                   | AR_STA_ID1_RTS_USE_DEF
1623                   | ah->sta_id1_defaults,
1624                   ~AR_STA_ID1_SADH_MASK);
1625         ath_hw_setbssidmask(common);
1626         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1627         ath9k_hw_write_associd(ah);
1628         REG_WRITE(ah, AR_ISR, ~0);
1629         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1630
1631         REGWRITE_BUFFER_FLUSH(ah);
1632
1633         ath9k_hw_set_operating_mode(ah, ah->opmode);
1634 }
1635
1636 static void ath9k_hw_init_queues(struct ath_hw *ah)
1637 {
1638         int i;
1639
1640         ENABLE_REGWRITE_BUFFER(ah);
1641
1642         for (i = 0; i < AR_NUM_DCU; i++)
1643                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1644
1645         REGWRITE_BUFFER_FLUSH(ah);
1646
1647         ah->intr_txqs = 0;
1648         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1649                 ath9k_hw_resettxqueue(ah, i);
1650 }
1651
1652 /*
1653  * For big endian systems turn on swapping for descriptors
1654  */
1655 static void ath9k_hw_init_desc(struct ath_hw *ah)
1656 {
1657         struct ath_common *common = ath9k_hw_common(ah);
1658
1659         if (AR_SREV_9100(ah)) {
1660                 u32 mask;
1661                 mask = REG_READ(ah, AR_CFG);
1662                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1663                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1664                                 mask);
1665                 } else {
1666                         mask = INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1667                         REG_WRITE(ah, AR_CFG, mask);
1668                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1669                                 REG_READ(ah, AR_CFG));
1670                 }
1671         } else {
1672                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1673                         /* Configure AR9271 target WLAN */
1674                         if (AR_SREV_9271(ah))
1675                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1676                         else
1677                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1678                 }
1679 #ifdef __BIG_ENDIAN
1680                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah) ||
1681                          AR_SREV_9550(ah) || AR_SREV_9531(ah))
1682                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1683                 else
1684                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1685 #endif
1686         }
1687 }
1688
1689 /*
1690  * Fast channel change:
1691  * (Change synthesizer based on channel freq without resetting chip)
1692  */
1693 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1694 {
1695         struct ath_common *common = ath9k_hw_common(ah);
1696         struct ath9k_hw_capabilities *pCap = &ah->caps;
1697         int ret;
1698
1699         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1700                 goto fail;
1701
1702         if (ah->chip_fullsleep)
1703                 goto fail;
1704
1705         if (!ah->curchan)
1706                 goto fail;
1707
1708         if (chan->channel == ah->curchan->channel)
1709                 goto fail;
1710
1711         if ((ah->curchan->channelFlags | chan->channelFlags) &
1712             (CHANNEL_HALF | CHANNEL_QUARTER))
1713                 goto fail;
1714
1715         /*
1716          * If cross-band fcc is not supoprted, bail out if channelFlags differ.
1717          */
1718         if (!(pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) &&
1719             ((chan->channelFlags ^ ah->curchan->channelFlags) & ~CHANNEL_HT))
1720                 goto fail;
1721
1722         if (!ath9k_hw_check_alive(ah))
1723                 goto fail;
1724
1725         /*
1726          * For AR9462, make sure that calibration data for
1727          * re-using are present.
1728          */
1729         if (AR_SREV_9462(ah) && (ah->caldata &&
1730                                  (!test_bit(TXIQCAL_DONE, &ah->caldata->cal_flags) ||
1731                                   !test_bit(TXCLCAL_DONE, &ah->caldata->cal_flags) ||
1732                                   !test_bit(RTT_DONE, &ah->caldata->cal_flags))))
1733                 goto fail;
1734
1735         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1736                 ah->curchan->channel, chan->channel);
1737
1738         ret = ath9k_hw_channel_change(ah, chan);
1739         if (!ret)
1740                 goto fail;
1741
1742         if (ath9k_hw_mci_is_enabled(ah))
1743                 ar9003_mci_2g5g_switch(ah, false);
1744
1745         ath9k_hw_loadnf(ah, ah->curchan);
1746         ath9k_hw_start_nfcal(ah, true);
1747
1748         if (AR_SREV_9271(ah))
1749                 ar9002_hw_load_ani_reg(ah, chan);
1750
1751         return 0;
1752 fail:
1753         return -EINVAL;
1754 }
1755
1756 u32 ath9k_hw_get_tsf_offset(struct timespec *last, struct timespec *cur)
1757 {
1758         struct timespec ts;
1759         s64 usec;
1760
1761         if (!cur) {
1762                 getrawmonotonic(&ts);
1763                 cur = &ts;
1764         }
1765
1766         usec = cur->tv_sec * 1000000ULL + cur->tv_nsec / 1000;
1767         usec -= last->tv_sec * 1000000ULL + last->tv_nsec / 1000;
1768
1769         return (u32) usec;
1770 }
1771 EXPORT_SYMBOL(ath9k_hw_get_tsf_offset);
1772
1773 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1774                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1775 {
1776         struct ath_common *common = ath9k_hw_common(ah);
1777         u32 saveLedState;
1778         u32 saveDefAntenna;
1779         u32 macStaId1;
1780         u64 tsf = 0;
1781         s64 usec = 0;
1782         int r;
1783         bool start_mci_reset = false;
1784         bool save_fullsleep = ah->chip_fullsleep;
1785
1786         if (ath9k_hw_mci_is_enabled(ah)) {
1787                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1788                 if (start_mci_reset)
1789                         return 0;
1790         }
1791
1792         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1793                 return -EIO;
1794
1795         if (ah->curchan && !ah->chip_fullsleep)
1796                 ath9k_hw_getnf(ah, ah->curchan);
1797
1798         ah->caldata = caldata;
1799         if (caldata && (chan->channel != caldata->channel ||
1800                         chan->channelFlags != caldata->channelFlags)) {
1801                 /* Operating channel changed, reset channel calibration data */
1802                 memset(caldata, 0, sizeof(*caldata));
1803                 ath9k_init_nfcal_hist_buffer(ah, chan);
1804         } else if (caldata) {
1805                 clear_bit(PAPRD_PACKET_SENT, &caldata->cal_flags);
1806         }
1807         ah->noise = ath9k_hw_getchan_noise(ah, chan, chan->noisefloor);
1808
1809         if (fastcc) {
1810                 r = ath9k_hw_do_fastcc(ah, chan);
1811                 if (!r)
1812                         return r;
1813         }
1814
1815         if (ath9k_hw_mci_is_enabled(ah))
1816                 ar9003_mci_stop_bt(ah, save_fullsleep);
1817
1818         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1819         if (saveDefAntenna == 0)
1820                 saveDefAntenna = 1;
1821
1822         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1823
1824         /* Save TSF before chip reset, a cold reset clears it */
1825         tsf = ath9k_hw_gettsf64(ah);
1826         usec = ktime_to_us(ktime_get_raw());
1827
1828         saveLedState = REG_READ(ah, AR_CFG_LED) &
1829                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1830                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1831
1832         ath9k_hw_mark_phy_inactive(ah);
1833
1834         ah->paprd_table_write_done = false;
1835
1836         /* Only required on the first reset */
1837         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1838                 REG_WRITE(ah,
1839                           AR9271_RESET_POWER_DOWN_CONTROL,
1840                           AR9271_RADIO_RF_RST);
1841                 udelay(50);
1842         }
1843
1844         if (!ath9k_hw_chip_reset(ah, chan)) {
1845                 ath_err(common, "Chip reset failed\n");
1846                 return -EINVAL;
1847         }
1848
1849         /* Only required on the first reset */
1850         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1851                 ah->htc_reset_init = false;
1852                 REG_WRITE(ah,
1853                           AR9271_RESET_POWER_DOWN_CONTROL,
1854                           AR9271_GATE_MAC_CTL);
1855                 udelay(50);
1856         }
1857
1858         /* Restore TSF */
1859         usec = ktime_to_us(ktime_get_raw()) - usec;
1860         ath9k_hw_settsf64(ah, tsf + usec);
1861
1862         if (AR_SREV_9280_20_OR_LATER(ah))
1863                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1864
1865         if (!AR_SREV_9300_20_OR_LATER(ah))
1866                 ar9002_hw_enable_async_fifo(ah);
1867
1868         r = ath9k_hw_process_ini(ah, chan);
1869         if (r)
1870                 return r;
1871
1872         ath9k_hw_set_rfmode(ah, chan);
1873
1874         if (ath9k_hw_mci_is_enabled(ah))
1875                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1876
1877         /*
1878          * Some AR91xx SoC devices frequently fail to accept TSF writes
1879          * right after the chip reset. When that happens, write a new
1880          * value after the initvals have been applied, with an offset
1881          * based on measured time difference
1882          */
1883         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1884                 tsf += 1500;
1885                 ath9k_hw_settsf64(ah, tsf);
1886         }
1887
1888         ath9k_hw_init_mfp(ah);
1889
1890         ath9k_hw_set_delta_slope(ah, chan);
1891         ath9k_hw_spur_mitigate_freq(ah, chan);
1892         ah->eep_ops->set_board_values(ah, chan);
1893
1894         ath9k_hw_reset_opmode(ah, macStaId1, saveDefAntenna);
1895
1896         r = ath9k_hw_rf_set_freq(ah, chan);
1897         if (r)
1898                 return r;
1899
1900         ath9k_hw_set_clockrate(ah);
1901
1902         ath9k_hw_init_queues(ah);
1903         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1904         ath9k_hw_ani_cache_ini_regs(ah);
1905         ath9k_hw_init_qos(ah);
1906
1907         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1908                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1909
1910         ath9k_hw_init_global_settings(ah);
1911
1912         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1913                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1914                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1915                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1916                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1917                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1918                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1919         }
1920
1921         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1922
1923         ath9k_hw_set_dma(ah);
1924
1925         if (!ath9k_hw_mci_is_enabled(ah))
1926                 REG_WRITE(ah, AR_OBS, 8);
1927
1928         if (ah->config.rx_intr_mitigation) {
1929                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, ah->config.rimt_last);
1930                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, ah->config.rimt_first);
1931         }
1932
1933         if (ah->config.tx_intr_mitigation) {
1934                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1935                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1936         }
1937
1938         ath9k_hw_init_bb(ah, chan);
1939
1940         if (caldata) {
1941                 clear_bit(TXIQCAL_DONE, &caldata->cal_flags);
1942                 clear_bit(TXCLCAL_DONE, &caldata->cal_flags);
1943         }
1944         if (!ath9k_hw_init_cal(ah, chan))
1945                 return -EIO;
1946
1947         if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
1948                 return -EIO;
1949
1950         ENABLE_REGWRITE_BUFFER(ah);
1951
1952         ath9k_hw_restore_chainmask(ah);
1953         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1954
1955         REGWRITE_BUFFER_FLUSH(ah);
1956
1957         ath9k_hw_gen_timer_start_tsf2(ah);
1958
1959         ath9k_hw_init_desc(ah);
1960
1961         if (ath9k_hw_btcoex_is_enabled(ah))
1962                 ath9k_hw_btcoex_enable(ah);
1963
1964         if (ath9k_hw_mci_is_enabled(ah))
1965                 ar9003_mci_check_bt(ah);
1966
1967         if (AR_SREV_9300_20_OR_LATER(ah)) {
1968                 ath9k_hw_loadnf(ah, chan);
1969                 ath9k_hw_start_nfcal(ah, true);
1970         }
1971
1972         if (AR_SREV_9300_20_OR_LATER(ah))
1973                 ar9003_hw_bb_watchdog_config(ah);
1974
1975         if (ah->config.hw_hang_checks & HW_PHYRESTART_CLC_WAR)
1976                 ar9003_hw_disable_phy_restart(ah);
1977
1978         ath9k_hw_apply_gpio_override(ah);
1979
1980         if (AR_SREV_9565(ah) && common->bt_ant_diversity)
1981                 REG_SET_BIT(ah, AR_BTCOEX_WL_LNADIV, AR_BTCOEX_WL_LNADIV_FORCE_ON);
1982
1983         if (ah->hw->conf.radar_enabled) {
1984                 /* set HW specific DFS configuration */
1985                 ah->radar_conf.ext_channel = IS_CHAN_HT40(chan);
1986                 ath9k_hw_set_radar_params(ah);
1987         }
1988
1989         return 0;
1990 }
1991 EXPORT_SYMBOL(ath9k_hw_reset);
1992
1993 /******************************/
1994 /* Power Management (Chipset) */
1995 /******************************/
1996
1997 /*
1998  * Notify Power Mgt is disabled in self-generated frames.
1999  * If requested, force chip to sleep.
2000  */
2001 static void ath9k_set_power_sleep(struct ath_hw *ah)
2002 {
2003         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2004
2005         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2006                 REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
2007                 REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
2008                 REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
2009                 /* xxx Required for WLAN only case ? */
2010                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
2011                 udelay(100);
2012         }
2013
2014         /*
2015          * Clear the RTC force wake bit to allow the
2016          * mac to go to sleep.
2017          */
2018         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2019
2020         if (ath9k_hw_mci_is_enabled(ah))
2021                 udelay(100);
2022
2023         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2024                 REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2025
2026         /* Shutdown chip. Active low */
2027         if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2028                 REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2029                 udelay(2);
2030         }
2031
2032         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2033         if (AR_SREV_9300_20_OR_LATER(ah))
2034                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2035 }
2036
2037 /*
2038  * Notify Power Management is enabled in self-generating
2039  * frames. If request, set power mode of chip to
2040  * auto/normal.  Duration in units of 128us (1/8 TU).
2041  */
2042 static void ath9k_set_power_network_sleep(struct ath_hw *ah)
2043 {
2044         struct ath9k_hw_capabilities *pCap = &ah->caps;
2045
2046         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2047
2048         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2049                 /* Set WakeOnInterrupt bit; clear ForceWake bit */
2050                 REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2051                           AR_RTC_FORCE_WAKE_ON_INT);
2052         } else {
2053
2054                 /* When chip goes into network sleep, it could be waken
2055                  * up by MCI_INT interrupt caused by BT's HW messages
2056                  * (LNA_xxx, CONT_xxx) which chould be in a very fast
2057                  * rate (~100us). This will cause chip to leave and
2058                  * re-enter network sleep mode frequently, which in
2059                  * consequence will have WLAN MCI HW to generate lots of
2060                  * SYS_WAKING and SYS_SLEEPING messages which will make
2061                  * BT CPU to busy to process.
2062                  */
2063                 if (ath9k_hw_mci_is_enabled(ah))
2064                         REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2065                                     AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2066                 /*
2067                  * Clear the RTC force wake bit to allow the
2068                  * mac to go to sleep.
2069                  */
2070                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2071
2072                 if (ath9k_hw_mci_is_enabled(ah))
2073                         udelay(30);
2074         }
2075
2076         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2077         if (AR_SREV_9300_20_OR_LATER(ah))
2078                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2079 }
2080
2081 static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2082 {
2083         u32 val;
2084         int i;
2085
2086         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2087         if (AR_SREV_9300_20_OR_LATER(ah)) {
2088                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2089                 udelay(10);
2090         }
2091
2092         if ((REG_READ(ah, AR_RTC_STATUS) &
2093              AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2094                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2095                         return false;
2096                 }
2097                 if (!AR_SREV_9300_20_OR_LATER(ah))
2098                         ath9k_hw_init_pll(ah, NULL);
2099         }
2100         if (AR_SREV_9100(ah))
2101                 REG_SET_BIT(ah, AR_RTC_RESET,
2102                             AR_RTC_RESET_EN);
2103
2104         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2105                     AR_RTC_FORCE_WAKE_EN);
2106         if (AR_SREV_9100(ah))
2107                 mdelay(10);
2108         else
2109                 udelay(50);
2110
2111         for (i = POWER_UP_TIME / 50; i > 0; i--) {
2112                 val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2113                 if (val == AR_RTC_STATUS_ON)
2114                         break;
2115                 udelay(50);
2116                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2117                             AR_RTC_FORCE_WAKE_EN);
2118         }
2119         if (i == 0) {
2120                 ath_err(ath9k_hw_common(ah),
2121                         "Failed to wakeup in %uus\n",
2122                         POWER_UP_TIME / 20);
2123                 return false;
2124         }
2125
2126         if (ath9k_hw_mci_is_enabled(ah))
2127                 ar9003_mci_set_power_awake(ah);
2128
2129         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2130
2131         return true;
2132 }
2133
2134 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2135 {
2136         struct ath_common *common = ath9k_hw_common(ah);
2137         int status = true;
2138         static const char *modes[] = {
2139                 "AWAKE",
2140                 "FULL-SLEEP",
2141                 "NETWORK SLEEP",
2142                 "UNDEFINED"
2143         };
2144
2145         if (ah->power_mode == mode)
2146                 return status;
2147
2148         ath_dbg(common, RESET, "%s -> %s\n",
2149                 modes[ah->power_mode], modes[mode]);
2150
2151         switch (mode) {
2152         case ATH9K_PM_AWAKE:
2153                 status = ath9k_hw_set_power_awake(ah);
2154                 break;
2155         case ATH9K_PM_FULL_SLEEP:
2156                 if (ath9k_hw_mci_is_enabled(ah))
2157                         ar9003_mci_set_full_sleep(ah);
2158
2159                 ath9k_set_power_sleep(ah);
2160                 ah->chip_fullsleep = true;
2161                 break;
2162         case ATH9K_PM_NETWORK_SLEEP:
2163                 ath9k_set_power_network_sleep(ah);
2164                 break;
2165         default:
2166                 ath_err(common, "Unknown power mode %u\n", mode);
2167                 return false;
2168         }
2169         ah->power_mode = mode;
2170
2171         /*
2172          * XXX: If this warning never comes up after a while then
2173          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2174          * ath9k_hw_setpower() return type void.
2175          */
2176
2177         if (!(ah->ah_flags & AH_UNPLUGGED))
2178                 ATH_DBG_WARN_ON_ONCE(!status);
2179
2180         return status;
2181 }
2182 EXPORT_SYMBOL(ath9k_hw_setpower);
2183
2184 /*******************/
2185 /* Beacon Handling */
2186 /*******************/
2187
2188 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2189 {
2190         int flags = 0;
2191
2192         ENABLE_REGWRITE_BUFFER(ah);
2193
2194         switch (ah->opmode) {
2195         case NL80211_IFTYPE_ADHOC:
2196                 REG_SET_BIT(ah, AR_TXCFG,
2197                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2198         case NL80211_IFTYPE_MESH_POINT:
2199         case NL80211_IFTYPE_AP:
2200                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2201                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2202                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2203                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2204                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2205                 flags |=
2206                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2207                 break;
2208         default:
2209                 ath_dbg(ath9k_hw_common(ah), BEACON,
2210                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2211                 return;
2212                 break;
2213         }
2214
2215         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2216         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2217         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2218
2219         REGWRITE_BUFFER_FLUSH(ah);
2220
2221         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2222 }
2223 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2224
2225 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2226                                     const struct ath9k_beacon_state *bs)
2227 {
2228         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2229         struct ath9k_hw_capabilities *pCap = &ah->caps;
2230         struct ath_common *common = ath9k_hw_common(ah);
2231
2232         ENABLE_REGWRITE_BUFFER(ah);
2233
2234         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, bs->bs_nexttbtt);
2235         REG_WRITE(ah, AR_BEACON_PERIOD, bs->bs_intval);
2236         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, bs->bs_intval);
2237
2238         REGWRITE_BUFFER_FLUSH(ah);
2239
2240         REG_RMW_FIELD(ah, AR_RSSI_THR,
2241                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2242
2243         beaconintval = bs->bs_intval;
2244
2245         if (bs->bs_sleepduration > beaconintval)
2246                 beaconintval = bs->bs_sleepduration;
2247
2248         dtimperiod = bs->bs_dtimperiod;
2249         if (bs->bs_sleepduration > dtimperiod)
2250                 dtimperiod = bs->bs_sleepduration;
2251
2252         if (beaconintval == dtimperiod)
2253                 nextTbtt = bs->bs_nextdtim;
2254         else
2255                 nextTbtt = bs->bs_nexttbtt;
2256
2257         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2258         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2259         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2260         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2261
2262         ENABLE_REGWRITE_BUFFER(ah);
2263
2264         REG_WRITE(ah, AR_NEXT_DTIM, bs->bs_nextdtim - SLEEP_SLOP);
2265         REG_WRITE(ah, AR_NEXT_TIM, nextTbtt - SLEEP_SLOP);
2266
2267         REG_WRITE(ah, AR_SLEEP1,
2268                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2269                   | AR_SLEEP1_ASSUME_DTIM);
2270
2271         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2272                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2273         else
2274                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2275
2276         REG_WRITE(ah, AR_SLEEP2,
2277                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2278
2279         REG_WRITE(ah, AR_TIM_PERIOD, beaconintval);
2280         REG_WRITE(ah, AR_DTIM_PERIOD, dtimperiod);
2281
2282         REGWRITE_BUFFER_FLUSH(ah);
2283
2284         REG_SET_BIT(ah, AR_TIMER_MODE,
2285                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2286                     AR_DTIM_TIMER_EN);
2287
2288         /* TSF Out of Range Threshold */
2289         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2290 }
2291 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2292
2293 /*******************/
2294 /* HW Capabilities */
2295 /*******************/
2296
2297 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2298 {
2299         eeprom_chainmask &= chip_chainmask;
2300         if (eeprom_chainmask)
2301                 return eeprom_chainmask;
2302         else
2303                 return chip_chainmask;
2304 }
2305
2306 /**
2307  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2308  * @ah: the atheros hardware data structure
2309  *
2310  * We enable DFS support upstream on chipsets which have passed a series
2311  * of tests. The testing requirements are going to be documented. Desired
2312  * test requirements are documented at:
2313  *
2314  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2315  *
2316  * Once a new chipset gets properly tested an individual commit can be used
2317  * to document the testing for DFS for that chipset.
2318  */
2319 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2320 {
2321
2322         switch (ah->hw_version.macVersion) {
2323         /* for temporary testing DFS with 9280 */
2324         case AR_SREV_VERSION_9280:
2325         /* AR9580 will likely be our first target to get testing on */
2326         case AR_SREV_VERSION_9580:
2327                 return true;
2328         default:
2329                 return false;
2330         }
2331 }
2332
2333 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2334 {
2335         struct ath9k_hw_capabilities *pCap = &ah->caps;
2336         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2337         struct ath_common *common = ath9k_hw_common(ah);
2338
2339         u16 eeval;
2340         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2341
2342         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2343         regulatory->current_rd = eeval;
2344
2345         if (ah->opmode != NL80211_IFTYPE_AP &&
2346             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2347                 if (regulatory->current_rd == 0x64 ||
2348                     regulatory->current_rd == 0x65)
2349                         regulatory->current_rd += 5;
2350                 else if (regulatory->current_rd == 0x41)
2351                         regulatory->current_rd = 0x43;
2352                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2353                         regulatory->current_rd);
2354         }
2355
2356         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2357
2358         if (eeval & AR5416_OPFLAGS_11A) {
2359                 if (ah->disable_5ghz)
2360                         ath_warn(common, "disabling 5GHz band\n");
2361                 else
2362                         pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2363         }
2364
2365         if (eeval & AR5416_OPFLAGS_11G) {
2366                 if (ah->disable_2ghz)
2367                         ath_warn(common, "disabling 2GHz band\n");
2368                 else
2369                         pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2370         }
2371
2372         if ((pCap->hw_caps & (ATH9K_HW_CAP_2GHZ | ATH9K_HW_CAP_5GHZ)) == 0) {
2373                 ath_err(common, "both bands are disabled\n");
2374                 return -EINVAL;
2375         }
2376
2377         if (AR_SREV_9485(ah) ||
2378             AR_SREV_9285(ah) ||
2379             AR_SREV_9330(ah) ||
2380             AR_SREV_9565(ah))
2381                 pCap->chip_chainmask = 1;
2382         else if (!AR_SREV_9280_20_OR_LATER(ah))
2383                 pCap->chip_chainmask = 7;
2384         else if (!AR_SREV_9300_20_OR_LATER(ah) ||
2385                  AR_SREV_9340(ah) ||
2386                  AR_SREV_9462(ah) ||
2387                  AR_SREV_9531(ah))
2388                 pCap->chip_chainmask = 3;
2389         else
2390                 pCap->chip_chainmask = 7;
2391
2392         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2393         /*
2394          * For AR9271 we will temporarilly uses the rx chainmax as read from
2395          * the EEPROM.
2396          */
2397         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2398             !(eeval & AR5416_OPFLAGS_11A) &&
2399             !(AR_SREV_9271(ah)))
2400                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2401                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2402         else if (AR_SREV_9100(ah))
2403                 pCap->rx_chainmask = 0x7;
2404         else
2405                 /* Use rx_chainmask from EEPROM. */
2406                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2407
2408         pCap->tx_chainmask = fixup_chainmask(pCap->chip_chainmask, pCap->tx_chainmask);
2409         pCap->rx_chainmask = fixup_chainmask(pCap->chip_chainmask, pCap->rx_chainmask);
2410         ah->txchainmask = pCap->tx_chainmask;
2411         ah->rxchainmask = pCap->rx_chainmask;
2412
2413         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2414
2415         /* enable key search for every frame in an aggregate */
2416         if (AR_SREV_9300_20_OR_LATER(ah))
2417                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2418
2419         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2420
2421         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2422                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2423         else
2424                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2425
2426         if (AR_SREV_9271(ah))
2427                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2428         else if (AR_DEVID_7010(ah))
2429                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2430         else if (AR_SREV_9300_20_OR_LATER(ah))
2431                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2432         else if (AR_SREV_9287_11_OR_LATER(ah))
2433                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2434         else if (AR_SREV_9285_12_OR_LATER(ah))
2435                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2436         else if (AR_SREV_9280_20_OR_LATER(ah))
2437                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2438         else
2439                 pCap->num_gpio_pins = AR_NUM_GPIO;
2440
2441         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2442                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2443         else
2444                 pCap->rts_aggr_limit = (8 * 1024);
2445
2446 #ifdef CONFIG_ATH9K_RFKILL
2447         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2448         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2449                 ah->rfkill_gpio =
2450                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2451                 ah->rfkill_polarity =
2452                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2453
2454                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2455         }
2456 #endif
2457         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2458                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2459         else
2460                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2461
2462         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2463                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2464         else
2465                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2466
2467         if (AR_SREV_9300_20_OR_LATER(ah)) {
2468                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2469                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah) && !AR_SREV_9565(ah))
2470                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2471
2472                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2473                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2474                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2475                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2476                 pCap->txs_len = sizeof(struct ar9003_txs);
2477         } else {
2478                 pCap->tx_desc_len = sizeof(struct ath_desc);
2479                 if (AR_SREV_9280_20(ah))
2480                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2481         }
2482
2483         if (AR_SREV_9300_20_OR_LATER(ah))
2484                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2485
2486         if (AR_SREV_9300_20_OR_LATER(ah))
2487                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2488
2489         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2490                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2491
2492         if (AR_SREV_9285(ah)) {
2493                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2494                         ant_div_ctl1 =
2495                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2496                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1)) {
2497                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2498                                 ath_info(common, "Enable LNA combining\n");
2499                         }
2500                 }
2501         }
2502
2503         if (AR_SREV_9300_20_OR_LATER(ah)) {
2504                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2505                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2506         }
2507
2508         if (AR_SREV_9330(ah) || AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
2509                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2510                 if ((ant_div_ctl1 >> 0x6) == 0x3) {
2511                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2512                         ath_info(common, "Enable LNA combining\n");
2513                 }
2514         }
2515
2516         if (ath9k_hw_dfs_tested(ah))
2517                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2518
2519         tx_chainmask = pCap->tx_chainmask;
2520         rx_chainmask = pCap->rx_chainmask;
2521         while (tx_chainmask || rx_chainmask) {
2522                 if (tx_chainmask & BIT(0))
2523                         pCap->max_txchains++;
2524                 if (rx_chainmask & BIT(0))
2525                         pCap->max_rxchains++;
2526
2527                 tx_chainmask >>= 1;
2528                 rx_chainmask >>= 1;
2529         }
2530
2531         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2532                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2533                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2534
2535                 if (AR_SREV_9462_20_OR_LATER(ah))
2536                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2537         }
2538
2539         if (AR_SREV_9462(ah))
2540                 pCap->hw_caps |= ATH9K_HW_WOW_DEVICE_CAPABLE;
2541
2542         if (AR_SREV_9300_20_OR_LATER(ah) &&
2543             ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2544                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2545
2546         return 0;
2547 }
2548
2549 /****************************/
2550 /* GPIO / RFKILL / Antennae */
2551 /****************************/
2552
2553 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2554                                          u32 gpio, u32 type)
2555 {
2556         int addr;
2557         u32 gpio_shift, tmp;
2558
2559         if (gpio > 11)
2560                 addr = AR_GPIO_OUTPUT_MUX3;
2561         else if (gpio > 5)
2562                 addr = AR_GPIO_OUTPUT_MUX2;
2563         else
2564                 addr = AR_GPIO_OUTPUT_MUX1;
2565
2566         gpio_shift = (gpio % 6) * 5;
2567
2568         if (AR_SREV_9280_20_OR_LATER(ah)
2569             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2570                 REG_RMW(ah, addr, (type << gpio_shift),
2571                         (0x1f << gpio_shift));
2572         } else {
2573                 tmp = REG_READ(ah, addr);
2574                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2575                 tmp &= ~(0x1f << gpio_shift);
2576                 tmp |= (type << gpio_shift);
2577                 REG_WRITE(ah, addr, tmp);
2578         }
2579 }
2580
2581 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2582 {
2583         u32 gpio_shift;
2584
2585         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2586
2587         if (AR_DEVID_7010(ah)) {
2588                 gpio_shift = gpio;
2589                 REG_RMW(ah, AR7010_GPIO_OE,
2590                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2591                         (AR7010_GPIO_OE_MASK << gpio_shift));
2592                 return;
2593         }
2594
2595         gpio_shift = gpio << 1;
2596         REG_RMW(ah,
2597                 AR_GPIO_OE_OUT,
2598                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2599                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2600 }
2601 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2602
2603 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2604 {
2605 #define MS_REG_READ(x, y) \
2606         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2607
2608         if (gpio >= ah->caps.num_gpio_pins)
2609                 return 0xffffffff;
2610
2611         if (AR_DEVID_7010(ah)) {
2612                 u32 val;
2613                 val = REG_READ(ah, AR7010_GPIO_IN);
2614                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2615         } else if (AR_SREV_9300_20_OR_LATER(ah))
2616                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2617                         AR_GPIO_BIT(gpio)) != 0;
2618         else if (AR_SREV_9271(ah))
2619                 return MS_REG_READ(AR9271, gpio) != 0;
2620         else if (AR_SREV_9287_11_OR_LATER(ah))
2621                 return MS_REG_READ(AR9287, gpio) != 0;
2622         else if (AR_SREV_9285_12_OR_LATER(ah))
2623                 return MS_REG_READ(AR9285, gpio) != 0;
2624         else if (AR_SREV_9280_20_OR_LATER(ah))
2625                 return MS_REG_READ(AR928X, gpio) != 0;
2626         else
2627                 return MS_REG_READ(AR, gpio) != 0;
2628 }
2629 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2630
2631 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2632                          u32 ah_signal_type)
2633 {
2634         u32 gpio_shift;
2635
2636         if (AR_DEVID_7010(ah)) {
2637                 gpio_shift = gpio;
2638                 REG_RMW(ah, AR7010_GPIO_OE,
2639                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2640                         (AR7010_GPIO_OE_MASK << gpio_shift));
2641                 return;
2642         }
2643
2644         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2645         gpio_shift = 2 * gpio;
2646         REG_RMW(ah,
2647                 AR_GPIO_OE_OUT,
2648                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2649                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2650 }
2651 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2652
2653 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2654 {
2655         if (AR_DEVID_7010(ah)) {
2656                 val = val ? 0 : 1;
2657                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2658                         AR_GPIO_BIT(gpio));
2659                 return;
2660         }
2661
2662         if (AR_SREV_9271(ah))
2663                 val = ~val;
2664
2665         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2666                 AR_GPIO_BIT(gpio));
2667 }
2668 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2669
2670 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2671 {
2672         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2673 }
2674 EXPORT_SYMBOL(ath9k_hw_setantenna);
2675
2676 /*********************/
2677 /* General Operation */
2678 /*********************/
2679
2680 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2681 {
2682         u32 bits = REG_READ(ah, AR_RX_FILTER);
2683         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2684
2685         if (phybits & AR_PHY_ERR_RADAR)
2686                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2687         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2688                 bits |= ATH9K_RX_FILTER_PHYERR;
2689
2690         return bits;
2691 }
2692 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2693
2694 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2695 {
2696         u32 phybits;
2697
2698         ENABLE_REGWRITE_BUFFER(ah);
2699
2700         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
2701                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2702
2703         REG_WRITE(ah, AR_RX_FILTER, bits);
2704
2705         phybits = 0;
2706         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2707                 phybits |= AR_PHY_ERR_RADAR;
2708         if (bits & ATH9K_RX_FILTER_PHYERR)
2709                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2710         REG_WRITE(ah, AR_PHY_ERR, phybits);
2711
2712         if (phybits)
2713                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2714         else
2715                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2716
2717         REGWRITE_BUFFER_FLUSH(ah);
2718 }
2719 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2720
2721 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2722 {
2723         if (ath9k_hw_mci_is_enabled(ah))
2724                 ar9003_mci_bt_gain_ctrl(ah);
2725
2726         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2727                 return false;
2728
2729         ath9k_hw_init_pll(ah, NULL);
2730         ah->htc_reset_init = true;
2731         return true;
2732 }
2733 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2734
2735 bool ath9k_hw_disable(struct ath_hw *ah)
2736 {
2737         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2738                 return false;
2739
2740         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2741                 return false;
2742
2743         ath9k_hw_init_pll(ah, NULL);
2744         return true;
2745 }
2746 EXPORT_SYMBOL(ath9k_hw_disable);
2747
2748 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2749 {
2750         enum eeprom_param gain_param;
2751
2752         if (IS_CHAN_2GHZ(chan))
2753                 gain_param = EEP_ANTENNA_GAIN_2G;
2754         else
2755                 gain_param = EEP_ANTENNA_GAIN_5G;
2756
2757         return ah->eep_ops->get_eeprom(ah, gain_param);
2758 }
2759
2760 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2761                             bool test)
2762 {
2763         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2764         struct ieee80211_channel *channel;
2765         int chan_pwr, new_pwr, max_gain;
2766         int ant_gain, ant_reduction = 0;
2767
2768         if (!chan)
2769                 return;
2770
2771         channel = chan->chan;
2772         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2773         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2774         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2775
2776         ant_gain = get_antenna_gain(ah, chan);
2777         if (ant_gain > max_gain)
2778                 ant_reduction = ant_gain - max_gain;
2779
2780         ah->eep_ops->set_txpower(ah, chan,
2781                                  ath9k_regd_get_ctl(reg, chan),
2782                                  ant_reduction, new_pwr, test);
2783 }
2784
2785 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2786 {
2787         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2788         struct ath9k_channel *chan = ah->curchan;
2789         struct ieee80211_channel *channel = chan->chan;
2790
2791         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2792         if (test)
2793                 channel->max_power = MAX_RATE_POWER / 2;
2794
2795         ath9k_hw_apply_txpower(ah, chan, test);
2796
2797         if (test)
2798                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2799 }
2800 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2801
2802 void ath9k_hw_setopmode(struct ath_hw *ah)
2803 {
2804         ath9k_hw_set_operating_mode(ah, ah->opmode);
2805 }
2806 EXPORT_SYMBOL(ath9k_hw_setopmode);
2807
2808 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2809 {
2810         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2811         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2812 }
2813 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2814
2815 void ath9k_hw_write_associd(struct ath_hw *ah)
2816 {
2817         struct ath_common *common = ath9k_hw_common(ah);
2818
2819         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2820         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2821                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2822 }
2823 EXPORT_SYMBOL(ath9k_hw_write_associd);
2824
2825 #define ATH9K_MAX_TSF_READ 10
2826
2827 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2828 {
2829         u32 tsf_lower, tsf_upper1, tsf_upper2;
2830         int i;
2831
2832         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2833         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2834                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2835                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2836                 if (tsf_upper2 == tsf_upper1)
2837                         break;
2838                 tsf_upper1 = tsf_upper2;
2839         }
2840
2841         WARN_ON( i == ATH9K_MAX_TSF_READ );
2842
2843         return (((u64)tsf_upper1 << 32) | tsf_lower);
2844 }
2845 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2846
2847 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2848 {
2849         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2850         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2851 }
2852 EXPORT_SYMBOL(ath9k_hw_settsf64);
2853
2854 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2855 {
2856         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2857                            AH_TSF_WRITE_TIMEOUT))
2858                 ath_dbg(ath9k_hw_common(ah), RESET,
2859                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2860
2861         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2862 }
2863 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2864
2865 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set)
2866 {
2867         if (set)
2868                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2869         else
2870                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2871 }
2872 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2873
2874 void ath9k_hw_set11nmac2040(struct ath_hw *ah, struct ath9k_channel *chan)
2875 {
2876         u32 macmode;
2877
2878         if (IS_CHAN_HT40(chan) && !ah->config.cwm_ignore_extcca)
2879                 macmode = AR_2040_JOINED_RX_CLEAR;
2880         else
2881                 macmode = 0;
2882
2883         REG_WRITE(ah, AR_2040_MODE, macmode);
2884 }
2885
2886 /* HW Generic timers configuration */
2887
2888 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2889 {
2890         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2891         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2892         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2893         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2894         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2895         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2896         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2897         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2898         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2899         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2900                                 AR_NDP2_TIMER_MODE, 0x0002},
2901         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2902                                 AR_NDP2_TIMER_MODE, 0x0004},
2903         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2904                                 AR_NDP2_TIMER_MODE, 0x0008},
2905         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2906                                 AR_NDP2_TIMER_MODE, 0x0010},
2907         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2908                                 AR_NDP2_TIMER_MODE, 0x0020},
2909         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2910                                 AR_NDP2_TIMER_MODE, 0x0040},
2911         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2912                                 AR_NDP2_TIMER_MODE, 0x0080}
2913 };
2914
2915 /* HW generic timer primitives */
2916
2917 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2918 {
2919         return REG_READ(ah, AR_TSF_L32);
2920 }
2921 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2922
2923 void ath9k_hw_gen_timer_start_tsf2(struct ath_hw *ah)
2924 {
2925         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2926
2927         if (timer_table->tsf2_enabled) {
2928                 REG_SET_BIT(ah, AR_DIRECT_CONNECT, AR_DC_AP_STA_EN);
2929                 REG_SET_BIT(ah, AR_RESET_TSF, AR_RESET_TSF2_ONCE);
2930         }
2931 }
2932
2933 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2934                                           void (*trigger)(void *),
2935                                           void (*overflow)(void *),
2936                                           void *arg,
2937                                           u8 timer_index)
2938 {
2939         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2940         struct ath_gen_timer *timer;
2941
2942         if ((timer_index < AR_FIRST_NDP_TIMER) ||
2943             (timer_index >= ATH_MAX_GEN_TIMER))
2944                 return NULL;
2945
2946         if ((timer_index > AR_FIRST_NDP_TIMER) &&
2947             !AR_SREV_9300_20_OR_LATER(ah))
2948                 return NULL;
2949
2950         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2951         if (timer == NULL)
2952                 return NULL;
2953
2954         /* allocate a hardware generic timer slot */
2955         timer_table->timers[timer_index] = timer;
2956         timer->index = timer_index;
2957         timer->trigger = trigger;
2958         timer->overflow = overflow;
2959         timer->arg = arg;
2960
2961         if ((timer_index > AR_FIRST_NDP_TIMER) && !timer_table->tsf2_enabled) {
2962                 timer_table->tsf2_enabled = true;
2963                 ath9k_hw_gen_timer_start_tsf2(ah);
2964         }
2965
2966         return timer;
2967 }
2968 EXPORT_SYMBOL(ath_gen_timer_alloc);
2969
2970 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2971                               struct ath_gen_timer *timer,
2972                               u32 timer_next,
2973                               u32 timer_period)
2974 {
2975         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2976         u32 mask = 0;
2977
2978         timer_table->timer_mask |= BIT(timer->index);
2979
2980         /*
2981          * Program generic timer registers
2982          */
2983         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2984                  timer_next);
2985         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2986                   timer_period);
2987         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2988                     gen_tmr_configuration[timer->index].mode_mask);
2989
2990         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2991                 /*
2992                  * Starting from AR9462, each generic timer can select which tsf
2993                  * to use. But we still follow the old rule, 0 - 7 use tsf and
2994                  * 8 - 15  use tsf2.
2995                  */
2996                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
2997                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2998                                        (1 << timer->index));
2999                 else
3000                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3001                                        (1 << timer->index));
3002         }
3003
3004         if (timer->trigger)
3005                 mask |= SM(AR_GENTMR_BIT(timer->index),
3006                            AR_IMR_S5_GENTIMER_TRIG);
3007         if (timer->overflow)
3008                 mask |= SM(AR_GENTMR_BIT(timer->index),
3009                            AR_IMR_S5_GENTIMER_THRESH);
3010
3011         REG_SET_BIT(ah, AR_IMR_S5, mask);
3012
3013         if ((ah->imask & ATH9K_INT_GENTIMER) == 0) {
3014                 ah->imask |= ATH9K_INT_GENTIMER;
3015                 ath9k_hw_set_interrupts(ah);
3016         }
3017 }
3018 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
3019
3020 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
3021 {
3022         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3023
3024         /* Clear generic timer enable bits. */
3025         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3026                         gen_tmr_configuration[timer->index].mode_mask);
3027
3028         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3029                 /*
3030                  * Need to switch back to TSF if it was using TSF2.
3031                  */
3032                 if ((timer->index >= AR_GEN_TIMER_BANK_1_LEN)) {
3033                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3034                                     (1 << timer->index));
3035                 }
3036         }
3037
3038         /* Disable both trigger and thresh interrupt masks */
3039         REG_CLR_BIT(ah, AR_IMR_S5,
3040                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3041                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3042
3043         timer_table->timer_mask &= ~BIT(timer->index);
3044
3045         if (timer_table->timer_mask == 0) {
3046                 ah->imask &= ~ATH9K_INT_GENTIMER;
3047                 ath9k_hw_set_interrupts(ah);
3048         }
3049 }
3050 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3051
3052 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3053 {
3054         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3055
3056         /* free the hardware generic timer slot */
3057         timer_table->timers[timer->index] = NULL;
3058         kfree(timer);
3059 }
3060 EXPORT_SYMBOL(ath_gen_timer_free);
3061
3062 /*
3063  * Generic Timer Interrupts handling
3064  */
3065 void ath_gen_timer_isr(struct ath_hw *ah)
3066 {
3067         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3068         struct ath_gen_timer *timer;
3069         unsigned long trigger_mask, thresh_mask;
3070         unsigned int index;
3071
3072         /* get hardware generic timer interrupt status */
3073         trigger_mask = ah->intr_gen_timer_trigger;
3074         thresh_mask = ah->intr_gen_timer_thresh;
3075         trigger_mask &= timer_table->timer_mask;
3076         thresh_mask &= timer_table->timer_mask;
3077
3078         for_each_set_bit(index, &thresh_mask, ARRAY_SIZE(timer_table->timers)) {
3079                 timer = timer_table->timers[index];
3080                 if (!timer)
3081                     continue;
3082                 if (!timer->overflow)
3083                     continue;
3084
3085                 trigger_mask &= ~BIT(index);
3086                 timer->overflow(timer->arg);
3087         }
3088
3089         for_each_set_bit(index, &trigger_mask, ARRAY_SIZE(timer_table->timers)) {
3090                 timer = timer_table->timers[index];
3091                 if (!timer)
3092                     continue;
3093                 if (!timer->trigger)
3094                     continue;
3095                 timer->trigger(timer->arg);
3096         }
3097 }
3098 EXPORT_SYMBOL(ath_gen_timer_isr);
3099
3100 /********/
3101 /* HTC  */
3102 /********/
3103
3104 static struct {
3105         u32 version;
3106         const char * name;
3107 } ath_mac_bb_names[] = {
3108         /* Devices with external radios */
3109         { AR_SREV_VERSION_5416_PCI,     "5416" },
3110         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3111         { AR_SREV_VERSION_9100,         "9100" },
3112         { AR_SREV_VERSION_9160,         "9160" },
3113         /* Single-chip solutions */
3114         { AR_SREV_VERSION_9280,         "9280" },
3115         { AR_SREV_VERSION_9285,         "9285" },
3116         { AR_SREV_VERSION_9287,         "9287" },
3117         { AR_SREV_VERSION_9271,         "9271" },
3118         { AR_SREV_VERSION_9300,         "9300" },
3119         { AR_SREV_VERSION_9330,         "9330" },
3120         { AR_SREV_VERSION_9340,         "9340" },
3121         { AR_SREV_VERSION_9485,         "9485" },
3122         { AR_SREV_VERSION_9462,         "9462" },
3123         { AR_SREV_VERSION_9550,         "9550" },
3124         { AR_SREV_VERSION_9565,         "9565" },
3125         { AR_SREV_VERSION_9531,         "9531" },
3126 };
3127
3128 /* For devices with external radios */
3129 static struct {
3130         u16 version;
3131         const char * name;
3132 } ath_rf_names[] = {
3133         { 0,                            "5133" },
3134         { AR_RAD5133_SREV_MAJOR,        "5133" },
3135         { AR_RAD5122_SREV_MAJOR,        "5122" },
3136         { AR_RAD2133_SREV_MAJOR,        "2133" },
3137         { AR_RAD2122_SREV_MAJOR,        "2122" }
3138 };
3139
3140 /*
3141  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3142  */
3143 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3144 {
3145         int i;
3146
3147         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3148                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3149                         return ath_mac_bb_names[i].name;
3150                 }
3151         }
3152
3153         return "????";
3154 }
3155
3156 /*
3157  * Return the RF name. "????" is returned if the RF is unknown.
3158  * Used for devices with external radios.
3159  */
3160 static const char *ath9k_hw_rf_name(u16 rf_version)
3161 {
3162         int i;
3163
3164         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3165                 if (ath_rf_names[i].version == rf_version) {
3166                         return ath_rf_names[i].name;
3167                 }
3168         }
3169
3170         return "????";
3171 }
3172
3173 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3174 {
3175         int used;
3176
3177         /* chipsets >= AR9280 are single-chip */
3178         if (AR_SREV_9280_20_OR_LATER(ah)) {
3179                 used = scnprintf(hw_name, len,
3180                                  "Atheros AR%s Rev:%x",
3181                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3182                                  ah->hw_version.macRev);
3183         }
3184         else {
3185                 used = scnprintf(hw_name, len,
3186                                  "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3187                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3188                                  ah->hw_version.macRev,
3189                                  ath9k_hw_rf_name((ah->hw_version.analog5GhzRev
3190                                                   & AR_RADIO_SREV_MAJOR)),
3191                                  ah->hw_version.phyRev);
3192         }
3193
3194         hw_name[used] = '\0';
3195 }
3196 EXPORT_SYMBOL(ath9k_hw_name);