drivers/net/wireless/ath/ath9k/hw.h

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef HW_H
  18 #define HW_H
  19
  20 #include <linux/if_ether.h>
  21 #include <linux/delay.h>
  22 #include <linux/io.h>
  23 #include <linux/firmware.h>
  24
  25 #include "mac.h"
  26 #include "ani.h"
  27 #include "eeprom.h"
  28 #include "calib.h"
  29 #include "reg.h"
  30 #include "phy.h"
  31 #include "btcoex.h"
  32 #include "dynack.h"
  33
  34 #include "../regd.h"
  35
  36 #define ATHEROS_VENDOR_ID       0x168c
  37
  38 #define AR5416_DEVID_PCI        0x0023
  39 #define AR5416_DEVID_PCIE       0x0024
  40 #define AR9160_DEVID_PCI        0x0027
  41 #define AR9280_DEVID_PCI        0x0029
  42 #define AR9280_DEVID_PCIE       0x002a
  43 #define AR9285_DEVID_PCIE       0x002b
  44 #define AR2427_DEVID_PCIE       0x002c
  45 #define AR9287_DEVID_PCI        0x002d
  46 #define AR9287_DEVID_PCIE       0x002e
  47 #define AR9300_DEVID_PCIE       0x0030
  48 #define AR9300_DEVID_AR9340     0x0031
  49 #define AR9300_DEVID_AR9485_PCIE 0x0032
  50 #define AR9300_DEVID_AR9580     0x0033
  51 #define AR9300_DEVID_AR9462     0x0034
  52 #define AR9300_DEVID_AR9330     0x0035
  53 #define AR9300_DEVID_QCA955X    0x0038
  54 #define AR9485_DEVID_AR1111     0x0037
  55 #define AR9300_DEVID_AR9565     0x0036
  56 #define AR9300_DEVID_AR953X     0x003d
  57
  58 #define AR5416_AR9100_DEVID     0x000b
  59
  60 #define AR_SUBVENDOR_ID_NOG     0x0e11
  61 #define AR_SUBVENDOR_ID_NEW_A   0x7065
  62 #define AR5416_MAGIC            0x19641014
  63
  64 #define AR9280_COEX2WIRE_SUBSYSID       0x309b
  65 #define AT9285_COEX3WIRE_SA_SUBSYSID    0x30aa
  66 #define AT9285_COEX3WIRE_DA_SUBSYSID    0x30ab
  67
  68 #define ATH_AMPDU_LIMIT_MAX        (64 * 1024 - 1)
  69
  70 #define ATH_DEFAULT_NOISE_FLOOR -95
  71
  72 #define ATH9K_RSSI_BAD                  -128
  73
  74 #define ATH9K_NUM_CHANNELS      38
  75
  76 /* Register read/write primitives */
  77 #define REG_WRITE(_ah, _reg, _val) \
  78         (_ah)->reg_ops.write((_ah), (_val), (_reg))
  79
  80 #define REG_READ(_ah, _reg) \
  81         (_ah)->reg_ops.read((_ah), (_reg))
  82
  83 #define REG_READ_MULTI(_ah, _addr, _val, _cnt)          \
  84         (_ah)->reg_ops.multi_read((_ah), (_addr), (_val), (_cnt))
  85
  86 #define REG_RMW(_ah, _reg, _set, _clr) \
  87         (_ah)->reg_ops.rmw((_ah), (_reg), (_set), (_clr))
  88
  89 #define ENABLE_REGWRITE_BUFFER(_ah)                                     \
  90         do {                                                            \
  91                 if ((_ah)->reg_ops.enable_write_buffer) \
  92                         (_ah)->reg_ops.enable_write_buffer((_ah)); \
  93         } while (0)
  94
  95 #define REGWRITE_BUFFER_FLUSH(_ah)                                      \
  96         do {                                                            \
  97                 if ((_ah)->reg_ops.write_flush)         \
  98                         (_ah)->reg_ops.write_flush((_ah));      \
  99         } while (0)
 100
 101 #define PR_EEP(_s, _val)                                                \
 102         do {                                                            \
 103                 len += scnprintf(buf + len, size - len, "%20s : %10d\n",\
 104                                  _s, (_val));                           \
 105         } while (0)
 106
 107 #define SM(_v, _f)  (((_v) << _f##_S) & _f)
 108 #define MS(_v, _f)  (((_v) & _f) >> _f##_S)
 109 #define REG_RMW_FIELD(_a, _r, _f, _v) \
 110         REG_RMW(_a, _r, (((_v) << _f##_S) & _f), (_f))
 111 #define REG_READ_FIELD(_a, _r, _f) \
 112         (((REG_READ(_a, _r) & _f) >> _f##_S))
 113 #define REG_SET_BIT(_a, _r, _f) \
 114         REG_RMW(_a, _r, (_f), 0)
 115 #define REG_CLR_BIT(_a, _r, _f) \
 116         REG_RMW(_a, _r, 0, (_f))
 117
 118 #define DO_DELAY(x) do {                                        \
 119                 if (((++(x) % 64) == 0) &&                      \
 120                     (ath9k_hw_common(ah)->bus_ops->ath_bus_type \
 121                         != ATH_USB))                            \
 122                         udelay(1);                              \
 123         } while (0)
 124
 125 #define REG_WRITE_ARRAY(iniarray, column, regWr) \
 126         ath9k_hw_write_array(ah, iniarray, column, &(regWr))
 127
 128 #define AR_GPIO_OUTPUT_MUX_AS_OUTPUT             0
 129 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_ATTENTION_LED 1
 130 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_POWER_LED     2
 131 #define AR_GPIO_OUTPUT_MUX_AS_TX_FRAME           3
 132 #define AR_GPIO_OUTPUT_MUX_AS_RX_CLEAR_EXTERNAL  4
 133 #define AR_GPIO_OUTPUT_MUX_AS_MAC_NETWORK_LED    5
 134 #define AR_GPIO_OUTPUT_MUX_AS_MAC_POWER_LED      6
 135 #define AR_GPIO_OUTPUT_MUX_AS_MCI_WLAN_DATA      0x16
 136 #define AR_GPIO_OUTPUT_MUX_AS_MCI_WLAN_CLK       0x17
 137 #define AR_GPIO_OUTPUT_MUX_AS_MCI_BT_DATA        0x18
 138 #define AR_GPIO_OUTPUT_MUX_AS_MCI_BT_CLK         0x19
 139 #define AR_GPIO_OUTPUT_MUX_AS_WL_IN_TX           0x14
 140 #define AR_GPIO_OUTPUT_MUX_AS_WL_IN_RX           0x13
 141 #define AR_GPIO_OUTPUT_MUX_AS_BT_IN_TX           9
 142 #define AR_GPIO_OUTPUT_MUX_AS_BT_IN_RX           8
 143 #define AR_GPIO_OUTPUT_MUX_AS_RUCKUS_STROBE      0x1d
 144 #define AR_GPIO_OUTPUT_MUX_AS_RUCKUS_DATA        0x1e
 145
 146 #define AR_GPIOD_MASK               0x00001FFF
 147 #define AR_GPIO_BIT(_gpio)          (1 << (_gpio))
 148
 149 #define BASE_ACTIVATE_DELAY         100
 150 #define RTC_PLL_SETTLE_DELAY        (AR_SREV_9340(ah) ? 1000 : 100)
 151 #define COEF_SCALE_S                24
 152 #define HT40_CHANNEL_CENTER_SHIFT   10
 153
 154 #define ATH9K_ANTENNA0_CHAINMASK    0x1
 155 #define ATH9K_ANTENNA1_CHAINMASK    0x2
 156
 157 #define ATH9K_NUM_DMA_DEBUG_REGS    8
 158 #define ATH9K_NUM_QUEUES            10
 159
 160 #define MAX_RATE_POWER              63
 161 #define AH_WAIT_TIMEOUT             100000 /* (us) */
 162 #define AH_TSF_WRITE_TIMEOUT        100    /* (us) */
 163 #define AH_TIME_QUANTUM             10
 164 #define AR_KEYTABLE_SIZE            128
 165 #define POWER_UP_TIME               10000
 166 #define SPUR_RSSI_THRESH            40
 167 #define UPPER_5G_SUB_BAND_START         5700
 168 #define MID_5G_SUB_BAND_START           5400
 169
 170 #define CAB_TIMEOUT_VAL             10
 171 #define BEACON_TIMEOUT_VAL          10
 172 #define MIN_BEACON_TIMEOUT_VAL      1
 173 #define SLEEP_SLOP                  TU_TO_USEC(3)
 174
 175 #define INIT_CONFIG_STATUS          0x00000000
 176 #define INIT_RSSI_THR               0x00000700
 177 #define INIT_BCON_CNTRL_REG         0x00000000
 178
 179 #define TU_TO_USEC(_tu)             ((_tu) << 10)
 180
 181 #define ATH9K_HW_RX_HP_QDEPTH   16
 182 #define ATH9K_HW_RX_LP_QDEPTH   128
 183
 184 #define PAPRD_GAIN_TABLE_ENTRIES        32
 185 #define PAPRD_TABLE_SZ                  24
 186 #define PAPRD_IDEAL_AGC2_PWR_RANGE      0xe0
 187
 188 /*
 189  * Wake on Wireless
 190  */
 191
 192 /* Keep Alive Frame */
 193 #define KAL_FRAME_LEN           28
 194 #define KAL_FRAME_TYPE          0x2     /* data frame */
 195 #define KAL_FRAME_SUB_TYPE      0x4     /* null data frame */
 196 #define KAL_DURATION_ID         0x3d
 197 #define KAL_NUM_DATA_WORDS      6
 198 #define KAL_NUM_DESC_WORDS      12
 199 #define KAL_ANTENNA_MODE        1
 200 #define KAL_TO_DS               1
 201 #define KAL_DELAY               4       /*delay of 4ms between 2 KAL frames */
 202 #define KAL_TIMEOUT             900
 203
 204 #define MAX_PATTERN_SIZE                256
 205 #define MAX_PATTERN_MASK_SIZE           32
 206 #define MAX_NUM_PATTERN                 8
 207 #define MAX_NUM_USER_PATTERN            6 /*  deducting the disassociate and
 208                                               deauthenticate packets */
 209
 210 /*
 211  * WoW trigger mapping to hardware code
 212  */
 213
 214 #define AH_WOW_USER_PATTERN_EN          BIT(0)
 215 #define AH_WOW_MAGIC_PATTERN_EN         BIT(1)
 216 #define AH_WOW_LINK_CHANGE              BIT(2)
 217 #define AH_WOW_BEACON_MISS              BIT(3)
 218
 219 enum ath_hw_txq_subtype {
 220         ATH_TXQ_AC_BE = 0,
 221         ATH_TXQ_AC_BK = 1,
 222         ATH_TXQ_AC_VI = 2,
 223         ATH_TXQ_AC_VO = 3,
 224 };
 225
 226 enum ath_ini_subsys {
 227         ATH_INI_PRE = 0,
 228         ATH_INI_CORE,
 229         ATH_INI_POST,
 230         ATH_INI_NUM_SPLIT,
 231 };
 232
 233 enum ath9k_hw_caps {
 234         ATH9K_HW_CAP_HT                         = BIT(0),
 235         ATH9K_HW_CAP_RFSILENT                   = BIT(1),
 236         ATH9K_HW_CAP_AUTOSLEEP                  = BIT(2),
 237         ATH9K_HW_CAP_4KB_SPLITTRANS             = BIT(3),
 238         ATH9K_HW_CAP_EDMA                       = BIT(4),
 239         ATH9K_HW_CAP_RAC_SUPPORTED              = BIT(5),
 240         ATH9K_HW_CAP_LDPC                       = BIT(6),
 241         ATH9K_HW_CAP_FASTCLOCK                  = BIT(7),
 242         ATH9K_HW_CAP_SGI_20                     = BIT(8),
 243         ATH9K_HW_CAP_ANT_DIV_COMB               = BIT(10),
 244         ATH9K_HW_CAP_2GHZ                       = BIT(11),
 245         ATH9K_HW_CAP_5GHZ                       = BIT(12),
 246         ATH9K_HW_CAP_APM                        = BIT(13),
 247 #ifdef CONFIG_ATH9K_PCOEM
 248         ATH9K_HW_CAP_RTT                        = BIT(14),
 249         ATH9K_HW_CAP_MCI                        = BIT(15),
 250         ATH9K_HW_WOW_DEVICE_CAPABLE             = BIT(16),
 251         ATH9K_HW_CAP_BT_ANT_DIV                 = BIT(17),
 252 #else
 253         ATH9K_HW_CAP_RTT                        = 0,
 254         ATH9K_HW_CAP_MCI                        = 0,
 255         ATH9K_HW_WOW_DEVICE_CAPABLE             = 0,
 256         ATH9K_HW_CAP_BT_ANT_DIV                 = 0,
 257 #endif
 258         ATH9K_HW_CAP_DFS                        = BIT(18),
 259         ATH9K_HW_CAP_PAPRD                      = BIT(19),
 260         ATH9K_HW_CAP_FCC_BAND_SWITCH            = BIT(20),
 261 };
 262
 263 /*
 264  * WoW device capabilities
 265  * @ATH9K_HW_WOW_DEVICE_CAPABLE: device revision is capable of WoW.
 266  * @ATH9K_HW_WOW_PATTERN_MATCH_EXACT: device is capable of matching
 267  * an exact user defined pattern or de-authentication/disassoc pattern.
 268  * @ATH9K_HW_WOW_PATTERN_MATCH_DWORD: device requires the first four
 269  * bytes of the pattern for user defined pattern, de-authentication and
 270  * disassociation patterns for all types of possible frames recieved
 271  * of those types.
 272  */
 273
 274 struct ath9k_hw_capabilities {
 275         u32 hw_caps; /* ATH9K_HW_CAP_* from ath9k_hw_caps */
 276         u16 rts_aggr_limit;
 277         u8 tx_chainmask;
 278         u8 rx_chainmask;
 279         u8 max_txchains;
 280         u8 max_rxchains;
 281         u8 num_gpio_pins;
 282         u8 rx_hp_qdepth;
 283         u8 rx_lp_qdepth;
 284         u8 rx_status_len;
 285         u8 tx_desc_len;
 286         u8 txs_len;
 287 };
 288
 289 #define AR_NO_SPUR              0x8000
 290 #define AR_BASE_FREQ_2GHZ       2300
 291 #define AR_BASE_FREQ_5GHZ       4900
 292 #define AR_SPUR_FEEQ_BOUND_HT40 19
 293 #define AR_SPUR_FEEQ_BOUND_HT20 10
 294
 295 enum ath9k_hw_hang_checks {
 296         HW_BB_WATCHDOG            = BIT(0),
 297         HW_PHYRESTART_CLC_WAR     = BIT(1),
 298         HW_BB_RIFS_HANG           = BIT(2),
 299         HW_BB_DFS_HANG            = BIT(3),
 300         HW_BB_RX_CLEAR_STUCK_HANG = BIT(4),
 301         HW_MAC_HANG               = BIT(5),
 302 };
 303
 304 struct ath9k_ops_config {
 305         int dma_beacon_response_time;
 306         int sw_beacon_response_time;
 307         u32 cwm_ignore_extcca;
 308         u32 pcie_waen;
 309         u8 analog_shiftreg;
 310         u32 ofdm_trig_low;
 311         u32 ofdm_trig_high;
 312         u32 cck_trig_high;
 313         u32 cck_trig_low;
 314         u32 enable_paprd;
 315         int serialize_regmode;
 316         bool rx_intr_mitigation;
 317         bool tx_intr_mitigation;
 318         u8 max_txtrig_level;
 319         u16 ani_poll_interval; /* ANI poll interval in ms */
 320         u16 hw_hang_checks;
 321         u16 rimt_first;
 322         u16 rimt_last;
 323
 324         /* Platform specific config */
 325         u32 aspm_l1_fix;
 326         u32 xlna_gpio;
 327         u32 ant_ctrl_comm2g_switch_enable;
 328         bool xatten_margin_cfg;
 329         bool alt_mingainidx;
 330         bool no_pll_pwrsave;
 331         bool tx_gain_buffalo;
 332 };
 333
 334 enum ath9k_int {
 335         ATH9K_INT_RX = 0x00000001,
 336         ATH9K_INT_RXDESC = 0x00000002,
 337         ATH9K_INT_RXHP = 0x00000001,
 338         ATH9K_INT_RXLP = 0x00000002,
 339         ATH9K_INT_RXNOFRM = 0x00000008,
 340         ATH9K_INT_RXEOL = 0x00000010,
 341         ATH9K_INT_RXORN = 0x00000020,
 342         ATH9K_INT_TX = 0x00000040,
 343         ATH9K_INT_TXDESC = 0x00000080,
 344         ATH9K_INT_TIM_TIMER = 0x00000100,
 345         ATH9K_INT_MCI = 0x00000200,
 346         ATH9K_INT_BB_WATCHDOG = 0x00000400,
 347         ATH9K_INT_TXURN = 0x00000800,
 348         ATH9K_INT_MIB = 0x00001000,
 349         ATH9K_INT_RXPHY = 0x00004000,
 350         ATH9K_INT_RXKCM = 0x00008000,
 351         ATH9K_INT_SWBA = 0x00010000,
 352         ATH9K_INT_BMISS = 0x00040000,
 353         ATH9K_INT_BNR = 0x00100000,
 354         ATH9K_INT_TIM = 0x00200000,
 355         ATH9K_INT_DTIM = 0x00400000,
 356         ATH9K_INT_DTIMSYNC = 0x00800000,
 357         ATH9K_INT_GPIO = 0x01000000,
 358         ATH9K_INT_CABEND = 0x02000000,
 359         ATH9K_INT_TSFOOR = 0x04000000,
 360         ATH9K_INT_GENTIMER = 0x08000000,
 361         ATH9K_INT_CST = 0x10000000,
 362         ATH9K_INT_GTT = 0x20000000,
 363         ATH9K_INT_FATAL = 0x40000000,
 364         ATH9K_INT_GLOBAL = 0x80000000,
 365         ATH9K_INT_BMISC = ATH9K_INT_TIM |
 366                 ATH9K_INT_DTIM |
 367                 ATH9K_INT_DTIMSYNC |
 368                 ATH9K_INT_TSFOOR |
 369                 ATH9K_INT_CABEND,
 370         ATH9K_INT_COMMON = ATH9K_INT_RXNOFRM |
 371                 ATH9K_INT_RXDESC |
 372                 ATH9K_INT_RXEOL |
 373                 ATH9K_INT_RXORN |
 374                 ATH9K_INT_TXURN |
 375                 ATH9K_INT_TXDESC |
 376                 ATH9K_INT_MIB |
 377                 ATH9K_INT_RXPHY |
 378                 ATH9K_INT_RXKCM |
 379                 ATH9K_INT_SWBA |
 380                 ATH9K_INT_BMISS |
 381                 ATH9K_INT_GPIO,
 382         ATH9K_INT_NOCARD = 0xffffffff
 383 };
 384
 385 #define MAX_RTT_TABLE_ENTRY     6
 386 #define MAX_IQCAL_MEASUREMENT   8
 387 #define MAX_CL_TAB_ENTRY        16
 388 #define CL_TAB_ENTRY(reg_base)  (reg_base + (4 * j))
 389
 390 enum ath9k_cal_flags {
 391         RTT_DONE,
 392         PAPRD_PACKET_SENT,
 393         PAPRD_DONE,
 394         NFCAL_PENDING,
 395         NFCAL_INTF,
 396         TXIQCAL_DONE,
 397         TXCLCAL_DONE,
 398         SW_PKDET_DONE,
 399 };
 400
 401 struct ath9k_hw_cal_data {
 402         u16 channel;
 403         u16 channelFlags;
 404         unsigned long cal_flags;
 405         int32_t CalValid;
 406         int8_t iCoff;
 407         int8_t qCoff;
 408         u8 caldac[2];
 409         u16 small_signal_gain[AR9300_MAX_CHAINS];
 410         u32 pa_table[AR9300_MAX_CHAINS][PAPRD_TABLE_SZ];
 411         u32 num_measures[AR9300_MAX_CHAINS];
 412         int tx_corr_coeff[MAX_IQCAL_MEASUREMENT][AR9300_MAX_CHAINS];
 413         u32 tx_clcal[AR9300_MAX_CHAINS][MAX_CL_TAB_ENTRY];
 414         u32 rtt_table[AR9300_MAX_CHAINS][MAX_RTT_TABLE_ENTRY];
 415         struct ath9k_nfcal_hist nfCalHist[NUM_NF_READINGS];
 416 };
 417
 418 struct ath9k_channel {
 419         struct ieee80211_channel *chan;
 420         u16 channel;
 421         u16 channelFlags;
 422         s16 noisefloor;
 423 };
 424
 425 #define CHANNEL_5GHZ            BIT(0)
 426 #define CHANNEL_HALF            BIT(1)
 427 #define CHANNEL_QUARTER         BIT(2)
 428 #define CHANNEL_HT              BIT(3)
 429 #define CHANNEL_HT40PLUS        BIT(4)
 430 #define CHANNEL_HT40MINUS       BIT(5)
 431
 432 #define IS_CHAN_5GHZ(_c) (!!((_c)->channelFlags & CHANNEL_5GHZ))
 433 #define IS_CHAN_2GHZ(_c) (!IS_CHAN_5GHZ(_c))
 434
 435 #define IS_CHAN_HALF_RATE(_c) (!!((_c)->channelFlags & CHANNEL_HALF))
 436 #define IS_CHAN_QUARTER_RATE(_c) (!!((_c)->channelFlags & CHANNEL_QUARTER))
 437 #define IS_CHAN_A_FAST_CLOCK(_ah, _c)                   \
 438         (IS_CHAN_5GHZ(_c) && ((_ah)->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK))
 439
 440 #define IS_CHAN_HT(_c) ((_c)->channelFlags & CHANNEL_HT)
 441
 442 #define IS_CHAN_HT20(_c) (IS_CHAN_HT(_c) && !IS_CHAN_HT40(_c))
 443
 444 #define IS_CHAN_HT40(_c) \
 445         (!!((_c)->channelFlags & (CHANNEL_HT40PLUS | CHANNEL_HT40MINUS)))
 446
 447 #define IS_CHAN_HT40PLUS(_c) ((_c)->channelFlags & CHANNEL_HT40PLUS)
 448 #define IS_CHAN_HT40MINUS(_c) ((_c)->channelFlags & CHANNEL_HT40MINUS)
 449
 450 enum ath9k_power_mode {
 451         ATH9K_PM_AWAKE = 0,
 452         ATH9K_PM_FULL_SLEEP,
 453         ATH9K_PM_NETWORK_SLEEP,
 454         ATH9K_PM_UNDEFINED
 455 };
 456
 457 enum ser_reg_mode {
 458         SER_REG_MODE_OFF = 0,
 459         SER_REG_MODE_ON = 1,
 460         SER_REG_MODE_AUTO = 2,
 461 };
 462
 463 enum ath9k_rx_qtype {
 464         ATH9K_RX_QUEUE_HP,
 465         ATH9K_RX_QUEUE_LP,
 466         ATH9K_RX_QUEUE_MAX,
 467 };
 468
 469 struct ath9k_beacon_state {
 470         u32 bs_nexttbtt;
 471         u32 bs_nextdtim;
 472         u32 bs_intval;
 473 #define ATH9K_TSFOOR_THRESHOLD    0x00004240 /* 16k us */
 474         u32 bs_dtimperiod;
 475         u16 bs_bmissthreshold;
 476         u32 bs_sleepduration;
 477         u32 bs_tsfoor_threshold;
 478 };
 479
 480 struct chan_centers {
 481         u16 synth_center;
 482         u16 ctl_center;
 483         u16 ext_center;
 484 };
 485
 486 enum {
 487         ATH9K_RESET_POWER_ON,
 488         ATH9K_RESET_WARM,
 489         ATH9K_RESET_COLD,
 490 };
 491
 492 struct ath9k_hw_version {
 493         u32 magic;
 494         u16 devid;
 495         u16 subvendorid;
 496         u32 macVersion;
 497         u16 macRev;
 498         u16 phyRev;
 499         u16 analog5GhzRev;
 500         u16 analog2GhzRev;
 501         enum ath_usb_dev usbdev;
 502 };
 503
 504 /* Generic TSF timer definitions */
 505
 506 #define ATH_MAX_GEN_TIMER       16
 507
 508 #define AR_GENTMR_BIT(_index)   (1 << (_index))
 509
 510 struct ath_gen_timer_configuration {
 511         u32 next_addr;
 512         u32 period_addr;
 513         u32 mode_addr;
 514         u32 mode_mask;
 515 };
 516
 517 struct ath_gen_timer {
 518         void (*trigger)(void *arg);
 519         void (*overflow)(void *arg);
 520         void *arg;
 521         u8 index;
 522 };
 523
 524 struct ath_gen_timer_table {
 525         struct ath_gen_timer *timers[ATH_MAX_GEN_TIMER];
 526         u16 timer_mask;
 527 };
 528
 529 struct ath_hw_antcomb_conf {
 530         u8 main_lna_conf;
 531         u8 alt_lna_conf;
 532         u8 fast_div_bias;
 533         u8 main_gaintb;
 534         u8 alt_gaintb;
 535         int lna1_lna2_delta;
 536         int lna1_lna2_switch_delta;
 537         u8 div_group;
 538 };
 539
 540 /**
 541  * struct ath_hw_radar_conf - radar detection initialization parameters
 542  *
 543  * @pulse_inband: threshold for checking the ratio of in-band power
 544  *      to total power for short radar pulses (half dB steps)
 545  * @pulse_inband_step: threshold for checking an in-band power to total
 546  *      power ratio increase for short radar pulses (half dB steps)
 547  * @pulse_height: threshold for detecting the beginning of a short
 548  *      radar pulse (dB step)
 549  * @pulse_rssi: threshold for detecting if a short radar pulse is
 550  *      gone (dB step)
 551  * @pulse_maxlen: maximum pulse length (0.8 us steps)
 552  *
 553  * @radar_rssi: RSSI threshold for starting long radar detection (dB steps)
 554  * @radar_inband: threshold for checking the ratio of in-band power
 555  *      to total power for long radar pulses (half dB steps)
 556  * @fir_power: threshold for detecting the end of a long radar pulse (dB)
 557  *
 558  * @ext_channel: enable extension channel radar detection
 559  */
 560 struct ath_hw_radar_conf {
 561         unsigned int pulse_inband;
 562         unsigned int pulse_inband_step;
 563         unsigned int pulse_height;
 564         unsigned int pulse_rssi;
 565         unsigned int pulse_maxlen;
 566
 567         unsigned int radar_rssi;
 568         unsigned int radar_inband;
 569         int fir_power;
 570
 571         bool ext_channel;
 572 };
 573
 574 /**
 575  * struct ath_hw_private_ops - callbacks used internally by hardware code
 576  *
 577  * This structure contains private callbacks designed to only be used internally
 578  * by the hardware core.
 579  *
 580  * @init_cal_settings: setup types of calibrations supported
 581  * @init_cal: starts actual calibration
 582  *
 583  * @init_mode_gain_regs: Initialize TX/RX gain registers
 584  *
 585  * @rf_set_freq: change frequency
 586  * @spur_mitigate_freq: spur mitigation
 587  * @set_rf_regs:
 588  * @compute_pll_control: compute the PLL control value to use for
 589  *      AR_RTC_PLL_CONTROL for a given channel
 590  * @setup_calibration: set up calibration
 591  * @iscal_supported: used to query if a type of calibration is supported
 592  *
 593  * @ani_cache_ini_regs: cache the values for ANI from the initial
 594  *      register settings through the register initialization.
 595  */
 596 struct ath_hw_private_ops {
 597         void (*init_hang_checks)(struct ath_hw *ah);
 598         bool (*detect_mac_hang)(struct ath_hw *ah);
 599         bool (*detect_bb_hang)(struct ath_hw *ah);
 600
 601         /* Calibration ops */
 602         void (*init_cal_settings)(struct ath_hw *ah);
 603         bool (*init_cal)(struct ath_hw *ah, struct ath9k_channel *chan);
 604
 605         void (*init_mode_gain_regs)(struct ath_hw *ah);
 606         void (*setup_calibration)(struct ath_hw *ah,
 607                                   struct ath9k_cal_list *currCal);
 608
 609         /* PHY ops */
 610         int (*rf_set_freq)(struct ath_hw *ah,
 611                            struct ath9k_channel *chan);
 612         void (*spur_mitigate_freq)(struct ath_hw *ah,
 613                                    struct ath9k_channel *chan);
 614         bool (*set_rf_regs)(struct ath_hw *ah,
 615                             struct ath9k_channel *chan,
 616                             u16 modesIndex);
 617         void (*set_channel_regs)(struct ath_hw *ah, struct ath9k_channel *chan);
 618         void (*init_bb)(struct ath_hw *ah,
 619                         struct ath9k_channel *chan);
 620         int (*process_ini)(struct ath_hw *ah, struct ath9k_channel *chan);
 621         void (*olc_init)(struct ath_hw *ah);
 622         void (*set_rfmode)(struct ath_hw *ah, struct ath9k_channel *chan);
 623         void (*mark_phy_inactive)(struct ath_hw *ah);
 624         void (*set_delta_slope)(struct ath_hw *ah, struct ath9k_channel *chan);
 625         bool (*rfbus_req)(struct ath_hw *ah);
 626         void (*rfbus_done)(struct ath_hw *ah);
 627         void (*restore_chainmask)(struct ath_hw *ah);
 628         u32 (*compute_pll_control)(struct ath_hw *ah,
 629                                    struct ath9k_channel *chan);
 630         bool (*ani_control)(struct ath_hw *ah, enum ath9k_ani_cmd cmd,
 631                             int param);
 632         void (*do_getnf)(struct ath_hw *ah, int16_t nfarray[NUM_NF_READINGS]);
 633         void (*set_radar_params)(struct ath_hw *ah,
 634                                  struct ath_hw_radar_conf *conf);
 635         int (*fast_chan_change)(struct ath_hw *ah, struct ath9k_channel *chan,
 636                                 u8 *ini_reloaded);
 637
 638         /* ANI */
 639         void (*ani_cache_ini_regs)(struct ath_hw *ah);
 640 };
 641
 642 /**
 643  * struct ath_spec_scan - parameters for Atheros spectral scan
 644  *
 645  * @enabled: enable/disable spectral scan
 646  * @short_repeat: controls whether the chip is in spectral scan mode
 647  *                for 4 usec (enabled) or 204 usec (disabled)
 648  * @count: number of scan results requested. There are special meanings
 649  *         in some chip revisions:
 650  *         AR92xx: highest bit set (>=128) for endless mode
 651  *                 (spectral scan won't stopped until explicitly disabled)
 652  *         AR9300 and newer: 0 for endless mode
 653  * @endless: true if endless mode is intended. Otherwise, count value is
 654  *           corrected to the next possible value.
 655  * @period: time duration between successive spectral scan entry points
 656  *          (period*256*Tclk). Tclk = ath_common->clockrate
 657  * @fft_period: PHY passes FFT frames to MAC every (fft_period+1)*4uS
 658  *
 659  * Note: Tclk = 40MHz or 44MHz depending upon operating mode.
 660  *       Typically it's 44MHz in 2/5GHz on later chips, but there's
 661  *       a "fast clock" check for this in 5GHz.
 662  *
 663  */
 664 struct ath_spec_scan {
 665         bool enabled;
 666         bool short_repeat;
 667         bool endless;
 668         u8 count;
 669         u8 period;
 670         u8 fft_period;
 671 };
 672
 673 /**
 674  * struct ath_hw_ops - callbacks used by hardware code and driver code
 675  *
 676  * This structure contains callbacks designed to to be used internally by
 677  * hardware code and also by the lower level driver.
 678  *
 679  * @config_pci_powersave:
 680  * @calibrate: periodic calibration for NF, ANI, IQ, ADC gain, ADC-DC
 681  *
 682  * @spectral_scan_config: set parameters for spectral scan and enable/disable it
 683  * @spectral_scan_trigger: trigger a spectral scan run
 684  * @spectral_scan_wait: wait for a spectral scan run to finish
 685  */
 686 struct ath_hw_ops {
 687         void (*config_pci_powersave)(struct ath_hw *ah,
 688                                      bool power_off);
 689         void (*rx_enable)(struct ath_hw *ah);
 690         void (*set_desc_link)(void *ds, u32 link);
 691         int (*calibrate)(struct ath_hw *ah, struct ath9k_channel *chan,
 692                          u8 rxchainmask, bool longcal);
 693         bool (*get_isr)(struct ath_hw *ah, enum ath9k_int *masked,
 694                         u32 *sync_cause_p);
 695         void (*set_txdesc)(struct ath_hw *ah, void *ds,
 696                            struct ath_tx_info *i);
 697         int (*proc_txdesc)(struct ath_hw *ah, void *ds,
 698                            struct ath_tx_status *ts);
 699         int (*get_duration)(struct ath_hw *ah, const void *ds, int index);
 700         void (*antdiv_comb_conf_get)(struct ath_hw *ah,
 701                         struct ath_hw_antcomb_conf *antconf);
 702         void (*antdiv_comb_conf_set)(struct ath_hw *ah,
 703                         struct ath_hw_antcomb_conf *antconf);
 704         void (*spectral_scan_config)(struct ath_hw *ah,
 705                                      struct ath_spec_scan *param);
 706         void (*spectral_scan_trigger)(struct ath_hw *ah);
 707         void (*spectral_scan_wait)(struct ath_hw *ah);
 708
 709         void (*tx99_start)(struct ath_hw *ah, u32 qnum);
 710         void (*tx99_stop)(struct ath_hw *ah);
 711         void (*tx99_set_txpower)(struct ath_hw *ah, u8 power);
 712
 713 #ifdef CONFIG_ATH9K_BTCOEX_SUPPORT
 714         void (*set_bt_ant_diversity)(struct ath_hw *hw, bool enable);
 715 #endif
 716 };
 717
 718 struct ath_nf_limits {
 719         s16 max;
 720         s16 min;
 721         s16 nominal;
 722 };
 723
 724 enum ath_cal_list {
 725         TX_IQ_CAL         =     BIT(0),
 726         TX_IQ_ON_AGC_CAL  =     BIT(1),
 727         TX_CL_CAL         =     BIT(2),
 728 };
 729
 730 /* ah_flags */
 731 #define AH_USE_EEPROM   0x1
 732 #define AH_UNPLUGGED    0x2 /* The card has been physically removed. */
 733 #define AH_FASTCC       0x4
 734 #define AH_NO_EEP_SWAP  0x8 /* Do not swap EEPROM data */
 735
 736 struct ath_hw {
 737         struct ath_ops reg_ops;
 738
 739         struct device *dev;
 740         struct ieee80211_hw *hw;
 741         struct ath_common common;
 742         struct ath9k_hw_version hw_version;
 743         struct ath9k_ops_config config;
 744         struct ath9k_hw_capabilities caps;
 745         struct ath9k_channel channels[ATH9K_NUM_CHANNELS];
 746         struct ath9k_channel *curchan;
 747
 748         union {
 749                 struct ar5416_eeprom_def def;
 750                 struct ar5416_eeprom_4k map4k;
 751                 struct ar9287_eeprom map9287;
 752                 struct ar9300_eeprom ar9300_eep;
 753         } eeprom;
 754         const struct eeprom_ops *eep_ops;
 755
 756         bool sw_mgmt_crypto;
 757         bool is_pciexpress;
 758         bool aspm_enabled;
 759         bool is_monitoring;
 760         bool need_an_top2_fixup;
 761         u16 tx_trig_level;
 762
 763         u32 nf_regs[6];
 764         struct ath_nf_limits nf_2g;
 765         struct ath_nf_limits nf_5g;
 766         u16 rfsilent;
 767         u32 rfkill_gpio;
 768         u32 rfkill_polarity;
 769         u32 ah_flags;
 770
 771         bool reset_power_on;
 772         bool htc_reset_init;
 773
 774         enum nl80211_iftype opmode;
 775         enum ath9k_power_mode power_mode;
 776
 777         s8 noise;
 778         struct ath9k_hw_cal_data *caldata;
 779         struct ath9k_pacal_info pacal_info;
 780         struct ar5416Stats stats;
 781         struct ath9k_tx_queue_info txq[ATH9K_NUM_TX_QUEUES];
 782
 783         enum ath9k_int imask;
 784         u32 imrs2_reg;
 785         u32 txok_interrupt_mask;
 786         u32 txerr_interrupt_mask;
 787         u32 txdesc_interrupt_mask;
 788         u32 txeol_interrupt_mask;
 789         u32 txurn_interrupt_mask;
 790         atomic_t intr_ref_cnt;
 791         bool chip_fullsleep;
 792         u32 modes_index;
 793
 794         /* Calibration */
 795         u32 supp_cals;
 796         struct ath9k_cal_list iq_caldata;
 797         struct ath9k_cal_list adcgain_caldata;
 798         struct ath9k_cal_list adcdc_caldata;
 799         struct ath9k_cal_list *cal_list;
 800         struct ath9k_cal_list *cal_list_last;
 801         struct ath9k_cal_list *cal_list_curr;
 802 #define totalPowerMeasI meas0.unsign
 803 #define totalPowerMeasQ meas1.unsign
 804 #define totalIqCorrMeas meas2.sign
 805 #define totalAdcIOddPhase  meas0.unsign
 806 #define totalAdcIEvenPhase meas1.unsign
 807 #define totalAdcQOddPhase  meas2.unsign
 808 #define totalAdcQEvenPhase meas3.unsign
 809 #define totalAdcDcOffsetIOddPhase  meas0.sign
 810 #define totalAdcDcOffsetIEvenPhase meas1.sign
 811 #define totalAdcDcOffsetQOddPhase  meas2.sign
 812 #define totalAdcDcOffsetQEvenPhase meas3.sign
 813         union {
 814                 u32 unsign[AR5416_MAX_CHAINS];
 815                 int32_t sign[AR5416_MAX_CHAINS];
 816         } meas0;
 817         union {
 818                 u32 unsign[AR5416_MAX_CHAINS];
 819                 int32_t sign[AR5416_MAX_CHAINS];
 820         } meas1;
 821         union {
 822                 u32 unsign[AR5416_MAX_CHAINS];
 823                 int32_t sign[AR5416_MAX_CHAINS];
 824         } meas2;
 825         union {
 826                 u32 unsign[AR5416_MAX_CHAINS];
 827                 int32_t sign[AR5416_MAX_CHAINS];
 828         } meas3;
 829         u16 cal_samples;
 830         u8 enabled_cals;
 831
 832         u32 sta_id1_defaults;
 833         u32 misc_mode;
 834
 835         /* Private to hardware code */
 836         struct ath_hw_private_ops private_ops;
 837         /* Accessed by the lower level driver */
 838         struct ath_hw_ops ops;
 839
 840         /* Used to program the radio on non single-chip devices */
 841         u32 *analogBank6Data;
 842
 843         int coverage_class;
 844         u32 slottime;
 845         u32 globaltxtimeout;
 846
 847         /* ANI */
 848         u32 aniperiod;
 849         enum ath9k_ani_cmd ani_function;
 850         u32 ani_skip_count;
 851         struct ar5416AniState ani;
 852
 853 #ifdef CONFIG_ATH9K_BTCOEX_SUPPORT
 854         struct ath_btcoex_hw btcoex_hw;
 855 #endif
 856
 857         u32 intr_txqs;
 858         u8 txchainmask;
 859         u8 rxchainmask;
 860
 861         struct ath_hw_radar_conf radar_conf;
 862
 863         u32 originalGain[22];
 864         int initPDADC;
 865         int PDADCdelta;
 866         int led_pin;
 867         u32 gpio_mask;
 868         u32 gpio_val;
 869
 870         struct ar5416IniArray ini_dfs;
 871         struct ar5416IniArray iniModes;
 872         struct ar5416IniArray iniCommon;
 873         struct ar5416IniArray iniBB_RfGain;
 874         struct ar5416IniArray iniBank6;
 875         struct ar5416IniArray iniAddac;
 876         struct ar5416IniArray iniPcieSerdes;
 877         struct ar5416IniArray iniPcieSerdesLowPower;
 878         struct ar5416IniArray iniModesFastClock;
 879         struct ar5416IniArray iniAdditional;
 880         struct ar5416IniArray iniModesRxGain;
 881         struct ar5416IniArray ini_modes_rx_gain_bounds;
 882         struct ar5416IniArray iniModesTxGain;
 883         struct ar5416IniArray iniCckfirNormal;
 884         struct ar5416IniArray iniCckfirJapan2484;
 885         struct ar5416IniArray iniModes_9271_ANI_reg;
 886         struct ar5416IniArray ini_radio_post_sys2ant;
 887         struct ar5416IniArray ini_modes_rxgain_5g_xlna;
 888         struct ar5416IniArray ini_modes_rxgain_bb_core;
 889         struct ar5416IniArray ini_modes_rxgain_bb_postamble;
 890
 891         struct ar5416IniArray iniMac[ATH_INI_NUM_SPLIT];
 892         struct ar5416IniArray iniBB[ATH_INI_NUM_SPLIT];
 893         struct ar5416IniArray iniRadio[ATH_INI_NUM_SPLIT];
 894         struct ar5416IniArray iniSOC[ATH_INI_NUM_SPLIT];
 895
 896         u32 intr_gen_timer_trigger;
 897         u32 intr_gen_timer_thresh;
 898         struct ath_gen_timer_table hw_gen_timers;
 899
 900         struct ar9003_txs *ts_ring;
 901         u32 ts_paddr_start;
 902         u32 ts_paddr_end;
 903         u16 ts_tail;
 904         u16 ts_size;
 905
 906         u32 bb_watchdog_last_status;
 907         u32 bb_watchdog_timeout_ms; /* in ms, 0 to disable */
 908         u8 bb_hang_rx_ofdm; /* true if bb hang due to rx_ofdm */
 909
 910         unsigned int paprd_target_power;
 911         unsigned int paprd_training_power;
 912         unsigned int paprd_ratemask;
 913         unsigned int paprd_ratemask_ht40;
 914         bool paprd_table_write_done;
 915         u32 paprd_gain_table_entries[PAPRD_GAIN_TABLE_ENTRIES];
 916         u8 paprd_gain_table_index[PAPRD_GAIN_TABLE_ENTRIES];
 917         /*
 918          * Store the permanent value of Reg 0x4004in WARegVal
 919          * so we dont have to R/M/W. We should not be reading
 920          * this register when in sleep states.
 921          */
 922         u32 WARegVal;
 923
 924         /* Enterprise mode cap */
 925         u32 ent_mode;
 926
 927 #ifdef CONFIG_ATH9K_WOW
 928         u32 wow_event_mask;
 929 #endif
 930         bool is_clk_25mhz;
 931         int (*get_mac_revision)(void);
 932         int (*external_reset)(void);
 933         bool disable_2ghz;
 934         bool disable_5ghz;
 935
 936         const struct firmware *eeprom_blob;
 937
 938         struct ath_dynack dynack;
 939 };
 940
 941 struct ath_bus_ops {
 942         enum ath_bus_type ath_bus_type;
 943         void (*read_cachesize)(struct ath_common *common, int *csz);
 944         bool (*eeprom_read)(struct ath_common *common, u32 off, u16 *data);
 945         void (*bt_coex_prep)(struct ath_common *common);
 946         void (*aspm_init)(struct ath_common *common);
 947 };
 948
 949 static inline struct ath_common *ath9k_hw_common(struct ath_hw *ah)
 950 {
 951         return &ah->common;
 952 }
 953
 954 static inline struct ath_regulatory *ath9k_hw_regulatory(struct ath_hw *ah)
 955 {
 956         return &(ath9k_hw_common(ah)->regulatory);
 957 }
 958
 959 static inline struct ath_hw_private_ops *ath9k_hw_private_ops(struct ath_hw *ah)
 960 {
 961         return &ah->private_ops;
 962 }
 963
 964 static inline struct ath_hw_ops *ath9k_hw_ops(struct ath_hw *ah)
 965 {
 966         return &ah->ops;
 967 }
 968
 969 static inline u8 get_streams(int mask)
 970 {
 971         return !!(mask & BIT(0)) + !!(mask & BIT(1)) + !!(mask & BIT(2));
 972 }
 973
 974 /* Initialization, Detach, Reset */
 975 void ath9k_hw_deinit(struct ath_hw *ah);
 976 int ath9k_hw_init(struct ath_hw *ah);
 977 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
 978                    struct ath9k_hw_cal_data *caldata, bool fastcc);
 979 int ath9k_hw_fill_cap_info(struct ath_hw *ah);
 980 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan);
 981
 982 /* GPIO / RFKILL / Antennae */
 983 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio);
 984 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio);
 985 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
 986                          u32 ah_signal_type);
 987 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val);
 988 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna);
 989
 990 /* General Operation */
 991 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
 992                           int hw_delay);
 993 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout);
 994 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 995                           int column, unsigned int *writecnt);
 996 u32 ath9k_hw_reverse_bits(u32 val, u32 n);
 997 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 998                            u8 phy, int kbps,
 999                            u32 frameLen, u16 rateix, bool shortPreamble);
1000 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
1001                                   struct ath9k_channel *chan,
1002                                   struct chan_centers *centers);
1003 u32 ath9k_hw_getrxfilter(struct ath_hw *ah);
1004 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits);
1005 bool ath9k_hw_phy_disable(struct ath_hw *ah);
1006 bool ath9k_hw_disable(struct ath_hw *ah);
1007 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test);
1008 void ath9k_hw_setopmode(struct ath_hw *ah);
1009 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1);
1010 void ath9k_hw_write_associd(struct ath_hw *ah);
1011 u32 ath9k_hw_gettsf32(struct ath_hw *ah);
1012 u64 ath9k_hw_gettsf64(struct ath_hw *ah);
1013 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64);
1014 void ath9k_hw_reset_tsf(struct ath_hw *ah);
1015 u32 ath9k_hw_get_tsf_offset(struct timespec *last, struct timespec *cur);
1016 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set);
1017 void ath9k_hw_init_global_settings(struct ath_hw *ah);
1018 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah);
1019 void ath9k_hw_set11nmac2040(struct ath_hw *ah, struct ath9k_channel *chan);
1020 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period);
1021 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1022                                     const struct ath9k_beacon_state *bs);
1023 void ath9k_hw_check_nav(struct ath_hw *ah);
1024 bool ath9k_hw_check_alive(struct ath_hw *ah);
1025
1026 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode);
1027
1028 /* Generic hw timer primitives */
1029 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
1030                                           void (*trigger)(void *),
1031                                           void (*overflow)(void *),
1032                                           void *arg,
1033                                           u8 timer_index);
1034 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
1035                               struct ath_gen_timer *timer,
1036                               u32 timer_next,
1037                               u32 timer_period);
1038 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer);
1039
1040 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer);
1041 void ath_gen_timer_isr(struct ath_hw *hw);
1042
1043 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len);
1044
1045 /* PHY */
1046 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1047                                    u32 *coef_mantissa, u32 *coef_exponent);
1048 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
1049                             bool test);
1050
1051 /*
1052  * Code Specific to AR5008, AR9001 or AR9002,
1053  * we stuff these here to avoid callbacks for AR9003.
1054  */
1055 int ar9002_hw_rf_claim(struct ath_hw *ah);
1056 void ar9002_hw_enable_async_fifo(struct ath_hw *ah);
1057
1058 /*
1059  * Code specific to AR9003, we stuff these here to avoid callbacks
1060  * for older families
1061  */
1062 bool ar9003_hw_bb_watchdog_check(struct ath_hw *ah);
1063 void ar9003_hw_bb_watchdog_config(struct ath_hw *ah);
1064 void ar9003_hw_bb_watchdog_read(struct ath_hw *ah);
1065 void ar9003_hw_bb_watchdog_dbg_info(struct ath_hw *ah);
1066 void ar9003_hw_disable_phy_restart(struct ath_hw *ah);
1067 void ar9003_paprd_enable(struct ath_hw *ah, bool val);
1068 void ar9003_paprd_populate_single_table(struct ath_hw *ah,
1069                                         struct ath9k_hw_cal_data *caldata,
1070                                         int chain);
1071 int ar9003_paprd_create_curve(struct ath_hw *ah,
1072                               struct ath9k_hw_cal_data *caldata, int chain);
1073 void ar9003_paprd_setup_gain_table(struct ath_hw *ah, int chain);
1074 int ar9003_paprd_init_table(struct ath_hw *ah);
1075 bool ar9003_paprd_is_done(struct ath_hw *ah);
1076 bool ar9003_is_paprd_enabled(struct ath_hw *ah);
1077 void ar9003_hw_set_chain_masks(struct ath_hw *ah, u8 rx, u8 tx);
1078
1079 /* Hardware family op attach helpers */
1080 int ar5008_hw_attach_phy_ops(struct ath_hw *ah);
1081 void ar9002_hw_attach_phy_ops(struct ath_hw *ah);
1082 void ar9003_hw_attach_phy_ops(struct ath_hw *ah);
1083
1084 void ar9002_hw_attach_calib_ops(struct ath_hw *ah);
1085 void ar9003_hw_attach_calib_ops(struct ath_hw *ah);
1086
1087 int ar9002_hw_attach_ops(struct ath_hw *ah);
1088 void ar9003_hw_attach_ops(struct ath_hw *ah);
1089
1090 void ar9002_hw_load_ani_reg(struct ath_hw *ah, struct ath9k_channel *chan);
1091
1092 void ath9k_ani_reset(struct ath_hw *ah, bool is_scanning);
1093 void ath9k_hw_ani_monitor(struct ath_hw *ah, struct ath9k_channel *chan);
1094
1095 void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us);
1096 void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us);
1097 void ath9k_hw_setslottime(struct ath_hw *ah, u32 us);
1098
1099 #ifdef CONFIG_ATH9K_BTCOEX_SUPPORT
1100 static inline bool ath9k_hw_btcoex_is_enabled(struct ath_hw *ah)
1101 {
1102         return ah->btcoex_hw.enabled;
1103 }
1104 static inline bool ath9k_hw_mci_is_enabled(struct ath_hw *ah)
1105 {
1106         return ah->common.btcoex_enabled &&
1107                (ah->caps.hw_caps & ATH9K_HW_CAP_MCI);
1108
1109 }
1110 void ath9k_hw_btcoex_enable(struct ath_hw *ah);
1111 static inline enum ath_btcoex_scheme
1112 ath9k_hw_get_btcoex_scheme(struct ath_hw *ah)
1113 {
1114         return ah->btcoex_hw.scheme;
1115 }
1116 #else
1117 static inline bool ath9k_hw_btcoex_is_enabled(struct ath_hw *ah)
1118 {
1119         return false;
1120 }
1121 static inline bool ath9k_hw_mci_is_enabled(struct ath_hw *ah)
1122 {
1123         return false;
1124 }
1125 static inline void ath9k_hw_btcoex_enable(struct ath_hw *ah)
1126 {
1127 }
1128 static inline enum ath_btcoex_scheme
1129 ath9k_hw_get_btcoex_scheme(struct ath_hw *ah)
1130 {
1131         return ATH_BTCOEX_CFG_NONE;
1132 }
1133 #endif /* CONFIG_ATH9K_BTCOEX_SUPPORT */
1134
1135
1136 #ifdef CONFIG_ATH9K_WOW
1137 const char *ath9k_hw_wow_event_to_string(u32 wow_event);
1138 void ath9k_hw_wow_apply_pattern(struct ath_hw *ah, u8 *user_pattern,
1139                                 u8 *user_mask, int pattern_count,
1140                                 int pattern_len);
1141 u32 ath9k_hw_wow_wakeup(struct ath_hw *ah);
1142 void ath9k_hw_wow_enable(struct ath_hw *ah, u32 pattern_enable);
1143 #else
1144 static inline const char *ath9k_hw_wow_event_to_string(u32 wow_event)
1145 {
1146         return NULL;
1147 }
1148 static inline void ath9k_hw_wow_apply_pattern(struct ath_hw *ah,
1149                                               u8 *user_pattern,
1150                                               u8 *user_mask,
1151                                               int pattern_count,
1152                                               int pattern_len)
1153 {
1154 }
1155 static inline u32 ath9k_hw_wow_wakeup(struct ath_hw *ah)
1156 {
1157         return 0;
1158 }
1159 static inline void ath9k_hw_wow_enable(struct ath_hw *ah, u32 pattern_enable)
1160 {
1161 }
1162 #endif
1163
1164 #define ATH9K_CLOCK_RATE_CCK            22
1165 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
1166 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
1167 #define ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM 44
1168
1169 #endif