drivers/net/wireless/ath/ath9k/mac.h

   1 /*
   2  * Copyright (c) 2008-2009 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef MAC_H
  18 #define MAC_H
  19
  20 #define RXSTATUS_RATE(ah, ads) (AR_SREV_5416_20_OR_LATER(ah) ?          \
  21                                 MS(ads->ds_rxstatus0, AR_RxRate) :      \
  22                                 (ads->ds_rxstatus3 >> 2) & 0xFF)
  23
  24 #define set11nTries(_series, _index) \
  25         (SM((_series)[_index].Tries, AR_XmitDataTries##_index))
  26
  27 #define set11nRate(_series, _index) \
  28         (SM((_series)[_index].Rate, AR_XmitRate##_index))
  29
  30 #define set11nPktDurRTSCTS(_series, _index)                             \
  31         (SM((_series)[_index].PktDuration, AR_PacketDur##_index) |      \
  32          ((_series)[_index].RateFlags & ATH9K_RATESERIES_RTS_CTS   ?    \
  33           AR_RTSCTSQual##_index : 0))
  34
  35 #define set11nRateFlags(_series, _index)                                \
  36         (((_series)[_index].RateFlags & ATH9K_RATESERIES_2040 ?         \
  37           AR_2040_##_index : 0)                                         \
  38          |((_series)[_index].RateFlags & ATH9K_RATESERIES_HALFGI ?      \
  39            AR_GI##_index : 0)                                           \
  40          |SM((_series)[_index].ChSel, AR_ChainSel##_index))
  41
  42 #define CCK_SIFS_TIME        10
  43 #define CCK_PREAMBLE_BITS   144
  44 #define CCK_PLCP_BITS        48
  45
  46 #define OFDM_SIFS_TIME        16
  47 #define OFDM_PREAMBLE_TIME    20
  48 #define OFDM_PLCP_BITS        22
  49 #define OFDM_SYMBOL_TIME      4
  50
  51 #define OFDM_SIFS_TIME_HALF     32
  52 #define OFDM_PREAMBLE_TIME_HALF 40
  53 #define OFDM_PLCP_BITS_HALF     22
  54 #define OFDM_SYMBOL_TIME_HALF   8
  55
  56 #define OFDM_SIFS_TIME_QUARTER      64
  57 #define OFDM_PREAMBLE_TIME_QUARTER  80
  58 #define OFDM_PLCP_BITS_QUARTER      22
  59 #define OFDM_SYMBOL_TIME_QUARTER    16
  60
  61 #define INIT_AIFS       2
  62 #define INIT_CWMIN      15
  63 #define INIT_CWMIN_11B  31
  64 #define INIT_CWMAX      1023
  65 #define INIT_SH_RETRY   10
  66 #define INIT_LG_RETRY   10
  67 #define INIT_SSH_RETRY  32
  68 #define INIT_SLG_RETRY  32
  69
  70 #define ATH9K_SLOT_TIME_6 6
  71 #define ATH9K_SLOT_TIME_9 9
  72 #define ATH9K_SLOT_TIME_20 20
  73
  74 #define ATH9K_TXERR_XRETRY         0x01
  75 #define ATH9K_TXERR_FILT           0x02
  76 #define ATH9K_TXERR_FIFO           0x04
  77 #define ATH9K_TXERR_XTXOP          0x08
  78 #define ATH9K_TXERR_TIMER_EXPIRED  0x10
  79 #define ATH9K_TX_ACKED             0x20
  80
  81 #define ATH9K_TX_BA                0x01
  82 #define ATH9K_TX_PWRMGMT           0x02
  83 #define ATH9K_TX_DESC_CFG_ERR      0x04
  84 #define ATH9K_TX_DATA_UNDERRUN     0x08
  85 #define ATH9K_TX_DELIM_UNDERRUN    0x10
  86 #define ATH9K_TX_SW_ABORTED        0x40
  87 #define ATH9K_TX_SW_FILTERED       0x80
  88
  89 /* 64 bytes */
  90 #define MIN_TX_FIFO_THRESHOLD   0x1
  91
  92 /*
  93  * Single stream device AR9285 and AR9271 require 2 KB
  94  * to work around a hardware issue, all other devices
  95  * have can use the max 4 KB limit.
  96  */
  97 #define MAX_TX_FIFO_THRESHOLD   ((4096 / 64) - 1)
  98
  99 struct ath_tx_status {
 100         u32 ts_tstamp;
 101         u16 ts_seqnum;
 102         u8 ts_status;
 103         u8 ts_ratecode;
 104         u8 ts_rateindex;
 105         int8_t ts_rssi;
 106         u8 ts_shortretry;
 107         u8 ts_longretry;
 108         u8 ts_virtcol;
 109         u8 ts_antenna;
 110         u8 ts_flags;
 111         int8_t ts_rssi_ctl0;
 112         int8_t ts_rssi_ctl1;
 113         int8_t ts_rssi_ctl2;
 114         int8_t ts_rssi_ext0;
 115         int8_t ts_rssi_ext1;
 116         int8_t ts_rssi_ext2;
 117         u8 pad[3];
 118         u32 ba_low;
 119         u32 ba_high;
 120         u32 evm0;
 121         u32 evm1;
 122         u32 evm2;
 123 };
 124
 125 struct ath_rx_status {
 126         u32 rs_tstamp;
 127         u16 rs_datalen;
 128         u8 rs_status;
 129         u8 rs_phyerr;
 130         int8_t rs_rssi;
 131         u8 rs_keyix;
 132         u8 rs_rate;
 133         u8 rs_antenna;
 134         u8 rs_more;
 135         int8_t rs_rssi_ctl0;
 136         int8_t rs_rssi_ctl1;
 137         int8_t rs_rssi_ctl2;
 138         int8_t rs_rssi_ext0;
 139         int8_t rs_rssi_ext1;
 140         int8_t rs_rssi_ext2;
 141         u8 rs_isaggr;
 142         u8 rs_moreaggr;
 143         u8 rs_num_delims;
 144         u8 rs_flags;
 145         u32 evm0;
 146         u32 evm1;
 147         u32 evm2;
 148 };
 149
 150 #define ATH9K_RXERR_CRC           0x01
 151 #define ATH9K_RXERR_PHY           0x02
 152 #define ATH9K_RXERR_FIFO          0x04
 153 #define ATH9K_RXERR_DECRYPT       0x08
 154 #define ATH9K_RXERR_MIC           0x10
 155
 156 #define ATH9K_RX_MORE             0x01
 157 #define ATH9K_RX_MORE_AGGR        0x02
 158 #define ATH9K_RX_GI               0x04
 159 #define ATH9K_RX_2040             0x08
 160 #define ATH9K_RX_DELIM_CRC_PRE    0x10
 161 #define ATH9K_RX_DELIM_CRC_POST   0x20
 162 #define ATH9K_RX_DECRYPT_BUSY     0x40
 163
 164 #define ATH9K_RXKEYIX_INVALID   ((u8)-1)
 165 #define ATH9K_TXKEYIX_INVALID   ((u32)-1)
 166
 167 struct ath_desc {
 168         u32 ds_link;
 169         u32 ds_data;
 170         u32 ds_ctl0;
 171         u32 ds_ctl1;
 172         u32 ds_hw[20];
 173         union {
 174                 struct ath_tx_status tx;
 175                 struct ath_rx_status rx;
 176                 void *stats;
 177         } ds_us;
 178         void *ds_vdata;
 179 } __packed;
 180
 181 #define ds_txstat       ds_us.tx
 182 #define ds_rxstat       ds_us.rx
 183 #define ds_stat         ds_us.stats
 184
 185 #define ATH9K_TXDESC_CLRDMASK           0x0001
 186 #define ATH9K_TXDESC_NOACK              0x0002
 187 #define ATH9K_TXDESC_RTSENA             0x0004
 188 #define ATH9K_TXDESC_CTSENA             0x0008
 189 /* ATH9K_TXDESC_INTREQ forces a tx interrupt to be generated for
 190  * the descriptor its marked on.  We take a tx interrupt to reap
 191  * descriptors when the h/w hits an EOL condition or
 192  * when the descriptor is specifically marked to generate
 193  * an interrupt with this flag. Descriptors should be
 194  * marked periodically to insure timely replenishing of the
 195  * supply needed for sending frames. Defering interrupts
 196  * reduces system load and potentially allows more concurrent
 197  * work to be done but if done to aggressively can cause
 198  * senders to backup. When the hardware queue is left too
 199  * large rate control information may also be too out of
 200  * date. An Alternative for this is TX interrupt mitigation
 201  * but this needs more testing. */
 202 #define ATH9K_TXDESC_INTREQ             0x0010
 203 #define ATH9K_TXDESC_VEOL               0x0020
 204 #define ATH9K_TXDESC_EXT_ONLY           0x0040
 205 #define ATH9K_TXDESC_EXT_AND_CTL        0x0080
 206 #define ATH9K_TXDESC_VMF                0x0100
 207 #define ATH9K_TXDESC_FRAG_IS_ON         0x0200
 208 #define ATH9K_TXDESC_CAB                0x0400
 209
 210 #define ATH9K_RXDESC_INTREQ             0x0020
 211
 212 struct ar5416_desc {
 213         u32 ds_link;
 214         u32 ds_data;
 215         u32 ds_ctl0;
 216         u32 ds_ctl1;
 217         union {
 218                 struct {
 219                         u32 ctl2;
 220                         u32 ctl3;
 221                         u32 ctl4;
 222                         u32 ctl5;
 223                         u32 ctl6;
 224                         u32 ctl7;
 225                         u32 ctl8;
 226                         u32 ctl9;
 227                         u32 ctl10;
 228                         u32 ctl11;
 229                         u32 status0;
 230                         u32 status1;
 231                         u32 status2;
 232                         u32 status3;
 233                         u32 status4;
 234                         u32 status5;
 235                         u32 status6;
 236                         u32 status7;
 237                         u32 status8;
 238                         u32 status9;
 239                 } tx;
 240                 struct {
 241                         u32 status0;
 242                         u32 status1;
 243                         u32 status2;
 244                         u32 status3;
 245                         u32 status4;
 246                         u32 status5;
 247                         u32 status6;
 248                         u32 status7;
 249                         u32 status8;
 250                 } rx;
 251         } u;
 252 } __packed;
 253
 254 #define AR5416DESC(_ds)         ((struct ar5416_desc *)(_ds))
 255 #define AR5416DESC_CONST(_ds)   ((const struct ar5416_desc *)(_ds))
 256
 257 #define ds_ctl2     u.tx.ctl2
 258 #define ds_ctl3     u.tx.ctl3
 259 #define ds_ctl4     u.tx.ctl4
 260 #define ds_ctl5     u.tx.ctl5
 261 #define ds_ctl6     u.tx.ctl6
 262 #define ds_ctl7     u.tx.ctl7
 263 #define ds_ctl8     u.tx.ctl8
 264 #define ds_ctl9     u.tx.ctl9
 265 #define ds_ctl10    u.tx.ctl10
 266 #define ds_ctl11    u.tx.ctl11
 267
 268 #define ds_txstatus0    u.tx.status0
 269 #define ds_txstatus1    u.tx.status1
 270 #define ds_txstatus2    u.tx.status2
 271 #define ds_txstatus3    u.tx.status3
 272 #define ds_txstatus4    u.tx.status4
 273 #define ds_txstatus5    u.tx.status5
 274 #define ds_txstatus6    u.tx.status6
 275 #define ds_txstatus7    u.tx.status7
 276 #define ds_txstatus8    u.tx.status8
 277 #define ds_txstatus9    u.tx.status9
 278
 279 #define ds_rxstatus0    u.rx.status0
 280 #define ds_rxstatus1    u.rx.status1
 281 #define ds_rxstatus2    u.rx.status2
 282 #define ds_rxstatus3    u.rx.status3
 283 #define ds_rxstatus4    u.rx.status4
 284 #define ds_rxstatus5    u.rx.status5
 285 #define ds_rxstatus6    u.rx.status6
 286 #define ds_rxstatus7    u.rx.status7
 287 #define ds_rxstatus8    u.rx.status8
 288
 289 #define AR_FrameLen         0x00000fff
 290 #define AR_VirtMoreFrag     0x00001000
 291 #define AR_TxCtlRsvd00      0x0000e000
 292 #define AR_XmitPower        0x003f0000
 293 #define AR_XmitPower_S      16
 294 #define AR_RTSEnable        0x00400000
 295 #define AR_VEOL             0x00800000
 296 #define AR_ClrDestMask      0x01000000
 297 #define AR_TxCtlRsvd01      0x1e000000
 298 #define AR_TxIntrReq        0x20000000
 299 #define AR_DestIdxValid     0x40000000
 300 #define AR_CTSEnable        0x80000000
 301
 302 #define AR_BufLen           0x00000fff
 303 #define AR_TxMore           0x00001000
 304 #define AR_DestIdx          0x000fe000
 305 #define AR_DestIdx_S        13
 306 #define AR_FrameType        0x00f00000
 307 #define AR_FrameType_S      20
 308 #define AR_NoAck            0x01000000
 309 #define AR_InsertTS         0x02000000
 310 #define AR_CorruptFCS       0x04000000
 311 #define AR_ExtOnly          0x08000000
 312 #define AR_ExtAndCtl        0x10000000
 313 #define AR_MoreAggr         0x20000000
 314 #define AR_IsAggr           0x40000000
 315
 316 #define AR_BurstDur         0x00007fff
 317 #define AR_BurstDur_S       0
 318 #define AR_DurUpdateEna     0x00008000
 319 #define AR_XmitDataTries0   0x000f0000
 320 #define AR_XmitDataTries0_S 16
 321 #define AR_XmitDataTries1   0x00f00000
 322 #define AR_XmitDataTries1_S 20
 323 #define AR_XmitDataTries2   0x0f000000
 324 #define AR_XmitDataTries2_S 24
 325 #define AR_XmitDataTries3   0xf0000000
 326 #define AR_XmitDataTries3_S 28
 327
 328 #define AR_XmitRate0        0x000000ff
 329 #define AR_XmitRate0_S      0
 330 #define AR_XmitRate1        0x0000ff00
 331 #define AR_XmitRate1_S      8
 332 #define AR_XmitRate2        0x00ff0000
 333 #define AR_XmitRate2_S      16
 334 #define AR_XmitRate3        0xff000000
 335 #define AR_XmitRate3_S      24
 336
 337 #define AR_PacketDur0       0x00007fff
 338 #define AR_PacketDur0_S     0
 339 #define AR_RTSCTSQual0      0x00008000
 340 #define AR_PacketDur1       0x7fff0000
 341 #define AR_PacketDur1_S     16
 342 #define AR_RTSCTSQual1      0x80000000
 343
 344 #define AR_PacketDur2       0x00007fff
 345 #define AR_PacketDur2_S     0
 346 #define AR_RTSCTSQual2      0x00008000
 347 #define AR_PacketDur3       0x7fff0000
 348 #define AR_PacketDur3_S     16
 349 #define AR_RTSCTSQual3      0x80000000
 350
 351 #define AR_AggrLen          0x0000ffff
 352 #define AR_AggrLen_S        0
 353 #define AR_TxCtlRsvd60      0x00030000
 354 #define AR_PadDelim         0x03fc0000
 355 #define AR_PadDelim_S       18
 356 #define AR_EncrType         0x0c000000
 357 #define AR_EncrType_S       26
 358 #define AR_TxCtlRsvd61      0xf0000000
 359
 360 #define AR_2040_0           0x00000001
 361 #define AR_GI0              0x00000002
 362 #define AR_ChainSel0        0x0000001c
 363 #define AR_ChainSel0_S      2
 364 #define AR_2040_1           0x00000020
 365 #define AR_GI1              0x00000040
 366 #define AR_ChainSel1        0x00000380
 367 #define AR_ChainSel1_S      7
 368 #define AR_2040_2           0x00000400
 369 #define AR_GI2              0x00000800
 370 #define AR_ChainSel2        0x00007000
 371 #define AR_ChainSel2_S      12
 372 #define AR_2040_3           0x00008000
 373 #define AR_GI3              0x00010000
 374 #define AR_ChainSel3        0x000e0000
 375 #define AR_ChainSel3_S      17
 376 #define AR_RTSCTSRate       0x0ff00000
 377 #define AR_RTSCTSRate_S     20
 378 #define AR_TxCtlRsvd70      0xf0000000
 379
 380 #define AR_TxRSSIAnt00      0x000000ff
 381 #define AR_TxRSSIAnt00_S    0
 382 #define AR_TxRSSIAnt01      0x0000ff00
 383 #define AR_TxRSSIAnt01_S    8
 384 #define AR_TxRSSIAnt02      0x00ff0000
 385 #define AR_TxRSSIAnt02_S    16
 386 #define AR_TxStatusRsvd00   0x3f000000
 387 #define AR_TxBaStatus       0x40000000
 388 #define AR_TxStatusRsvd01   0x80000000
 389
 390 /*
 391  * AR_FrmXmitOK - Frame transmission success flag. If set, the frame was
 392  * transmitted successfully. If clear, no ACK or BA was received to indicate
 393  * successful transmission when we were expecting an ACK or BA.
 394  */
 395 #define AR_FrmXmitOK            0x00000001
 396 #define AR_ExcessiveRetries     0x00000002
 397 #define AR_FIFOUnderrun         0x00000004
 398 #define AR_Filtered             0x00000008
 399 #define AR_RTSFailCnt           0x000000f0
 400 #define AR_RTSFailCnt_S         4
 401 #define AR_DataFailCnt          0x00000f00
 402 #define AR_DataFailCnt_S        8
 403 #define AR_VirtRetryCnt         0x0000f000
 404 #define AR_VirtRetryCnt_S       12
 405 #define AR_TxDelimUnderrun      0x00010000
 406 #define AR_TxDataUnderrun       0x00020000
 407 #define AR_DescCfgErr           0x00040000
 408 #define AR_TxTimerExpired       0x00080000
 409 #define AR_TxStatusRsvd10       0xfff00000
 410
 411 #define AR_SendTimestamp    ds_txstatus2
 412 #define AR_BaBitmapLow      ds_txstatus3
 413 #define AR_BaBitmapHigh     ds_txstatus4
 414
 415 #define AR_TxRSSIAnt10      0x000000ff
 416 #define AR_TxRSSIAnt10_S    0
 417 #define AR_TxRSSIAnt11      0x0000ff00
 418 #define AR_TxRSSIAnt11_S    8
 419 #define AR_TxRSSIAnt12      0x00ff0000
 420 #define AR_TxRSSIAnt12_S    16
 421 #define AR_TxRSSICombined   0xff000000
 422 #define AR_TxRSSICombined_S 24
 423
 424 #define AR_TxEVM0           ds_txstatus5
 425 #define AR_TxEVM1           ds_txstatus6
 426 #define AR_TxEVM2           ds_txstatus7
 427
 428 #define AR_TxDone           0x00000001
 429 #define AR_SeqNum           0x00001ffe
 430 #define AR_SeqNum_S         1
 431 #define AR_TxStatusRsvd80   0x0001e000
 432 #define AR_TxOpExceeded     0x00020000
 433 #define AR_TxStatusRsvd81   0x001c0000
 434 #define AR_FinalTxIdx       0x00600000
 435 #define AR_FinalTxIdx_S     21
 436 #define AR_TxStatusRsvd82   0x01800000
 437 #define AR_PowerMgmt        0x02000000
 438 #define AR_TxStatusRsvd83   0xfc000000
 439
 440 #define AR_RxCTLRsvd00  0xffffffff
 441
 442 #define AR_BufLen       0x00000fff
 443 #define AR_RxCtlRsvd00  0x00001000
 444 #define AR_RxIntrReq    0x00002000
 445 #define AR_RxCtlRsvd01  0xffffc000
 446
 447 #define AR_RxRSSIAnt00      0x000000ff
 448 #define AR_RxRSSIAnt00_S    0
 449 #define AR_RxRSSIAnt01      0x0000ff00
 450 #define AR_RxRSSIAnt01_S    8
 451 #define AR_RxRSSIAnt02      0x00ff0000
 452 #define AR_RxRSSIAnt02_S    16
 453 #define AR_RxRate           0xff000000
 454 #define AR_RxRate_S         24
 455 #define AR_RxStatusRsvd00   0xff000000
 456
 457 #define AR_DataLen          0x00000fff
 458 #define AR_RxMore           0x00001000
 459 #define AR_NumDelim         0x003fc000
 460 #define AR_NumDelim_S       14
 461 #define AR_RxStatusRsvd10   0xff800000
 462
 463 #define AR_RcvTimestamp     ds_rxstatus2
 464
 465 #define AR_GI               0x00000001
 466 #define AR_2040             0x00000002
 467 #define AR_Parallel40       0x00000004
 468 #define AR_Parallel40_S     2
 469 #define AR_RxStatusRsvd30   0x000000f8
 470 #define AR_RxAntenna        0xffffff00
 471 #define AR_RxAntenna_S      8
 472
 473 #define AR_RxRSSIAnt10            0x000000ff
 474 #define AR_RxRSSIAnt10_S          0
 475 #define AR_RxRSSIAnt11            0x0000ff00
 476 #define AR_RxRSSIAnt11_S          8
 477 #define AR_RxRSSIAnt12            0x00ff0000
 478 #define AR_RxRSSIAnt12_S          16
 479 #define AR_RxRSSICombined         0xff000000
 480 #define AR_RxRSSICombined_S       24
 481
 482 #define AR_RxEVM0           ds_rxstatus4
 483 #define AR_RxEVM1           ds_rxstatus5
 484 #define AR_RxEVM2           ds_rxstatus6
 485
 486 #define AR_RxDone           0x00000001
 487 #define AR_RxFrameOK        0x00000002
 488 #define AR_CRCErr           0x00000004
 489 #define AR_DecryptCRCErr    0x00000008
 490 #define AR_PHYErr           0x00000010
 491 #define AR_MichaelErr       0x00000020
 492 #define AR_PreDelimCRCErr   0x00000040
 493 #define AR_RxStatusRsvd70   0x00000080
 494 #define AR_RxKeyIdxValid    0x00000100
 495 #define AR_KeyIdx           0x0000fe00
 496 #define AR_KeyIdx_S         9
 497 #define AR_PHYErrCode       0x0000ff00
 498 #define AR_PHYErrCode_S     8
 499 #define AR_RxMoreAggr       0x00010000
 500 #define AR_RxAggr           0x00020000
 501 #define AR_PostDelimCRCErr  0x00040000
 502 #define AR_RxStatusRsvd71   0x3ff80000
 503 #define AR_DecryptBusyErr   0x40000000
 504 #define AR_KeyMiss          0x80000000
 505
 506 enum ath9k_tx_queue {
 507         ATH9K_TX_QUEUE_INACTIVE = 0,
 508         ATH9K_TX_QUEUE_DATA,
 509         ATH9K_TX_QUEUE_BEACON,
 510         ATH9K_TX_QUEUE_CAB,
 511         ATH9K_TX_QUEUE_UAPSD,
 512         ATH9K_TX_QUEUE_PSPOLL
 513 };
 514
 515 #define ATH9K_NUM_TX_QUEUES 10
 516
 517 enum ath9k_tx_queue_subtype {
 518         ATH9K_WME_AC_BK = 0,
 519         ATH9K_WME_AC_BE,
 520         ATH9K_WME_AC_VI,
 521         ATH9K_WME_AC_VO,
 522         ATH9K_WME_UPSD
 523 };
 524
 525 enum ath9k_tx_queue_flags {
 526         TXQ_FLAG_TXOKINT_ENABLE = 0x0001,
 527         TXQ_FLAG_TXERRINT_ENABLE = 0x0001,
 528         TXQ_FLAG_TXDESCINT_ENABLE = 0x0002,
 529         TXQ_FLAG_TXEOLINT_ENABLE = 0x0004,
 530         TXQ_FLAG_TXURNINT_ENABLE = 0x0008,
 531         TXQ_FLAG_BACKOFF_DISABLE = 0x0010,
 532         TXQ_FLAG_COMPRESSION_ENABLE = 0x0020,
 533         TXQ_FLAG_RDYTIME_EXP_POLICY_ENABLE = 0x0040,
 534         TXQ_FLAG_FRAG_BURST_BACKOFF_ENABLE = 0x0080,
 535 };
 536
 537 #define ATH9K_TXQ_USEDEFAULT ((u32) -1)
 538 #define ATH9K_TXQ_USE_LOCKOUT_BKOFF_DIS 0x00000001
 539
 540 #define ATH9K_DECOMP_MASK_SIZE     128
 541 #define ATH9K_READY_TIME_LO_BOUND  50
 542 #define ATH9K_READY_TIME_HI_BOUND  96
 543
 544 enum ath9k_pkt_type {
 545         ATH9K_PKT_TYPE_NORMAL = 0,
 546         ATH9K_PKT_TYPE_ATIM,
 547         ATH9K_PKT_TYPE_PSPOLL,
 548         ATH9K_PKT_TYPE_BEACON,
 549         ATH9K_PKT_TYPE_PROBE_RESP,
 550         ATH9K_PKT_TYPE_CHIRP,
 551         ATH9K_PKT_TYPE_GRP_POLL,
 552 };
 553
 554 struct ath9k_tx_queue_info {
 555         u32 tqi_ver;
 556         enum ath9k_tx_queue tqi_type;
 557         enum ath9k_tx_queue_subtype tqi_subtype;
 558         enum ath9k_tx_queue_flags tqi_qflags;
 559         u32 tqi_priority;
 560         u32 tqi_aifs;
 561         u32 tqi_cwmin;
 562         u32 tqi_cwmax;
 563         u16 tqi_shretry;
 564         u16 tqi_lgretry;
 565         u32 tqi_cbrPeriod;
 566         u32 tqi_cbrOverflowLimit;
 567         u32 tqi_burstTime;
 568         u32 tqi_readyTime;
 569         u32 tqi_physCompBuf;
 570         u32 tqi_intFlags;
 571 };
 572
 573 enum ath9k_rx_filter {
 574         ATH9K_RX_FILTER_UCAST = 0x00000001,
 575         ATH9K_RX_FILTER_MCAST = 0x00000002,
 576         ATH9K_RX_FILTER_BCAST = 0x00000004,
 577         ATH9K_RX_FILTER_CONTROL = 0x00000008,
 578         ATH9K_RX_FILTER_BEACON = 0x00000010,
 579         ATH9K_RX_FILTER_PROM = 0x00000020,
 580         ATH9K_RX_FILTER_PROBEREQ = 0x00000080,
 581         ATH9K_RX_FILTER_PHYERR = 0x00000100,
 582         ATH9K_RX_FILTER_MYBEACON = 0x00000200,
 583         ATH9K_RX_FILTER_COMP_BAR = 0x00000400,
 584         ATH9K_RX_FILTER_PSPOLL = 0x00004000,
 585         ATH9K_RX_FILTER_PHYRADAR = 0x00002000,
 586         ATH9K_RX_FILTER_MCAST_BCAST_ALL = 0x00008000,
 587 };
 588
 589 #define ATH9K_RATESERIES_RTS_CTS  0x0001
 590 #define ATH9K_RATESERIES_2040     0x0002
 591 #define ATH9K_RATESERIES_HALFGI   0x0004
 592
 593 struct ath9k_11n_rate_series {
 594         u32 Tries;
 595         u32 Rate;
 596         u32 PktDuration;
 597         u32 ChSel;
 598         u32 RateFlags;
 599 };
 600
 601 struct ath9k_keyval {
 602         u8 kv_type;
 603         u8 kv_pad;
 604         u16 kv_len;
 605         u8 kv_val[16]; /* TK */
 606         u8 kv_mic[8]; /* Michael MIC key */
 607         u8 kv_txmic[8]; /* Michael MIC TX key (used only if the hardware
 608                          * supports both MIC keys in the same key cache entry;
 609                          * in that case, kv_mic is the RX key) */
 610 };
 611
 612 enum ath9k_key_type {
 613         ATH9K_KEY_TYPE_CLEAR,
 614         ATH9K_KEY_TYPE_WEP,
 615         ATH9K_KEY_TYPE_AES,
 616         ATH9K_KEY_TYPE_TKIP,
 617 };
 618
 619 enum ath9k_cipher {
 620         ATH9K_CIPHER_WEP = 0,
 621         ATH9K_CIPHER_AES_OCB = 1,
 622         ATH9K_CIPHER_AES_CCM = 2,
 623         ATH9K_CIPHER_CKIP = 3,
 624         ATH9K_CIPHER_TKIP = 4,
 625         ATH9K_CIPHER_CLR = 5,
 626         ATH9K_CIPHER_MIC = 127
 627 };
 628
 629 struct ath_hw;
 630 struct ath9k_channel;
 631
 632 u32 ath9k_hw_gettxbuf(struct ath_hw *ah, u32 q);
 633 void ath9k_hw_puttxbuf(struct ath_hw *ah, u32 q, u32 txdp);
 634 void ath9k_hw_txstart(struct ath_hw *ah, u32 q);
 635 u32 ath9k_hw_numtxpending(struct ath_hw *ah, u32 q);
 636 bool ath9k_hw_updatetxtriglevel(struct ath_hw *ah, bool bIncTrigLevel);
 637 bool ath9k_hw_stoptxdma(struct ath_hw *ah, u32 q);
 638 void ath9k_hw_filltxdesc(struct ath_hw *ah, struct ath_desc *ds,
 639                          u32 segLen, bool firstSeg,
 640                          bool lastSeg, const struct ath_desc *ds0);
 641 void ath9k_hw_cleartxdesc(struct ath_hw *ah, struct ath_desc *ds);
 642 int ath9k_hw_txprocdesc(struct ath_hw *ah, struct ath_desc *ds);
 643 void ath9k_hw_set11n_txdesc(struct ath_hw *ah, struct ath_desc *ds,
 644                             u32 pktLen, enum ath9k_pkt_type type, u32 txPower,
 645                             u32 keyIx, enum ath9k_key_type keyType, u32 flags);
 646 void ath9k_hw_set11n_ratescenario(struct ath_hw *ah, struct ath_desc *ds,
 647                                   struct ath_desc *lastds,
 648                                   u32 durUpdateEn, u32 rtsctsRate,
 649                                   u32 rtsctsDuration,
 650                                   struct ath9k_11n_rate_series series[],
 651                                   u32 nseries, u32 flags);
 652 void ath9k_hw_set11n_aggr_first(struct ath_hw *ah, struct ath_desc *ds,
 653                                 u32 aggrLen);
 654 void ath9k_hw_set11n_aggr_middle(struct ath_hw *ah, struct ath_desc *ds,
 655                                  u32 numDelims);
 656 void ath9k_hw_set11n_aggr_last(struct ath_hw *ah, struct ath_desc *ds);
 657 void ath9k_hw_clr11n_aggr(struct ath_hw *ah, struct ath_desc *ds);
 658 void ath9k_hw_set11n_burstduration(struct ath_hw *ah, struct ath_desc *ds,
 659                                    u32 burstDuration);
 660 void ath9k_hw_set11n_virtualmorefrag(struct ath_hw *ah, struct ath_desc *ds,
 661                                      u32 vmf);
 662 void ath9k_hw_gettxintrtxqs(struct ath_hw *ah, u32 *txqs);
 663 bool ath9k_hw_set_txq_props(struct ath_hw *ah, int q,
 664                             const struct ath9k_tx_queue_info *qinfo);
 665 bool ath9k_hw_get_txq_props(struct ath_hw *ah, int q,
 666                             struct ath9k_tx_queue_info *qinfo);
 667 int ath9k_hw_setuptxqueue(struct ath_hw *ah, enum ath9k_tx_queue type,
 668                           const struct ath9k_tx_queue_info *qinfo);
 669 bool ath9k_hw_releasetxqueue(struct ath_hw *ah, u32 q);
 670 bool ath9k_hw_resettxqueue(struct ath_hw *ah, u32 q);
 671 int ath9k_hw_rxprocdesc(struct ath_hw *ah, struct ath_desc *ds,
 672                         u32 pa, struct ath_desc *nds, u64 tsf);
 673 void ath9k_hw_setuprxdesc(struct ath_hw *ah, struct ath_desc *ds,
 674                           u32 size, u32 flags);
 675 bool ath9k_hw_setrxabort(struct ath_hw *ah, bool set);
 676 void ath9k_hw_putrxbuf(struct ath_hw *ah, u32 rxdp);
 677 void ath9k_hw_rxena(struct ath_hw *ah);
 678 void ath9k_hw_startpcureceive(struct ath_hw *ah);
 679 void ath9k_hw_stoppcurecv(struct ath_hw *ah);
 680 bool ath9k_hw_stopdmarecv(struct ath_hw *ah);
 681 int ath9k_hw_beaconq_setup(struct ath_hw *ah);
 682
 683 #endif /* MAC_H */