drivers/scsi/hpsa.h

   1 /*
   2  *    Disk Array driver for HP Smart Array SAS controllers
   3  *    Copyright 2014-2015 PMC-Sierra, Inc.
   4  *    Copyright 2000,2009-2015 Hewlett-Packard Development Company, L.P.
   5  *
   6  *    This program is free software; you can redistribute it and/or modify
   7  *    it under the terms of the GNU General Public License as published by
   8  *    the Free Software Foundation; version 2 of the License.
   9  *
  10  *    This program is distributed in the hope that it will be useful,
  11  *    but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  *    MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE, GOOD TITLE or
  13  *    NON INFRINGEMENT.  See the GNU General Public License for more details.
  14  *
  15  *    Questions/Comments/Bugfixes to storagedev@pmcs.com
  16  *
  17  */
  18 #ifndef HPSA_H
  19 #define HPSA_H
  20
  21 #include <scsi/scsicam.h>
  22
  23 #define IO_OK           0
  24 #define IO_ERROR        1
  25
  26 struct ctlr_info;
  27
  28 struct access_method {
  29         void (*submit_command)(struct ctlr_info *h,
  30                 struct CommandList *c);
  31         void (*set_intr_mask)(struct ctlr_info *h, unsigned long val);
  32         bool (*intr_pending)(struct ctlr_info *h);
  33         unsigned long (*command_completed)(struct ctlr_info *h, u8 q);
  34 };
  35
  36 struct hpsa_scsi_dev_t {
  37         int devtype;
  38         int bus, target, lun;           /* as presented to the OS */
  39         unsigned char scsi3addr[8];     /* as presented to the HW */
  40 #define RAID_CTLR_LUNID "\0\0\0\0\0\0\0\0"
  41         unsigned char device_id[16];    /* from inquiry pg. 0x83 */
  42         unsigned char vendor[8];        /* bytes 8-15 of inquiry data */
  43         unsigned char model[16];        /* bytes 16-31 of inquiry data */
  44         unsigned char raid_level;       /* from inquiry page 0xC1 */
  45         unsigned char volume_offline;   /* discovered via TUR or VPD */
  46         u16 queue_depth;                /* max queue_depth for this device */
  47         atomic_t reset_cmds_out;        /* Count of commands to-be affected */
  48         atomic_t ioaccel_cmds_out;      /* Only used for physical devices
  49                                          * counts commands sent to physical
  50                                          * device via "ioaccel" path.
  51                                          */
  52         u32 ioaccel_handle;
  53         int offload_config;             /* I/O accel RAID offload configured */
  54         int offload_enabled;            /* I/O accel RAID offload enabled */
  55         int offload_to_be_enabled;
  56         int hba_ioaccel_enabled;
  57         int offload_to_mirror;          /* Send next I/O accelerator RAID
  58                                          * offload request to mirror drive
  59                                          */
  60         struct raid_map_data raid_map;  /* I/O accelerator RAID map */
  61
  62         /*
  63          * Pointers from logical drive map indices to the phys drives that
  64          * make those logical drives.  Note, multiple logical drives may
  65          * share physical drives.  You can have for instance 5 physical
  66          * drives with 3 logical drives each using those same 5 physical
  67          * disks. We need these pointers for counting i/o's out to physical
  68          * devices in order to honor physical device queue depth limits.
  69          */
  70         struct hpsa_scsi_dev_t *phys_disk[RAID_MAP_MAX_ENTRIES];
  71         int nphysical_disks;
  72         int supports_aborts;
  73 #define HPSA_DO_NOT_EXPOSE      0x0
  74 #define HPSA_SG_ATTACH          0x1
  75 #define HPSA_ULD_ATTACH         0x2
  76 #define HPSA_SCSI_ADD           (HPSA_SG_ATTACH | HPSA_ULD_ATTACH)
  77         u8 expose_state;
  78 };
  79
  80 struct reply_queue_buffer {
  81         u64 *head;
  82         size_t size;
  83         u8 wraparound;
  84         u32 current_entry;
  85         dma_addr_t busaddr;
  86 };
  87
  88 #pragma pack(1)
  89 struct bmic_controller_parameters {
  90         u8   led_flags;
  91         u8   enable_command_list_verification;
  92         u8   backed_out_write_drives;
  93         u16  stripes_for_parity;
  94         u8   parity_distribution_mode_flags;
  95         u16  max_driver_requests;
  96         u16  elevator_trend_count;
  97         u8   disable_elevator;
  98         u8   force_scan_complete;
  99         u8   scsi_transfer_mode;
 100         u8   force_narrow;
 101         u8   rebuild_priority;
 102         u8   expand_priority;
 103         u8   host_sdb_asic_fix;
 104         u8   pdpi_burst_from_host_disabled;
 105         char software_name[64];
 106         char hardware_name[32];
 107         u8   bridge_revision;
 108         u8   snapshot_priority;
 109         u32  os_specific;
 110         u8   post_prompt_timeout;
 111         u8   automatic_drive_slamming;
 112         u8   reserved1;
 113         u8   nvram_flags;
 114 #define HBA_MODE_ENABLED_FLAG (1 << 3)
 115         u8   cache_nvram_flags;
 116         u8   drive_config_flags;
 117         u16  reserved2;
 118         u8   temp_warning_level;
 119         u8   temp_shutdown_level;
 120         u8   temp_condition_reset;
 121         u8   max_coalesce_commands;
 122         u32  max_coalesce_delay;
 123         u8   orca_password[4];
 124         u8   access_id[16];
 125         u8   reserved[356];
 126 };
 127 #pragma pack()
 128
 129 struct ctlr_info {
 130         int     ctlr;
 131         char    devname[8];
 132         char    *product_name;
 133         struct pci_dev *pdev;
 134         u32     board_id;
 135         void __iomem *vaddr;
 136         unsigned long paddr;
 137         int     nr_cmds; /* Number of commands allowed on this controller */
 138 #define HPSA_CMDS_RESERVED_FOR_ABORTS 2
 139 #define HPSA_CMDS_RESERVED_FOR_DRIVER 1
 140         struct CfgTable __iomem *cfgtable;
 141         int     interrupts_enabled;
 142         int     max_commands;
 143         atomic_t commands_outstanding;
 144 #       define PERF_MODE_INT    0
 145 #       define DOORBELL_INT     1
 146 #       define SIMPLE_MODE_INT  2
 147 #       define MEMQ_MODE_INT    3
 148         unsigned int intr[MAX_REPLY_QUEUES];
 149         unsigned int msix_vector;
 150         unsigned int msi_vector;
 151         int intr_mode; /* either PERF_MODE_INT or SIMPLE_MODE_INT */
 152         struct access_method access;
 153         char hba_mode_enabled;
 154
 155         /* queue and queue Info */
 156         unsigned int Qdepth;
 157         unsigned int maxSG;
 158         spinlock_t lock;
 159         int maxsgentries;
 160         u8 max_cmd_sg_entries;
 161         int chainsize;
 162         struct SGDescriptor **cmd_sg_list;
 163         struct ioaccel2_sg_element **ioaccel2_cmd_sg_list;
 164
 165         /* pointers to command and error info pool */
 166         struct CommandList      *cmd_pool;
 167         dma_addr_t              cmd_pool_dhandle;
 168         struct io_accel1_cmd    *ioaccel_cmd_pool;
 169         dma_addr_t              ioaccel_cmd_pool_dhandle;
 170         struct io_accel2_cmd    *ioaccel2_cmd_pool;
 171         dma_addr_t              ioaccel2_cmd_pool_dhandle;
 172         struct ErrorInfo        *errinfo_pool;
 173         dma_addr_t              errinfo_pool_dhandle;
 174         unsigned long           *cmd_pool_bits;
 175         int                     scan_finished;
 176         spinlock_t              scan_lock;
 177         wait_queue_head_t       scan_wait_queue;
 178
 179         struct Scsi_Host *scsi_host;
 180         spinlock_t devlock; /* to protect hba[ctlr]->dev[];  */
 181         int ndevices; /* number of used elements in .dev[] array. */
 182         struct hpsa_scsi_dev_t *dev[HPSA_MAX_DEVICES];
 183         /*
 184          * Performant mode tables.
 185          */
 186         u32 trans_support;
 187         u32 trans_offset;
 188         struct TransTable_struct __iomem *transtable;
 189         unsigned long transMethod;
 190
 191         /* cap concurrent passthrus at some reasonable maximum */
 192 #define HPSA_MAX_CONCURRENT_PASSTHRUS (10)
 193         atomic_t passthru_cmds_avail;
 194
 195         /*
 196          * Performant mode completion buffers
 197          */
 198         size_t reply_queue_size;
 199         struct reply_queue_buffer reply_queue[MAX_REPLY_QUEUES];
 200         u8 nreply_queues;
 201         u32 *blockFetchTable;
 202         u32 *ioaccel1_blockFetchTable;
 203         u32 *ioaccel2_blockFetchTable;
 204         u32 __iomem *ioaccel2_bft2_regs;
 205         unsigned char *hba_inquiry_data;
 206         u32 driver_support;
 207         u32 fw_support;
 208         int ioaccel_support;
 209         int ioaccel_maxsg;
 210         u64 last_intr_timestamp;
 211         u32 last_heartbeat;
 212         u64 last_heartbeat_timestamp;
 213         u32 heartbeat_sample_interval;
 214         atomic_t firmware_flash_in_progress;
 215         u32 __percpu *lockup_detected;
 216         struct delayed_work monitor_ctlr_work;
 217         struct delayed_work rescan_ctlr_work;
 218         int remove_in_progress;
 219         /* Address of h->q[x] is passed to intr handler to know which queue */
 220         u8 q[MAX_REPLY_QUEUES];
 221         char intrname[MAX_REPLY_QUEUES][16];    /* "hpsa0-msix00" names */
 222         u32 TMFSupportFlags; /* cache what task mgmt funcs are supported. */
 223 #define HPSATMF_BITS_SUPPORTED  (1 << 0)
 224 #define HPSATMF_PHYS_LUN_RESET  (1 << 1)
 225 #define HPSATMF_PHYS_NEX_RESET  (1 << 2)
 226 #define HPSATMF_PHYS_TASK_ABORT (1 << 3)
 227 #define HPSATMF_PHYS_TSET_ABORT (1 << 4)
 228 #define HPSATMF_PHYS_CLEAR_ACA  (1 << 5)
 229 #define HPSATMF_PHYS_CLEAR_TSET (1 << 6)
 230 #define HPSATMF_PHYS_QRY_TASK   (1 << 7)
 231 #define HPSATMF_PHYS_QRY_TSET   (1 << 8)
 232 #define HPSATMF_PHYS_QRY_ASYNC  (1 << 9)
 233 #define HPSATMF_IOACCEL_ENABLED (1 << 15)
 234 #define HPSATMF_MASK_SUPPORTED  (1 << 16)
 235 #define HPSATMF_LOG_LUN_RESET   (1 << 17)
 236 #define HPSATMF_LOG_NEX_RESET   (1 << 18)
 237 #define HPSATMF_LOG_TASK_ABORT  (1 << 19)
 238 #define HPSATMF_LOG_TSET_ABORT  (1 << 20)
 239 #define HPSATMF_LOG_CLEAR_ACA   (1 << 21)
 240 #define HPSATMF_LOG_CLEAR_TSET  (1 << 22)
 241 #define HPSATMF_LOG_QRY_TASK    (1 << 23)
 242 #define HPSATMF_LOG_QRY_TSET    (1 << 24)
 243 #define HPSATMF_LOG_QRY_ASYNC   (1 << 25)
 244         u32 events;
 245 #define CTLR_STATE_CHANGE_EVENT                         (1 << 0)
 246 #define CTLR_ENCLOSURE_HOT_PLUG_EVENT                   (1 << 1)
 247 #define CTLR_STATE_CHANGE_EVENT_PHYSICAL_DRV            (1 << 4)
 248 #define CTLR_STATE_CHANGE_EVENT_LOGICAL_DRV             (1 << 5)
 249 #define CTLR_STATE_CHANGE_EVENT_REDUNDANT_CNTRL         (1 << 6)
 250 #define CTLR_STATE_CHANGE_EVENT_AIO_ENABLED_DISABLED    (1 << 30)
 251 #define CTLR_STATE_CHANGE_EVENT_AIO_CONFIG_CHANGE       (1 << 31)
 252
 253 #define RESCAN_REQUIRED_EVENT_BITS \
 254                 (CTLR_ENCLOSURE_HOT_PLUG_EVENT | \
 255                 CTLR_STATE_CHANGE_EVENT_PHYSICAL_DRV | \
 256                 CTLR_STATE_CHANGE_EVENT_LOGICAL_DRV | \
 257                 CTLR_STATE_CHANGE_EVENT_AIO_ENABLED_DISABLED | \
 258                 CTLR_STATE_CHANGE_EVENT_AIO_CONFIG_CHANGE)
 259         spinlock_t offline_device_lock;
 260         struct list_head offline_device_list;
 261         int     acciopath_status;
 262         int     raid_offload_debug;
 263         int     needs_abort_tags_swizzled;
 264         struct workqueue_struct *resubmit_wq;
 265         struct workqueue_struct *rescan_ctlr_wq;
 266         atomic_t abort_cmds_available;
 267         wait_queue_head_t abort_cmd_wait_queue;
 268         wait_queue_head_t event_sync_wait_queue;
 269         struct mutex reset_mutex;
 270 };
 271
 272 struct offline_device_entry {
 273         unsigned char scsi3addr[8];
 274         struct list_head offline_list;
 275 };
 276
 277 #define HPSA_ABORT_MSG 0
 278 #define HPSA_DEVICE_RESET_MSG 1
 279 #define HPSA_RESET_TYPE_CONTROLLER 0x00
 280 #define HPSA_RESET_TYPE_BUS 0x01
 281 #define HPSA_RESET_TYPE_TARGET 0x03
 282 #define HPSA_RESET_TYPE_LUN 0x04
 283 #define HPSA_MSG_SEND_RETRY_LIMIT 10
 284 #define HPSA_MSG_SEND_RETRY_INTERVAL_MSECS (10000)
 285
 286 /* Maximum time in seconds driver will wait for command completions
 287  * when polling before giving up.
 288  */
 289 #define HPSA_MAX_POLL_TIME_SECS (20)
 290
 291 /* During SCSI error recovery, HPSA_TUR_RETRY_LIMIT defines
 292  * how many times to retry TEST UNIT READY on a device
 293  * while waiting for it to become ready before giving up.
 294  * HPSA_MAX_WAIT_INTERVAL_SECS is the max wait interval
 295  * between sending TURs while waiting for a device
 296  * to become ready.
 297  */
 298 #define HPSA_TUR_RETRY_LIMIT (20)
 299 #define HPSA_MAX_WAIT_INTERVAL_SECS (30)
 300
 301 /* HPSA_BOARD_READY_WAIT_SECS is how long to wait for a board
 302  * to become ready, in seconds, before giving up on it.
 303  * HPSA_BOARD_READY_POLL_INTERVAL_MSECS * is how long to wait
 304  * between polling the board to see if it is ready, in
 305  * milliseconds.  HPSA_BOARD_READY_POLL_INTERVAL and
 306  * HPSA_BOARD_READY_ITERATIONS are derived from those.
 307  */
 308 #define HPSA_BOARD_READY_WAIT_SECS (120)
 309 #define HPSA_BOARD_NOT_READY_WAIT_SECS (100)
 310 #define HPSA_BOARD_READY_POLL_INTERVAL_MSECS (100)
 311 #define HPSA_BOARD_READY_POLL_INTERVAL \
 312         ((HPSA_BOARD_READY_POLL_INTERVAL_MSECS * HZ) / 1000)
 313 #define HPSA_BOARD_READY_ITERATIONS \
 314         ((HPSA_BOARD_READY_WAIT_SECS * 1000) / \
 315                 HPSA_BOARD_READY_POLL_INTERVAL_MSECS)
 316 #define HPSA_BOARD_NOT_READY_ITERATIONS \
 317         ((HPSA_BOARD_NOT_READY_WAIT_SECS * 1000) / \
 318                 HPSA_BOARD_READY_POLL_INTERVAL_MSECS)
 319 #define HPSA_POST_RESET_PAUSE_MSECS (3000)
 320 #define HPSA_POST_RESET_NOOP_RETRIES (12)
 321
 322 /*  Defining the diffent access_menthods */
 323 /*
 324  * Memory mapped FIFO interface (SMART 53xx cards)
 325  */
 326 #define SA5_DOORBELL    0x20
 327 #define SA5_REQUEST_PORT_OFFSET 0x40
 328 #define SA5_REQUEST_PORT64_LO_OFFSET 0xC0
 329 #define SA5_REQUEST_PORT64_HI_OFFSET 0xC4
 330 #define SA5_REPLY_INTR_MASK_OFFSET      0x34
 331 #define SA5_REPLY_PORT_OFFSET           0x44
 332 #define SA5_INTR_STATUS         0x30
 333 #define SA5_SCRATCHPAD_OFFSET   0xB0
 334
 335 #define SA5_CTCFG_OFFSET        0xB4
 336 #define SA5_CTMEM_OFFSET        0xB8
 337
 338 #define SA5_INTR_OFF            0x08
 339 #define SA5B_INTR_OFF           0x04
 340 #define SA5_INTR_PENDING        0x08
 341 #define SA5B_INTR_PENDING       0x04
 342 #define FIFO_EMPTY              0xffffffff
 343 #define HPSA_FIRMWARE_READY     0xffff0000 /* value in scratchpad register */
 344
 345 #define HPSA_ERROR_BIT          0x02
 346
 347 /* Performant mode flags */
 348 #define SA5_PERF_INTR_PENDING   0x04
 349 #define SA5_PERF_INTR_OFF       0x05
 350 #define SA5_OUTDB_STATUS_PERF_BIT       0x01
 351 #define SA5_OUTDB_CLEAR_PERF_BIT        0x01
 352 #define SA5_OUTDB_CLEAR         0xA0
 353 #define SA5_OUTDB_CLEAR_PERF_BIT        0x01
 354 #define SA5_OUTDB_STATUS        0x9C
 355
 356
 357 #define HPSA_INTR_ON    1
 358 #define HPSA_INTR_OFF   0
 359
 360 /*
 361  * Inbound Post Queue offsets for IO Accelerator Mode 2
 362  */
 363 #define IOACCEL2_INBOUND_POSTQ_32       0x48
 364 #define IOACCEL2_INBOUND_POSTQ_64_LOW   0xd0
 365 #define IOACCEL2_INBOUND_POSTQ_64_HI    0xd4
 366
 367 /*
 368         Send the command to the hardware
 369 */
 370 static void SA5_submit_command(struct ctlr_info *h,
 371         struct CommandList *c)
 372 {
 373         writel(c->busaddr, h->vaddr + SA5_REQUEST_PORT_OFFSET);
 374         (void) readl(h->vaddr + SA5_SCRATCHPAD_OFFSET);
 375 }
 376
 377 static void SA5_submit_command_no_read(struct ctlr_info *h,
 378         struct CommandList *c)
 379 {
 380         writel(c->busaddr, h->vaddr + SA5_REQUEST_PORT_OFFSET);
 381 }
 382
 383 static void SA5_submit_command_ioaccel2(struct ctlr_info *h,
 384         struct CommandList *c)
 385 {
 386         writel(c->busaddr, h->vaddr + SA5_REQUEST_PORT_OFFSET);
 387 }
 388
 389 /*
 390  *  This card is the opposite of the other cards.
 391  *   0 turns interrupts on...
 392  *   0x08 turns them off...
 393  */
 394 static void SA5_intr_mask(struct ctlr_info *h, unsigned long val)
 395 {
 396         if (val) { /* Turn interrupts on */
 397                 h->interrupts_enabled = 1;
 398                 writel(0, h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 399                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 400         } else { /* Turn them off */
 401                 h->interrupts_enabled = 0;
 402                 writel(SA5_INTR_OFF,
 403                         h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 404                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 405         }
 406 }
 407
 408 static void SA5_performant_intr_mask(struct ctlr_info *h, unsigned long val)
 409 {
 410         if (val) { /* turn on interrupts */
 411                 h->interrupts_enabled = 1;
 412                 writel(0, h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 413                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 414         } else {
 415                 h->interrupts_enabled = 0;
 416                 writel(SA5_PERF_INTR_OFF,
 417                         h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 418                 (void) readl(h->vaddr + SA5_REPLY_INTR_MASK_OFFSET);
 419         }
 420 }
 421
 422 static unsigned long SA5_performant_completed(struct ctlr_info *h, u8 q)
 423 {
 424         struct reply_queue_buffer *rq = &h->reply_queue[q];
 425         unsigned long register_value = FIFO_EMPTY;
 426
 427         /* msi auto clears the interrupt pending bit. */
 428         if (unlikely(!(h->msi_vector || h->msix_vector))) {
 429                 /* flush the controller write of the reply queue by reading
 430                  * outbound doorbell status register.
 431                  */
 432                 (void) readl(h->vaddr + SA5_OUTDB_STATUS);
 433                 writel(SA5_OUTDB_CLEAR_PERF_BIT, h->vaddr + SA5_OUTDB_CLEAR);
 434                 /* Do a read in order to flush the write to the controller
 435                  * (as per spec.)
 436                  */
 437                 (void) readl(h->vaddr + SA5_OUTDB_STATUS);
 438         }
 439
 440         if ((((u32) rq->head[rq->current_entry]) & 1) == rq->wraparound) {
 441                 register_value = rq->head[rq->current_entry];
 442                 rq->current_entry++;
 443                 atomic_dec(&h->commands_outstanding);
 444         } else {
 445                 register_value = FIFO_EMPTY;
 446         }
 447         /* Check for wraparound */
 448         if (rq->current_entry == h->max_commands) {
 449                 rq->current_entry = 0;
 450                 rq->wraparound ^= 1;
 451         }
 452         return register_value;
 453 }
 454
 455 /*
 456  *   returns value read from hardware.
 457  *     returns FIFO_EMPTY if there is nothing to read
 458  */
 459 static unsigned long SA5_completed(struct ctlr_info *h,
 460         __attribute__((unused)) u8 q)
 461 {
 462         unsigned long register_value
 463                 = readl(h->vaddr + SA5_REPLY_PORT_OFFSET);
 464
 465         if (register_value != FIFO_EMPTY)
 466                 atomic_dec(&h->commands_outstanding);
 467
 468 #ifdef HPSA_DEBUG
 469         if (register_value != FIFO_EMPTY)
 470                 dev_dbg(&h->pdev->dev, "Read %lx back from board\n",
 471                         register_value);
 472         else
 473                 dev_dbg(&h->pdev->dev, "FIFO Empty read\n");
 474 #endif
 475
 476         return register_value;
 477 }
 478 /*
 479  *      Returns true if an interrupt is pending..
 480  */
 481 static bool SA5_intr_pending(struct ctlr_info *h)
 482 {
 483         unsigned long register_value  =
 484                 readl(h->vaddr + SA5_INTR_STATUS);
 485         return register_value & SA5_INTR_PENDING;
 486 }
 487
 488 static bool SA5_performant_intr_pending(struct ctlr_info *h)
 489 {
 490         unsigned long register_value = readl(h->vaddr + SA5_INTR_STATUS);
 491
 492         if (!register_value)
 493                 return false;
 494
 495         /* Read outbound doorbell to flush */
 496         register_value = readl(h->vaddr + SA5_OUTDB_STATUS);
 497         return register_value & SA5_OUTDB_STATUS_PERF_BIT;
 498 }
 499
 500 #define SA5_IOACCEL_MODE1_INTR_STATUS_CMP_BIT    0x100
 501
 502 static bool SA5_ioaccel_mode1_intr_pending(struct ctlr_info *h)
 503 {
 504         unsigned long register_value = readl(h->vaddr + SA5_INTR_STATUS);
 505
 506         return (register_value & SA5_IOACCEL_MODE1_INTR_STATUS_CMP_BIT) ?
 507                 true : false;
 508 }
 509
 510 #define IOACCEL_MODE1_REPLY_QUEUE_INDEX  0x1A0
 511 #define IOACCEL_MODE1_PRODUCER_INDEX     0x1B8
 512 #define IOACCEL_MODE1_CONSUMER_INDEX     0x1BC
 513 #define IOACCEL_MODE1_REPLY_UNUSED       0xFFFFFFFFFFFFFFFFULL
 514
 515 static unsigned long SA5_ioaccel_mode1_completed(struct ctlr_info *h, u8 q)
 516 {
 517         u64 register_value;
 518         struct reply_queue_buffer *rq = &h->reply_queue[q];
 519
 520         BUG_ON(q >= h->nreply_queues);
 521
 522         register_value = rq->head[rq->current_entry];
 523         if (register_value != IOACCEL_MODE1_REPLY_UNUSED) {
 524                 rq->head[rq->current_entry] = IOACCEL_MODE1_REPLY_UNUSED;
 525                 if (++rq->current_entry == rq->size)
 526                         rq->current_entry = 0;
 527                 /*
 528                  * @todo
 529                  *
 530                  * Don't really need to write the new index after each command,
 531                  * but with current driver design this is easiest.
 532                  */
 533                 wmb();
 534                 writel((q << 24) | rq->current_entry, h->vaddr +
 535                                 IOACCEL_MODE1_CONSUMER_INDEX);
 536                 atomic_dec(&h->commands_outstanding);
 537         }
 538         return (unsigned long) register_value;
 539 }
 540
 541 static struct access_method SA5_access = {
 542         SA5_submit_command,
 543         SA5_intr_mask,
 544         SA5_intr_pending,
 545         SA5_completed,
 546 };
 547
 548 static struct access_method SA5_ioaccel_mode1_access = {
 549         SA5_submit_command,
 550         SA5_performant_intr_mask,
 551         SA5_ioaccel_mode1_intr_pending,
 552         SA5_ioaccel_mode1_completed,
 553 };
 554
 555 static struct access_method SA5_ioaccel_mode2_access = {
 556         SA5_submit_command_ioaccel2,
 557         SA5_performant_intr_mask,
 558         SA5_performant_intr_pending,
 559         SA5_performant_completed,
 560 };
 561
 562 static struct access_method SA5_performant_access = {
 563         SA5_submit_command,
 564         SA5_performant_intr_mask,
 565         SA5_performant_intr_pending,
 566         SA5_performant_completed,
 567 };
 568
 569 static struct access_method SA5_performant_access_no_read = {
 570         SA5_submit_command_no_read,
 571         SA5_performant_intr_mask,
 572         SA5_performant_intr_pending,
 573         SA5_performant_completed,
 574 };
 575
 576 struct board_type {
 577         u32     board_id;
 578         char    *product_name;
 579         struct access_method *access;
 580 };
 581
 582 #endif /* HPSA_H */
 583