include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/pci.h>
  37 #include <linux/completion.h>
  38 #include <linux/radix-tree.h>
  39
  40 #include <linux/atomic.h>
  41
  42 #define MAX_MSIX_P_PORT         17
  43 #define MAX_MSIX                64
  44 #define MSIX_LEGACY_SZ          4
  45 #define MIN_MSIX_P_PORT         5
  46
  47 enum {
  48         MLX4_FLAG_MSI_X         = 1 << 0,
  49         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  50         MLX4_FLAG_MASTER        = 1 << 2,
  51         MLX4_FLAG_SLAVE         = 1 << 3,
  52         MLX4_FLAG_SRIOV         = 1 << 4,
  53 };
  54
  55 enum {
  56         MLX4_MAX_PORTS          = 2
  57 };
  58
  59 enum {
  60         MLX4_BOARD_ID_LEN = 64
  61 };
  62
  63 enum {
  64         MLX4_MAX_NUM_PF         = 16,
  65         MLX4_MAX_NUM_VF         = 64,
  66         MLX4_MFUNC_MAX          = 80,
  67         MLX4_MFUNC_EQ_NUM       = 4,
  68         MLX4_MFUNC_MAX_EQES     = 8,
  69         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
  70 };
  71
  72 enum {
  73         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
  74         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
  75         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
  76         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
  77         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
  78         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
  79         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
  80         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
  81         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
  82         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
  83         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
  84         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
  85         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
  86         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
  87         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
  88         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
  89         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
  90         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
  91         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
  92         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
  93         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
  94         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
  95         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
  96         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
  97         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
  98         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55
  99 };
 100
 101 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 102
 103 enum {
 104         MLX_EXT_PORT_CAP_FLAG_EXTENDED_PORT_INFO        = 1 <<  0
 105 };
 106
 107 enum {
 108         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 109         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 110         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 111         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 112         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 113 };
 114
 115 enum mlx4_event {
 116         MLX4_EVENT_TYPE_COMP               = 0x00,
 117         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 118         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 119         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 120         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 121         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 122         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 123         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 124         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 125         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 126         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 127         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 128         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 129         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 130         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 131         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 132         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 133         MLX4_EVENT_TYPE_CMD                = 0x0a,
 134         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 135         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 136         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 137         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 138         MLX4_EVENT_TYPE_NONE               = 0xff,
 139 };
 140
 141 enum {
 142         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 143         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 144 };
 145
 146 enum {
 147         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 148 };
 149
 150 enum {
 151         MLX4_PERM_LOCAL_READ    = 1 << 10,
 152         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 153         MLX4_PERM_REMOTE_READ   = 1 << 12,
 154         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 155         MLX4_PERM_ATOMIC        = 1 << 14
 156 };
 157
 158 enum {
 159         MLX4_OPCODE_NOP                 = 0x00,
 160         MLX4_OPCODE_SEND_INVAL          = 0x01,
 161         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 162         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 163         MLX4_OPCODE_SEND                = 0x0a,
 164         MLX4_OPCODE_SEND_IMM            = 0x0b,
 165         MLX4_OPCODE_LSO                 = 0x0e,
 166         MLX4_OPCODE_RDMA_READ           = 0x10,
 167         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 168         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 169         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 170         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 171         MLX4_OPCODE_BIND_MW             = 0x18,
 172         MLX4_OPCODE_FMR                 = 0x19,
 173         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 174         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 175
 176         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 177         MLX4_RECV_OPCODE_SEND           = 0x01,
 178         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 179         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 180
 181         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 182         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 183 };
 184
 185 enum {
 186         MLX4_STAT_RATE_OFFSET   = 5
 187 };
 188
 189 enum mlx4_protocol {
 190         MLX4_PROT_IB_IPV6 = 0,
 191         MLX4_PROT_ETH,
 192         MLX4_PROT_IB_IPV4,
 193         MLX4_PROT_FCOE
 194 };
 195
 196 enum {
 197         MLX4_MTT_FLAG_PRESENT           = 1
 198 };
 199
 200 enum mlx4_qp_region {
 201         MLX4_QP_REGION_FW = 0,
 202         MLX4_QP_REGION_ETH_ADDR,
 203         MLX4_QP_REGION_FC_ADDR,
 204         MLX4_QP_REGION_FC_EXCH,
 205         MLX4_NUM_QP_REGION
 206 };
 207
 208 enum mlx4_port_type {
 209         MLX4_PORT_TYPE_NONE     = 0,
 210         MLX4_PORT_TYPE_IB       = 1,
 211         MLX4_PORT_TYPE_ETH      = 2,
 212         MLX4_PORT_TYPE_AUTO     = 3
 213 };
 214
 215 enum mlx4_special_vlan_idx {
 216         MLX4_NO_VLAN_IDX        = 0,
 217         MLX4_VLAN_MISS_IDX,
 218         MLX4_VLAN_REGULAR
 219 };
 220
 221 enum mlx4_steer_type {
 222         MLX4_MC_STEER = 0,
 223         MLX4_UC_STEER,
 224         MLX4_NUM_STEERS
 225 };
 226
 227 enum {
 228         MLX4_NUM_FEXCH          = 64 * 1024,
 229 };
 230
 231 enum {
 232         MLX4_MAX_FAST_REG_PAGES = 511,
 233 };
 234
 235 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 236 {
 237         return (major << 32) | (minor << 16) | subminor;
 238 }
 239
 240 struct mlx4_caps {
 241         u64                     fw_ver;
 242         u32                     function;
 243         int                     num_ports;
 244         int                     vl_cap[MLX4_MAX_PORTS + 1];
 245         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 246         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 247         u64                     def_mac[MLX4_MAX_PORTS + 1];
 248         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 249         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 250         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 251         int                     trans_type[MLX4_MAX_PORTS + 1];
 252         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 253         int                     wavelength[MLX4_MAX_PORTS + 1];
 254         u64                     trans_code[MLX4_MAX_PORTS + 1];
 255         int                     local_ca_ack_delay;
 256         int                     num_uars;
 257         u32                     uar_page_size;
 258         int                     bf_reg_size;
 259         int                     bf_regs_per_page;
 260         int                     max_sq_sg;
 261         int                     max_rq_sg;
 262         int                     num_qps;
 263         int                     max_wqes;
 264         int                     max_sq_desc_sz;
 265         int                     max_rq_desc_sz;
 266         int                     max_qp_init_rdma;
 267         int                     max_qp_dest_rdma;
 268         int                     sqp_start;
 269         int                     num_srqs;
 270         int                     max_srq_wqes;
 271         int                     max_srq_sge;
 272         int                     reserved_srqs;
 273         int                     num_cqs;
 274         int                     max_cqes;
 275         int                     reserved_cqs;
 276         int                     num_eqs;
 277         int                     reserved_eqs;
 278         int                     num_comp_vectors;
 279         int                     comp_pool;
 280         int                     num_mpts;
 281         int                     max_fmr_maps;
 282         int                     num_mtts;
 283         int                     fmr_reserved_mtts;
 284         int                     reserved_mtts;
 285         int                     reserved_mrws;
 286         int                     reserved_uars;
 287         int                     num_mgms;
 288         int                     num_amgms;
 289         int                     reserved_mcgs;
 290         int                     num_qp_per_mgm;
 291         int                     num_pds;
 292         int                     reserved_pds;
 293         int                     max_xrcds;
 294         int                     reserved_xrcds;
 295         int                     mtt_entry_sz;
 296         u32                     max_msg_sz;
 297         u32                     page_size_cap;
 298         u64                     flags;
 299         u32                     bmme_flags;
 300         u32                     reserved_lkey;
 301         u16                     stat_rate_support;
 302         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 303         int                     max_gso_sz;
 304         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 305         int                     reserved_qps;
 306         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 307         int                     log_num_macs;
 308         int                     log_num_vlans;
 309         int                     log_num_prios;
 310         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 311         u8                      supported_type[MLX4_MAX_PORTS + 1];
 312         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 313         u8                      default_sense[MLX4_MAX_PORTS + 1];
 314         u32                     port_mask[MLX4_MAX_PORTS + 1];
 315         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 316         u32                     max_counters;
 317         u8                      ext_port_cap[MLX4_MAX_PORTS + 1];
 318         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 319 };
 320
 321 struct mlx4_buf_list {
 322         void                   *buf;
 323         dma_addr_t              map;
 324 };
 325
 326 struct mlx4_buf {
 327         struct mlx4_buf_list    direct;
 328         struct mlx4_buf_list   *page_list;
 329         int                     nbufs;
 330         int                     npages;
 331         int                     page_shift;
 332 };
 333
 334 struct mlx4_mtt {
 335         u32                     offset;
 336         int                     order;
 337         int                     page_shift;
 338 };
 339
 340 enum {
 341         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 342 };
 343
 344 struct mlx4_db_pgdir {
 345         struct list_head        list;
 346         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 347         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 348         unsigned long          *bits[2];
 349         __be32                 *db_page;
 350         dma_addr_t              db_dma;
 351 };
 352
 353 struct mlx4_ib_user_db_page;
 354
 355 struct mlx4_db {
 356         __be32                  *db;
 357         union {
 358                 struct mlx4_db_pgdir            *pgdir;
 359                 struct mlx4_ib_user_db_page     *user_page;
 360         }                       u;
 361         dma_addr_t              dma;
 362         int                     index;
 363         int                     order;
 364 };
 365
 366 struct mlx4_hwq_resources {
 367         struct mlx4_db          db;
 368         struct mlx4_mtt         mtt;
 369         struct mlx4_buf         buf;
 370 };
 371
 372 struct mlx4_mr {
 373         struct mlx4_mtt         mtt;
 374         u64                     iova;
 375         u64                     size;
 376         u32                     key;
 377         u32                     pd;
 378         u32                     access;
 379         int                     enabled;
 380 };
 381
 382 struct mlx4_fmr {
 383         struct mlx4_mr          mr;
 384         struct mlx4_mpt_entry  *mpt;
 385         __be64                 *mtts;
 386         dma_addr_t              dma_handle;
 387         int                     max_pages;
 388         int                     max_maps;
 389         int                     maps;
 390         u8                      page_shift;
 391 };
 392
 393 struct mlx4_uar {
 394         unsigned long           pfn;
 395         int                     index;
 396         struct list_head        bf_list;
 397         unsigned                free_bf_bmap;
 398         void __iomem           *map;
 399         void __iomem           *bf_map;
 400 };
 401
 402 struct mlx4_bf {
 403         unsigned long           offset;
 404         int                     buf_size;
 405         struct mlx4_uar        *uar;
 406         void __iomem           *reg;
 407 };
 408
 409 struct mlx4_cq {
 410         void (*comp)            (struct mlx4_cq *);
 411         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 412
 413         struct mlx4_uar        *uar;
 414
 415         u32                     cons_index;
 416
 417         __be32                 *set_ci_db;
 418         __be32                 *arm_db;
 419         int                     arm_sn;
 420
 421         int                     cqn;
 422         unsigned                vector;
 423
 424         atomic_t                refcount;
 425         struct completion       free;
 426 };
 427
 428 struct mlx4_qp {
 429         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 430
 431         int                     qpn;
 432
 433         atomic_t                refcount;
 434         struct completion       free;
 435 };
 436
 437 struct mlx4_srq {
 438         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 439
 440         int                     srqn;
 441         int                     max;
 442         int                     max_gs;
 443         int                     wqe_shift;
 444
 445         atomic_t                refcount;
 446         struct completion       free;
 447 };
 448
 449 struct mlx4_av {
 450         __be32                  port_pd;
 451         u8                      reserved1;
 452         u8                      g_slid;
 453         __be16                  dlid;
 454         u8                      reserved2;
 455         u8                      gid_index;
 456         u8                      stat_rate;
 457         u8                      hop_limit;
 458         __be32                  sl_tclass_flowlabel;
 459         u8                      dgid[16];
 460 };
 461
 462 struct mlx4_eth_av {
 463         __be32          port_pd;
 464         u8              reserved1;
 465         u8              smac_idx;
 466         u16             reserved2;
 467         u8              reserved3;
 468         u8              gid_index;
 469         u8              stat_rate;
 470         u8              hop_limit;
 471         __be32          sl_tclass_flowlabel;
 472         u8              dgid[16];
 473         u32             reserved4[2];
 474         __be16          vlan;
 475         u8              mac[6];
 476 };
 477
 478 union mlx4_ext_av {
 479         struct mlx4_av          ib;
 480         struct mlx4_eth_av      eth;
 481 };
 482
 483 struct mlx4_counter {
 484         u8      reserved1[3];
 485         u8      counter_mode;
 486         __be32  num_ifc;
 487         u32     reserved2[2];
 488         __be64  rx_frames;
 489         __be64  rx_bytes;
 490         __be64  tx_frames;
 491         __be64  tx_bytes;
 492 };
 493
 494 struct mlx4_dev {
 495         struct pci_dev         *pdev;
 496         unsigned long           flags;
 497         unsigned long           num_slaves;
 498         struct mlx4_caps        caps;
 499         struct radix_tree_root  qp_table_tree;
 500         u8                      rev_id;
 501         char                    board_id[MLX4_BOARD_ID_LEN];
 502         int                     num_vfs;
 503 };
 504
 505 struct mlx4_init_port_param {
 506         int                     set_guid0;
 507         int                     set_node_guid;
 508         int                     set_si_guid;
 509         u16                     mtu;
 510         int                     port_width_cap;
 511         u16                     vl_cap;
 512         u16                     max_gid;
 513         u16                     max_pkey;
 514         u64                     guid0;
 515         u64                     node_guid;
 516         u64                     si_guid;
 517 };
 518
 519 #define mlx4_foreach_port(port, dev, type)                              \
 520         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 521                 if ((type) == (dev)->caps.port_mask[(port)])
 522
 523 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 524         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 525                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 526                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 527
 528 static inline int mlx4_is_master(struct mlx4_dev *dev)
 529 {
 530         return dev->flags & MLX4_FLAG_MASTER;
 531 }
 532
 533 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 534 {
 535         return (qpn < dev->caps.sqp_start + 8);
 536 }
 537
 538 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 539 {
 540         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 541 }
 542
 543 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 544 {
 545         return dev->flags & MLX4_FLAG_SLAVE;
 546 }
 547
 548 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 549                    struct mlx4_buf *buf);
 550 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 551 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 552 {
 553         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 554                 return buf->direct.buf + offset;
 555         else
 556                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 557                         (offset & (PAGE_SIZE - 1));
 558 }
 559
 560 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 561 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 562 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 563 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 564
 565 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 566 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 567 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf);
 568 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 569
 570 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 571                   struct mlx4_mtt *mtt);
 572 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 573 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 574
 575 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 576                   int npages, int page_shift, struct mlx4_mr *mr);
 577 void mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 578 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 579 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 580                    int start_index, int npages, u64 *page_list);
 581 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 582                        struct mlx4_buf *buf);
 583
 584 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order);
 585 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 586
 587 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 588                        int size, int max_direct);
 589 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 590                        int size);
 591
 592 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 593                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 594                   unsigned vector, int collapsed);
 595 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 596
 597 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
 598 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 599
 600 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp);
 601 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 602
 603 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 604                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 605 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 606 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 607 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 608
 609 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 610 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 611
 612 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 613                         int block_mcast_loopback, enum mlx4_protocol prot);
 614 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 615                         enum mlx4_protocol prot);
 616 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 617                           int block_mcast_loopback, enum mlx4_protocol protocol);
 618 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 619                           enum mlx4_protocol protocol);
 620 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
 621 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
 622 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
 623 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
 624 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
 625
 626 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
 627 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
 628 int mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
 629 int mlx4_get_eth_qp(struct mlx4_dev *dev, u8 port, u64 mac, int *qpn);
 630 void mlx4_put_eth_qp(struct mlx4_dev *dev, u8 port, u64 mac, int qpn);
 631 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
 632
 633 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
 634 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
 635 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, int index);
 636
 637 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
 638                       int npages, u64 iova, u32 *lkey, u32 *rkey);
 639 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
 640                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
 641 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
 642 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
 643                     u32 *lkey, u32 *rkey);
 644 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
 645 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
 646 int mlx4_test_interrupts(struct mlx4_dev *dev);
 647 int mlx4_assign_eq(struct mlx4_dev *dev, char* name , int* vector);
 648 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
 649
 650 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
 651 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
 652
 653 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
 654 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
 655
 656 #endif /* MLX4_DEVICE_H */