sound/soc/codecs/max98088.c

   1 /*
   2  * max98088.c -- MAX98088 ALSA SoC Audio driver
   3  *
   4  * Copyright 2010 Maxim Integrated Products
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #include <linux/module.h>
  12 #include <linux/moduleparam.h>
  13 #include <linux/kernel.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <sound/core.h>
  19 #include <sound/pcm.h>
  20 #include <sound/pcm_params.h>
  21 #include <sound/soc.h>
  22 #include <sound/initval.h>
  23 #include <sound/tlv.h>
  24 #include <linux/slab.h>
  25 #include <asm/div64.h>
  26 #include <sound/max98088.h>
  27 #include "max98088.h"
  28
  29 enum max98088_type {
  30        MAX98088,
  31        MAX98089,
  32 };
  33
  34 struct max98088_cdata {
  35        unsigned int rate;
  36        unsigned int fmt;
  37        int eq_sel;
  38 };
  39
  40 struct max98088_priv {
  41        enum max98088_type devtype;
  42        struct max98088_pdata *pdata;
  43        unsigned int sysclk;
  44        struct max98088_cdata dai[2];
  45        int eq_textcnt;
  46        const char **eq_texts;
  47        struct soc_enum eq_enum;
  48        u8 ina_state;
  49        u8 inb_state;
  50        unsigned int ex_mode;
  51        unsigned int digmic;
  52        unsigned int mic1pre;
  53        unsigned int mic2pre;
  54        unsigned int extmic_mode;
  55 };
  56
  57 static const u8 max98088_reg[M98088_REG_CNT] = {
  58        0x00, /* 00 IRQ status */
  59        0x00, /* 01 MIC status */
  60        0x00, /* 02 jack status */
  61        0x00, /* 03 battery voltage */
  62        0x00, /* 04 */
  63        0x00, /* 05 */
  64        0x00, /* 06 */
  65        0x00, /* 07 */
  66        0x00, /* 08 */
  67        0x00, /* 09 */
  68        0x00, /* 0A */
  69        0x00, /* 0B */
  70        0x00, /* 0C */
  71        0x00, /* 0D */
  72        0x00, /* 0E */
  73        0x00, /* 0F interrupt enable */
  74
  75        0x00, /* 10 master clock */
  76        0x00, /* 11 DAI1 clock mode */
  77        0x00, /* 12 DAI1 clock control */
  78        0x00, /* 13 DAI1 clock control */
  79        0x00, /* 14 DAI1 format */
  80        0x00, /* 15 DAI1 clock */
  81        0x00, /* 16 DAI1 config */
  82        0x00, /* 17 DAI1 TDM */
  83        0x00, /* 18 DAI1 filters */
  84        0x00, /* 19 DAI2 clock mode */
  85        0x00, /* 1A DAI2 clock control */
  86        0x00, /* 1B DAI2 clock control */
  87        0x00, /* 1C DAI2 format */
  88        0x00, /* 1D DAI2 clock */
  89        0x00, /* 1E DAI2 config */
  90        0x00, /* 1F DAI2 TDM */
  91
  92        0x00, /* 20 DAI2 filters */
  93        0x00, /* 21 data config */
  94        0x00, /* 22 DAC mixer */
  95        0x00, /* 23 left ADC mixer */
  96        0x00, /* 24 right ADC mixer */
  97        0x00, /* 25 left HP mixer */
  98        0x00, /* 26 right HP mixer */
  99        0x00, /* 27 HP control */
 100        0x00, /* 28 left REC mixer */
 101        0x00, /* 29 right REC mixer */
 102        0x00, /* 2A REC control */
 103        0x00, /* 2B left SPK mixer */
 104        0x00, /* 2C right SPK mixer */
 105        0x00, /* 2D SPK control */
 106        0x00, /* 2E sidetone */
 107        0x00, /* 2F DAI1 playback level */
 108
 109        0x00, /* 30 DAI1 playback level */
 110        0x00, /* 31 DAI2 playback level */
 111        0x00, /* 32 DAI2 playbakc level */
 112        0x00, /* 33 left ADC level */
 113        0x00, /* 34 right ADC level */
 114        0x00, /* 35 MIC1 level */
 115        0x00, /* 36 MIC2 level */
 116        0x00, /* 37 INA level */
 117        0x00, /* 38 INB level */
 118        0x00, /* 39 left HP volume */
 119        0x00, /* 3A right HP volume */
 120        0x00, /* 3B left REC volume */
 121        0x00, /* 3C right REC volume */
 122        0x00, /* 3D left SPK volume */
 123        0x00, /* 3E right SPK volume */
 124        0x00, /* 3F MIC config */
 125
 126        0x00, /* 40 MIC threshold */
 127        0x00, /* 41 excursion limiter filter */
 128        0x00, /* 42 excursion limiter threshold */
 129        0x00, /* 43 ALC */
 130        0x00, /* 44 power limiter threshold */
 131        0x00, /* 45 power limiter config */
 132        0x00, /* 46 distortion limiter config */
 133        0x00, /* 47 audio input */
 134        0x00, /* 48 microphone */
 135        0x00, /* 49 level control */
 136        0x00, /* 4A bypass switches */
 137        0x00, /* 4B jack detect */
 138        0x00, /* 4C input enable */
 139        0x00, /* 4D output enable */
 140        0xF0, /* 4E bias control */
 141        0x00, /* 4F DAC power */
 142
 143        0x0F, /* 50 DAC power */
 144        0x00, /* 51 system */
 145        0x00, /* 52 DAI1 EQ1 */
 146        0x00, /* 53 DAI1 EQ1 */
 147        0x00, /* 54 DAI1 EQ1 */
 148        0x00, /* 55 DAI1 EQ1 */
 149        0x00, /* 56 DAI1 EQ1 */
 150        0x00, /* 57 DAI1 EQ1 */
 151        0x00, /* 58 DAI1 EQ1 */
 152        0x00, /* 59 DAI1 EQ1 */
 153        0x00, /* 5A DAI1 EQ1 */
 154        0x00, /* 5B DAI1 EQ1 */
 155        0x00, /* 5C DAI1 EQ2 */
 156        0x00, /* 5D DAI1 EQ2 */
 157        0x00, /* 5E DAI1 EQ2 */
 158        0x00, /* 5F DAI1 EQ2 */
 159
 160        0x00, /* 60 DAI1 EQ2 */
 161        0x00, /* 61 DAI1 EQ2 */
 162        0x00, /* 62 DAI1 EQ2 */
 163        0x00, /* 63 DAI1 EQ2 */
 164        0x00, /* 64 DAI1 EQ2 */
 165        0x00, /* 65 DAI1 EQ2 */
 166        0x00, /* 66 DAI1 EQ3 */
 167        0x00, /* 67 DAI1 EQ3 */
 168        0x00, /* 68 DAI1 EQ3 */
 169        0x00, /* 69 DAI1 EQ3 */
 170        0x00, /* 6A DAI1 EQ3 */
 171        0x00, /* 6B DAI1 EQ3 */
 172        0x00, /* 6C DAI1 EQ3 */
 173        0x00, /* 6D DAI1 EQ3 */
 174        0x00, /* 6E DAI1 EQ3 */
 175        0x00, /* 6F DAI1 EQ3 */
 176
 177        0x00, /* 70 DAI1 EQ4 */
 178        0x00, /* 71 DAI1 EQ4 */
 179        0x00, /* 72 DAI1 EQ4 */
 180        0x00, /* 73 DAI1 EQ4 */
 181        0x00, /* 74 DAI1 EQ4 */
 182        0x00, /* 75 DAI1 EQ4 */
 183        0x00, /* 76 DAI1 EQ4 */
 184        0x00, /* 77 DAI1 EQ4 */
 185        0x00, /* 78 DAI1 EQ4 */
 186        0x00, /* 79 DAI1 EQ4 */
 187        0x00, /* 7A DAI1 EQ5 */
 188        0x00, /* 7B DAI1 EQ5 */
 189        0x00, /* 7C DAI1 EQ5 */
 190        0x00, /* 7D DAI1 EQ5 */
 191        0x00, /* 7E DAI1 EQ5 */
 192        0x00, /* 7F DAI1 EQ5 */
 193
 194        0x00, /* 80 DAI1 EQ5 */
 195        0x00, /* 81 DAI1 EQ5 */
 196        0x00, /* 82 DAI1 EQ5 */
 197        0x00, /* 83 DAI1 EQ5 */
 198        0x00, /* 84 DAI2 EQ1 */
 199        0x00, /* 85 DAI2 EQ1 */
 200        0x00, /* 86 DAI2 EQ1 */
 201        0x00, /* 87 DAI2 EQ1 */
 202        0x00, /* 88 DAI2 EQ1 */
 203        0x00, /* 89 DAI2 EQ1 */
 204        0x00, /* 8A DAI2 EQ1 */
 205        0x00, /* 8B DAI2 EQ1 */
 206        0x00, /* 8C DAI2 EQ1 */
 207        0x00, /* 8D DAI2 EQ1 */
 208        0x00, /* 8E DAI2 EQ2 */
 209        0x00, /* 8F DAI2 EQ2 */
 210
 211        0x00, /* 90 DAI2 EQ2 */
 212        0x00, /* 91 DAI2 EQ2 */
 213        0x00, /* 92 DAI2 EQ2 */
 214        0x00, /* 93 DAI2 EQ2 */
 215        0x00, /* 94 DAI2 EQ2 */
 216        0x00, /* 95 DAI2 EQ2 */
 217        0x00, /* 96 DAI2 EQ2 */
 218        0x00, /* 97 DAI2 EQ2 */
 219        0x00, /* 98 DAI2 EQ3 */
 220        0x00, /* 99 DAI2 EQ3 */
 221        0x00, /* 9A DAI2 EQ3 */
 222        0x00, /* 9B DAI2 EQ3 */
 223        0x00, /* 9C DAI2 EQ3 */
 224        0x00, /* 9D DAI2 EQ3 */
 225        0x00, /* 9E DAI2 EQ3 */
 226        0x00, /* 9F DAI2 EQ3 */
 227
 228        0x00, /* A0 DAI2 EQ3 */
 229        0x00, /* A1 DAI2 EQ3 */
 230        0x00, /* A2 DAI2 EQ4 */
 231        0x00, /* A3 DAI2 EQ4 */
 232        0x00, /* A4 DAI2 EQ4 */
 233        0x00, /* A5 DAI2 EQ4 */
 234        0x00, /* A6 DAI2 EQ4 */
 235        0x00, /* A7 DAI2 EQ4 */
 236        0x00, /* A8 DAI2 EQ4 */
 237        0x00, /* A9 DAI2 EQ4 */
 238        0x00, /* AA DAI2 EQ4 */
 239        0x00, /* AB DAI2 EQ4 */
 240        0x00, /* AC DAI2 EQ5 */
 241        0x00, /* AD DAI2 EQ5 */
 242        0x00, /* AE DAI2 EQ5 */
 243        0x00, /* AF DAI2 EQ5 */
 244
 245        0x00, /* B0 DAI2 EQ5 */
 246        0x00, /* B1 DAI2 EQ5 */
 247        0x00, /* B2 DAI2 EQ5 */
 248        0x00, /* B3 DAI2 EQ5 */
 249        0x00, /* B4 DAI2 EQ5 */
 250        0x00, /* B5 DAI2 EQ5 */
 251        0x00, /* B6 DAI1 biquad */
 252        0x00, /* B7 DAI1 biquad */
 253        0x00, /* B8 DAI1 biquad */
 254        0x00, /* B9 DAI1 biquad */
 255        0x00, /* BA DAI1 biquad */
 256        0x00, /* BB DAI1 biquad */
 257        0x00, /* BC DAI1 biquad */
 258        0x00, /* BD DAI1 biquad */
 259        0x00, /* BE DAI1 biquad */
 260        0x00, /* BF DAI1 biquad */
 261
 262        0x00, /* C0 DAI2 biquad */
 263        0x00, /* C1 DAI2 biquad */
 264        0x00, /* C2 DAI2 biquad */
 265        0x00, /* C3 DAI2 biquad */
 266        0x00, /* C4 DAI2 biquad */
 267        0x00, /* C5 DAI2 biquad */
 268        0x00, /* C6 DAI2 biquad */
 269        0x00, /* C7 DAI2 biquad */
 270        0x00, /* C8 DAI2 biquad */
 271        0x00, /* C9 DAI2 biquad */
 272        0x00, /* CA */
 273        0x00, /* CB */
 274        0x00, /* CC */
 275        0x00, /* CD */
 276        0x00, /* CE */
 277        0x00, /* CF */
 278
 279        0x00, /* D0 */
 280        0x00, /* D1 */
 281        0x00, /* D2 */
 282        0x00, /* D3 */
 283        0x00, /* D4 */
 284        0x00, /* D5 */
 285        0x00, /* D6 */
 286        0x00, /* D7 */
 287        0x00, /* D8 */
 288        0x00, /* D9 */
 289        0x00, /* DA */
 290        0x70, /* DB */
 291        0x00, /* DC */
 292        0x00, /* DD */
 293        0x00, /* DE */
 294        0x00, /* DF */
 295
 296        0x00, /* E0 */
 297        0x00, /* E1 */
 298        0x00, /* E2 */
 299        0x00, /* E3 */
 300        0x00, /* E4 */
 301        0x00, /* E5 */
 302        0x00, /* E6 */
 303        0x00, /* E7 */
 304        0x00, /* E8 */
 305        0x00, /* E9 */
 306        0x00, /* EA */
 307        0x00, /* EB */
 308        0x00, /* EC */
 309        0x00, /* ED */
 310        0x00, /* EE */
 311        0x00, /* EF */
 312
 313        0x00, /* F0 */
 314        0x00, /* F1 */
 315        0x00, /* F2 */
 316        0x00, /* F3 */
 317        0x00, /* F4 */
 318        0x00, /* F5 */
 319        0x00, /* F6 */
 320        0x00, /* F7 */
 321        0x00, /* F8 */
 322        0x00, /* F9 */
 323        0x00, /* FA */
 324        0x00, /* FB */
 325        0x00, /* FC */
 326        0x00, /* FD */
 327        0x00, /* FE */
 328        0x00, /* FF */
 329 };
 330
 331 static struct {
 332        int readable;
 333        int writable;
 334        int vol;
 335 } max98088_access[M98088_REG_CNT] = {
 336        { 0xFF, 0xFF, 1 }, /* 00 IRQ status */
 337        { 0xFF, 0x00, 1 }, /* 01 MIC status */
 338        { 0xFF, 0x00, 1 }, /* 02 jack status */
 339        { 0x1F, 0x1F, 1 }, /* 03 battery voltage */
 340        { 0xFF, 0xFF, 0 }, /* 04 */
 341        { 0xFF, 0xFF, 0 }, /* 05 */
 342        { 0xFF, 0xFF, 0 }, /* 06 */
 343        { 0xFF, 0xFF, 0 }, /* 07 */
 344        { 0xFF, 0xFF, 0 }, /* 08 */
 345        { 0xFF, 0xFF, 0 }, /* 09 */
 346        { 0xFF, 0xFF, 0 }, /* 0A */
 347        { 0xFF, 0xFF, 0 }, /* 0B */
 348        { 0xFF, 0xFF, 0 }, /* 0C */
 349        { 0xFF, 0xFF, 0 }, /* 0D */
 350        { 0xFF, 0xFF, 0 }, /* 0E */
 351        { 0xFF, 0xFF, 0 }, /* 0F interrupt enable */
 352
 353        { 0xFF, 0xFF, 0 }, /* 10 master clock */
 354        { 0xFF, 0xFF, 0 }, /* 11 DAI1 clock mode */
 355        { 0xFF, 0xFF, 0 }, /* 12 DAI1 clock control */
 356        { 0xFF, 0xFF, 0 }, /* 13 DAI1 clock control */
 357        { 0xFF, 0xFF, 0 }, /* 14 DAI1 format */
 358        { 0xFF, 0xFF, 0 }, /* 15 DAI1 clock */
 359        { 0xFF, 0xFF, 0 }, /* 16 DAI1 config */
 360        { 0xFF, 0xFF, 0 }, /* 17 DAI1 TDM */
 361        { 0xFF, 0xFF, 0 }, /* 18 DAI1 filters */
 362        { 0xFF, 0xFF, 0 }, /* 19 DAI2 clock mode */
 363        { 0xFF, 0xFF, 0 }, /* 1A DAI2 clock control */
 364        { 0xFF, 0xFF, 0 }, /* 1B DAI2 clock control */
 365        { 0xFF, 0xFF, 0 }, /* 1C DAI2 format */
 366        { 0xFF, 0xFF, 0 }, /* 1D DAI2 clock */
 367        { 0xFF, 0xFF, 0 }, /* 1E DAI2 config */
 368        { 0xFF, 0xFF, 0 }, /* 1F DAI2 TDM */
 369
 370        { 0xFF, 0xFF, 0 }, /* 20 DAI2 filters */
 371        { 0xFF, 0xFF, 0 }, /* 21 data config */
 372        { 0xFF, 0xFF, 0 }, /* 22 DAC mixer */
 373        { 0xFF, 0xFF, 0 }, /* 23 left ADC mixer */
 374        { 0xFF, 0xFF, 0 }, /* 24 right ADC mixer */
 375        { 0xFF, 0xFF, 0 }, /* 25 left HP mixer */
 376        { 0xFF, 0xFF, 0 }, /* 26 right HP mixer */
 377        { 0xFF, 0xFF, 0 }, /* 27 HP control */
 378        { 0xFF, 0xFF, 0 }, /* 28 left REC mixer */
 379        { 0xFF, 0xFF, 0 }, /* 29 right REC mixer */
 380        { 0xFF, 0xFF, 0 }, /* 2A REC control */
 381        { 0xFF, 0xFF, 0 }, /* 2B left SPK mixer */
 382        { 0xFF, 0xFF, 0 }, /* 2C right SPK mixer */
 383        { 0xFF, 0xFF, 0 }, /* 2D SPK control */
 384        { 0xFF, 0xFF, 0 }, /* 2E sidetone */
 385        { 0xFF, 0xFF, 0 }, /* 2F DAI1 playback level */
 386
 387        { 0xFF, 0xFF, 0 }, /* 30 DAI1 playback level */
 388        { 0xFF, 0xFF, 0 }, /* 31 DAI2 playback level */
 389        { 0xFF, 0xFF, 0 }, /* 32 DAI2 playbakc level */
 390        { 0xFF, 0xFF, 0 }, /* 33 left ADC level */
 391        { 0xFF, 0xFF, 0 }, /* 34 right ADC level */
 392        { 0xFF, 0xFF, 0 }, /* 35 MIC1 level */
 393        { 0xFF, 0xFF, 0 }, /* 36 MIC2 level */
 394        { 0xFF, 0xFF, 0 }, /* 37 INA level */
 395        { 0xFF, 0xFF, 0 }, /* 38 INB level */
 396        { 0xFF, 0xFF, 0 }, /* 39 left HP volume */
 397        { 0xFF, 0xFF, 0 }, /* 3A right HP volume */
 398        { 0xFF, 0xFF, 0 }, /* 3B left REC volume */
 399        { 0xFF, 0xFF, 0 }, /* 3C right REC volume */
 400        { 0xFF, 0xFF, 0 }, /* 3D left SPK volume */
 401        { 0xFF, 0xFF, 0 }, /* 3E right SPK volume */
 402        { 0xFF, 0xFF, 0 }, /* 3F MIC config */
 403
 404        { 0xFF, 0xFF, 0 }, /* 40 MIC threshold */
 405        { 0xFF, 0xFF, 0 }, /* 41 excursion limiter filter */
 406        { 0xFF, 0xFF, 0 }, /* 42 excursion limiter threshold */
 407        { 0xFF, 0xFF, 0 }, /* 43 ALC */
 408        { 0xFF, 0xFF, 0 }, /* 44 power limiter threshold */
 409        { 0xFF, 0xFF, 0 }, /* 45 power limiter config */
 410        { 0xFF, 0xFF, 0 }, /* 46 distortion limiter config */
 411        { 0xFF, 0xFF, 0 }, /* 47 audio input */
 412        { 0xFF, 0xFF, 0 }, /* 48 microphone */
 413        { 0xFF, 0xFF, 0 }, /* 49 level control */
 414        { 0xFF, 0xFF, 0 }, /* 4A bypass switches */
 415        { 0xFF, 0xFF, 0 }, /* 4B jack detect */
 416        { 0xFF, 0xFF, 0 }, /* 4C input enable */
 417        { 0xFF, 0xFF, 0 }, /* 4D output enable */
 418        { 0xFF, 0xFF, 0 }, /* 4E bias control */
 419        { 0xFF, 0xFF, 0 }, /* 4F DAC power */
 420
 421        { 0xFF, 0xFF, 0 }, /* 50 DAC power */
 422        { 0xFF, 0xFF, 0 }, /* 51 system */
 423        { 0xFF, 0xFF, 0 }, /* 52 DAI1 EQ1 */
 424        { 0xFF, 0xFF, 0 }, /* 53 DAI1 EQ1 */
 425        { 0xFF, 0xFF, 0 }, /* 54 DAI1 EQ1 */
 426        { 0xFF, 0xFF, 0 }, /* 55 DAI1 EQ1 */
 427        { 0xFF, 0xFF, 0 }, /* 56 DAI1 EQ1 */
 428        { 0xFF, 0xFF, 0 }, /* 57 DAI1 EQ1 */
 429        { 0xFF, 0xFF, 0 }, /* 58 DAI1 EQ1 */
 430        { 0xFF, 0xFF, 0 }, /* 59 DAI1 EQ1 */
 431        { 0xFF, 0xFF, 0 }, /* 5A DAI1 EQ1 */
 432        { 0xFF, 0xFF, 0 }, /* 5B DAI1 EQ1 */
 433        { 0xFF, 0xFF, 0 }, /* 5C DAI1 EQ2 */
 434        { 0xFF, 0xFF, 0 }, /* 5D DAI1 EQ2 */
 435        { 0xFF, 0xFF, 0 }, /* 5E DAI1 EQ2 */
 436        { 0xFF, 0xFF, 0 }, /* 5F DAI1 EQ2 */
 437
 438        { 0xFF, 0xFF, 0 }, /* 60 DAI1 EQ2 */
 439        { 0xFF, 0xFF, 0 }, /* 61 DAI1 EQ2 */
 440        { 0xFF, 0xFF, 0 }, /* 62 DAI1 EQ2 */
 441        { 0xFF, 0xFF, 0 }, /* 63 DAI1 EQ2 */
 442        { 0xFF, 0xFF, 0 }, /* 64 DAI1 EQ2 */
 443        { 0xFF, 0xFF, 0 }, /* 65 DAI1 EQ2 */
 444        { 0xFF, 0xFF, 0 }, /* 66 DAI1 EQ3 */
 445        { 0xFF, 0xFF, 0 }, /* 67 DAI1 EQ3 */
 446        { 0xFF, 0xFF, 0 }, /* 68 DAI1 EQ3 */
 447        { 0xFF, 0xFF, 0 }, /* 69 DAI1 EQ3 */
 448        { 0xFF, 0xFF, 0 }, /* 6A DAI1 EQ3 */
 449        { 0xFF, 0xFF, 0 }, /* 6B DAI1 EQ3 */
 450        { 0xFF, 0xFF, 0 }, /* 6C DAI1 EQ3 */
 451        { 0xFF, 0xFF, 0 }, /* 6D DAI1 EQ3 */
 452        { 0xFF, 0xFF, 0 }, /* 6E DAI1 EQ3 */
 453        { 0xFF, 0xFF, 0 }, /* 6F DAI1 EQ3 */
 454
 455        { 0xFF, 0xFF, 0 }, /* 70 DAI1 EQ4 */
 456        { 0xFF, 0xFF, 0 }, /* 71 DAI1 EQ4 */
 457        { 0xFF, 0xFF, 0 }, /* 72 DAI1 EQ4 */
 458        { 0xFF, 0xFF, 0 }, /* 73 DAI1 EQ4 */
 459        { 0xFF, 0xFF, 0 }, /* 74 DAI1 EQ4 */
 460        { 0xFF, 0xFF, 0 }, /* 75 DAI1 EQ4 */
 461        { 0xFF, 0xFF, 0 }, /* 76 DAI1 EQ4 */
 462        { 0xFF, 0xFF, 0 }, /* 77 DAI1 EQ4 */
 463        { 0xFF, 0xFF, 0 }, /* 78 DAI1 EQ4 */
 464        { 0xFF, 0xFF, 0 }, /* 79 DAI1 EQ4 */
 465        { 0xFF, 0xFF, 0 }, /* 7A DAI1 EQ5 */
 466        { 0xFF, 0xFF, 0 }, /* 7B DAI1 EQ5 */
 467        { 0xFF, 0xFF, 0 }, /* 7C DAI1 EQ5 */
 468        { 0xFF, 0xFF, 0 }, /* 7D DAI1 EQ5 */
 469        { 0xFF, 0xFF, 0 }, /* 7E DAI1 EQ5 */
 470        { 0xFF, 0xFF, 0 }, /* 7F DAI1 EQ5 */
 471
 472        { 0xFF, 0xFF, 0 }, /* 80 DAI1 EQ5 */
 473        { 0xFF, 0xFF, 0 }, /* 81 DAI1 EQ5 */
 474        { 0xFF, 0xFF, 0 }, /* 82 DAI1 EQ5 */
 475        { 0xFF, 0xFF, 0 }, /* 83 DAI1 EQ5 */
 476        { 0xFF, 0xFF, 0 }, /* 84 DAI2 EQ1 */
 477        { 0xFF, 0xFF, 0 }, /* 85 DAI2 EQ1 */
 478        { 0xFF, 0xFF, 0 }, /* 86 DAI2 EQ1 */
 479        { 0xFF, 0xFF, 0 }, /* 87 DAI2 EQ1 */
 480        { 0xFF, 0xFF, 0 }, /* 88 DAI2 EQ1 */
 481        { 0xFF, 0xFF, 0 }, /* 89 DAI2 EQ1 */
 482        { 0xFF, 0xFF, 0 }, /* 8A DAI2 EQ1 */
 483        { 0xFF, 0xFF, 0 }, /* 8B DAI2 EQ1 */
 484        { 0xFF, 0xFF, 0 }, /* 8C DAI2 EQ1 */
 485        { 0xFF, 0xFF, 0 }, /* 8D DAI2 EQ1 */
 486        { 0xFF, 0xFF, 0 }, /* 8E DAI2 EQ2 */
 487        { 0xFF, 0xFF, 0 }, /* 8F DAI2 EQ2 */
 488
 489        { 0xFF, 0xFF, 0 }, /* 90 DAI2 EQ2 */
 490        { 0xFF, 0xFF, 0 }, /* 91 DAI2 EQ2 */
 491        { 0xFF, 0xFF, 0 }, /* 92 DAI2 EQ2 */
 492        { 0xFF, 0xFF, 0 }, /* 93 DAI2 EQ2 */
 493        { 0xFF, 0xFF, 0 }, /* 94 DAI2 EQ2 */
 494        { 0xFF, 0xFF, 0 }, /* 95 DAI2 EQ2 */
 495        { 0xFF, 0xFF, 0 }, /* 96 DAI2 EQ2 */
 496        { 0xFF, 0xFF, 0 }, /* 97 DAI2 EQ2 */
 497        { 0xFF, 0xFF, 0 }, /* 98 DAI2 EQ3 */
 498        { 0xFF, 0xFF, 0 }, /* 99 DAI2 EQ3 */
 499        { 0xFF, 0xFF, 0 }, /* 9A DAI2 EQ3 */
 500        { 0xFF, 0xFF, 0 }, /* 9B DAI2 EQ3 */
 501        { 0xFF, 0xFF, 0 }, /* 9C DAI2 EQ3 */
 502        { 0xFF, 0xFF, 0 }, /* 9D DAI2 EQ3 */
 503        { 0xFF, 0xFF, 0 }, /* 9E DAI2 EQ3 */
 504        { 0xFF, 0xFF, 0 }, /* 9F DAI2 EQ3 */
 505
 506        { 0xFF, 0xFF, 0 }, /* A0 DAI2 EQ3 */
 507        { 0xFF, 0xFF, 0 }, /* A1 DAI2 EQ3 */
 508        { 0xFF, 0xFF, 0 }, /* A2 DAI2 EQ4 */
 509        { 0xFF, 0xFF, 0 }, /* A3 DAI2 EQ4 */
 510        { 0xFF, 0xFF, 0 }, /* A4 DAI2 EQ4 */
 511        { 0xFF, 0xFF, 0 }, /* A5 DAI2 EQ4 */
 512        { 0xFF, 0xFF, 0 }, /* A6 DAI2 EQ4 */
 513        { 0xFF, 0xFF, 0 }, /* A7 DAI2 EQ4 */
 514        { 0xFF, 0xFF, 0 }, /* A8 DAI2 EQ4 */
 515        { 0xFF, 0xFF, 0 }, /* A9 DAI2 EQ4 */
 516        { 0xFF, 0xFF, 0 }, /* AA DAI2 EQ4 */
 517        { 0xFF, 0xFF, 0 }, /* AB DAI2 EQ4 */
 518        { 0xFF, 0xFF, 0 }, /* AC DAI2 EQ5 */
 519        { 0xFF, 0xFF, 0 }, /* AD DAI2 EQ5 */
 520        { 0xFF, 0xFF, 0 }, /* AE DAI2 EQ5 */
 521        { 0xFF, 0xFF, 0 }, /* AF DAI2 EQ5 */
 522
 523        { 0xFF, 0xFF, 0 }, /* B0 DAI2 EQ5 */
 524        { 0xFF, 0xFF, 0 }, /* B1 DAI2 EQ5 */
 525        { 0xFF, 0xFF, 0 }, /* B2 DAI2 EQ5 */
 526        { 0xFF, 0xFF, 0 }, /* B3 DAI2 EQ5 */
 527        { 0xFF, 0xFF, 0 }, /* B4 DAI2 EQ5 */
 528        { 0xFF, 0xFF, 0 }, /* B5 DAI2 EQ5 */
 529        { 0xFF, 0xFF, 0 }, /* B6 DAI1 biquad */
 530        { 0xFF, 0xFF, 0 }, /* B7 DAI1 biquad */
 531        { 0xFF, 0xFF, 0 }, /* B8 DAI1 biquad */
 532        { 0xFF, 0xFF, 0 }, /* B9 DAI1 biquad */
 533        { 0xFF, 0xFF, 0 }, /* BA DAI1 biquad */
 534        { 0xFF, 0xFF, 0 }, /* BB DAI1 biquad */
 535        { 0xFF, 0xFF, 0 }, /* BC DAI1 biquad */
 536        { 0xFF, 0xFF, 0 }, /* BD DAI1 biquad */
 537        { 0xFF, 0xFF, 0 }, /* BE DAI1 biquad */
 538        { 0xFF, 0xFF, 0 }, /* BF DAI1 biquad */
 539
 540        { 0xFF, 0xFF, 0 }, /* C0 DAI2 biquad */
 541        { 0xFF, 0xFF, 0 }, /* C1 DAI2 biquad */
 542        { 0xFF, 0xFF, 0 }, /* C2 DAI2 biquad */
 543        { 0xFF, 0xFF, 0 }, /* C3 DAI2 biquad */
 544        { 0xFF, 0xFF, 0 }, /* C4 DAI2 biquad */
 545        { 0xFF, 0xFF, 0 }, /* C5 DAI2 biquad */
 546        { 0xFF, 0xFF, 0 }, /* C6 DAI2 biquad */
 547        { 0xFF, 0xFF, 0 }, /* C7 DAI2 biquad */
 548        { 0xFF, 0xFF, 0 }, /* C8 DAI2 biquad */
 549        { 0xFF, 0xFF, 0 }, /* C9 DAI2 biquad */
 550        { 0x00, 0x00, 0 }, /* CA */
 551        { 0x00, 0x00, 0 }, /* CB */
 552        { 0x00, 0x00, 0 }, /* CC */
 553        { 0x00, 0x00, 0 }, /* CD */
 554        { 0x00, 0x00, 0 }, /* CE */
 555        { 0x00, 0x00, 0 }, /* CF */
 556
 557        { 0x00, 0x00, 0 }, /* D0 */
 558        { 0x00, 0x00, 0 }, /* D1 */
 559        { 0x00, 0x00, 0 }, /* D2 */
 560        { 0x00, 0x00, 0 }, /* D3 */
 561        { 0x00, 0x00, 0 }, /* D4 */
 562        { 0x00, 0x00, 0 }, /* D5 */
 563        { 0x00, 0x00, 0 }, /* D6 */
 564        { 0x00, 0x00, 0 }, /* D7 */
 565        { 0x00, 0x00, 0 }, /* D8 */
 566        { 0x00, 0x00, 0 }, /* D9 */
 567        { 0x00, 0x00, 0 }, /* DA */
 568        { 0x00, 0x00, 0 }, /* DB */
 569        { 0x00, 0x00, 0 }, /* DC */
 570        { 0x00, 0x00, 0 }, /* DD */
 571        { 0x00, 0x00, 0 }, /* DE */
 572        { 0x00, 0x00, 0 }, /* DF */
 573
 574        { 0x00, 0x00, 0 }, /* E0 */
 575        { 0x00, 0x00, 0 }, /* E1 */
 576        { 0x00, 0x00, 0 }, /* E2 */
 577        { 0x00, 0x00, 0 }, /* E3 */
 578        { 0x00, 0x00, 0 }, /* E4 */
 579        { 0x00, 0x00, 0 }, /* E5 */
 580        { 0x00, 0x00, 0 }, /* E6 */
 581        { 0x00, 0x00, 0 }, /* E7 */
 582        { 0x00, 0x00, 0 }, /* E8 */
 583        { 0x00, 0x00, 0 }, /* E9 */
 584        { 0x00, 0x00, 0 }, /* EA */
 585        { 0x00, 0x00, 0 }, /* EB */
 586        { 0x00, 0x00, 0 }, /* EC */
 587        { 0x00, 0x00, 0 }, /* ED */
 588        { 0x00, 0x00, 0 }, /* EE */
 589        { 0x00, 0x00, 0 }, /* EF */
 590
 591        { 0x00, 0x00, 0 }, /* F0 */
 592        { 0x00, 0x00, 0 }, /* F1 */
 593        { 0x00, 0x00, 0 }, /* F2 */
 594        { 0x00, 0x00, 0 }, /* F3 */
 595        { 0x00, 0x00, 0 }, /* F4 */
 596        { 0x00, 0x00, 0 }, /* F5 */
 597        { 0x00, 0x00, 0 }, /* F6 */
 598        { 0x00, 0x00, 0 }, /* F7 */
 599        { 0x00, 0x00, 0 }, /* F8 */
 600        { 0x00, 0x00, 0 }, /* F9 */
 601        { 0x00, 0x00, 0 }, /* FA */
 602        { 0x00, 0x00, 0 }, /* FB */
 603        { 0x00, 0x00, 0 }, /* FC */
 604        { 0x00, 0x00, 0 }, /* FD */
 605        { 0x00, 0x00, 0 }, /* FE */
 606        { 0xFF, 0x00, 1 }, /* FF */
 607 };
 608
 609 static int max98088_volatile_register(struct snd_soc_codec *codec, unsigned int reg)
 610 {
 611        return max98088_access[reg].vol;
 612 }
 613
 614
 615 /*
 616  * Load equalizer DSP coefficient configurations registers
 617  */
 618 static void m98088_eq_band(struct snd_soc_codec *codec, unsigned int dai,
 619                    unsigned int band, u16 *coefs)
 620 {
 621        unsigned int eq_reg;
 622        unsigned int i;
 623
 624        BUG_ON(band > 4);
 625        BUG_ON(dai > 1);
 626
 627        /* Load the base register address */
 628        eq_reg = dai ? M98088_REG_84_DAI2_EQ_BASE : M98088_REG_52_DAI1_EQ_BASE;
 629
 630        /* Add the band address offset, note adjustment for word address */
 631        eq_reg += band * (M98088_COEFS_PER_BAND << 1);
 632
 633        /* Step through the registers and coefs */
 634        for (i = 0; i < M98088_COEFS_PER_BAND; i++) {
 635                snd_soc_write(codec, eq_reg++, M98088_BYTE1(coefs[i]));
 636                snd_soc_write(codec, eq_reg++, M98088_BYTE0(coefs[i]));
 637        }
 638 }
 639
 640 /*
 641  * Excursion limiter modes
 642  */
 643 static const char *max98088_exmode_texts[] = {
 644        "Off", "100Hz", "400Hz", "600Hz", "800Hz", "1000Hz", "200-400Hz",
 645        "400-600Hz", "400-800Hz",
 646 };
 647
 648 static const unsigned int max98088_exmode_values[] = {
 649        0x00, 0x43, 0x10, 0x20, 0x30, 0x40, 0x11, 0x22, 0x32
 650 };
 651
 652 static const struct soc_enum max98088_exmode_enum =
 653        SOC_VALUE_ENUM_SINGLE(M98088_REG_41_SPKDHP, 0, 127,
 654                              ARRAY_SIZE(max98088_exmode_texts),
 655                              max98088_exmode_texts,
 656                              max98088_exmode_values);
 657
 658 static const char *max98088_ex_thresh[] = { /* volts PP */
 659        "0.6", "1.2", "1.8", "2.4", "3.0", "3.6", "4.2", "4.8"};
 660 static const struct soc_enum max98088_ex_thresh_enum[] = {
 661        SOC_ENUM_SINGLE(M98088_REG_42_SPKDHP_THRESH, 0, 8,
 662                max98088_ex_thresh),
 663 };
 664
 665 static const char *max98088_fltr_mode[] = {"Voice", "Music" };
 666 static const struct soc_enum max98088_filter_mode_enum[] = {
 667        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 7, 2, max98088_fltr_mode),
 668 };
 669
 670 static const char *max98088_extmic_text[] = { "None", "MIC1", "MIC2" };
 671
 672 static const struct soc_enum max98088_extmic_enum =
 673        SOC_ENUM_SINGLE(M98088_REG_48_CFG_MIC, 0, 3, max98088_extmic_text);
 674
 675 static const struct snd_kcontrol_new max98088_extmic_mux =
 676        SOC_DAPM_ENUM("External MIC Mux", max98088_extmic_enum);
 677
 678 static const char *max98088_dai1_fltr[] = {
 679        "Off", "fc=258/fs=16k", "fc=500/fs=16k",
 680        "fc=258/fs=8k", "fc=500/fs=8k", "fc=200"};
 681 static const struct soc_enum max98088_dai1_dac_filter_enum[] = {
 682        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 0, 6, max98088_dai1_fltr),
 683 };
 684 static const struct soc_enum max98088_dai1_adc_filter_enum[] = {
 685        SOC_ENUM_SINGLE(M98088_REG_18_DAI1_FILTERS, 4, 6, max98088_dai1_fltr),
 686 };
 687
 688 static int max98088_mic1pre_set(struct snd_kcontrol *kcontrol,
 689                                struct snd_ctl_elem_value *ucontrol)
 690 {
 691        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 692        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 693        unsigned int sel = ucontrol->value.integer.value[0];
 694
 695        max98088->mic1pre = sel;
 696        snd_soc_update_bits(codec, M98088_REG_35_LVL_MIC1, M98088_MICPRE_MASK,
 697                (1+sel)<<M98088_MICPRE_SHIFT);
 698
 699        return 0;
 700 }
 701
 702 static int max98088_mic1pre_get(struct snd_kcontrol *kcontrol,
 703                                struct snd_ctl_elem_value *ucontrol)
 704 {
 705        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 706        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 707
 708        ucontrol->value.integer.value[0] = max98088->mic1pre;
 709        return 0;
 710 }
 711
 712 static int max98088_mic2pre_set(struct snd_kcontrol *kcontrol,
 713                                struct snd_ctl_elem_value *ucontrol)
 714 {
 715        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 716        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 717        unsigned int sel = ucontrol->value.integer.value[0];
 718
 719        max98088->mic2pre = sel;
 720        snd_soc_update_bits(codec, M98088_REG_36_LVL_MIC2, M98088_MICPRE_MASK,
 721                (1+sel)<<M98088_MICPRE_SHIFT);
 722
 723        return 0;
 724 }
 725
 726 static int max98088_mic2pre_get(struct snd_kcontrol *kcontrol,
 727                                struct snd_ctl_elem_value *ucontrol)
 728 {
 729        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 730        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 731
 732        ucontrol->value.integer.value[0] = max98088->mic2pre;
 733        return 0;
 734 }
 735
 736 static const unsigned int max98088_micboost_tlv[] = {
 737        TLV_DB_RANGE_HEAD(2),
 738        0, 1, TLV_DB_SCALE_ITEM(0, 2000, 0),
 739        2, 2, TLV_DB_SCALE_ITEM(3000, 0, 0),
 740 };
 741
 742 static const unsigned int max98088_hp_tlv[] = {
 743         TLV_DB_RANGE_HEAD(5),
 744         0, 6, TLV_DB_SCALE_ITEM(-6700, 400, 0),
 745         7, 14, TLV_DB_SCALE_ITEM(-4000, 300, 0),
 746         15, 21, TLV_DB_SCALE_ITEM(-1700, 200, 0),
 747         22, 27, TLV_DB_SCALE_ITEM(-400, 100, 0),
 748         28, 31, TLV_DB_SCALE_ITEM(150, 50, 0),
 749 };
 750
 751 static const unsigned int max98088_spk_tlv[] = {
 752         TLV_DB_RANGE_HEAD(5),
 753         0, 6, TLV_DB_SCALE_ITEM(-6200, 400, 0),
 754         7, 14, TLV_DB_SCALE_ITEM(-3500, 300, 0),
 755         15, 21, TLV_DB_SCALE_ITEM(-1200, 200, 0),
 756         22, 27, TLV_DB_SCALE_ITEM(100, 100, 0),
 757         28, 31, TLV_DB_SCALE_ITEM(650, 50, 0),
 758 };
 759
 760 static const struct snd_kcontrol_new max98088_snd_controls[] = {
 761
 762         SOC_DOUBLE_R_TLV("Headphone Volume", M98088_REG_39_LVL_HP_L,
 763                          M98088_REG_3A_LVL_HP_R, 0, 31, 0, max98088_hp_tlv),
 764         SOC_DOUBLE_R_TLV("Speaker Volume", M98088_REG_3D_LVL_SPK_L,
 765                          M98088_REG_3E_LVL_SPK_R, 0, 31, 0, max98088_spk_tlv),
 766         SOC_DOUBLE_R_TLV("Receiver Volume", M98088_REG_3B_LVL_REC_L,
 767                          M98088_REG_3C_LVL_REC_R, 0, 31, 0, max98088_spk_tlv),
 768
 769        SOC_DOUBLE_R("Headphone Switch", M98088_REG_39_LVL_HP_L,
 770                M98088_REG_3A_LVL_HP_R, 7, 1, 1),
 771        SOC_DOUBLE_R("Speaker Switch", M98088_REG_3D_LVL_SPK_L,
 772                M98088_REG_3E_LVL_SPK_R, 7, 1, 1),
 773        SOC_DOUBLE_R("Receiver Switch", M98088_REG_3B_LVL_REC_L,
 774                M98088_REG_3C_LVL_REC_R, 7, 1, 1),
 775
 776        SOC_SINGLE("MIC1 Volume", M98088_REG_35_LVL_MIC1, 0, 31, 1),
 777        SOC_SINGLE("MIC2 Volume", M98088_REG_36_LVL_MIC2, 0, 31, 1),
 778
 779        SOC_SINGLE_EXT_TLV("MIC1 Boost Volume",
 780                        M98088_REG_35_LVL_MIC1, 5, 2, 0,
 781                        max98088_mic1pre_get, max98088_mic1pre_set,
 782                        max98088_micboost_tlv),
 783        SOC_SINGLE_EXT_TLV("MIC2 Boost Volume",
 784                        M98088_REG_36_LVL_MIC2, 5, 2, 0,
 785                        max98088_mic2pre_get, max98088_mic2pre_set,
 786                        max98088_micboost_tlv),
 787
 788        SOC_SINGLE("INA Volume", M98088_REG_37_LVL_INA, 0, 7, 1),
 789        SOC_SINGLE("INB Volume", M98088_REG_38_LVL_INB, 0, 7, 1),
 790
 791        SOC_SINGLE("ADCL Volume", M98088_REG_33_LVL_ADC_L, 0, 15, 0),
 792        SOC_SINGLE("ADCR Volume", M98088_REG_34_LVL_ADC_R, 0, 15, 0),
 793
 794        SOC_SINGLE("ADCL Boost Volume", M98088_REG_33_LVL_ADC_L, 4, 3, 0),
 795        SOC_SINGLE("ADCR Boost Volume", M98088_REG_34_LVL_ADC_R, 4, 3, 0),
 796
 797        SOC_SINGLE("DIGMICR Switch", M98088_REG_48_CFG_MIC, 4, 1, 0),
 798        SOC_SINGLE("DIGMICL Switch", M98088_REG_48_CFG_MIC, 5, 1, 0),
 799
 800        SOC_SINGLE("EQ1 Switch", M98088_REG_49_CFG_LEVEL, 0, 1, 0),
 801        SOC_SINGLE("EQ2 Switch", M98088_REG_49_CFG_LEVEL, 1, 1, 0),
 802
 803        SOC_ENUM("EX Limiter Mode", max98088_exmode_enum),
 804        SOC_ENUM("EX Limiter Threshold", max98088_ex_thresh_enum),
 805
 806        SOC_ENUM("DAI1 Filter Mode", max98088_filter_mode_enum),
 807        SOC_ENUM("DAI1 DAC Filter", max98088_dai1_dac_filter_enum),
 808        SOC_ENUM("DAI1 ADC Filter", max98088_dai1_adc_filter_enum),
 809        SOC_SINGLE("DAI2 DC Block Switch", M98088_REG_20_DAI2_FILTERS,
 810                0, 1, 0),
 811
 812        SOC_SINGLE("ALC Switch", M98088_REG_43_SPKALC_COMP, 7, 1, 0),
 813        SOC_SINGLE("ALC Threshold", M98088_REG_43_SPKALC_COMP, 0, 7, 0),
 814        SOC_SINGLE("ALC Multiband", M98088_REG_43_SPKALC_COMP, 3, 1, 0),
 815        SOC_SINGLE("ALC Release Time", M98088_REG_43_SPKALC_COMP, 4, 7, 0),
 816
 817        SOC_SINGLE("PWR Limiter Threshold", M98088_REG_44_PWRLMT_CFG,
 818                4, 15, 0),
 819        SOC_SINGLE("PWR Limiter Weight", M98088_REG_44_PWRLMT_CFG, 0, 7, 0),
 820        SOC_SINGLE("PWR Limiter Time1", M98088_REG_45_PWRLMT_TIME, 0, 15, 0),
 821        SOC_SINGLE("PWR Limiter Time2", M98088_REG_45_PWRLMT_TIME, 4, 15, 0),
 822
 823        SOC_SINGLE("THD Limiter Threshold", M98088_REG_46_THDLMT_CFG, 4, 15, 0),
 824        SOC_SINGLE("THD Limiter Time", M98088_REG_46_THDLMT_CFG, 0, 7, 0),
 825 };
 826
 827 /* Left speaker mixer switch */
 828 static const struct snd_kcontrol_new max98088_left_speaker_mixer_controls[] = {
 829        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 0, 1, 0),
 830        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 7, 1, 0),
 831        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 0, 1, 0),
 832        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 7, 1, 0),
 833        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 5, 1, 0),
 834        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 6, 1, 0),
 835        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 1, 1, 0),
 836        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 2, 1, 0),
 837        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_2B_MIX_SPK_LEFT, 3, 1, 0),
 838        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_2B_MIX_SPK_LEFT, 4, 1, 0),
 839 };
 840
 841 /* Right speaker mixer switch */
 842 static const struct snd_kcontrol_new max98088_right_speaker_mixer_controls[] = {
 843        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 7, 1, 0),
 844        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 0, 1, 0),
 845        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 7, 1, 0),
 846        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 0, 1, 0),
 847        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 5, 1, 0),
 848        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 6, 1, 0),
 849        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 1, 1, 0),
 850        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 2, 1, 0),
 851        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 3, 1, 0),
 852        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_2C_MIX_SPK_RIGHT, 4, 1, 0),
 853 };
 854
 855 /* Left headphone mixer switch */
 856 static const struct snd_kcontrol_new max98088_left_hp_mixer_controls[] = {
 857        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_25_MIX_HP_LEFT, 0, 1, 0),
 858        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_25_MIX_HP_LEFT, 7, 1, 0),
 859        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_25_MIX_HP_LEFT, 0, 1, 0),
 860        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_25_MIX_HP_LEFT, 7, 1, 0),
 861        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_25_MIX_HP_LEFT, 5, 1, 0),
 862        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_25_MIX_HP_LEFT, 6, 1, 0),
 863        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_25_MIX_HP_LEFT, 1, 1, 0),
 864        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_25_MIX_HP_LEFT, 2, 1, 0),
 865        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_25_MIX_HP_LEFT, 3, 1, 0),
 866        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_25_MIX_HP_LEFT, 4, 1, 0),
 867 };
 868
 869 /* Right headphone mixer switch */
 870 static const struct snd_kcontrol_new max98088_right_hp_mixer_controls[] = {
 871        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 7, 1, 0),
 872        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 0, 1, 0),
 873        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 7, 1, 0),
 874        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 0, 1, 0),
 875        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_26_MIX_HP_RIGHT, 5, 1, 0),
 876        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_26_MIX_HP_RIGHT, 6, 1, 0),
 877        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_26_MIX_HP_RIGHT, 1, 1, 0),
 878        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_26_MIX_HP_RIGHT, 2, 1, 0),
 879        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_26_MIX_HP_RIGHT, 3, 1, 0),
 880        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_26_MIX_HP_RIGHT, 4, 1, 0),
 881 };
 882
 883 /* Left earpiece/receiver mixer switch */
 884 static const struct snd_kcontrol_new max98088_left_rec_mixer_controls[] = {
 885        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_28_MIX_REC_LEFT, 0, 1, 0),
 886        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_28_MIX_REC_LEFT, 7, 1, 0),
 887        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_28_MIX_REC_LEFT, 0, 1, 0),
 888        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_28_MIX_REC_LEFT, 7, 1, 0),
 889        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_28_MIX_REC_LEFT, 5, 1, 0),
 890        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_28_MIX_REC_LEFT, 6, 1, 0),
 891        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_28_MIX_REC_LEFT, 1, 1, 0),
 892        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_28_MIX_REC_LEFT, 2, 1, 0),
 893        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_28_MIX_REC_LEFT, 3, 1, 0),
 894        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_28_MIX_REC_LEFT, 4, 1, 0),
 895 };
 896
 897 /* Right earpiece/receiver mixer switch */
 898 static const struct snd_kcontrol_new max98088_right_rec_mixer_controls[] = {
 899        SOC_DAPM_SINGLE("Left DAC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 7, 1, 0),
 900        SOC_DAPM_SINGLE("Right DAC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 0, 1, 0),
 901        SOC_DAPM_SINGLE("Left DAC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 7, 1, 0),
 902        SOC_DAPM_SINGLE("Right DAC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 0, 1, 0),
 903        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_29_MIX_REC_RIGHT, 5, 1, 0),
 904        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_29_MIX_REC_RIGHT, 6, 1, 0),
 905        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_29_MIX_REC_RIGHT, 1, 1, 0),
 906        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_29_MIX_REC_RIGHT, 2, 1, 0),
 907        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_29_MIX_REC_RIGHT, 3, 1, 0),
 908        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_29_MIX_REC_RIGHT, 4, 1, 0),
 909 };
 910
 911 /* Left ADC mixer switch */
 912 static const struct snd_kcontrol_new max98088_left_ADC_mixer_controls[] = {
 913        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_23_MIX_ADC_LEFT, 7, 1, 0),
 914        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_23_MIX_ADC_LEFT, 6, 1, 0),
 915        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_23_MIX_ADC_LEFT, 3, 1, 0),
 916        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_23_MIX_ADC_LEFT, 2, 1, 0),
 917        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_23_MIX_ADC_LEFT, 1, 1, 0),
 918        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_23_MIX_ADC_LEFT, 0, 1, 0),
 919 };
 920
 921 /* Right ADC mixer switch */
 922 static const struct snd_kcontrol_new max98088_right_ADC_mixer_controls[] = {
 923        SOC_DAPM_SINGLE("MIC1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 7, 1, 0),
 924        SOC_DAPM_SINGLE("MIC2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 6, 1, 0),
 925        SOC_DAPM_SINGLE("INA1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 3, 1, 0),
 926        SOC_DAPM_SINGLE("INA2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 2, 1, 0),
 927        SOC_DAPM_SINGLE("INB1 Switch", M98088_REG_24_MIX_ADC_RIGHT, 1, 1, 0),
 928        SOC_DAPM_SINGLE("INB2 Switch", M98088_REG_24_MIX_ADC_RIGHT, 0, 1, 0),
 929 };
 930
 931 static int max98088_mic_event(struct snd_soc_dapm_widget *w,
 932                             struct snd_kcontrol *kcontrol, int event)
 933 {
 934        struct snd_soc_codec *codec = w->codec;
 935        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 936
 937        switch (event) {
 938        case SND_SOC_DAPM_POST_PMU:
 939                if (w->reg == M98088_REG_35_LVL_MIC1) {
 940                        snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK,
 941                                (1+max98088->mic1pre)<<M98088_MICPRE_SHIFT);
 942                } else {
 943                        snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK,
 944                                (1+max98088->mic2pre)<<M98088_MICPRE_SHIFT);
 945                }
 946                break;
 947        case SND_SOC_DAPM_POST_PMD:
 948                snd_soc_update_bits(codec, w->reg, M98088_MICPRE_MASK, 0);
 949                break;
 950        default:
 951                return -EINVAL;
 952        }
 953
 954        return 0;
 955 }
 956
 957 /*
 958  * The line inputs are 2-channel stereo inputs with the left
 959  * and right channels sharing a common PGA power control signal.
 960  */
 961 static int max98088_line_pga(struct snd_soc_dapm_widget *w,
 962                             int event, int line, u8 channel)
 963 {
 964        struct snd_soc_codec *codec = w->codec;
 965        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
 966        u8 *state;
 967
 968        BUG_ON(!((channel == 1) || (channel == 2)));
 969
 970        switch (line) {
 971        case LINE_INA:
 972                state = &max98088->ina_state;
 973                break;
 974        case LINE_INB:
 975                state = &max98088->inb_state;
 976                break;
 977        default:
 978                return -EINVAL;
 979        }
 980
 981        switch (event) {
 982        case SND_SOC_DAPM_POST_PMU:
 983                *state |= channel;
 984                snd_soc_update_bits(codec, w->reg,
 985                        (1 << w->shift), (1 << w->shift));
 986                break;
 987        case SND_SOC_DAPM_POST_PMD:
 988                *state &= ~channel;
 989                if (*state == 0) {
 990                        snd_soc_update_bits(codec, w->reg,
 991                                (1 << w->shift), 0);
 992                }
 993                break;
 994        default:
 995                return -EINVAL;
 996        }
 997
 998        return 0;
 999 }
1000
1001 static int max98088_pga_ina1_event(struct snd_soc_dapm_widget *w,
1002                                   struct snd_kcontrol *k, int event)
1003 {
1004        return max98088_line_pga(w, event, LINE_INA, 1);
1005 }
1006
1007 static int max98088_pga_ina2_event(struct snd_soc_dapm_widget *w,
1008                                   struct snd_kcontrol *k, int event)
1009 {
1010        return max98088_line_pga(w, event, LINE_INA, 2);
1011 }
1012
1013 static int max98088_pga_inb1_event(struct snd_soc_dapm_widget *w,
1014                                   struct snd_kcontrol *k, int event)
1015 {
1016        return max98088_line_pga(w, event, LINE_INB, 1);
1017 }
1018
1019 static int max98088_pga_inb2_event(struct snd_soc_dapm_widget *w,
1020                                   struct snd_kcontrol *k, int event)
1021 {
1022        return max98088_line_pga(w, event, LINE_INB, 2);
1023 }
1024
1025 static const struct snd_soc_dapm_widget max98088_dapm_widgets[] = {
1026
1027        SND_SOC_DAPM_ADC("ADCL", "HiFi Capture", M98088_REG_4C_PWR_EN_IN, 1, 0),
1028        SND_SOC_DAPM_ADC("ADCR", "HiFi Capture", M98088_REG_4C_PWR_EN_IN, 0, 0),
1029
1030        SND_SOC_DAPM_DAC("DACL1", "HiFi Playback",
1031                M98088_REG_4D_PWR_EN_OUT, 1, 0),
1032        SND_SOC_DAPM_DAC("DACR1", "HiFi Playback",
1033                M98088_REG_4D_PWR_EN_OUT, 0, 0),
1034        SND_SOC_DAPM_DAC("DACL2", "Aux Playback",
1035                M98088_REG_4D_PWR_EN_OUT, 1, 0),
1036        SND_SOC_DAPM_DAC("DACR2", "Aux Playback",
1037                M98088_REG_4D_PWR_EN_OUT, 0, 0),
1038
1039        SND_SOC_DAPM_PGA("HP Left Out", M98088_REG_4D_PWR_EN_OUT,
1040                7, 0, NULL, 0),
1041        SND_SOC_DAPM_PGA("HP Right Out", M98088_REG_4D_PWR_EN_OUT,
1042                6, 0, NULL, 0),
1043
1044        SND_SOC_DAPM_PGA("SPK Left Out", M98088_REG_4D_PWR_EN_OUT,
1045                5, 0, NULL, 0),
1046        SND_SOC_DAPM_PGA("SPK Right Out", M98088_REG_4D_PWR_EN_OUT,
1047                4, 0, NULL, 0),
1048
1049        SND_SOC_DAPM_PGA("REC Left Out", M98088_REG_4D_PWR_EN_OUT,
1050                3, 0, NULL, 0),
1051        SND_SOC_DAPM_PGA("REC Right Out", M98088_REG_4D_PWR_EN_OUT,
1052                2, 0, NULL, 0),
1053
1054        SND_SOC_DAPM_MUX("External MIC", SND_SOC_NOPM, 0, 0,
1055                &max98088_extmic_mux),
1056
1057        SND_SOC_DAPM_MIXER("Left HP Mixer", SND_SOC_NOPM, 0, 0,
1058                &max98088_left_hp_mixer_controls[0],
1059                ARRAY_SIZE(max98088_left_hp_mixer_controls)),
1060
1061        SND_SOC_DAPM_MIXER("Right HP Mixer", SND_SOC_NOPM, 0, 0,
1062                &max98088_right_hp_mixer_controls[0],
1063                ARRAY_SIZE(max98088_right_hp_mixer_controls)),
1064
1065        SND_SOC_DAPM_MIXER("Left SPK Mixer", SND_SOC_NOPM, 0, 0,
1066                &max98088_left_speaker_mixer_controls[0],
1067                ARRAY_SIZE(max98088_left_speaker_mixer_controls)),
1068
1069        SND_SOC_DAPM_MIXER("Right SPK Mixer", SND_SOC_NOPM, 0, 0,
1070                &max98088_right_speaker_mixer_controls[0],
1071                ARRAY_SIZE(max98088_right_speaker_mixer_controls)),
1072
1073        SND_SOC_DAPM_MIXER("Left REC Mixer", SND_SOC_NOPM, 0, 0,
1074          &max98088_left_rec_mixer_controls[0],
1075                ARRAY_SIZE(max98088_left_rec_mixer_controls)),
1076
1077        SND_SOC_DAPM_MIXER("Right REC Mixer", SND_SOC_NOPM, 0, 0,
1078          &max98088_right_rec_mixer_controls[0],
1079                ARRAY_SIZE(max98088_right_rec_mixer_controls)),
1080
1081        SND_SOC_DAPM_MIXER("Left ADC Mixer", SND_SOC_NOPM, 0, 0,
1082                &max98088_left_ADC_mixer_controls[0],
1083                ARRAY_SIZE(max98088_left_ADC_mixer_controls)),
1084
1085        SND_SOC_DAPM_MIXER("Right ADC Mixer", SND_SOC_NOPM, 0, 0,
1086                &max98088_right_ADC_mixer_controls[0],
1087                ARRAY_SIZE(max98088_right_ADC_mixer_controls)),
1088
1089        SND_SOC_DAPM_PGA_E("MIC1 Input", M98088_REG_35_LVL_MIC1,
1090                5, 0, NULL, 0, max98088_mic_event,
1091                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1092
1093        SND_SOC_DAPM_PGA_E("MIC2 Input", M98088_REG_36_LVL_MIC2,
1094                5, 0, NULL, 0, max98088_mic_event,
1095                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1096
1097        SND_SOC_DAPM_PGA_E("INA1 Input", M98088_REG_4C_PWR_EN_IN,
1098                7, 0, NULL, 0, max98088_pga_ina1_event,
1099                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1100
1101        SND_SOC_DAPM_PGA_E("INA2 Input", M98088_REG_4C_PWR_EN_IN,
1102                7, 0, NULL, 0, max98088_pga_ina2_event,
1103                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1104
1105        SND_SOC_DAPM_PGA_E("INB1 Input", M98088_REG_4C_PWR_EN_IN,
1106                6, 0, NULL, 0, max98088_pga_inb1_event,
1107                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1108
1109        SND_SOC_DAPM_PGA_E("INB2 Input", M98088_REG_4C_PWR_EN_IN,
1110                6, 0, NULL, 0, max98088_pga_inb2_event,
1111                SND_SOC_DAPM_POST_PMU | SND_SOC_DAPM_POST_PMD),
1112
1113        SND_SOC_DAPM_MICBIAS("MICBIAS", M98088_REG_4C_PWR_EN_IN, 3, 0),
1114
1115        SND_SOC_DAPM_OUTPUT("HPL"),
1116        SND_SOC_DAPM_OUTPUT("HPR"),
1117        SND_SOC_DAPM_OUTPUT("SPKL"),
1118        SND_SOC_DAPM_OUTPUT("SPKR"),
1119        SND_SOC_DAPM_OUTPUT("RECL"),
1120        SND_SOC_DAPM_OUTPUT("RECR"),
1121
1122        SND_SOC_DAPM_INPUT("MIC1"),
1123        SND_SOC_DAPM_INPUT("MIC2"),
1124        SND_SOC_DAPM_INPUT("INA1"),
1125        SND_SOC_DAPM_INPUT("INA2"),
1126        SND_SOC_DAPM_INPUT("INB1"),
1127        SND_SOC_DAPM_INPUT("INB2"),
1128 };
1129
1130 static const struct snd_soc_dapm_route max98088_audio_map[] = {
1131        /* Left headphone output mixer */
1132        {"Left HP Mixer", "Left DAC1 Switch", "DACL1"},
1133        {"Left HP Mixer", "Left DAC2 Switch", "DACL2"},
1134        {"Left HP Mixer", "Right DAC1 Switch", "DACR1"},
1135        {"Left HP Mixer", "Right DAC2 Switch", "DACR2"},
1136        {"Left HP Mixer", "MIC1 Switch", "MIC1 Input"},
1137        {"Left HP Mixer", "MIC2 Switch", "MIC2 Input"},
1138        {"Left HP Mixer", "INA1 Switch", "INA1 Input"},
1139        {"Left HP Mixer", "INA2 Switch", "INA2 Input"},
1140        {"Left HP Mixer", "INB1 Switch", "INB1 Input"},
1141        {"Left HP Mixer", "INB2 Switch", "INB2 Input"},
1142
1143        /* Right headphone output mixer */
1144        {"Right HP Mixer", "Left DAC1 Switch", "DACL1"},
1145        {"Right HP Mixer", "Left DAC2 Switch", "DACL2"  },
1146        {"Right HP Mixer", "Right DAC1 Switch", "DACR1"},
1147        {"Right HP Mixer", "Right DAC2 Switch", "DACR2"},
1148        {"Right HP Mixer", "MIC1 Switch", "MIC1 Input"},
1149        {"Right HP Mixer", "MIC2 Switch", "MIC2 Input"},
1150        {"Right HP Mixer", "INA1 Switch", "INA1 Input"},
1151        {"Right HP Mixer", "INA2 Switch", "INA2 Input"},
1152        {"Right HP Mixer", "INB1 Switch", "INB1 Input"},
1153        {"Right HP Mixer", "INB2 Switch", "INB2 Input"},
1154
1155        /* Left speaker output mixer */
1156        {"Left SPK Mixer", "Left DAC1 Switch", "DACL1"},
1157        {"Left SPK Mixer", "Left DAC2 Switch", "DACL2"},
1158        {"Left SPK Mixer", "Right DAC1 Switch", "DACR1"},
1159        {"Left SPK Mixer", "Right DAC2 Switch", "DACR2"},
1160        {"Left SPK Mixer", "MIC1 Switch", "MIC1 Input"},
1161        {"Left SPK Mixer", "MIC2 Switch", "MIC2 Input"},
1162        {"Left SPK Mixer", "INA1 Switch", "INA1 Input"},
1163        {"Left SPK Mixer", "INA2 Switch", "INA2 Input"},
1164        {"Left SPK Mixer", "INB1 Switch", "INB1 Input"},
1165        {"Left SPK Mixer", "INB2 Switch", "INB2 Input"},
1166
1167        /* Right speaker output mixer */
1168        {"Right SPK Mixer", "Left DAC1 Switch", "DACL1"},
1169        {"Right SPK Mixer", "Left DAC2 Switch", "DACL2"},
1170        {"Right SPK Mixer", "Right DAC1 Switch", "DACR1"},
1171        {"Right SPK Mixer", "Right DAC2 Switch", "DACR2"},
1172        {"Right SPK Mixer", "MIC1 Switch", "MIC1 Input"},
1173        {"Right SPK Mixer", "MIC2 Switch", "MIC2 Input"},
1174        {"Right SPK Mixer", "INA1 Switch", "INA1 Input"},
1175        {"Right SPK Mixer", "INA2 Switch", "INA2 Input"},
1176        {"Right SPK Mixer", "INB1 Switch", "INB1 Input"},
1177        {"Right SPK Mixer", "INB2 Switch", "INB2 Input"},
1178
1179        /* Earpiece/Receiver output mixer */
1180        {"Left REC Mixer", "Left DAC1 Switch", "DACL1"},
1181        {"Left REC Mixer", "Left DAC2 Switch", "DACL2"},
1182        {"Left REC Mixer", "Right DAC1 Switch", "DACR1"},
1183        {"Left REC Mixer", "Right DAC2 Switch", "DACR2"},
1184        {"Left REC Mixer", "MIC1 Switch", "MIC1 Input"},
1185        {"Left REC Mixer", "MIC2 Switch", "MIC2 Input"},
1186        {"Left REC Mixer", "INA1 Switch", "INA1 Input"},
1187        {"Left REC Mixer", "INA2 Switch", "INA2 Input"},
1188        {"Left REC Mixer", "INB1 Switch", "INB1 Input"},
1189        {"Left REC Mixer", "INB2 Switch", "INB2 Input"},
1190
1191        /* Earpiece/Receiver output mixer */
1192        {"Right REC Mixer", "Left DAC1 Switch", "DACL1"},
1193        {"Right REC Mixer", "Left DAC2 Switch", "DACL2"},
1194        {"Right REC Mixer", "Right DAC1 Switch", "DACR1"},
1195        {"Right REC Mixer", "Right DAC2 Switch", "DACR2"},
1196        {"Right REC Mixer", "MIC1 Switch", "MIC1 Input"},
1197        {"Right REC Mixer", "MIC2 Switch", "MIC2 Input"},
1198        {"Right REC Mixer", "INA1 Switch", "INA1 Input"},
1199        {"Right REC Mixer", "INA2 Switch", "INA2 Input"},
1200        {"Right REC Mixer", "INB1 Switch", "INB1 Input"},
1201        {"Right REC Mixer", "INB2 Switch", "INB2 Input"},
1202
1203        {"HP Left Out", NULL, "Left HP Mixer"},
1204        {"HP Right Out", NULL, "Right HP Mixer"},
1205        {"SPK Left Out", NULL, "Left SPK Mixer"},
1206        {"SPK Right Out", NULL, "Right SPK Mixer"},
1207        {"REC Left Out", NULL, "Left REC Mixer"},
1208        {"REC Right Out", NULL, "Right REC Mixer"},
1209
1210        {"HPL", NULL, "HP Left Out"},
1211        {"HPR", NULL, "HP Right Out"},
1212        {"SPKL", NULL, "SPK Left Out"},
1213        {"SPKR", NULL, "SPK Right Out"},
1214        {"RECL", NULL, "REC Left Out"},
1215        {"RECR", NULL, "REC Right Out"},
1216
1217        /* Left ADC input mixer */
1218        {"Left ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1219        {"Left ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1220        {"Left ADC Mixer", "INA1 Switch", "INA1 Input"},
1221        {"Left ADC Mixer", "INA2 Switch", "INA2 Input"},
1222        {"Left ADC Mixer", "INB1 Switch", "INB1 Input"},
1223        {"Left ADC Mixer", "INB2 Switch", "INB2 Input"},
1224
1225        /* Right ADC input mixer */
1226        {"Right ADC Mixer", "MIC1 Switch", "MIC1 Input"},
1227        {"Right ADC Mixer", "MIC2 Switch", "MIC2 Input"},
1228        {"Right ADC Mixer", "INA1 Switch", "INA1 Input"},
1229        {"Right ADC Mixer", "INA2 Switch", "INA2 Input"},
1230        {"Right ADC Mixer", "INB1 Switch", "INB1 Input"},
1231        {"Right ADC Mixer", "INB2 Switch", "INB2 Input"},
1232
1233        /* Inputs */
1234        {"ADCL", NULL, "Left ADC Mixer"},
1235        {"ADCR", NULL, "Right ADC Mixer"},
1236        {"INA1 Input", NULL, "INA1"},
1237        {"INA2 Input", NULL, "INA2"},
1238        {"INB1 Input", NULL, "INB1"},
1239        {"INB2 Input", NULL, "INB2"},
1240        {"MIC1 Input", NULL, "MIC1"},
1241        {"MIC2 Input", NULL, "MIC2"},
1242 };
1243
1244 /* codec mclk clock divider coefficients */
1245 static const struct {
1246        u32 rate;
1247        u8  sr;
1248 } rate_table[] = {
1249        {8000,  0x10},
1250        {11025, 0x20},
1251        {16000, 0x30},
1252        {22050, 0x40},
1253        {24000, 0x50},
1254        {32000, 0x60},
1255        {44100, 0x70},
1256        {48000, 0x80},
1257        {88200, 0x90},
1258        {96000, 0xA0},
1259 };
1260
1261 static inline int rate_value(int rate, u8 *value)
1262 {
1263        int i;
1264
1265        for (i = 0; i < ARRAY_SIZE(rate_table); i++) {
1266                if (rate_table[i].rate >= rate) {
1267                        *value = rate_table[i].sr;
1268                        return 0;
1269                }
1270        }
1271        *value = rate_table[0].sr;
1272        return -EINVAL;
1273 }
1274
1275 static int max98088_dai1_hw_params(struct snd_pcm_substream *substream,
1276                                   struct snd_pcm_hw_params *params,
1277                                   struct snd_soc_dai *dai)
1278 {
1279        struct snd_soc_codec *codec = dai->codec;
1280        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1281        struct max98088_cdata *cdata;
1282        unsigned long long ni;
1283        unsigned int rate;
1284        u8 regval;
1285
1286        cdata = &max98088->dai[0];
1287
1288        rate = params_rate(params);
1289
1290        switch (params_format(params)) {
1291        case SNDRV_PCM_FORMAT_S16_LE:
1292                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1293                        M98088_DAI_WS, 0);
1294                break;
1295        case SNDRV_PCM_FORMAT_S24_LE:
1296                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1297                        M98088_DAI_WS, M98088_DAI_WS);
1298                break;
1299        default:
1300                return -EINVAL;
1301        }
1302
1303        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN, 0);
1304
1305        if (rate_value(rate, &regval))
1306                return -EINVAL;
1307
1308        snd_soc_update_bits(codec, M98088_REG_11_DAI1_CLKMODE,
1309                M98088_CLKMODE_MASK, regval);
1310        cdata->rate = rate;
1311
1312        /* Configure NI when operating as master */
1313        if (snd_soc_read(codec, M98088_REG_14_DAI1_FORMAT)
1314                & M98088_DAI_MAS) {
1315                if (max98088->sysclk == 0) {
1316                        dev_err(codec->dev, "Invalid system clock frequency\n");
1317                        return -EINVAL;
1318                }
1319                ni = 65536ULL * (rate < 50000 ? 96ULL : 48ULL)
1320                                * (unsigned long long int)rate;
1321                do_div(ni, (unsigned long long int)max98088->sysclk);
1322                snd_soc_write(codec, M98088_REG_12_DAI1_CLKCFG_HI,
1323                        (ni >> 8) & 0x7F);
1324                snd_soc_write(codec, M98088_REG_13_DAI1_CLKCFG_LO,
1325                        ni & 0xFF);
1326        }
1327
1328        /* Update sample rate mode */
1329        if (rate < 50000)
1330                snd_soc_update_bits(codec, M98088_REG_18_DAI1_FILTERS,
1331                        M98088_DAI_DHF, 0);
1332        else
1333                snd_soc_update_bits(codec, M98088_REG_18_DAI1_FILTERS,
1334                        M98088_DAI_DHF, M98088_DAI_DHF);
1335
1336        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN,
1337                M98088_SHDNRUN);
1338
1339        return 0;
1340 }
1341
1342 static int max98088_dai2_hw_params(struct snd_pcm_substream *substream,
1343                                   struct snd_pcm_hw_params *params,
1344                                   struct snd_soc_dai *dai)
1345 {
1346        struct snd_soc_codec *codec = dai->codec;
1347        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1348        struct max98088_cdata *cdata;
1349        unsigned long long ni;
1350        unsigned int rate;
1351        u8 regval;
1352
1353        cdata = &max98088->dai[1];
1354
1355        rate = params_rate(params);
1356
1357        switch (params_format(params)) {
1358        case SNDRV_PCM_FORMAT_S16_LE:
1359                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1360                        M98088_DAI_WS, 0);
1361                break;
1362        case SNDRV_PCM_FORMAT_S24_LE:
1363                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1364                        M98088_DAI_WS, M98088_DAI_WS);
1365                break;
1366        default:
1367                return -EINVAL;
1368        }
1369
1370        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN, 0);
1371
1372        if (rate_value(rate, &regval))
1373                return -EINVAL;
1374
1375        snd_soc_update_bits(codec, M98088_REG_19_DAI2_CLKMODE,
1376                M98088_CLKMODE_MASK, regval);
1377        cdata->rate = rate;
1378
1379        /* Configure NI when operating as master */
1380        if (snd_soc_read(codec, M98088_REG_1C_DAI2_FORMAT)
1381                & M98088_DAI_MAS) {
1382                if (max98088->sysclk == 0) {
1383                        dev_err(codec->dev, "Invalid system clock frequency\n");
1384                        return -EINVAL;
1385                }
1386                ni = 65536ULL * (rate < 50000 ? 96ULL : 48ULL)
1387                                * (unsigned long long int)rate;
1388                do_div(ni, (unsigned long long int)max98088->sysclk);
1389                snd_soc_write(codec, M98088_REG_1A_DAI2_CLKCFG_HI,
1390                        (ni >> 8) & 0x7F);
1391                snd_soc_write(codec, M98088_REG_1B_DAI2_CLKCFG_LO,
1392                        ni & 0xFF);
1393        }
1394
1395        /* Update sample rate mode */
1396        if (rate < 50000)
1397                snd_soc_update_bits(codec, M98088_REG_20_DAI2_FILTERS,
1398                        M98088_DAI_DHF, 0);
1399        else
1400                snd_soc_update_bits(codec, M98088_REG_20_DAI2_FILTERS,
1401                        M98088_DAI_DHF, M98088_DAI_DHF);
1402
1403        snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS, M98088_SHDNRUN,
1404                M98088_SHDNRUN);
1405
1406        return 0;
1407 }
1408
1409 static int max98088_dai_set_sysclk(struct snd_soc_dai *dai,
1410                                   int clk_id, unsigned int freq, int dir)
1411 {
1412        struct snd_soc_codec *codec = dai->codec;
1413        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1414
1415        /* Requested clock frequency is already setup */
1416        if (freq == max98088->sysclk)
1417                return 0;
1418
1419        /* Setup clocks for slave mode, and using the PLL
1420         * PSCLK = 0x01 (when master clk is 10MHz to 20MHz)
1421         *         0x02 (when master clk is 20MHz to 30MHz)..
1422         */
1423        if ((freq >= 10000000) && (freq < 20000000)) {
1424                snd_soc_write(codec, M98088_REG_10_SYS_CLK, 0x10);
1425        } else if ((freq >= 20000000) && (freq < 30000000)) {
1426                snd_soc_write(codec, M98088_REG_10_SYS_CLK, 0x20);
1427        } else {
1428                dev_err(codec->dev, "Invalid master clock frequency\n");
1429                return -EINVAL;
1430        }
1431
1432        if (snd_soc_read(codec, M98088_REG_51_PWR_SYS)  & M98088_SHDNRUN) {
1433                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1434                        M98088_SHDNRUN, 0);
1435                snd_soc_update_bits(codec, M98088_REG_51_PWR_SYS,
1436                        M98088_SHDNRUN, M98088_SHDNRUN);
1437        }
1438
1439        dev_dbg(dai->dev, "Clock source is %d at %uHz\n", clk_id, freq);
1440
1441        max98088->sysclk = freq;
1442        return 0;
1443 }
1444
1445 static int max98088_dai1_set_fmt(struct snd_soc_dai *codec_dai,
1446                                 unsigned int fmt)
1447 {
1448        struct snd_soc_codec *codec = codec_dai->codec;
1449        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1450        struct max98088_cdata *cdata;
1451        u8 reg15val;
1452        u8 reg14val = 0;
1453
1454        cdata = &max98088->dai[0];
1455
1456        if (fmt != cdata->fmt) {
1457                cdata->fmt = fmt;
1458
1459                switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1460                case SND_SOC_DAIFMT_CBS_CFS:
1461                        /* Slave mode PLL */
1462                        snd_soc_write(codec, M98088_REG_12_DAI1_CLKCFG_HI,
1463                                0x80);
1464                        snd_soc_write(codec, M98088_REG_13_DAI1_CLKCFG_LO,
1465                                0x00);
1466                        break;
1467                case SND_SOC_DAIFMT_CBM_CFM:
1468                        /* Set to master mode */
1469                        reg14val |= M98088_DAI_MAS;
1470                        break;
1471                case SND_SOC_DAIFMT_CBS_CFM:
1472                case SND_SOC_DAIFMT_CBM_CFS:
1473                default:
1474                        dev_err(codec->dev, "Clock mode unsupported");
1475                        return -EINVAL;
1476                }
1477
1478                switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1479                case SND_SOC_DAIFMT_I2S:
1480                        reg14val |= M98088_DAI_DLY;
1481                        break;
1482                case SND_SOC_DAIFMT_LEFT_J:
1483                        break;
1484                default:
1485                        return -EINVAL;
1486                }
1487
1488                switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1489                case SND_SOC_DAIFMT_NB_NF:
1490                        break;
1491                case SND_SOC_DAIFMT_NB_IF:
1492                        reg14val |= M98088_DAI_WCI;
1493                        break;
1494                case SND_SOC_DAIFMT_IB_NF:
1495                        reg14val |= M98088_DAI_BCI;
1496                        break;
1497                case SND_SOC_DAIFMT_IB_IF:
1498                        reg14val |= M98088_DAI_BCI|M98088_DAI_WCI;
1499                        break;
1500                default:
1501                        return -EINVAL;
1502                }
1503
1504                snd_soc_update_bits(codec, M98088_REG_14_DAI1_FORMAT,
1505                        M98088_DAI_MAS | M98088_DAI_DLY | M98088_DAI_BCI |
1506                        M98088_DAI_WCI, reg14val);
1507
1508                reg15val = M98088_DAI_BSEL64;
1509                if (max98088->digmic)
1510                        reg15val |= M98088_DAI_OSR64;
1511                snd_soc_write(codec, M98088_REG_15_DAI1_CLOCK, reg15val);
1512        }
1513
1514        return 0;
1515 }
1516
1517 static int max98088_dai2_set_fmt(struct snd_soc_dai *codec_dai,
1518                                 unsigned int fmt)
1519 {
1520        struct snd_soc_codec *codec = codec_dai->codec;
1521        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1522        struct max98088_cdata *cdata;
1523        u8 reg1Cval = 0;
1524
1525        cdata = &max98088->dai[1];
1526
1527        if (fmt != cdata->fmt) {
1528                cdata->fmt = fmt;
1529
1530                switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
1531                case SND_SOC_DAIFMT_CBS_CFS:
1532                        /* Slave mode PLL */
1533                        snd_soc_write(codec, M98088_REG_1A_DAI2_CLKCFG_HI,
1534                                0x80);
1535                        snd_soc_write(codec, M98088_REG_1B_DAI2_CLKCFG_LO,
1536                                0x00);
1537                        break;
1538                case SND_SOC_DAIFMT_CBM_CFM:
1539                        /* Set to master mode */
1540                        reg1Cval |= M98088_DAI_MAS;
1541                        break;
1542                case SND_SOC_DAIFMT_CBS_CFM:
1543                case SND_SOC_DAIFMT_CBM_CFS:
1544                default:
1545                        dev_err(codec->dev, "Clock mode unsupported");
1546                        return -EINVAL;
1547                }
1548
1549                switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
1550                case SND_SOC_DAIFMT_I2S:
1551                        reg1Cval |= M98088_DAI_DLY;
1552                        break;
1553                case SND_SOC_DAIFMT_LEFT_J:
1554                        break;
1555                default:
1556                        return -EINVAL;
1557                }
1558
1559                switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
1560                case SND_SOC_DAIFMT_NB_NF:
1561                        break;
1562                case SND_SOC_DAIFMT_NB_IF:
1563                        reg1Cval |= M98088_DAI_WCI;
1564                        break;
1565                case SND_SOC_DAIFMT_IB_NF:
1566                        reg1Cval |= M98088_DAI_BCI;
1567                        break;
1568                case SND_SOC_DAIFMT_IB_IF:
1569                        reg1Cval |= M98088_DAI_BCI|M98088_DAI_WCI;
1570                        break;
1571                default:
1572                        return -EINVAL;
1573                }
1574
1575                snd_soc_update_bits(codec, M98088_REG_1C_DAI2_FORMAT,
1576                        M98088_DAI_MAS | M98088_DAI_DLY | M98088_DAI_BCI |
1577                        M98088_DAI_WCI, reg1Cval);
1578
1579                snd_soc_write(codec, M98088_REG_1D_DAI2_CLOCK,
1580                        M98088_DAI_BSEL64);
1581        }
1582
1583        return 0;
1584 }
1585
1586 static int max98088_dai1_digital_mute(struct snd_soc_dai *codec_dai, int mute)
1587 {
1588        struct snd_soc_codec *codec = codec_dai->codec;
1589        int reg;
1590
1591        if (mute)
1592                reg = M98088_DAI_MUTE;
1593        else
1594                reg = 0;
1595
1596        snd_soc_update_bits(codec, M98088_REG_2F_LVL_DAI1_PLAY,
1597                            M98088_DAI_MUTE_MASK, reg);
1598        return 0;
1599 }
1600
1601 static int max98088_dai2_digital_mute(struct snd_soc_dai *codec_dai, int mute)
1602 {
1603        struct snd_soc_codec *codec = codec_dai->codec;
1604        int reg;
1605
1606        if (mute)
1607                reg = M98088_DAI_MUTE;
1608        else
1609                reg = 0;
1610
1611        snd_soc_update_bits(codec, M98088_REG_31_LVL_DAI2_PLAY,
1612                            M98088_DAI_MUTE_MASK, reg);
1613        return 0;
1614 }
1615
1616 static void max98088_sync_cache(struct snd_soc_codec *codec)
1617 {
1618        u16 *reg_cache = codec->reg_cache;
1619        int i;
1620
1621        if (!codec->cache_sync)
1622                return;
1623
1624        codec->cache_only = 0;
1625
1626        /* write back cached values if they're writeable and
1627         * different from the hardware default.
1628         */
1629        for (i = 1; i < codec->driver->reg_cache_size; i++) {
1630                if (!max98088_access[i].writable)
1631                        continue;
1632
1633                if (reg_cache[i] == max98088_reg[i])
1634                        continue;
1635
1636                snd_soc_write(codec, i, reg_cache[i]);
1637        }
1638
1639        codec->cache_sync = 0;
1640 }
1641
1642 static int max98088_set_bias_level(struct snd_soc_codec *codec,
1643                                   enum snd_soc_bias_level level)
1644 {
1645        switch (level) {
1646        case SND_SOC_BIAS_ON:
1647                break;
1648
1649        case SND_SOC_BIAS_PREPARE:
1650                break;
1651
1652        case SND_SOC_BIAS_STANDBY:
1653                if (codec->dapm.bias_level == SND_SOC_BIAS_OFF)
1654                        max98088_sync_cache(codec);
1655
1656                snd_soc_update_bits(codec, M98088_REG_4C_PWR_EN_IN,
1657                                M98088_MBEN, M98088_MBEN);
1658                break;
1659
1660        case SND_SOC_BIAS_OFF:
1661                snd_soc_update_bits(codec, M98088_REG_4C_PWR_EN_IN,
1662                                M98088_MBEN, 0);
1663                codec->cache_sync = 1;
1664                break;
1665        }
1666        codec->dapm.bias_level = level;
1667        return 0;
1668 }
1669
1670 #define MAX98088_RATES SNDRV_PCM_RATE_8000_96000
1671 #define MAX98088_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S24_LE)
1672
1673 static const struct snd_soc_dai_ops max98088_dai1_ops = {
1674        .set_sysclk = max98088_dai_set_sysclk,
1675        .set_fmt = max98088_dai1_set_fmt,
1676        .hw_params = max98088_dai1_hw_params,
1677        .digital_mute = max98088_dai1_digital_mute,
1678 };
1679
1680 static const struct snd_soc_dai_ops max98088_dai2_ops = {
1681        .set_sysclk = max98088_dai_set_sysclk,
1682        .set_fmt = max98088_dai2_set_fmt,
1683        .hw_params = max98088_dai2_hw_params,
1684        .digital_mute = max98088_dai2_digital_mute,
1685 };
1686
1687 static struct snd_soc_dai_driver max98088_dai[] = {
1688 {
1689        .name = "HiFi",
1690        .playback = {
1691                .stream_name = "HiFi Playback",
1692                .channels_min = 1,
1693                .channels_max = 2,
1694                .rates = MAX98088_RATES,
1695                .formats = MAX98088_FORMATS,
1696        },
1697        .capture = {
1698                .stream_name = "HiFi Capture",
1699                .channels_min = 1,
1700                .channels_max = 2,
1701                .rates = MAX98088_RATES,
1702                .formats = MAX98088_FORMATS,
1703        },
1704         .ops = &max98088_dai1_ops,
1705 },
1706 {
1707        .name = "Aux",
1708        .playback = {
1709                .stream_name = "Aux Playback",
1710                .channels_min = 1,
1711                .channels_max = 2,
1712                .rates = MAX98088_RATES,
1713                .formats = MAX98088_FORMATS,
1714        },
1715        .ops = &max98088_dai2_ops,
1716 }
1717 };
1718
1719 static const char *eq_mode_name[] = {"EQ1 Mode", "EQ2 Mode"};
1720
1721 static int max98088_get_channel(struct snd_soc_codec *codec, const char *name)
1722 {
1723         int i;
1724
1725         for (i = 0; i < ARRAY_SIZE(eq_mode_name); i++)
1726                 if (strcmp(name, eq_mode_name[i]) == 0)
1727                         return i;
1728
1729         /* Shouldn't happen */
1730         dev_err(codec->dev, "Bad EQ channel name '%s'\n", name);
1731         return -EINVAL;
1732 }
1733
1734 static void max98088_setup_eq1(struct snd_soc_codec *codec)
1735 {
1736        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1737        struct max98088_pdata *pdata = max98088->pdata;
1738        struct max98088_eq_cfg *coef_set;
1739        int best, best_val, save, i, sel, fs;
1740        struct max98088_cdata *cdata;
1741
1742        cdata = &max98088->dai[0];
1743
1744        if (!pdata || !max98088->eq_textcnt)
1745                return;
1746
1747        /* Find the selected configuration with nearest sample rate */
1748        fs = cdata->rate;
1749        sel = cdata->eq_sel;
1750
1751        best = 0;
1752        best_val = INT_MAX;
1753        for (i = 0; i < pdata->eq_cfgcnt; i++) {
1754                if (strcmp(pdata->eq_cfg[i].name, max98088->eq_texts[sel]) == 0 &&
1755                    abs(pdata->eq_cfg[i].rate - fs) < best_val) {
1756                        best = i;
1757                        best_val = abs(pdata->eq_cfg[i].rate - fs);
1758                }
1759        }
1760
1761        dev_dbg(codec->dev, "Selected %s/%dHz for %dHz sample rate\n",
1762                pdata->eq_cfg[best].name,
1763                pdata->eq_cfg[best].rate, fs);
1764
1765        /* Disable EQ while configuring, and save current on/off state */
1766        save = snd_soc_read(codec, M98088_REG_49_CFG_LEVEL);
1767        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ1EN, 0);
1768
1769        coef_set = &pdata->eq_cfg[sel];
1770
1771        m98088_eq_band(codec, 0, 0, coef_set->band1);
1772        m98088_eq_band(codec, 0, 1, coef_set->band2);
1773        m98088_eq_band(codec, 0, 2, coef_set->band3);
1774        m98088_eq_band(codec, 0, 3, coef_set->band4);
1775        m98088_eq_band(codec, 0, 4, coef_set->band5);
1776
1777        /* Restore the original on/off state */
1778        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ1EN, save);
1779 }
1780
1781 static void max98088_setup_eq2(struct snd_soc_codec *codec)
1782 {
1783        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1784        struct max98088_pdata *pdata = max98088->pdata;
1785        struct max98088_eq_cfg *coef_set;
1786        int best, best_val, save, i, sel, fs;
1787        struct max98088_cdata *cdata;
1788
1789        cdata = &max98088->dai[1];
1790
1791        if (!pdata || !max98088->eq_textcnt)
1792                return;
1793
1794        /* Find the selected configuration with nearest sample rate */
1795        fs = cdata->rate;
1796
1797        sel = cdata->eq_sel;
1798        best = 0;
1799        best_val = INT_MAX;
1800        for (i = 0; i < pdata->eq_cfgcnt; i++) {
1801                if (strcmp(pdata->eq_cfg[i].name, max98088->eq_texts[sel]) == 0 &&
1802                    abs(pdata->eq_cfg[i].rate - fs) < best_val) {
1803                        best = i;
1804                        best_val = abs(pdata->eq_cfg[i].rate - fs);
1805                }
1806        }
1807
1808        dev_dbg(codec->dev, "Selected %s/%dHz for %dHz sample rate\n",
1809                pdata->eq_cfg[best].name,
1810                pdata->eq_cfg[best].rate, fs);
1811
1812        /* Disable EQ while configuring, and save current on/off state */
1813        save = snd_soc_read(codec, M98088_REG_49_CFG_LEVEL);
1814        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ2EN, 0);
1815
1816        coef_set = &pdata->eq_cfg[sel];
1817
1818        m98088_eq_band(codec, 1, 0, coef_set->band1);
1819        m98088_eq_band(codec, 1, 1, coef_set->band2);
1820        m98088_eq_band(codec, 1, 2, coef_set->band3);
1821        m98088_eq_band(codec, 1, 3, coef_set->band4);
1822        m98088_eq_band(codec, 1, 4, coef_set->band5);
1823
1824        /* Restore the original on/off state */
1825        snd_soc_update_bits(codec, M98088_REG_49_CFG_LEVEL, M98088_EQ2EN,
1826                save);
1827 }
1828
1829 static int max98088_put_eq_enum(struct snd_kcontrol *kcontrol,
1830                                 struct snd_ctl_elem_value *ucontrol)
1831 {
1832        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1833        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1834        struct max98088_pdata *pdata = max98088->pdata;
1835        int channel = max98088_get_channel(codec, kcontrol->id.name);
1836        struct max98088_cdata *cdata;
1837        int sel = ucontrol->value.integer.value[0];
1838
1839        if (channel < 0)
1840                return channel;
1841
1842        cdata = &max98088->dai[channel];
1843
1844        if (sel >= pdata->eq_cfgcnt)
1845                return -EINVAL;
1846
1847        cdata->eq_sel = sel;
1848
1849        switch (channel) {
1850        case 0:
1851                max98088_setup_eq1(codec);
1852                break;
1853        case 1:
1854                max98088_setup_eq2(codec);
1855                break;
1856        }
1857
1858        return 0;
1859 }
1860
1861 static int max98088_get_eq_enum(struct snd_kcontrol *kcontrol,
1862                                 struct snd_ctl_elem_value *ucontrol)
1863 {
1864        struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1865        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1866        int channel = max98088_get_channel(codec, kcontrol->id.name);
1867        struct max98088_cdata *cdata;
1868
1869        if (channel < 0)
1870                return channel;
1871
1872        cdata = &max98088->dai[channel];
1873        ucontrol->value.enumerated.item[0] = cdata->eq_sel;
1874        return 0;
1875 }
1876
1877 static void max98088_handle_eq_pdata(struct snd_soc_codec *codec)
1878 {
1879        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1880        struct max98088_pdata *pdata = max98088->pdata;
1881        struct max98088_eq_cfg *cfg;
1882        unsigned int cfgcnt;
1883        int i, j;
1884        const char **t;
1885        int ret;
1886        struct snd_kcontrol_new controls[] = {
1887                SOC_ENUM_EXT((char *)eq_mode_name[0],
1888                        max98088->eq_enum,
1889                        max98088_get_eq_enum,
1890                        max98088_put_eq_enum),
1891                SOC_ENUM_EXT((char *)eq_mode_name[1],
1892                        max98088->eq_enum,
1893                        max98088_get_eq_enum,
1894                        max98088_put_eq_enum),
1895        };
1896        BUILD_BUG_ON(ARRAY_SIZE(controls) != ARRAY_SIZE(eq_mode_name));
1897
1898        cfg = pdata->eq_cfg;
1899        cfgcnt = pdata->eq_cfgcnt;
1900
1901        /* Setup an array of texts for the equalizer enum.
1902         * This is based on Mark Brown's equalizer driver code.
1903         */
1904        max98088->eq_textcnt = 0;
1905        max98088->eq_texts = NULL;
1906        for (i = 0; i < cfgcnt; i++) {
1907                for (j = 0; j < max98088->eq_textcnt; j++) {
1908                        if (strcmp(cfg[i].name, max98088->eq_texts[j]) == 0)
1909                                break;
1910                }
1911
1912                if (j != max98088->eq_textcnt)
1913                        continue;
1914
1915                /* Expand the array */
1916                t = krealloc(max98088->eq_texts,
1917                             sizeof(char *) * (max98088->eq_textcnt + 1),
1918                             GFP_KERNEL);
1919                if (t == NULL)
1920                        continue;
1921
1922                /* Store the new entry */
1923                t[max98088->eq_textcnt] = cfg[i].name;
1924                max98088->eq_textcnt++;
1925                max98088->eq_texts = t;
1926        }
1927
1928        /* Now point the soc_enum to .texts array items */
1929        max98088->eq_enum.texts = max98088->eq_texts;
1930        max98088->eq_enum.max = max98088->eq_textcnt;
1931
1932        ret = snd_soc_add_codec_controls(codec, controls, ARRAY_SIZE(controls));
1933        if (ret != 0)
1934                dev_err(codec->dev, "Failed to add EQ control: %d\n", ret);
1935 }
1936
1937 static void max98088_handle_pdata(struct snd_soc_codec *codec)
1938 {
1939        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1940        struct max98088_pdata *pdata = max98088->pdata;
1941        u8 regval = 0;
1942
1943        if (!pdata) {
1944                dev_dbg(codec->dev, "No platform data\n");
1945                return;
1946        }
1947
1948        /* Configure mic for analog/digital mic mode */
1949        if (pdata->digmic_left_mode)
1950                regval |= M98088_DIGMIC_L;
1951
1952        if (pdata->digmic_right_mode)
1953                regval |= M98088_DIGMIC_R;
1954
1955        max98088->digmic = (regval ? 1 : 0);
1956
1957        snd_soc_write(codec, M98088_REG_48_CFG_MIC, regval);
1958
1959        /* Configure receiver output */
1960        regval = ((pdata->receiver_mode) ? M98088_REC_LINEMODE : 0);
1961        snd_soc_update_bits(codec, M98088_REG_2A_MIC_REC_CNTL,
1962                M98088_REC_LINEMODE_MASK, regval);
1963
1964        /* Configure equalizers */
1965        if (pdata->eq_cfgcnt)
1966                max98088_handle_eq_pdata(codec);
1967 }
1968
1969 #ifdef CONFIG_PM
1970 static int max98088_suspend(struct snd_soc_codec *codec)
1971 {
1972        max98088_set_bias_level(codec, SND_SOC_BIAS_OFF);
1973
1974        return 0;
1975 }
1976
1977 static int max98088_resume(struct snd_soc_codec *codec)
1978 {
1979        max98088_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
1980
1981        return 0;
1982 }
1983 #else
1984 #define max98088_suspend NULL
1985 #define max98088_resume NULL
1986 #endif
1987
1988 static int max98088_probe(struct snd_soc_codec *codec)
1989 {
1990        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
1991        struct max98088_cdata *cdata;
1992        int ret = 0;
1993
1994        codec->cache_sync = 1;
1995
1996        ret = snd_soc_codec_set_cache_io(codec, 8, 8, SND_SOC_I2C);
1997        if (ret != 0) {
1998                dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
1999                return ret;
2000        }
2001
2002        /* initialize private data */
2003
2004        max98088->sysclk = (unsigned)-1;
2005        max98088->eq_textcnt = 0;
2006
2007        cdata = &max98088->dai[0];
2008        cdata->rate = (unsigned)-1;
2009        cdata->fmt  = (unsigned)-1;
2010        cdata->eq_sel = 0;
2011
2012        cdata = &max98088->dai[1];
2013        cdata->rate = (unsigned)-1;
2014        cdata->fmt  = (unsigned)-1;
2015        cdata->eq_sel = 0;
2016
2017        max98088->ina_state = 0;
2018        max98088->inb_state = 0;
2019        max98088->ex_mode = 0;
2020        max98088->digmic = 0;
2021        max98088->mic1pre = 0;
2022        max98088->mic2pre = 0;
2023
2024        ret = snd_soc_read(codec, M98088_REG_FF_REV_ID);
2025        if (ret < 0) {
2026                dev_err(codec->dev, "Failed to read device revision: %d\n",
2027                        ret);
2028                goto err_access;
2029        }
2030        dev_info(codec->dev, "revision %c\n", ret - 0x40 + 'A');
2031
2032        snd_soc_write(codec, M98088_REG_51_PWR_SYS, M98088_PWRSV);
2033
2034        /* initialize registers cache to hardware default */
2035        max98088_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2036
2037        snd_soc_write(codec, M98088_REG_0F_IRQ_ENABLE, 0x00);
2038
2039        snd_soc_write(codec, M98088_REG_22_MIX_DAC,
2040                M98088_DAI1L_TO_DACL|M98088_DAI2L_TO_DACL|
2041                M98088_DAI1R_TO_DACR|M98088_DAI2R_TO_DACR);
2042
2043        snd_soc_write(codec, M98088_REG_4E_BIAS_CNTL, 0xF0);
2044        snd_soc_write(codec, M98088_REG_50_DAC_BIAS2, 0x0F);
2045
2046        snd_soc_write(codec, M98088_REG_16_DAI1_IOCFG,
2047                M98088_S1NORMAL|M98088_SDATA);
2048
2049        snd_soc_write(codec, M98088_REG_1E_DAI2_IOCFG,
2050                M98088_S2NORMAL|M98088_SDATA);
2051
2052        max98088_handle_pdata(codec);
2053
2054        snd_soc_add_codec_controls(codec, max98088_snd_controls,
2055                             ARRAY_SIZE(max98088_snd_controls));
2056
2057 err_access:
2058        return ret;
2059 }
2060
2061 static int max98088_remove(struct snd_soc_codec *codec)
2062 {
2063        struct max98088_priv *max98088 = snd_soc_codec_get_drvdata(codec);
2064
2065        max98088_set_bias_level(codec, SND_SOC_BIAS_OFF);
2066        kfree(max98088->eq_texts);
2067
2068        return 0;
2069 }
2070
2071 static struct snd_soc_codec_driver soc_codec_dev_max98088 = {
2072        .probe   = max98088_probe,
2073        .remove  = max98088_remove,
2074        .suspend = max98088_suspend,
2075        .resume  = max98088_resume,
2076        .set_bias_level = max98088_set_bias_level,
2077        .reg_cache_size = ARRAY_SIZE(max98088_reg),
2078        .reg_word_size = sizeof(u8),
2079        .reg_cache_default = max98088_reg,
2080        .volatile_register = max98088_volatile_register,
2081         .dapm_widgets = max98088_dapm_widgets,
2082         .num_dapm_widgets = ARRAY_SIZE(max98088_dapm_widgets),
2083         .dapm_routes = max98088_audio_map,
2084         .num_dapm_routes = ARRAY_SIZE(max98088_audio_map),
2085 };
2086
2087 static int max98088_i2c_probe(struct i2c_client *i2c,
2088                             const struct i2c_device_id *id)
2089 {
2090        struct max98088_priv *max98088;
2091        int ret;
2092
2093        max98088 = devm_kzalloc(&i2c->dev, sizeof(struct max98088_priv),
2094                                GFP_KERNEL);
2095        if (max98088 == NULL)
2096                return -ENOMEM;
2097
2098        max98088->devtype = id->driver_data;
2099
2100        i2c_set_clientdata(i2c, max98088);
2101        max98088->pdata = i2c->dev.platform_data;
2102
2103        ret = snd_soc_register_codec(&i2c->dev,
2104                        &soc_codec_dev_max98088, &max98088_dai[0], 2);
2105        return ret;
2106 }
2107
2108 static int __devexit max98088_i2c_remove(struct i2c_client *client)
2109 {
2110        snd_soc_unregister_codec(&client->dev);
2111        return 0;
2112 }
2113
2114 static const struct i2c_device_id max98088_i2c_id[] = {
2115        { "max98088", MAX98088 },
2116        { "max98089", MAX98089 },
2117        { }
2118 };
2119 MODULE_DEVICE_TABLE(i2c, max98088_i2c_id);
2120
2121 static struct i2c_driver max98088_i2c_driver = {
2122        .driver = {
2123                .name = "max98088",
2124                .owner = THIS_MODULE,
2125        },
2126        .probe  = max98088_i2c_probe,
2127        .remove = __devexit_p(max98088_i2c_remove),
2128        .id_table = max98088_i2c_id,
2129 };
2130
2131 static int __init max98088_init(void)
2132 {
2133        int ret;
2134
2135        ret = i2c_add_driver(&max98088_i2c_driver);
2136        if (ret)
2137                pr_err("Failed to register max98088 I2C driver: %d\n", ret);
2138
2139        return ret;
2140 }
2141 module_init(max98088_init);
2142
2143 static void __exit max98088_exit(void)
2144 {
2145        i2c_del_driver(&max98088_i2c_driver);
2146 }
2147 module_exit(max98088_exit);
2148
2149 MODULE_DESCRIPTION("ALSA SoC MAX98088 driver");
2150 MODULE_AUTHOR("Peter Hsiang, Jesse Marroquin");
2151 MODULE_LICENSE("GPL");