Documentation/devicetree/bindings/clock/exynos7-clock.txt

   1 * Samsung Exynos7 Clock Controller
   2
   3 Exynos7 clock controller has various blocks which are instantiated
   4 independently from the device-tree. These clock controllers
   5 generate and supply clocks to various hardware blocks within
   6 the SoC.
   7
   8 Each clock is assigned an identifier and client nodes can use
   9 this identifier to specify the clock which they consume. All
  10 available clocks are defined as preprocessor macros in
  11 dt-bindings/clock/exynos7-clk.h header and can be used in
  12 device tree sources.
  13
  14 External clocks:
  15
  16 There are several clocks that are generated outside the SoC. It
  17 is expected that they are defined using standard clock bindings
  18 with following clock-output-names:
  19
  20  - "fin_pll" - PLL input clock from XXTI
  21
  22 Required Properties for Clock Controller:
  23
  24  - compatible: clock controllers will use one of the following
  25         compatible strings to indicate the clock controller
  26         functionality.
  27
  28         - "samsung,exynos7-clock-topc"
  29         - "samsung,exynos7-clock-top0"
  30         - "samsung,exynos7-clock-top1"
  31         - "samsung,exynos7-clock-ccore"
  32         - "samsung,exynos7-clock-peric0"
  33         - "samsung,exynos7-clock-peric1"
  34         - "samsung,exynos7-clock-peris"
  35         - "samsung,exynos7-clock-fsys0"
  36         - "samsung,exynos7-clock-fsys1"
  37
  38  - reg: physical base address of the controller and the length of
  39         memory mapped region.
  40
  41  - #clock-cells: should be 1.
  42
  43  - clocks: list of clock identifiers which are fed as the input to
  44         the given clock controller. Please refer the next section to
  45         find the input clocks for a given controller.
  46
  47 - clock-names: list of names of clocks which are fed as the input
  48         to the given clock controller.
  49
  50 Input clocks for top0 clock controller:
  51         - fin_pll
  52         - dout_sclk_bus0_pll
  53         - dout_sclk_bus1_pll
  54         - dout_sclk_cc_pll
  55         - dout_sclk_mfc_pll
  56
  57 Input clocks for top1 clock controller:
  58         - fin_pll
  59         - dout_sclk_bus0_pll
  60         - dout_sclk_bus1_pll
  61         - dout_sclk_cc_pll
  62         - dout_sclk_mfc_pll
  63
  64 Input clocks for ccore clock controller:
  65         - fin_pll
  66         - dout_aclk_ccore_133
  67
  68 Input clocks for peric0 clock controller:
  69         - fin_pll
  70         - dout_aclk_peric0_66
  71         - sclk_uart0
  72
  73 Input clocks for peric1 clock controller:
  74         - fin_pll
  75         - dout_aclk_peric1_66
  76         - sclk_uart1
  77         - sclk_uart2
  78         - sclk_uart3
  79
  80 Input clocks for peris clock controller:
  81         - fin_pll
  82         - dout_aclk_peris_66
  83
  84 Input clocks for fsys0 clock controller:
  85         - fin_pll
  86         - dout_aclk_fsys0_200
  87         - dout_sclk_mmc2
  88
  89 Input clocks for fsys1 clock controller:
  90         - fin_pll
  91         - dout_aclk_fsys1_200
  92         - dout_sclk_mmc0
  93         - dout_sclk_mmc1