arch/arc/kernel/mcip.c

   1 /*
   2  * ARC ARConnect (MultiCore IP) support (formerly known as MCIP)
   3  *
   4  * Copyright (C) 2013 Synopsys, Inc. (www.synopsys.com)
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #include <linux/smp.h>
  12 #include <linux/irq.h>
  13 #include <linux/spinlock.h>
  14 #include <asm/irqflags-arcv2.h>
  15 #include <asm/mcip.h>
  16 #include <asm/setup.h>
  17
  18 #define IPI_IRQ         19
  19 #define SOFTIRQ_IRQ     21
  20
  21 static char smp_cpuinfo_buf[128];
  22 static int idu_detected;
  23
  24 static DEFINE_RAW_SPINLOCK(mcip_lock);
  25
  26 static void mcip_setup_per_cpu(int cpu)
  27 {
  28         smp_ipi_irq_setup(cpu, IPI_IRQ);
  29         smp_ipi_irq_setup(cpu, SOFTIRQ_IRQ);
  30 }
  31
  32 static void mcip_ipi_send(int cpu)
  33 {
  34         unsigned long flags;
  35         int ipi_was_pending;
  36
  37         /* ARConnect can only send IPI to others */
  38         if (unlikely(cpu == raw_smp_processor_id())) {
  39                 arc_softirq_trigger(SOFTIRQ_IRQ);
  40                 return;
  41         }
  42
  43         raw_spin_lock_irqsave(&mcip_lock, flags);
  44
  45         /*
  46          * If receiver already has a pending interrupt, elide sending this one.
  47          * Linux cross core calling works well with concurrent IPIs
  48          * coalesced into one
  49          * see arch/arc/kernel/smp.c: ipi_send_msg_one()
  50          */
  51         __mcip_cmd(CMD_INTRPT_READ_STATUS, cpu);
  52         ipi_was_pending = read_aux_reg(ARC_REG_MCIP_READBACK);
  53         if (!ipi_was_pending)
  54                 __mcip_cmd(CMD_INTRPT_GENERATE_IRQ, cpu);
  55
  56         raw_spin_unlock_irqrestore(&mcip_lock, flags);
  57
  58 #ifdef CONFIG_ARC_IPI_DBG
  59         if (ipi_was_pending)
  60                 pr_info("IPI ACK delayed from cpu %d\n", cpu);
  61 #endif
  62 }
  63
  64 static void mcip_ipi_clear(int irq)
  65 {
  66         unsigned int cpu, c;
  67         unsigned long flags;
  68
  69         if (unlikely(irq == SOFTIRQ_IRQ)) {
  70                 arc_softirq_clear(irq);
  71                 return;
  72         }
  73
  74         raw_spin_lock_irqsave(&mcip_lock, flags);
  75
  76         /* Who sent the IPI */
  77         __mcip_cmd(CMD_INTRPT_CHECK_SOURCE, 0);
  78
  79         cpu = read_aux_reg(ARC_REG_MCIP_READBACK);      /* 1,2,4,8... */
  80
  81         /*
  82          * In rare case, multiple concurrent IPIs sent to same target can
  83          * possibly be coalesced by MCIP into 1 asserted IRQ, so @cpus can be
  84          * "vectored" (multiple bits sets) as opposed to typical single bit
  85          */
  86         do {
  87                 c = __ffs(cpu);                 /* 0,1,2,3 */
  88                 __mcip_cmd(CMD_INTRPT_GENERATE_ACK, c);
  89                 cpu &= ~(1U << c);
  90         } while (cpu);
  91
  92         raw_spin_unlock_irqrestore(&mcip_lock, flags);
  93 }
  94
  95 static void mcip_probe_n_setup(void)
  96 {
  97         struct mcip_bcr {
  98 #ifdef CONFIG_CPU_BIG_ENDIAN
  99                 unsigned int pad3:8,
 100                              idu:1, llm:1, num_cores:6,
 101                              iocoh:1,  gfrc:1, dbg:1, pad2:1,
 102                              msg:1, sem:1, ipi:1, pad:1,
 103                              ver:8;
 104 #else
 105                 unsigned int ver:8,
 106                              pad:1, ipi:1, sem:1, msg:1,
 107                              pad2:1, dbg:1, gfrc:1, iocoh:1,
 108                              num_cores:6, llm:1, idu:1,
 109                              pad3:8;
 110 #endif
 111         } mp;
 112
 113         READ_BCR(ARC_REG_MCIP_BCR, mp);
 114
 115         sprintf(smp_cpuinfo_buf,
 116                 "Extn [SMP]\t: ARConnect (v%d): %d cores with %s%s%s%s%s\n",
 117                 mp.ver, mp.num_cores,
 118                 IS_AVAIL1(mp.ipi, "IPI "),
 119                 IS_AVAIL1(mp.idu, "IDU "),
 120                 IS_AVAIL1(mp.llm, "LLM "),
 121                 IS_AVAIL1(mp.dbg, "DEBUG "),
 122                 IS_AVAIL1(mp.gfrc, "GFRC"));
 123
 124         idu_detected = mp.idu;
 125
 126         if (mp.dbg) {
 127                 __mcip_cmd_data(CMD_DEBUG_SET_SELECT, 0, 0xf);
 128                 __mcip_cmd_data(CMD_DEBUG_SET_MASK, 0xf, 0xf);
 129         }
 130
 131         if (IS_ENABLED(CONFIG_ARC_HAS_GFRC) && !mp.gfrc)
 132                 panic("kernel trying to use non-existent GFRC\n");
 133 }
 134
 135 struct plat_smp_ops plat_smp_ops = {
 136         .info           = smp_cpuinfo_buf,
 137         .init_early_smp = mcip_probe_n_setup,
 138         .init_per_cpu   = mcip_setup_per_cpu,
 139         .ipi_send       = mcip_ipi_send,
 140         .ipi_clear      = mcip_ipi_clear,
 141 };
 142
 143 /***************************************************************************
 144  * ARCv2 Interrupt Distribution Unit (IDU)
 145  *
 146  * Connects external "COMMON" IRQs to core intc, providing:
 147  *  -dynamic routing (IRQ affinity)
 148  *  -load balancing (Round Robin interrupt distribution)
 149  *  -1:N distribution
 150  *
 151  * It physically resides in the MCIP hw block
 152  */
 153
 154 #include <linux/irqchip.h>
 155 #include <linux/of.h>
 156 #include <linux/of_irq.h>
 157
 158 /*
 159  * Set the DEST for @cmn_irq to @cpu_mask (1 bit per core)
 160  */
 161 static void idu_set_dest(unsigned int cmn_irq, unsigned int cpu_mask)
 162 {
 163         __mcip_cmd_data(CMD_IDU_SET_DEST, cmn_irq, cpu_mask);
 164 }
 165
 166 static void idu_set_mode(unsigned int cmn_irq, unsigned int lvl,
 167                            unsigned int distr)
 168 {
 169         union {
 170                 unsigned int word;
 171                 struct {
 172                         unsigned int distr:2, pad:2, lvl:1, pad2:27;
 173                 };
 174         } data;
 175
 176         data.distr = distr;
 177         data.lvl = lvl;
 178         __mcip_cmd_data(CMD_IDU_SET_MODE, cmn_irq, data.word);
 179 }
 180
 181 static void idu_irq_mask(struct irq_data *data)
 182 {
 183         unsigned long flags;
 184
 185         raw_spin_lock_irqsave(&mcip_lock, flags);
 186         __mcip_cmd_data(CMD_IDU_SET_MASK, data->hwirq, 1);
 187         raw_spin_unlock_irqrestore(&mcip_lock, flags);
 188 }
 189
 190 static void idu_irq_unmask(struct irq_data *data)
 191 {
 192         unsigned long flags;
 193
 194         raw_spin_lock_irqsave(&mcip_lock, flags);
 195         __mcip_cmd_data(CMD_IDU_SET_MASK, data->hwirq, 0);
 196         raw_spin_unlock_irqrestore(&mcip_lock, flags);
 197 }
 198
 199 #ifdef CONFIG_SMP
 200 static int
 201 idu_irq_set_affinity(struct irq_data *data, const struct cpumask *cpumask,
 202                      bool force)
 203 {
 204         unsigned long flags;
 205         cpumask_t online;
 206
 207         /* errout if no online cpu per @cpumask */
 208         if (!cpumask_and(&online, cpumask, cpu_online_mask))
 209                 return -EINVAL;
 210
 211         raw_spin_lock_irqsave(&mcip_lock, flags);
 212
 213         idu_set_dest(data->hwirq, cpumask_bits(&online)[0]);
 214         idu_set_mode(data->hwirq, IDU_M_TRIG_LEVEL, IDU_M_DISTRI_RR);
 215
 216         raw_spin_unlock_irqrestore(&mcip_lock, flags);
 217
 218         return IRQ_SET_MASK_OK;
 219 }
 220 #endif
 221
 222 static struct irq_chip idu_irq_chip = {
 223         .name                   = "MCIP IDU Intc",
 224         .irq_mask               = idu_irq_mask,
 225         .irq_unmask             = idu_irq_unmask,
 226 #ifdef CONFIG_SMP
 227         .irq_set_affinity       = idu_irq_set_affinity,
 228 #endif
 229
 230 };
 231
 232 static int idu_first_irq;
 233
 234 static void idu_cascade_isr(struct irq_desc *desc)
 235 {
 236         struct irq_domain *domain = irq_desc_get_handler_data(desc);
 237         unsigned int core_irq = irq_desc_get_irq(desc);
 238         unsigned int idu_irq;
 239
 240         idu_irq = core_irq - idu_first_irq;
 241         generic_handle_irq(irq_find_mapping(domain, idu_irq));
 242 }
 243
 244 static int idu_irq_map(struct irq_domain *d, unsigned int virq, irq_hw_number_t hwirq)
 245 {
 246         irq_set_chip_and_handler(virq, &idu_irq_chip, handle_level_irq);
 247         irq_set_status_flags(virq, IRQ_MOVE_PCNTXT);
 248
 249         return 0;
 250 }
 251
 252 static int idu_irq_xlate(struct irq_domain *d, struct device_node *n,
 253                          const u32 *intspec, unsigned int intsize,
 254                          irq_hw_number_t *out_hwirq, unsigned int *out_type)
 255 {
 256         irq_hw_number_t hwirq = *out_hwirq = intspec[0];
 257         int distri = intspec[1];
 258         unsigned long flags;
 259
 260         *out_type = IRQ_TYPE_NONE;
 261
 262         /* XXX: validate distribution scheme again online cpu mask */
 263         if (distri == 0) {
 264                 /* 0 - Round Robin to all cpus, otherwise 1 bit per core */
 265                 raw_spin_lock_irqsave(&mcip_lock, flags);
 266                 idu_set_dest(hwirq, BIT(num_online_cpus()) - 1);
 267                 idu_set_mode(hwirq, IDU_M_TRIG_LEVEL, IDU_M_DISTRI_RR);
 268                 raw_spin_unlock_irqrestore(&mcip_lock, flags);
 269         } else {
 270                 /*
 271                  * DEST based distribution for Level Triggered intr can only
 272                  * have 1 CPU, so generalize it to always contain 1 cpu
 273                  */
 274                 int cpu = ffs(distri);
 275
 276                 if (cpu != fls(distri))
 277                         pr_warn("IDU irq %lx distri mode set to cpu %x\n",
 278                                 hwirq, cpu);
 279
 280                 raw_spin_lock_irqsave(&mcip_lock, flags);
 281                 idu_set_dest(hwirq, cpu);
 282                 idu_set_mode(hwirq, IDU_M_TRIG_LEVEL, IDU_M_DISTRI_DEST);
 283                 raw_spin_unlock_irqrestore(&mcip_lock, flags);
 284         }
 285
 286         return 0;
 287 }
 288
 289 static const struct irq_domain_ops idu_irq_ops = {
 290         .xlate  = idu_irq_xlate,
 291         .map    = idu_irq_map,
 292 };
 293
 294 /*
 295  * [16, 23]: Statically assigned always private-per-core (Timers, WDT, IPI)
 296  * [24, 23+C]: If C > 0 then "C" common IRQs
 297  * [24+C, N]: Not statically assigned, private-per-core
 298  */
 299
 300
 301 static int __init
 302 idu_of_init(struct device_node *intc, struct device_node *parent)
 303 {
 304         struct irq_domain *domain;
 305         /* Read IDU BCR to confirm nr_irqs */
 306         int nr_irqs = of_irq_count(intc);
 307         int i, irq;
 308
 309         if (!idu_detected)
 310                 panic("IDU not detected, but DeviceTree using it");
 311
 312         pr_info("MCIP: IDU referenced from Devicetree %d irqs\n", nr_irqs);
 313
 314         domain = irq_domain_add_linear(intc, nr_irqs, &idu_irq_ops, NULL);
 315
 316         /* Parent interrupts (core-intc) are already mapped */
 317
 318         for (i = 0; i < nr_irqs; i++) {
 319                 /*
 320                  * Return parent uplink IRQs (towards core intc) 24,25,.....
 321                  * this step has been done before already
 322                  * however we need it to get the parent virq and set IDU handler
 323                  * as first level isr
 324                  */
 325                 irq = irq_of_parse_and_map(intc, i);
 326                 if (!i)
 327                         idu_first_irq = irq;
 328
 329                 irq_set_chained_handler_and_data(irq, idu_cascade_isr, domain);
 330         }
 331
 332         __mcip_cmd(CMD_IDU_ENABLE, 0);
 333
 334         return 0;
 335 }
 336 IRQCHIP_DECLARE(arcv2_idu_intc, "snps,archs-idu-intc", idu_of_init);