arch/arc/kernel/mcip.c

   1 /*
   2  * ARC ARConnect (MultiCore IP) support (formerly known as MCIP)
   3  *
   4  * Copyright (C) 2013 Synopsys, Inc. (www.synopsys.com)
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #include <linux/smp.h>
  12 #include <linux/irq.h>
  13 #include <linux/spinlock.h>
  14 #include <asm/irqflags-arcv2.h>
  15 #include <asm/mcip.h>
  16 #include <asm/setup.h>
  17
  18 #define IPI_IRQ         19
  19 #define SOFTIRQ_IRQ     21
  20
  21 static char smp_cpuinfo_buf[128];
  22 static int idu_detected;
  23
  24 static DEFINE_RAW_SPINLOCK(mcip_lock);
  25
  26 static void mcip_setup_per_cpu(int cpu)
  27 {
  28         smp_ipi_irq_setup(cpu, IPI_IRQ);
  29         smp_ipi_irq_setup(cpu, SOFTIRQ_IRQ);
  30 }
  31
  32 static void mcip_ipi_send(int cpu)
  33 {
  34         unsigned long flags;
  35         int ipi_was_pending;
  36
  37         /* ARConnect can only send IPI to others */
  38         if (unlikely(cpu == raw_smp_processor_id())) {
  39                 arc_softirq_trigger(SOFTIRQ_IRQ);
  40                 return;
  41         }
  42
  43         /*
  44          * NOTE: We must spin here if the other cpu hasn't yet
  45          * serviced a previous message. This can burn lots
  46          * of time, but we MUST follows this protocol or
  47          * ipi messages can be lost!!!
  48          * Also, we must release the lock in this loop because
  49          * the other side may get to this same loop and not
  50          * be able to ack -- thus causing deadlock.
  51          */
  52
  53         do {
  54                 raw_spin_lock_irqsave(&mcip_lock, flags);
  55                 __mcip_cmd(CMD_INTRPT_READ_STATUS, cpu);
  56                 ipi_was_pending = read_aux_reg(ARC_REG_MCIP_READBACK);
  57                 if (ipi_was_pending == 0)
  58                         break; /* break out but keep lock */
  59                 raw_spin_unlock_irqrestore(&mcip_lock, flags);
  60         } while (1);
  61
  62         __mcip_cmd(CMD_INTRPT_GENERATE_IRQ, cpu);
  63         raw_spin_unlock_irqrestore(&mcip_lock, flags);
  64
  65 #ifdef CONFIG_ARC_IPI_DBG
  66         if (ipi_was_pending)
  67                 pr_info("IPI ACK delayed from cpu %d\n", cpu);
  68 #endif
  69 }
  70
  71 static void mcip_ipi_clear(int irq)
  72 {
  73         unsigned int cpu, c;
  74         unsigned long flags;
  75         unsigned int __maybe_unused copy;
  76
  77         if (unlikely(irq == SOFTIRQ_IRQ)) {
  78                 arc_softirq_clear(irq);
  79                 return;
  80         }
  81
  82         raw_spin_lock_irqsave(&mcip_lock, flags);
  83
  84         /* Who sent the IPI */
  85         __mcip_cmd(CMD_INTRPT_CHECK_SOURCE, 0);
  86
  87         copy = cpu = read_aux_reg(ARC_REG_MCIP_READBACK);       /* 1,2,4,8... */
  88
  89         /*
  90          * In rare case, multiple concurrent IPIs sent to same target can
  91          * possibly be coalesced by MCIP into 1 asserted IRQ, so @cpus can be
  92          * "vectored" (multiple bits sets) as opposed to typical single bit
  93          */
  94         do {
  95                 c = __ffs(cpu);                 /* 0,1,2,3 */
  96                 __mcip_cmd(CMD_INTRPT_GENERATE_ACK, c);
  97                 cpu &= ~(1U << c);
  98         } while (cpu);
  99
 100         raw_spin_unlock_irqrestore(&mcip_lock, flags);
 101
 102 #ifdef CONFIG_ARC_IPI_DBG
 103         if (c != __ffs(copy))
 104                 pr_info("IPIs from %x coalesced to %x\n",
 105                         copy, raw_smp_processor_id());
 106 #endif
 107 }
 108
 109 static void mcip_probe_n_setup(void)
 110 {
 111         struct mcip_bcr {
 112 #ifdef CONFIG_CPU_BIG_ENDIAN
 113                 unsigned int pad3:8,
 114                              idu:1, llm:1, num_cores:6,
 115                              iocoh:1,  gfrc:1, dbg:1, pad2:1,
 116                              msg:1, sem:1, ipi:1, pad:1,
 117                              ver:8;
 118 #else
 119                 unsigned int ver:8,
 120                              pad:1, ipi:1, sem:1, msg:1,
 121                              pad2:1, dbg:1, gfrc:1, iocoh:1,
 122                              num_cores:6, llm:1, idu:1,
 123                              pad3:8;
 124 #endif
 125         } mp;
 126
 127         READ_BCR(ARC_REG_MCIP_BCR, mp);
 128
 129         sprintf(smp_cpuinfo_buf,
 130                 "Extn [SMP]\t: ARConnect (v%d): %d cores with %s%s%s%s%s\n",
 131                 mp.ver, mp.num_cores,
 132                 IS_AVAIL1(mp.ipi, "IPI "),
 133                 IS_AVAIL1(mp.idu, "IDU "),
 134                 IS_AVAIL1(mp.llm, "LLM "),
 135                 IS_AVAIL1(mp.dbg, "DEBUG "),
 136                 IS_AVAIL1(mp.gfrc, "GFRC"));
 137
 138         idu_detected = mp.idu;
 139
 140         if (mp.dbg) {
 141                 __mcip_cmd_data(CMD_DEBUG_SET_SELECT, 0, 0xf);
 142                 __mcip_cmd_data(CMD_DEBUG_SET_MASK, 0xf, 0xf);
 143         }
 144
 145         if (IS_ENABLED(CONFIG_ARC_HAS_GFRC) && !mp.gfrc)
 146                 panic("kernel trying to use non-existent GFRC\n");
 147 }
 148
 149 struct plat_smp_ops plat_smp_ops = {
 150         .info           = smp_cpuinfo_buf,
 151         .init_early_smp = mcip_probe_n_setup,
 152         .init_per_cpu   = mcip_setup_per_cpu,
 153         .ipi_send       = mcip_ipi_send,
 154         .ipi_clear      = mcip_ipi_clear,
 155 };
 156
 157 /***************************************************************************
 158  * ARCv2 Interrupt Distribution Unit (IDU)
 159  *
 160  * Connects external "COMMON" IRQs to core intc, providing:
 161  *  -dynamic routing (IRQ affinity)
 162  *  -load balancing (Round Robin interrupt distribution)
 163  *  -1:N distribution
 164  *
 165  * It physically resides in the MCIP hw block
 166  */
 167
 168 #include <linux/irqchip.h>
 169 #include <linux/of.h>
 170 #include <linux/of_irq.h>
 171
 172 /*
 173  * Set the DEST for @cmn_irq to @cpu_mask (1 bit per core)
 174  */
 175 static void idu_set_dest(unsigned int cmn_irq, unsigned int cpu_mask)
 176 {
 177         __mcip_cmd_data(CMD_IDU_SET_DEST, cmn_irq, cpu_mask);
 178 }
 179
 180 static void idu_set_mode(unsigned int cmn_irq, unsigned int lvl,
 181                            unsigned int distr)
 182 {
 183         union {
 184                 unsigned int word;
 185                 struct {
 186                         unsigned int distr:2, pad:2, lvl:1, pad2:27;
 187                 };
 188         } data;
 189
 190         data.distr = distr;
 191         data.lvl = lvl;
 192         __mcip_cmd_data(CMD_IDU_SET_MODE, cmn_irq, data.word);
 193 }
 194
 195 static void idu_irq_mask(struct irq_data *data)
 196 {
 197         unsigned long flags;
 198
 199         raw_spin_lock_irqsave(&mcip_lock, flags);
 200         __mcip_cmd_data(CMD_IDU_SET_MASK, data->hwirq, 1);
 201         raw_spin_unlock_irqrestore(&mcip_lock, flags);
 202 }
 203
 204 static void idu_irq_unmask(struct irq_data *data)
 205 {
 206         unsigned long flags;
 207
 208         raw_spin_lock_irqsave(&mcip_lock, flags);
 209         __mcip_cmd_data(CMD_IDU_SET_MASK, data->hwirq, 0);
 210         raw_spin_unlock_irqrestore(&mcip_lock, flags);
 211 }
 212
 213 #ifdef CONFIG_SMP
 214 static int
 215 idu_irq_set_affinity(struct irq_data *data, const struct cpumask *cpumask,
 216                      bool force)
 217 {
 218         unsigned long flags;
 219         cpumask_t online;
 220
 221         /* errout if no online cpu per @cpumask */
 222         if (!cpumask_and(&online, cpumask, cpu_online_mask))
 223                 return -EINVAL;
 224
 225         raw_spin_lock_irqsave(&mcip_lock, flags);
 226
 227         idu_set_dest(data->hwirq, cpumask_bits(&online)[0]);
 228         idu_set_mode(data->hwirq, IDU_M_TRIG_LEVEL, IDU_M_DISTRI_RR);
 229
 230         raw_spin_unlock_irqrestore(&mcip_lock, flags);
 231
 232         return IRQ_SET_MASK_OK;
 233 }
 234 #endif
 235
 236 static struct irq_chip idu_irq_chip = {
 237         .name                   = "MCIP IDU Intc",
 238         .irq_mask               = idu_irq_mask,
 239         .irq_unmask             = idu_irq_unmask,
 240 #ifdef CONFIG_SMP
 241         .irq_set_affinity       = idu_irq_set_affinity,
 242 #endif
 243
 244 };
 245
 246 static int idu_first_irq;
 247
 248 static void idu_cascade_isr(struct irq_desc *desc)
 249 {
 250         struct irq_domain *domain = irq_desc_get_handler_data(desc);
 251         unsigned int core_irq = irq_desc_get_irq(desc);
 252         unsigned int idu_irq;
 253
 254         idu_irq = core_irq - idu_first_irq;
 255         generic_handle_irq(irq_find_mapping(domain, idu_irq));
 256 }
 257
 258 static int idu_irq_map(struct irq_domain *d, unsigned int virq, irq_hw_number_t hwirq)
 259 {
 260         irq_set_chip_and_handler(virq, &idu_irq_chip, handle_level_irq);
 261         irq_set_status_flags(virq, IRQ_MOVE_PCNTXT);
 262
 263         return 0;
 264 }
 265
 266 static int idu_irq_xlate(struct irq_domain *d, struct device_node *n,
 267                          const u32 *intspec, unsigned int intsize,
 268                          irq_hw_number_t *out_hwirq, unsigned int *out_type)
 269 {
 270         irq_hw_number_t hwirq = *out_hwirq = intspec[0];
 271         int distri = intspec[1];
 272         unsigned long flags;
 273
 274         *out_type = IRQ_TYPE_NONE;
 275
 276         /* XXX: validate distribution scheme again online cpu mask */
 277         if (distri == 0) {
 278                 /* 0 - Round Robin to all cpus, otherwise 1 bit per core */
 279                 raw_spin_lock_irqsave(&mcip_lock, flags);
 280                 idu_set_dest(hwirq, BIT(num_online_cpus()) - 1);
 281                 idu_set_mode(hwirq, IDU_M_TRIG_LEVEL, IDU_M_DISTRI_RR);
 282                 raw_spin_unlock_irqrestore(&mcip_lock, flags);
 283         } else {
 284                 /*
 285                  * DEST based distribution for Level Triggered intr can only
 286                  * have 1 CPU, so generalize it to always contain 1 cpu
 287                  */
 288                 int cpu = ffs(distri);
 289
 290                 if (cpu != fls(distri))
 291                         pr_warn("IDU irq %lx distri mode set to cpu %x\n",
 292                                 hwirq, cpu);
 293
 294                 raw_spin_lock_irqsave(&mcip_lock, flags);
 295                 idu_set_dest(hwirq, cpu);
 296                 idu_set_mode(hwirq, IDU_M_TRIG_LEVEL, IDU_M_DISTRI_DEST);
 297                 raw_spin_unlock_irqrestore(&mcip_lock, flags);
 298         }
 299
 300         return 0;
 301 }
 302
 303 static const struct irq_domain_ops idu_irq_ops = {
 304         .xlate  = idu_irq_xlate,
 305         .map    = idu_irq_map,
 306 };
 307
 308 /*
 309  * [16, 23]: Statically assigned always private-per-core (Timers, WDT, IPI)
 310  * [24, 23+C]: If C > 0 then "C" common IRQs
 311  * [24+C, N]: Not statically assigned, private-per-core
 312  */
 313
 314
 315 static int __init
 316 idu_of_init(struct device_node *intc, struct device_node *parent)
 317 {
 318         struct irq_domain *domain;
 319         /* Read IDU BCR to confirm nr_irqs */
 320         int nr_irqs = of_irq_count(intc);
 321         int i, irq;
 322
 323         if (!idu_detected)
 324                 panic("IDU not detected, but DeviceTree using it");
 325
 326         pr_info("MCIP: IDU referenced from Devicetree %d irqs\n", nr_irqs);
 327
 328         domain = irq_domain_add_linear(intc, nr_irqs, &idu_irq_ops, NULL);
 329
 330         /* Parent interrupts (core-intc) are already mapped */
 331
 332         for (i = 0; i < nr_irqs; i++) {
 333                 /*
 334                  * Return parent uplink IRQs (towards core intc) 24,25,.....
 335                  * this step has been done before already
 336                  * however we need it to get the parent virq and set IDU handler
 337                  * as first level isr
 338                  */
 339                 irq = irq_of_parse_and_map(intc, i);
 340                 if (!i)
 341                         idu_first_irq = irq;
 342
 343                 irq_set_chained_handler_and_data(irq, idu_cascade_isr, domain);
 344         }
 345
 346         __mcip_cmd(CMD_IDU_ENABLE, 0);
 347
 348         return 0;
 349 }
 350 IRQCHIP_DECLARE(arcv2_idu_intc, "snps,archs-idu-intc", idu_of_init);