arch/arc/mm/cache.c

   1 /*
   2  * ARC Cache Management
   3  *
   4  * Copyright (C) 2014-15 Synopsys, Inc. (www.synopsys.com)
   5  * Copyright (C) 2004, 2007-2010, 2011-2012 Synopsys, Inc. (www.synopsys.com)
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/mm.h>
  14 #include <linux/sched.h>
  15 #include <linux/cache.h>
  16 #include <linux/mmu_context.h>
  17 #include <linux/syscalls.h>
  18 #include <linux/uaccess.h>
  19 #include <linux/pagemap.h>
  20 #include <asm/cacheflush.h>
  21 #include <asm/cachectl.h>
  22 #include <asm/setup.h>
  23
  24 static int l2_line_sz;
  25 static int ioc_exists;
  26 int slc_enable = 1, ioc_enable = 1;
  27 unsigned long perip_base = ARC_UNCACHED_ADDR_SPACE; /* legacy value for boot */
  28 unsigned long perip_end = 0xFFFFFFFF; /* legacy value */
  29
  30 void (*_cache_line_loop_ic_fn)(phys_addr_t paddr, unsigned long vaddr,
  31                                unsigned long sz, const int cacheop);
  32
  33 void (*__dma_cache_wback_inv)(phys_addr_t start, unsigned long sz);
  34 void (*__dma_cache_inv)(phys_addr_t start, unsigned long sz);
  35 void (*__dma_cache_wback)(phys_addr_t start, unsigned long sz);
  36
  37 char *arc_cache_mumbojumbo(int c, char *buf, int len)
  38 {
  39         int n = 0;
  40         struct cpuinfo_arc_cache *p;
  41
  42 #define PR_CACHE(p, cfg, str)                                           \
  43         if (!(p)->ver)                                                  \
  44                 n += scnprintf(buf + n, len - n, str"\t\t: N/A\n");     \
  45         else                                                            \
  46                 n += scnprintf(buf + n, len - n,                        \
  47                         str"\t\t: %uK, %dway/set, %uB Line, %s%s%s\n",  \
  48                         (p)->sz_k, (p)->assoc, (p)->line_len,           \
  49                         (p)->vipt ? "VIPT" : "PIPT",                    \
  50                         (p)->alias ? " aliasing" : "",                  \
  51                         IS_USED_CFG(cfg));
  52
  53         PR_CACHE(&cpuinfo_arc700[c].icache, CONFIG_ARC_HAS_ICACHE, "I-Cache");
  54         PR_CACHE(&cpuinfo_arc700[c].dcache, CONFIG_ARC_HAS_DCACHE, "D-Cache");
  55
  56         if (!is_isa_arcv2())
  57                 return buf;
  58
  59         p = &cpuinfo_arc700[c].slc;
  60         if (p->ver)
  61                 n += scnprintf(buf + n, len - n,
  62                                "SLC\t\t: %uK, %uB Line%s\n",
  63                                p->sz_k, p->line_len, IS_USED_RUN(slc_enable));
  64
  65         if (ioc_exists)
  66                 n += scnprintf(buf + n, len - n, "IOC\t\t:%s\n",
  67                                 IS_DISABLED_RUN(ioc_enable));
  68
  69         return buf;
  70 }
  71
  72 /*
  73  * Read the Cache Build Confuration Registers, Decode them and save into
  74  * the cpuinfo structure for later use.
  75  * No Validation done here, simply read/convert the BCRs
  76  */
  77 static void read_decode_cache_bcr_arcv2(int cpu)
  78 {
  79         struct cpuinfo_arc_cache *p_slc = &cpuinfo_arc700[cpu].slc;
  80         struct bcr_generic sbcr;
  81
  82         struct bcr_slc_cfg {
  83 #ifdef CONFIG_CPU_BIG_ENDIAN
  84                 unsigned int pad:24, way:2, lsz:2, sz:4;
  85 #else
  86                 unsigned int sz:4, lsz:2, way:2, pad:24;
  87 #endif
  88         } slc_cfg;
  89
  90         struct bcr_clust_cfg {
  91 #ifdef CONFIG_CPU_BIG_ENDIAN
  92                 unsigned int pad:7, c:1, num_entries:8, num_cores:8, ver:8;
  93 #else
  94                 unsigned int ver:8, num_cores:8, num_entries:8, c:1, pad:7;
  95 #endif
  96         } cbcr;
  97
  98         struct bcr_volatile {
  99 #ifdef CONFIG_CPU_BIG_ENDIAN
 100                 unsigned int start:4, limit:4, pad:22, order:1, disable:1;
 101 #else
 102                 unsigned int disable:1, order:1, pad:22, limit:4, start:4;
 103 #endif
 104         } vol;
 105
 106
 107         READ_BCR(ARC_REG_SLC_BCR, sbcr);
 108         if (sbcr.ver) {
 109                 READ_BCR(ARC_REG_SLC_CFG, slc_cfg);
 110                 p_slc->ver = sbcr.ver;
 111                 p_slc->sz_k = 128 << slc_cfg.sz;
 112                 l2_line_sz = p_slc->line_len = (slc_cfg.lsz == 0) ? 128 : 64;
 113         }
 114
 115         READ_BCR(ARC_REG_CLUSTER_BCR, cbcr);
 116         if (cbcr.c)
 117                 ioc_exists = 1;
 118         else
 119                 ioc_enable = 0;
 120
 121         /* HS 2.0 didn't have AUX_VOL */
 122         if (cpuinfo_arc700[cpu].core.family > 0x51) {
 123                 READ_BCR(AUX_VOL, vol);
 124                 perip_base = vol.start << 28;
 125                 /* HS 3.0 has limit and strict-ordering fields */
 126                 if (cpuinfo_arc700[cpu].core.family > 0x52)
 127                         perip_end = (vol.limit << 28) - 1;
 128         }
 129 }
 130
 131 void read_decode_cache_bcr(void)
 132 {
 133         struct cpuinfo_arc_cache *p_ic, *p_dc;
 134         unsigned int cpu = smp_processor_id();
 135         struct bcr_cache {
 136 #ifdef CONFIG_CPU_BIG_ENDIAN
 137                 unsigned int pad:12, line_len:4, sz:4, config:4, ver:8;
 138 #else
 139                 unsigned int ver:8, config:4, sz:4, line_len:4, pad:12;
 140 #endif
 141         } ibcr, dbcr;
 142
 143         p_ic = &cpuinfo_arc700[cpu].icache;
 144         READ_BCR(ARC_REG_IC_BCR, ibcr);
 145
 146         if (!ibcr.ver)
 147                 goto dc_chk;
 148
 149         if (ibcr.ver <= 3) {
 150                 BUG_ON(ibcr.config != 3);
 151                 p_ic->assoc = 2;                /* Fixed to 2w set assoc */
 152         } else if (ibcr.ver >= 4) {
 153                 p_ic->assoc = 1 << ibcr.config; /* 1,2,4,8 */
 154         }
 155
 156         p_ic->line_len = 8 << ibcr.line_len;
 157         p_ic->sz_k = 1 << (ibcr.sz - 1);
 158         p_ic->ver = ibcr.ver;
 159         p_ic->vipt = 1;
 160         p_ic->alias = p_ic->sz_k/p_ic->assoc/TO_KB(PAGE_SIZE) > 1;
 161
 162 dc_chk:
 163         p_dc = &cpuinfo_arc700[cpu].dcache;
 164         READ_BCR(ARC_REG_DC_BCR, dbcr);
 165
 166         if (!dbcr.ver)
 167                 goto slc_chk;
 168
 169         if (dbcr.ver <= 3) {
 170                 BUG_ON(dbcr.config != 2);
 171                 p_dc->assoc = 4;                /* Fixed to 4w set assoc */
 172                 p_dc->vipt = 1;
 173                 p_dc->alias = p_dc->sz_k/p_dc->assoc/TO_KB(PAGE_SIZE) > 1;
 174         } else if (dbcr.ver >= 4) {
 175                 p_dc->assoc = 1 << dbcr.config; /* 1,2,4,8 */
 176                 p_dc->vipt = 0;
 177                 p_dc->alias = 0;                /* PIPT so can't VIPT alias */
 178         }
 179
 180         p_dc->line_len = 16 << dbcr.line_len;
 181         p_dc->sz_k = 1 << (dbcr.sz - 1);
 182         p_dc->ver = dbcr.ver;
 183
 184 slc_chk:
 185         if (is_isa_arcv2())
 186                 read_decode_cache_bcr_arcv2(cpu);
 187 }
 188
 189 /*
 190  * Line Operation on {I,D}-Cache
 191  */
 192
 193 #define OP_INV          0x1
 194 #define OP_FLUSH        0x2
 195 #define OP_FLUSH_N_INV  0x3
 196 #define OP_INV_IC       0x4
 197
 198 /*
 199  *              I-Cache Aliasing in ARC700 VIPT caches (MMU v1-v3)
 200  *
 201  * ARC VIPT I-cache uses vaddr to index into cache and paddr to match the tag.
 202  * The orig Cache Management Module "CDU" only required paddr to invalidate a
 203  * certain line since it sufficed as index in Non-Aliasing VIPT cache-geometry.
 204  * Infact for distinct V1,V2,P: all of {V1-P},{V2-P},{P-P} would end up fetching
 205  * the exact same line.
 206  *
 207  * However for larger Caches (way-size > page-size) - i.e. in Aliasing config,
 208  * paddr alone could not be used to correctly index the cache.
 209  *
 210  * ------------------
 211  * MMU v1/v2 (Fixed Page Size 8k)
 212  * ------------------
 213  * The solution was to provide CDU with these additonal vaddr bits. These
 214  * would be bits [x:13], x would depend on cache-geometry, 13 comes from
 215  * standard page size of 8k.
 216  * H/w folks chose [17:13] to be a future safe range, and moreso these 5 bits
 217  * of vaddr could easily be "stuffed" in the paddr as bits [4:0] since the
 218  * orig 5 bits of paddr were anyways ignored by CDU line ops, as they
 219  * represent the offset within cache-line. The adv of using this "clumsy"
 220  * interface for additional info was no new reg was needed in CDU programming
 221  * model.
 222  *
 223  * 17:13 represented the max num of bits passable, actual bits needed were
 224  * fewer, based on the num-of-aliases possible.
 225  * -for 2 alias possibility, only bit 13 needed (32K cache)
 226  * -for 4 alias possibility, bits 14:13 needed (64K cache)
 227  *
 228  * ------------------
 229  * MMU v3
 230  * ------------------
 231  * This ver of MMU supports variable page sizes (1k-16k): although Linux will
 232  * only support 8k (default), 16k and 4k.
 233  * However from hardware perspective, smaller page sizes aggravate aliasing
 234  * meaning more vaddr bits needed to disambiguate the cache-line-op ;
 235  * the existing scheme of piggybacking won't work for certain configurations.
 236  * Two new registers IC_PTAG and DC_PTAG inttoduced.
 237  * "tag" bits are provided in PTAG, index bits in existing IVIL/IVDL/FLDL regs
 238  */
 239
 240 static inline
 241 void __cache_line_loop_v2(phys_addr_t paddr, unsigned long vaddr,
 242                           unsigned long sz, const int op)
 243 {
 244         unsigned int aux_cmd;
 245         int num_lines;
 246         const int full_page = __builtin_constant_p(sz) && sz == PAGE_SIZE;
 247
 248         if (op == OP_INV_IC) {
 249                 aux_cmd = ARC_REG_IC_IVIL;
 250         } else {
 251                 /* d$ cmd: INV (discard or wback-n-discard) OR FLUSH (wback) */
 252                 aux_cmd = op & OP_INV ? ARC_REG_DC_IVDL : ARC_REG_DC_FLDL;
 253         }
 254
 255         /* Ensure we properly floor/ceil the non-line aligned/sized requests
 256          * and have @paddr - aligned to cache line and integral @num_lines.
 257          * This however can be avoided for page sized since:
 258          *  -@paddr will be cache-line aligned already (being page aligned)
 259          *  -@sz will be integral multiple of line size (being page sized).
 260          */
 261         if (!full_page) {
 262                 sz += paddr & ~CACHE_LINE_MASK;
 263                 paddr &= CACHE_LINE_MASK;
 264                 vaddr &= CACHE_LINE_MASK;
 265         }
 266
 267         num_lines = DIV_ROUND_UP(sz, L1_CACHE_BYTES);
 268
 269         /* MMUv2 and before: paddr contains stuffed vaddrs bits */
 270         paddr |= (vaddr >> PAGE_SHIFT) & 0x1F;
 271
 272         while (num_lines-- > 0) {
 273                 write_aux_reg(aux_cmd, paddr);
 274                 paddr += L1_CACHE_BYTES;
 275         }
 276 }
 277
 278 /*
 279  * For ARC700 MMUv3 I-cache and D-cache flushes
 280  * Also reused for HS38 aliasing I-cache configuration
 281  */
 282 static inline
 283 void __cache_line_loop_v3(phys_addr_t paddr, unsigned long vaddr,
 284                           unsigned long sz, const int op)
 285 {
 286         unsigned int aux_cmd, aux_tag;
 287         int num_lines;
 288         const int full_page = __builtin_constant_p(sz) && sz == PAGE_SIZE;
 289
 290         if (op == OP_INV_IC) {
 291                 aux_cmd = ARC_REG_IC_IVIL;
 292                 aux_tag = ARC_REG_IC_PTAG;
 293         } else {
 294                 aux_cmd = op & OP_INV ? ARC_REG_DC_IVDL : ARC_REG_DC_FLDL;
 295                 aux_tag = ARC_REG_DC_PTAG;
 296         }
 297
 298         /* Ensure we properly floor/ceil the non-line aligned/sized requests
 299          * and have @paddr - aligned to cache line and integral @num_lines.
 300          * This however can be avoided for page sized since:
 301          *  -@paddr will be cache-line aligned already (being page aligned)
 302          *  -@sz will be integral multiple of line size (being page sized).
 303          */
 304         if (!full_page) {
 305                 sz += paddr & ~CACHE_LINE_MASK;
 306                 paddr &= CACHE_LINE_MASK;
 307                 vaddr &= CACHE_LINE_MASK;
 308         }
 309         num_lines = DIV_ROUND_UP(sz, L1_CACHE_BYTES);
 310
 311         /*
 312          * MMUv3, cache ops require paddr in PTAG reg
 313          * if V-P const for loop, PTAG can be written once outside loop
 314          */
 315         if (full_page)
 316                 write_aux_reg(aux_tag, paddr);
 317
 318         /*
 319          * This is technically for MMU v4, using the MMU v3 programming model
 320          * Special work for HS38 aliasing I-cache configuration with PAE40
 321          *   - upper 8 bits of paddr need to be written into PTAG_HI
 322          *   - (and needs to be written before the lower 32 bits)
 323          * Note that PTAG_HI is hoisted outside the line loop
 324          */
 325         if (is_pae40_enabled() && op == OP_INV_IC)
 326                 write_aux_reg(ARC_REG_IC_PTAG_HI, (u64)paddr >> 32);
 327
 328         while (num_lines-- > 0) {
 329                 if (!full_page) {
 330                         write_aux_reg(aux_tag, paddr);
 331                         paddr += L1_CACHE_BYTES;
 332                 }
 333
 334                 write_aux_reg(aux_cmd, vaddr);
 335                 vaddr += L1_CACHE_BYTES;
 336         }
 337 }
 338
 339 /*
 340  * In HS38x (MMU v4), I-cache is VIPT (can alias), D-cache is PIPT
 341  * Here's how cache ops are implemented
 342  *
 343  *  - D-cache: only paddr needed (in DC_IVDL/DC_FLDL)
 344  *  - I-cache Non Aliasing: Despite VIPT, only paddr needed (in IC_IVIL)
 345  *  - I-cache Aliasing: Both vaddr and paddr needed (in IC_IVIL, IC_PTAG
 346  *    respectively, similar to MMU v3 programming model, hence
 347  *    __cache_line_loop_v3() is used)
 348  *
 349  * If PAE40 is enabled, independent of aliasing considerations, the higher bits
 350  * needs to be written into PTAG_HI
 351  */
 352 static inline
 353 void __cache_line_loop_v4(phys_addr_t paddr, unsigned long vaddr,
 354                           unsigned long sz, const int cacheop)
 355 {
 356         unsigned int aux_cmd;
 357         int num_lines;
 358         const int full_page_op = __builtin_constant_p(sz) && sz == PAGE_SIZE;
 359
 360         if (cacheop == OP_INV_IC) {
 361                 aux_cmd = ARC_REG_IC_IVIL;
 362         } else {
 363                 /* d$ cmd: INV (discard or wback-n-discard) OR FLUSH (wback) */
 364                 aux_cmd = cacheop & OP_INV ? ARC_REG_DC_IVDL : ARC_REG_DC_FLDL;
 365         }
 366
 367         /* Ensure we properly floor/ceil the non-line aligned/sized requests
 368          * and have @paddr - aligned to cache line and integral @num_lines.
 369          * This however can be avoided for page sized since:
 370          *  -@paddr will be cache-line aligned already (being page aligned)
 371          *  -@sz will be integral multiple of line size (being page sized).
 372          */
 373         if (!full_page_op) {
 374                 sz += paddr & ~CACHE_LINE_MASK;
 375                 paddr &= CACHE_LINE_MASK;
 376         }
 377
 378         num_lines = DIV_ROUND_UP(sz, L1_CACHE_BYTES);
 379
 380         /*
 381          * For HS38 PAE40 configuration
 382          *   - upper 8 bits of paddr need to be written into PTAG_HI
 383          *   - (and needs to be written before the lower 32 bits)
 384          */
 385         if (is_pae40_enabled()) {
 386                 if (cacheop == OP_INV_IC)
 387                         /*
 388                          * Non aliasing I-cache in HS38,
 389                          * aliasing I-cache handled in __cache_line_loop_v3()
 390                          */
 391                         write_aux_reg(ARC_REG_IC_PTAG_HI, (u64)paddr >> 32);
 392                 else
 393                         write_aux_reg(ARC_REG_DC_PTAG_HI, (u64)paddr >> 32);
 394         }
 395
 396         while (num_lines-- > 0) {
 397                 write_aux_reg(aux_cmd, paddr);
 398                 paddr += L1_CACHE_BYTES;
 399         }
 400 }
 401
 402 #if (CONFIG_ARC_MMU_VER < 3)
 403 #define __cache_line_loop       __cache_line_loop_v2
 404 #elif (CONFIG_ARC_MMU_VER == 3)
 405 #define __cache_line_loop       __cache_line_loop_v3
 406 #elif (CONFIG_ARC_MMU_VER > 3)
 407 #define __cache_line_loop       __cache_line_loop_v4
 408 #endif
 409
 410 #ifdef CONFIG_ARC_HAS_DCACHE
 411
 412 /***************************************************************
 413  * Machine specific helpers for Entire D-Cache or Per Line ops
 414  */
 415
 416 static inline void __before_dc_op(const int op)
 417 {
 418         if (op == OP_FLUSH_N_INV) {
 419                 /* Dcache provides 2 cmd: FLUSH or INV
 420                  * INV inturn has sub-modes: DISCARD or FLUSH-BEFORE
 421                  * flush-n-inv is achieved by INV cmd but with IM=1
 422                  * So toggle INV sub-mode depending on op request and default
 423                  */
 424                 const unsigned int ctl = ARC_REG_DC_CTRL;
 425                 write_aux_reg(ctl, read_aux_reg(ctl) | DC_CTRL_INV_MODE_FLUSH);
 426         }
 427 }
 428
 429 static inline void __after_dc_op(const int op)
 430 {
 431         if (op & OP_FLUSH) {
 432                 const unsigned int ctl = ARC_REG_DC_CTRL;
 433                 unsigned int reg;
 434
 435                 /* flush / flush-n-inv both wait */
 436                 while ((reg = read_aux_reg(ctl)) & DC_CTRL_FLUSH_STATUS)
 437                         ;
 438
 439                 /* Switch back to default Invalidate mode */
 440                 if (op == OP_FLUSH_N_INV)
 441                         write_aux_reg(ctl, reg & ~DC_CTRL_INV_MODE_FLUSH);
 442         }
 443 }
 444
 445 /*
 446  * Operation on Entire D-Cache
 447  * @op = {OP_INV, OP_FLUSH, OP_FLUSH_N_INV}
 448  * Note that constant propagation ensures all the checks are gone
 449  * in generated code
 450  */
 451 static inline void __dc_entire_op(const int op)
 452 {
 453         int aux;
 454
 455         __before_dc_op(op);
 456
 457         if (op & OP_INV)        /* Inv or flush-n-inv use same cmd reg */
 458                 aux = ARC_REG_DC_IVDC;
 459         else
 460                 aux = ARC_REG_DC_FLSH;
 461
 462         write_aux_reg(aux, 0x1);
 463
 464         __after_dc_op(op);
 465 }
 466
 467 /* For kernel mappings cache operation: index is same as paddr */
 468 #define __dc_line_op_k(p, sz, op)       __dc_line_op(p, p, sz, op)
 469
 470 /*
 471  * D-Cache Line ops: Per Line INV (discard or wback+discard) or FLUSH (wback)
 472  */
 473 static inline void __dc_line_op(phys_addr_t paddr, unsigned long vaddr,
 474                                 unsigned long sz, const int op)
 475 {
 476         unsigned long flags;
 477
 478         local_irq_save(flags);
 479
 480         __before_dc_op(op);
 481
 482         __cache_line_loop(paddr, vaddr, sz, op);
 483
 484         __after_dc_op(op);
 485
 486         local_irq_restore(flags);
 487 }
 488
 489 #else
 490
 491 #define __dc_entire_op(op)
 492 #define __dc_line_op(paddr, vaddr, sz, op)
 493 #define __dc_line_op_k(paddr, sz, op)
 494
 495 #endif /* CONFIG_ARC_HAS_DCACHE */
 496
 497 #ifdef CONFIG_ARC_HAS_ICACHE
 498
 499 static inline void __ic_entire_inv(void)
 500 {
 501         write_aux_reg(ARC_REG_IC_IVIC, 1);
 502         read_aux_reg(ARC_REG_IC_CTRL);  /* blocks */
 503 }
 504
 505 static inline void
 506 __ic_line_inv_vaddr_local(phys_addr_t paddr, unsigned long vaddr,
 507                           unsigned long sz)
 508 {
 509         unsigned long flags;
 510
 511         local_irq_save(flags);
 512         (*_cache_line_loop_ic_fn)(paddr, vaddr, sz, OP_INV_IC);
 513         local_irq_restore(flags);
 514 }
 515
 516 #ifndef CONFIG_SMP
 517
 518 #define __ic_line_inv_vaddr(p, v, s)    __ic_line_inv_vaddr_local(p, v, s)
 519
 520 #else
 521
 522 struct ic_inv_args {
 523         phys_addr_t paddr, vaddr;
 524         int sz;
 525 };
 526
 527 static void __ic_line_inv_vaddr_helper(void *info)
 528 {
 529         struct ic_inv_args *ic_inv = info;
 530
 531         __ic_line_inv_vaddr_local(ic_inv->paddr, ic_inv->vaddr, ic_inv->sz);
 532 }
 533
 534 static void __ic_line_inv_vaddr(phys_addr_t paddr, unsigned long vaddr,
 535                                 unsigned long sz)
 536 {
 537         struct ic_inv_args ic_inv = {
 538                 .paddr = paddr,
 539                 .vaddr = vaddr,
 540                 .sz    = sz
 541         };
 542
 543         on_each_cpu(__ic_line_inv_vaddr_helper, &ic_inv, 1);
 544 }
 545
 546 #endif  /* CONFIG_SMP */
 547
 548 #else   /* !CONFIG_ARC_HAS_ICACHE */
 549
 550 #define __ic_entire_inv()
 551 #define __ic_line_inv_vaddr(pstart, vstart, sz)
 552
 553 #endif /* CONFIG_ARC_HAS_ICACHE */
 554
 555 noinline void slc_op(phys_addr_t paddr, unsigned long sz, const int op)
 556 {
 557 #ifdef CONFIG_ISA_ARCV2
 558         /*
 559          * SLC is shared between all cores and concurrent aux operations from
 560          * multiple cores need to be serialized using a spinlock
 561          * A concurrent operation can be silently ignored and/or the old/new
 562          * operation can remain incomplete forever (lockup in SLC_CTRL_BUSY loop
 563          * below)
 564          */
 565         static DEFINE_SPINLOCK(lock);
 566         unsigned long flags;
 567         unsigned int ctrl;
 568
 569         spin_lock_irqsave(&lock, flags);
 570
 571         /*
 572          * The Region Flush operation is specified by CTRL.RGN_OP[11..9]
 573          *  - b'000 (default) is Flush,
 574          *  - b'001 is Invalidate if CTRL.IM == 0
 575          *  - b'001 is Flush-n-Invalidate if CTRL.IM == 1
 576          */
 577         ctrl = read_aux_reg(ARC_REG_SLC_CTRL);
 578
 579         /* Don't rely on default value of IM bit */
 580         if (!(op & OP_FLUSH))           /* i.e. OP_INV */
 581                 ctrl &= ~SLC_CTRL_IM;   /* clear IM: Disable flush before Inv */
 582         else
 583                 ctrl |= SLC_CTRL_IM;
 584
 585         if (op & OP_INV)
 586                 ctrl |= SLC_CTRL_RGN_OP_INV;    /* Inv or flush-n-inv */
 587         else
 588                 ctrl &= ~SLC_CTRL_RGN_OP_INV;
 589
 590         write_aux_reg(ARC_REG_SLC_CTRL, ctrl);
 591
 592         /*
 593          * Lower bits are ignored, no need to clip
 594          * END needs to be setup before START (latter triggers the operation)
 595          * END can't be same as START, so add (l2_line_sz - 1) to sz
 596          */
 597         write_aux_reg(ARC_REG_SLC_RGN_END, (paddr + sz + l2_line_sz - 1));
 598         write_aux_reg(ARC_REG_SLC_RGN_START, paddr);
 599
 600         while (read_aux_reg(ARC_REG_SLC_CTRL) & SLC_CTRL_BUSY);
 601
 602         spin_unlock_irqrestore(&lock, flags);
 603 #endif
 604 }
 605
 606 /***********************************************************
 607  * Exported APIs
 608  */
 609
 610 /*
 611  * Handle cache congruency of kernel and userspace mappings of page when kernel
 612  * writes-to/reads-from
 613  *
 614  * The idea is to defer flushing of kernel mapping after a WRITE, possible if:
 615  *  -dcache is NOT aliasing, hence any U/K-mappings of page are congruent
 616  *  -U-mapping doesn't exist yet for page (finalised in update_mmu_cache)
 617  *  -In SMP, if hardware caches are coherent
 618  *
 619  * There's a corollary case, where kernel READs from a userspace mapped page.
 620  * If the U-mapping is not congruent to to K-mapping, former needs flushing.
 621  */
 622 void flush_dcache_page(struct page *page)
 623 {
 624         struct address_space *mapping;
 625
 626         if (!cache_is_vipt_aliasing()) {
 627                 clear_bit(PG_dc_clean, &page->flags);
 628                 return;
 629         }
 630
 631         /* don't handle anon pages here */
 632         mapping = page_mapping(page);
 633         if (!mapping)
 634                 return;
 635
 636         /*
 637          * pagecache page, file not yet mapped to userspace
 638          * Make a note that K-mapping is dirty
 639          */
 640         if (!mapping_mapped(mapping)) {
 641                 clear_bit(PG_dc_clean, &page->flags);
 642         } else if (page_mapcount(page)) {
 643
 644                 /* kernel reading from page with U-mapping */
 645                 phys_addr_t paddr = (unsigned long)page_address(page);
 646                 unsigned long vaddr = page->index << PAGE_SHIFT;
 647
 648                 if (addr_not_cache_congruent(paddr, vaddr))
 649                         __flush_dcache_page(paddr, vaddr);
 650         }
 651 }
 652 EXPORT_SYMBOL(flush_dcache_page);
 653
 654 /*
 655  * DMA ops for systems with L1 cache only
 656  * Make memory coherent with L1 cache by flushing/invalidating L1 lines
 657  */
 658 static void __dma_cache_wback_inv_l1(phys_addr_t start, unsigned long sz)
 659 {
 660         __dc_line_op_k(start, sz, OP_FLUSH_N_INV);
 661 }
 662
 663 static void __dma_cache_inv_l1(phys_addr_t start, unsigned long sz)
 664 {
 665         __dc_line_op_k(start, sz, OP_INV);
 666 }
 667
 668 static void __dma_cache_wback_l1(phys_addr_t start, unsigned long sz)
 669 {
 670         __dc_line_op_k(start, sz, OP_FLUSH);
 671 }
 672
 673 /*
 674  * DMA ops for systems with both L1 and L2 caches, but without IOC
 675  * Both L1 and L2 lines need to be explicitly flushed/invalidated
 676  */
 677 static void __dma_cache_wback_inv_slc(phys_addr_t start, unsigned long sz)
 678 {
 679         __dc_line_op_k(start, sz, OP_FLUSH_N_INV);
 680         slc_op(start, sz, OP_FLUSH_N_INV);
 681 }
 682
 683 static void __dma_cache_inv_slc(phys_addr_t start, unsigned long sz)
 684 {
 685         __dc_line_op_k(start, sz, OP_INV);
 686         slc_op(start, sz, OP_INV);
 687 }
 688
 689 static void __dma_cache_wback_slc(phys_addr_t start, unsigned long sz)
 690 {
 691         __dc_line_op_k(start, sz, OP_FLUSH);
 692         slc_op(start, sz, OP_FLUSH);
 693 }
 694
 695 /*
 696  * DMA ops for systems with IOC
 697  * IOC hardware snoops all DMA traffic keeping the caches consistent with
 698  * memory - eliding need for any explicit cache maintenance of DMA buffers
 699  */
 700 static void __dma_cache_wback_inv_ioc(phys_addr_t start, unsigned long sz) {}
 701 static void __dma_cache_inv_ioc(phys_addr_t start, unsigned long sz) {}
 702 static void __dma_cache_wback_ioc(phys_addr_t start, unsigned long sz) {}
 703
 704 /*
 705  * Exported DMA API
 706  */
 707 void dma_cache_wback_inv(phys_addr_t start, unsigned long sz)
 708 {
 709         __dma_cache_wback_inv(start, sz);
 710 }
 711 EXPORT_SYMBOL(dma_cache_wback_inv);
 712
 713 void dma_cache_inv(phys_addr_t start, unsigned long sz)
 714 {
 715         __dma_cache_inv(start, sz);
 716 }
 717 EXPORT_SYMBOL(dma_cache_inv);
 718
 719 void dma_cache_wback(phys_addr_t start, unsigned long sz)
 720 {
 721         __dma_cache_wback(start, sz);
 722 }
 723 EXPORT_SYMBOL(dma_cache_wback);
 724
 725 /*
 726  * This is API for making I/D Caches consistent when modifying
 727  * kernel code (loadable modules, kprobes, kgdb...)
 728  * This is called on insmod, with kernel virtual address for CODE of
 729  * the module. ARC cache maintenance ops require PHY address thus we
 730  * need to convert vmalloc addr to PHY addr
 731  */
 732 void flush_icache_range(unsigned long kstart, unsigned long kend)
 733 {
 734         unsigned int tot_sz;
 735
 736         WARN(kstart < TASK_SIZE, "%s() can't handle user vaddr", __func__);
 737
 738         /* Shortcut for bigger flush ranges.
 739          * Here we don't care if this was kernel virtual or phy addr
 740          */
 741         tot_sz = kend - kstart;
 742         if (tot_sz > PAGE_SIZE) {
 743                 flush_cache_all();
 744                 return;
 745         }
 746
 747         /* Case: Kernel Phy addr (0x8000_0000 onwards) */
 748         if (likely(kstart > PAGE_OFFSET)) {
 749                 /*
 750                  * The 2nd arg despite being paddr will be used to index icache
 751                  * This is OK since no alternate virtual mappings will exist
 752                  * given the callers for this case: kprobe/kgdb in built-in
 753                  * kernel code only.
 754                  */
 755                 __sync_icache_dcache(kstart, kstart, kend - kstart);
 756                 return;
 757         }
 758
 759         /*
 760          * Case: Kernel Vaddr (0x7000_0000 to 0x7fff_ffff)
 761          * (1) ARC Cache Maintenance ops only take Phy addr, hence special
 762          *     handling of kernel vaddr.
 763          *
 764          * (2) Despite @tot_sz being < PAGE_SIZE (bigger cases handled already),
 765          *     it still needs to handle  a 2 page scenario, where the range
 766          *     straddles across 2 virtual pages and hence need for loop
 767          */
 768         while (tot_sz > 0) {
 769                 unsigned int off, sz;
 770                 unsigned long phy, pfn;
 771
 772                 off = kstart % PAGE_SIZE;
 773                 pfn = vmalloc_to_pfn((void *)kstart);
 774                 phy = (pfn << PAGE_SHIFT) + off;
 775                 sz = min_t(unsigned int, tot_sz, PAGE_SIZE - off);
 776                 __sync_icache_dcache(phy, kstart, sz);
 777                 kstart += sz;
 778                 tot_sz -= sz;
 779         }
 780 }
 781 EXPORT_SYMBOL(flush_icache_range);
 782
 783 /*
 784  * General purpose helper to make I and D cache lines consistent.
 785  * @paddr is phy addr of region
 786  * @vaddr is typically user vaddr (breakpoint) or kernel vaddr (vmalloc)
 787  *    However in one instance, when called by kprobe (for a breakpt in
 788  *    builtin kernel code) @vaddr will be paddr only, meaning CDU operation will
 789  *    use a paddr to index the cache (despite VIPT). This is fine since since a
 790  *    builtin kernel page will not have any virtual mappings.
 791  *    kprobe on loadable module will be kernel vaddr.
 792  */
 793 void __sync_icache_dcache(phys_addr_t paddr, unsigned long vaddr, int len)
 794 {
 795         __dc_line_op(paddr, vaddr, len, OP_FLUSH_N_INV);
 796         __ic_line_inv_vaddr(paddr, vaddr, len);
 797 }
 798
 799 /* wrapper to compile time eliminate alignment checks in flush loop */
 800 void __inv_icache_page(phys_addr_t paddr, unsigned long vaddr)
 801 {
 802         __ic_line_inv_vaddr(paddr, vaddr, PAGE_SIZE);
 803 }
 804
 805 /*
 806  * wrapper to clearout kernel or userspace mappings of a page
 807  * For kernel mappings @vaddr == @paddr
 808  */
 809 void __flush_dcache_page(phys_addr_t paddr, unsigned long vaddr)
 810 {
 811         __dc_line_op(paddr, vaddr & PAGE_MASK, PAGE_SIZE, OP_FLUSH_N_INV);
 812 }
 813
 814 noinline void flush_cache_all(void)
 815 {
 816         unsigned long flags;
 817
 818         local_irq_save(flags);
 819
 820         __ic_entire_inv();
 821         __dc_entire_op(OP_FLUSH_N_INV);
 822
 823         local_irq_restore(flags);
 824
 825 }
 826
 827 #ifdef CONFIG_ARC_CACHE_VIPT_ALIASING
 828
 829 void flush_cache_mm(struct mm_struct *mm)
 830 {
 831         flush_cache_all();
 832 }
 833
 834 void flush_cache_page(struct vm_area_struct *vma, unsigned long u_vaddr,
 835                       unsigned long pfn)
 836 {
 837         unsigned int paddr = pfn << PAGE_SHIFT;
 838
 839         u_vaddr &= PAGE_MASK;
 840
 841         __flush_dcache_page(paddr, u_vaddr);
 842
 843         if (vma->vm_flags & VM_EXEC)
 844                 __inv_icache_page(paddr, u_vaddr);
 845 }
 846
 847 void flush_cache_range(struct vm_area_struct *vma, unsigned long start,
 848                        unsigned long end)
 849 {
 850         flush_cache_all();
 851 }
 852
 853 void flush_anon_page(struct vm_area_struct *vma, struct page *page,
 854                      unsigned long u_vaddr)
 855 {
 856         /* TBD: do we really need to clear the kernel mapping */
 857         __flush_dcache_page(page_address(page), u_vaddr);
 858         __flush_dcache_page(page_address(page), page_address(page));
 859
 860 }
 861
 862 #endif
 863
 864 void copy_user_highpage(struct page *to, struct page *from,
 865         unsigned long u_vaddr, struct vm_area_struct *vma)
 866 {
 867         void *kfrom = kmap_atomic(from);
 868         void *kto = kmap_atomic(to);
 869         int clean_src_k_mappings = 0;
 870
 871         /*
 872          * If SRC page was already mapped in userspace AND it's U-mapping is
 873          * not congruent with K-mapping, sync former to physical page so that
 874          * K-mapping in memcpy below, sees the right data
 875          *
 876          * Note that while @u_vaddr refers to DST page's userspace vaddr, it is
 877          * equally valid for SRC page as well
 878          *
 879          * For !VIPT cache, all of this gets compiled out as
 880          * addr_not_cache_congruent() is 0
 881          */
 882         if (page_mapcount(from) && addr_not_cache_congruent(kfrom, u_vaddr)) {
 883                 __flush_dcache_page((unsigned long)kfrom, u_vaddr);
 884                 clean_src_k_mappings = 1;
 885         }
 886
 887         copy_page(kto, kfrom);
 888
 889         /*
 890          * Mark DST page K-mapping as dirty for a later finalization by
 891          * update_mmu_cache(). Although the finalization could have been done
 892          * here as well (given that both vaddr/paddr are available).
 893          * But update_mmu_cache() already has code to do that for other
 894          * non copied user pages (e.g. read faults which wire in pagecache page
 895          * directly).
 896          */
 897         clear_bit(PG_dc_clean, &to->flags);
 898
 899         /*
 900          * if SRC was already usermapped and non-congruent to kernel mapping
 901          * sync the kernel mapping back to physical page
 902          */
 903         if (clean_src_k_mappings) {
 904                 __flush_dcache_page((unsigned long)kfrom, (unsigned long)kfrom);
 905                 set_bit(PG_dc_clean, &from->flags);
 906         } else {
 907                 clear_bit(PG_dc_clean, &from->flags);
 908         }
 909
 910         kunmap_atomic(kto);
 911         kunmap_atomic(kfrom);
 912 }
 913
 914 void clear_user_page(void *to, unsigned long u_vaddr, struct page *page)
 915 {
 916         clear_page(to);
 917         clear_bit(PG_dc_clean, &page->flags);
 918 }
 919
 920
 921 /**********************************************************************
 922  * Explicit Cache flush request from user space via syscall
 923  * Needed for JITs which generate code on the fly
 924  */
 925 SYSCALL_DEFINE3(cacheflush, uint32_t, start, uint32_t, sz, uint32_t, flags)
 926 {
 927         /* TBD: optimize this */
 928         flush_cache_all();
 929         return 0;
 930 }
 931
 932 void arc_cache_init(void)
 933 {
 934         unsigned int __maybe_unused cpu = smp_processor_id();
 935         char str[256];
 936
 937         printk(arc_cache_mumbojumbo(0, str, sizeof(str)));
 938
 939         /*
 940          * Only master CPU needs to execute rest of function:
 941          *  - Assume SMP so all cores will have same cache config so
 942          *    any geomtry checks will be same for all
 943          *  - IOC setup / dma callbacks only need to be setup once
 944          */
 945         if (cpu)
 946                 return;
 947
 948         if (IS_ENABLED(CONFIG_ARC_HAS_ICACHE)) {
 949                 struct cpuinfo_arc_cache *ic = &cpuinfo_arc700[cpu].icache;
 950
 951                 if (!ic->ver)
 952                         panic("cache support enabled but non-existent cache\n");
 953
 954                 if (ic->line_len != L1_CACHE_BYTES)
 955                         panic("ICache line [%d] != kernel Config [%d]",
 956                               ic->line_len, L1_CACHE_BYTES);
 957
 958                 if (ic->ver != CONFIG_ARC_MMU_VER)
 959                         panic("Cache ver [%d] doesn't match MMU ver [%d]\n",
 960                               ic->ver, CONFIG_ARC_MMU_VER);
 961
 962                 /*
 963                  * In MMU v4 (HS38x) the aliasing icache config uses IVIL/PTAG
 964                  * pair to provide vaddr/paddr respectively, just as in MMU v3
 965                  */
 966                 if (is_isa_arcv2() && ic->alias)
 967                         _cache_line_loop_ic_fn = __cache_line_loop_v3;
 968                 else
 969                         _cache_line_loop_ic_fn = __cache_line_loop;
 970         }
 971
 972         if (IS_ENABLED(CONFIG_ARC_HAS_DCACHE)) {
 973                 struct cpuinfo_arc_cache *dc = &cpuinfo_arc700[cpu].dcache;
 974
 975                 if (!dc->ver)
 976                         panic("cache support enabled but non-existent cache\n");
 977
 978                 if (dc->line_len != L1_CACHE_BYTES)
 979                         panic("DCache line [%d] != kernel Config [%d]",
 980                               dc->line_len, L1_CACHE_BYTES);
 981
 982                 /* check for D-Cache aliasing on ARCompact: ARCv2 has PIPT */
 983                 if (is_isa_arcompact()) {
 984                         int handled = IS_ENABLED(CONFIG_ARC_CACHE_VIPT_ALIASING);
 985
 986                         if (dc->alias && !handled)
 987                                 panic("Enable CONFIG_ARC_CACHE_VIPT_ALIASING\n");
 988                         else if (!dc->alias && handled)
 989                                 panic("Disable CONFIG_ARC_CACHE_VIPT_ALIASING\n");
 990                 }
 991         }
 992
 993         if (is_isa_arcv2() && l2_line_sz && !slc_enable) {
 994
 995                 /* IM set : flush before invalidate */
 996                 write_aux_reg(ARC_REG_SLC_CTRL,
 997                         read_aux_reg(ARC_REG_SLC_CTRL) | SLC_CTRL_IM);
 998
 999                 write_aux_reg(ARC_REG_SLC_INVALIDATE, 1);
1000
1001                 /* Important to wait for flush to complete */
1002                 while (read_aux_reg(ARC_REG_SLC_CTRL) & SLC_CTRL_BUSY);
1003                 write_aux_reg(ARC_REG_SLC_CTRL,
1004                         read_aux_reg(ARC_REG_SLC_CTRL) | SLC_CTRL_DISABLE);
1005         }
1006
1007         if (is_isa_arcv2() && ioc_enable) {
1008                 /* IO coherency base - 0x8z */
1009                 write_aux_reg(ARC_REG_IO_COH_AP0_BASE, 0x80000);
1010                 /* IO coherency aperture size - 512Mb: 0x8z-0xAz */
1011                 write_aux_reg(ARC_REG_IO_COH_AP0_SIZE, 0x11);
1012                 /* Enable partial writes */
1013                 write_aux_reg(ARC_REG_IO_COH_PARTIAL, 1);
1014                 /* Enable IO coherency */
1015                 write_aux_reg(ARC_REG_IO_COH_ENABLE, 1);
1016
1017                 __dma_cache_wback_inv = __dma_cache_wback_inv_ioc;
1018                 __dma_cache_inv = __dma_cache_inv_ioc;
1019                 __dma_cache_wback = __dma_cache_wback_ioc;
1020         } else if (is_isa_arcv2() && l2_line_sz && slc_enable) {
1021                 __dma_cache_wback_inv = __dma_cache_wback_inv_slc;
1022                 __dma_cache_inv = __dma_cache_inv_slc;
1023                 __dma_cache_wback = __dma_cache_wback_slc;
1024         } else {
1025                 __dma_cache_wback_inv = __dma_cache_wback_inv_l1;
1026                 __dma_cache_inv = __dma_cache_inv_l1;
1027                 __dma_cache_wback = __dma_cache_wback_l1;
1028         }
1029 }