arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2002, 2003, 2004, 2005, 2007  Maciej W. Rozycki
  12  * Copyright (C) 2000, 2001, 2012 MIPS Technologies, Inc.  All rights reserved.
  13  * Copyright (C) 2014, Imagination Technologies Ltd.
  14  */
  15 #include <linux/bitops.h>
  16 #include <linux/bug.h>
  17 #include <linux/compiler.h>
  18 #include <linux/context_tracking.h>
  19 #include <linux/cpu_pm.h>
  20 #include <linux/kexec.h>
  21 #include <linux/init.h>
  22 #include <linux/kernel.h>
  23 #include <linux/module.h>
  24 #include <linux/extable.h>
  25 #include <linux/mm.h>
  26 #include <linux/sched.h>
  27 #include <linux/smp.h>
  28 #include <linux/spinlock.h>
  29 #include <linux/kallsyms.h>
  30 #include <linux/bootmem.h>
  31 #include <linux/interrupt.h>
  32 #include <linux/ptrace.h>
  33 #include <linux/kgdb.h>
  34 #include <linux/kdebug.h>
  35 #include <linux/kprobes.h>
  36 #include <linux/notifier.h>
  37 #include <linux/kdb.h>
  38 #include <linux/irq.h>
  39 #include <linux/perf_event.h>
  40
  41 #include <asm/addrspace.h>
  42 #include <asm/bootinfo.h>
  43 #include <asm/branch.h>
  44 #include <asm/break.h>
  45 #include <asm/cop2.h>
  46 #include <asm/cpu.h>
  47 #include <asm/cpu-type.h>
  48 #include <asm/dsp.h>
  49 #include <asm/fpu.h>
  50 #include <asm/fpu_emulator.h>
  51 #include <asm/idle.h>
  52 #include <asm/mips-cm.h>
  53 #include <asm/mips-r2-to-r6-emul.h>
  54 #include <asm/mipsregs.h>
  55 #include <asm/mipsmtregs.h>
  56 #include <asm/module.h>
  57 #include <asm/msa.h>
  58 #include <asm/pgtable.h>
  59 #include <asm/ptrace.h>
  60 #include <asm/sections.h>
  61 #include <asm/siginfo.h>
  62 #include <asm/tlbdebug.h>
  63 #include <asm/traps.h>
  64 #include <asm/uaccess.h>
  65 #include <asm/watch.h>
  66 #include <asm/mmu_context.h>
  67 #include <asm/types.h>
  68 #include <asm/stacktrace.h>
  69 #include <asm/uasm.h>
  70
  71 extern void check_wait(void);
  72 extern asmlinkage void rollback_handle_int(void);
  73 extern asmlinkage void handle_int(void);
  74 extern u32 handle_tlbl[];
  75 extern u32 handle_tlbs[];
  76 extern u32 handle_tlbm[];
  77 extern asmlinkage void handle_adel(void);
  78 extern asmlinkage void handle_ades(void);
  79 extern asmlinkage void handle_ibe(void);
  80 extern asmlinkage void handle_dbe(void);
  81 extern asmlinkage void handle_sys(void);
  82 extern asmlinkage void handle_bp(void);
  83 extern asmlinkage void handle_ri(void);
  84 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  85 extern asmlinkage void handle_ri_rdhwr(void);
  86 extern asmlinkage void handle_cpu(void);
  87 extern asmlinkage void handle_ov(void);
  88 extern asmlinkage void handle_tr(void);
  89 extern asmlinkage void handle_msa_fpe(void);
  90 extern asmlinkage void handle_fpe(void);
  91 extern asmlinkage void handle_ftlb(void);
  92 extern asmlinkage void handle_msa(void);
  93 extern asmlinkage void handle_mdmx(void);
  94 extern asmlinkage void handle_watch(void);
  95 extern asmlinkage void handle_mt(void);
  96 extern asmlinkage void handle_dsp(void);
  97 extern asmlinkage void handle_mcheck(void);
  98 extern asmlinkage void handle_reserved(void);
  99 extern void tlb_do_page_fault_0(void);
 100
 101 void (*board_be_init)(void);
 102 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
 103 void (*board_nmi_handler_setup)(void);
 104 void (*board_ejtag_handler_setup)(void);
 105 void (*board_bind_eic_interrupt)(int irq, int regset);
 106 void (*board_ebase_setup)(void);
 107 void(*board_cache_error_setup)(void);
 108
 109 static void show_raw_backtrace(unsigned long reg29)
 110 {
 111         unsigned long *sp = (unsigned long *)(reg29 & ~3);
 112         unsigned long addr;
 113
 114         printk("Call Trace:");
 115 #ifdef CONFIG_KALLSYMS
 116         printk("\n");
 117 #endif
 118         while (!kstack_end(sp)) {
 119                 unsigned long __user *p =
 120                         (unsigned long __user *)(unsigned long)sp++;
 121                 if (__get_user(addr, p)) {
 122                         printk(" (Bad stack address)");
 123                         break;
 124                 }
 125                 if (__kernel_text_address(addr))
 126                         print_ip_sym(addr);
 127         }
 128         printk("\n");
 129 }
 130
 131 #ifdef CONFIG_KALLSYMS
 132 int raw_show_trace;
 133 static int __init set_raw_show_trace(char *str)
 134 {
 135         raw_show_trace = 1;
 136         return 1;
 137 }
 138 __setup("raw_show_trace", set_raw_show_trace);
 139 #endif
 140
 141 static void show_backtrace(struct task_struct *task, const struct pt_regs *regs)
 142 {
 143         unsigned long sp = regs->regs[29];
 144         unsigned long ra = regs->regs[31];
 145         unsigned long pc = regs->cp0_epc;
 146
 147         if (!task)
 148                 task = current;
 149
 150         if (raw_show_trace || user_mode(regs) || !__kernel_text_address(pc)) {
 151                 show_raw_backtrace(sp);
 152                 return;
 153         }
 154         printk("Call Trace:\n");
 155         do {
 156                 print_ip_sym(pc);
 157                 pc = unwind_stack(task, &sp, pc, &ra);
 158         } while (pc);
 159         printk("\n");
 160 }
 161
 162 /*
 163  * This routine abuses get_user()/put_user() to reference pointers
 164  * with at least a bit of error checking ...
 165  */
 166 static void show_stacktrace(struct task_struct *task,
 167         const struct pt_regs *regs)
 168 {
 169         const int field = 2 * sizeof(unsigned long);
 170         long stackdata;
 171         int i;
 172         unsigned long __user *sp = (unsigned long __user *)regs->regs[29];
 173
 174         printk("Stack :");
 175         i = 0;
 176         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 177                 if (i && ((i % (64 / field)) == 0))
 178                         printk("\n       ");
 179                 if (i > 39) {
 180                         printk(" ...");
 181                         break;
 182                 }
 183
 184                 if (__get_user(stackdata, sp++)) {
 185                         printk(" (Bad stack address)");
 186                         break;
 187                 }
 188
 189                 printk(" %0*lx", field, stackdata);
 190                 i++;
 191         }
 192         printk("\n");
 193         show_backtrace(task, regs);
 194 }
 195
 196 void show_stack(struct task_struct *task, unsigned long *sp)
 197 {
 198         struct pt_regs regs;
 199         mm_segment_t old_fs = get_fs();
 200         if (sp) {
 201                 regs.regs[29] = (unsigned long)sp;
 202                 regs.regs[31] = 0;
 203                 regs.cp0_epc = 0;
 204         } else {
 205                 if (task && task != current) {
 206                         regs.regs[29] = task->thread.reg29;
 207                         regs.regs[31] = 0;
 208                         regs.cp0_epc = task->thread.reg31;
 209 #ifdef CONFIG_KGDB_KDB
 210                 } else if (atomic_read(&kgdb_active) != -1 &&
 211                            kdb_current_regs) {
 212                         memcpy(&regs, kdb_current_regs, sizeof(regs));
 213 #endif /* CONFIG_KGDB_KDB */
 214                 } else {
 215                         prepare_frametrace(&regs);
 216                 }
 217         }
 218         /*
 219          * show_stack() deals exclusively with kernel mode, so be sure to access
 220          * the stack in the kernel (not user) address space.
 221          */
 222         set_fs(KERNEL_DS);
 223         show_stacktrace(task, &regs);
 224         set_fs(old_fs);
 225 }
 226
 227 static void show_code(unsigned int __user *pc)
 228 {
 229         long i;
 230         unsigned short __user *pc16 = NULL;
 231
 232         printk("\nCode:");
 233
 234         if ((unsigned long)pc & 1)
 235                 pc16 = (unsigned short __user *)((unsigned long)pc & ~1);
 236         for(i = -3 ; i < 6 ; i++) {
 237                 unsigned int insn;
 238                 if (pc16 ? __get_user(insn, pc16 + i) : __get_user(insn, pc + i)) {
 239                         printk(" (Bad address in epc)\n");
 240                         break;
 241                 }
 242                 printk("%c%0*x%c", (i?' ':'<'), pc16 ? 4 : 8, insn, (i?' ':'>'));
 243         }
 244 }
 245
 246 static void __show_regs(const struct pt_regs *regs)
 247 {
 248         const int field = 2 * sizeof(unsigned long);
 249         unsigned int cause = regs->cp0_cause;
 250         unsigned int exccode;
 251         int i;
 252
 253         show_regs_print_info(KERN_DEFAULT);
 254
 255         /*
 256          * Saved main processor registers
 257          */
 258         for (i = 0; i < 32; ) {
 259                 if ((i % 4) == 0)
 260                         printk("$%2d   :", i);
 261                 if (i == 0)
 262                         printk(" %0*lx", field, 0UL);
 263                 else if (i == 26 || i == 27)
 264                         printk(" %*s", field, "");
 265                 else
 266                         printk(" %0*lx", field, regs->regs[i]);
 267
 268                 i++;
 269                 if ((i % 4) == 0)
 270                         printk("\n");
 271         }
 272
 273 #ifdef CONFIG_CPU_HAS_SMARTMIPS
 274         printk("Acx    : %0*lx\n", field, regs->acx);
 275 #endif
 276         printk("Hi    : %0*lx\n", field, regs->hi);
 277         printk("Lo    : %0*lx\n", field, regs->lo);
 278
 279         /*
 280          * Saved cp0 registers
 281          */
 282         printk("epc   : %0*lx %pS\n", field, regs->cp0_epc,
 283                (void *) regs->cp0_epc);
 284         printk("ra    : %0*lx %pS\n", field, regs->regs[31],
 285                (void *) regs->regs[31]);
 286
 287         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 288
 289         if (cpu_has_3kex) {
 290                 if (regs->cp0_status & ST0_KUO)
 291                         printk("KUo ");
 292                 if (regs->cp0_status & ST0_IEO)
 293                         printk("IEo ");
 294                 if (regs->cp0_status & ST0_KUP)
 295                         printk("KUp ");
 296                 if (regs->cp0_status & ST0_IEP)
 297                         printk("IEp ");
 298                 if (regs->cp0_status & ST0_KUC)
 299                         printk("KUc ");
 300                 if (regs->cp0_status & ST0_IEC)
 301                         printk("IEc ");
 302         } else if (cpu_has_4kex) {
 303                 if (regs->cp0_status & ST0_KX)
 304                         printk("KX ");
 305                 if (regs->cp0_status & ST0_SX)
 306                         printk("SX ");
 307                 if (regs->cp0_status & ST0_UX)
 308                         printk("UX ");
 309                 switch (regs->cp0_status & ST0_KSU) {
 310                 case KSU_USER:
 311                         printk("USER ");
 312                         break;
 313                 case KSU_SUPERVISOR:
 314                         printk("SUPERVISOR ");
 315                         break;
 316                 case KSU_KERNEL:
 317                         printk("KERNEL ");
 318                         break;
 319                 default:
 320                         printk("BAD_MODE ");
 321                         break;
 322                 }
 323                 if (regs->cp0_status & ST0_ERL)
 324                         printk("ERL ");
 325                 if (regs->cp0_status & ST0_EXL)
 326                         printk("EXL ");
 327                 if (regs->cp0_status & ST0_IE)
 328                         printk("IE ");
 329         }
 330         printk("\n");
 331
 332         exccode = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 333         printk("Cause : %08x (ExcCode %02x)\n", cause, exccode);
 334
 335         if (1 <= exccode && exccode <= 5)
 336                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 337
 338         printk("PrId  : %08x (%s)\n", read_c0_prid(),
 339                cpu_name_string());
 340 }
 341
 342 /*
 343  * FIXME: really the generic show_regs should take a const pointer argument.
 344  */
 345 void show_regs(struct pt_regs *regs)
 346 {
 347         __show_regs((struct pt_regs *)regs);
 348 }
 349
 350 void show_registers(struct pt_regs *regs)
 351 {
 352         const int field = 2 * sizeof(unsigned long);
 353         mm_segment_t old_fs = get_fs();
 354
 355         __show_regs(regs);
 356         print_modules();
 357         printk("Process %s (pid: %d, threadinfo=%p, task=%p, tls=%0*lx)\n",
 358                current->comm, current->pid, current_thread_info(), current,
 359               field, current_thread_info()->tp_value);
 360         if (cpu_has_userlocal) {
 361                 unsigned long tls;
 362
 363                 tls = read_c0_userlocal();
 364                 if (tls != current_thread_info()->tp_value)
 365                         printk("*HwTLS: %0*lx\n", field, tls);
 366         }
 367
 368         if (!user_mode(regs))
 369                 /* Necessary for getting the correct stack content */
 370                 set_fs(KERNEL_DS);
 371         show_stacktrace(current, regs);
 372         show_code((unsigned int __user *) regs->cp0_epc);
 373         printk("\n");
 374         set_fs(old_fs);
 375 }
 376
 377 static DEFINE_RAW_SPINLOCK(die_lock);
 378
 379 void __noreturn die(const char *str, struct pt_regs *regs)
 380 {
 381         static int die_counter;
 382         int sig = SIGSEGV;
 383
 384         oops_enter();
 385
 386         if (notify_die(DIE_OOPS, str, regs, 0, current->thread.trap_nr,
 387                        SIGSEGV) == NOTIFY_STOP)
 388                 sig = 0;
 389
 390         console_verbose();
 391         raw_spin_lock_irq(&die_lock);
 392         bust_spinlocks(1);
 393
 394         printk("%s[#%d]:\n", str, ++die_counter);
 395         show_registers(regs);
 396         add_taint(TAINT_DIE, LOCKDEP_NOW_UNRELIABLE);
 397         raw_spin_unlock_irq(&die_lock);
 398
 399         oops_exit();
 400
 401         if (in_interrupt())
 402                 panic("Fatal exception in interrupt");
 403
 404         if (panic_on_oops)
 405                 panic("Fatal exception");
 406
 407         if (regs && kexec_should_crash(current))
 408                 crash_kexec(regs);
 409
 410         do_exit(sig);
 411 }
 412
 413 extern struct exception_table_entry __start___dbe_table[];
 414 extern struct exception_table_entry __stop___dbe_table[];
 415
 416 __asm__(
 417 "       .section        __dbe_table, \"a\"\n"
 418 "       .previous                       \n");
 419
 420 /* Given an address, look for it in the exception tables. */
 421 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 422 {
 423         const struct exception_table_entry *e;
 424
 425         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 426         if (!e)
 427                 e = search_module_dbetables(addr);
 428         return e;
 429 }
 430
 431 asmlinkage void do_be(struct pt_regs *regs)
 432 {
 433         const int field = 2 * sizeof(unsigned long);
 434         const struct exception_table_entry *fixup = NULL;
 435         int data = regs->cp0_cause & 4;
 436         int action = MIPS_BE_FATAL;
 437         enum ctx_state prev_state;
 438
 439         prev_state = exception_enter();
 440         /* XXX For now.  Fixme, this searches the wrong table ...  */
 441         if (data && !user_mode(regs))
 442                 fixup = search_dbe_tables(exception_epc(regs));
 443
 444         if (fixup)
 445                 action = MIPS_BE_FIXUP;
 446
 447         if (board_be_handler)
 448                 action = board_be_handler(regs, fixup != NULL);
 449         else
 450                 mips_cm_error_report();
 451
 452         switch (action) {
 453         case MIPS_BE_DISCARD:
 454                 goto out;
 455         case MIPS_BE_FIXUP:
 456                 if (fixup) {
 457                         regs->cp0_epc = fixup->nextinsn;
 458                         goto out;
 459                 }
 460                 break;
 461         default:
 462                 break;
 463         }
 464
 465         /*
 466          * Assume it would be too dangerous to continue ...
 467          */
 468         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 469                data ? "Data" : "Instruction",
 470                field, regs->cp0_epc, field, regs->regs[31]);
 471         if (notify_die(DIE_OOPS, "bus error", regs, 0, current->thread.trap_nr,
 472                        SIGBUS) == NOTIFY_STOP)
 473                 goto out;
 474
 475         die_if_kernel("Oops", regs);
 476         force_sig(SIGBUS, current);
 477
 478 out:
 479         exception_exit(prev_state);
 480 }
 481
 482 /*
 483  * ll/sc, rdhwr, sync emulation
 484  */
 485
 486 #define OPCODE 0xfc000000
 487 #define BASE   0x03e00000
 488 #define RT     0x001f0000
 489 #define OFFSET 0x0000ffff
 490 #define LL     0xc0000000
 491 #define SC     0xe0000000
 492 #define SPEC0  0x00000000
 493 #define SPEC3  0x7c000000
 494 #define RD     0x0000f800
 495 #define FUNC   0x0000003f
 496 #define SYNC   0x0000000f
 497 #define RDHWR  0x0000003b
 498
 499 /*  microMIPS definitions   */
 500 #define MM_POOL32A_FUNC 0xfc00ffff
 501 #define MM_RDHWR        0x00006b3c
 502 #define MM_RS           0x001f0000
 503 #define MM_RT           0x03e00000
 504
 505 /*
 506  * The ll_bit is cleared by r*_switch.S
 507  */
 508
 509 unsigned int ll_bit;
 510 struct task_struct *ll_task;
 511
 512 static inline int simulate_ll(struct pt_regs *regs, unsigned int opcode)
 513 {
 514         unsigned long value, __user *vaddr;
 515         long offset;
 516
 517         /*
 518          * analyse the ll instruction that just caused a ri exception
 519          * and put the referenced address to addr.
 520          */
 521
 522         /* sign extend offset */
 523         offset = opcode & OFFSET;
 524         offset <<= 16;
 525         offset >>= 16;
 526
 527         vaddr = (unsigned long __user *)
 528                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 529
 530         if ((unsigned long)vaddr & 3)
 531                 return SIGBUS;
 532         if (get_user(value, vaddr))
 533                 return SIGSEGV;
 534
 535         preempt_disable();
 536
 537         if (ll_task == NULL || ll_task == current) {
 538                 ll_bit = 1;
 539         } else {
 540                 ll_bit = 0;
 541         }
 542         ll_task = current;
 543
 544         preempt_enable();
 545
 546         regs->regs[(opcode & RT) >> 16] = value;
 547
 548         return 0;
 549 }
 550
 551 static inline int simulate_sc(struct pt_regs *regs, unsigned int opcode)
 552 {
 553         unsigned long __user *vaddr;
 554         unsigned long reg;
 555         long offset;
 556
 557         /*
 558          * analyse the sc instruction that just caused a ri exception
 559          * and put the referenced address to addr.
 560          */
 561
 562         /* sign extend offset */
 563         offset = opcode & OFFSET;
 564         offset <<= 16;
 565         offset >>= 16;
 566
 567         vaddr = (unsigned long __user *)
 568                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 569         reg = (opcode & RT) >> 16;
 570
 571         if ((unsigned long)vaddr & 3)
 572                 return SIGBUS;
 573
 574         preempt_disable();
 575
 576         if (ll_bit == 0 || ll_task != current) {
 577                 regs->regs[reg] = 0;
 578                 preempt_enable();
 579                 return 0;
 580         }
 581
 582         preempt_enable();
 583
 584         if (put_user(regs->regs[reg], vaddr))
 585                 return SIGSEGV;
 586
 587         regs->regs[reg] = 1;
 588
 589         return 0;
 590 }
 591
 592 /*
 593  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 594  * opcodes are supposed to result in coprocessor unusable exceptions if
 595  * executed on ll/sc-less processors.  That's the theory.  In practice a
 596  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 597  * instead, so we're doing the emulation thing in both exception handlers.
 598  */
 599 static int simulate_llsc(struct pt_regs *regs, unsigned int opcode)
 600 {
 601         if ((opcode & OPCODE) == LL) {
 602                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 603                                 1, regs, 0);
 604                 return simulate_ll(regs, opcode);
 605         }
 606         if ((opcode & OPCODE) == SC) {
 607                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 608                                 1, regs, 0);
 609                 return simulate_sc(regs, opcode);
 610         }
 611
 612         return -1;                      /* Must be something else ... */
 613 }
 614
 615 /*
 616  * Simulate trapping 'rdhwr' instructions to provide user accessible
 617  * registers not implemented in hardware.
 618  */
 619 static int simulate_rdhwr(struct pt_regs *regs, int rd, int rt)
 620 {
 621         struct thread_info *ti = task_thread_info(current);
 622
 623         perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 624                         1, regs, 0);
 625         switch (rd) {
 626         case MIPS_HWR_CPUNUM:           /* CPU number */
 627                 regs->regs[rt] = smp_processor_id();
 628                 return 0;
 629         case MIPS_HWR_SYNCISTEP:        /* SYNCI length */
 630                 regs->regs[rt] = min(current_cpu_data.dcache.linesz,
 631                                      current_cpu_data.icache.linesz);
 632                 return 0;
 633         case MIPS_HWR_CC:               /* Read count register */
 634                 regs->regs[rt] = read_c0_count();
 635                 return 0;
 636         case MIPS_HWR_CCRES:            /* Count register resolution */
 637                 switch (current_cpu_type()) {
 638                 case CPU_20KC:
 639                 case CPU_25KF:
 640                         regs->regs[rt] = 1;
 641                         break;
 642                 default:
 643                         regs->regs[rt] = 2;
 644                 }
 645                 return 0;
 646         case MIPS_HWR_ULR:              /* Read UserLocal register */
 647                 regs->regs[rt] = ti->tp_value;
 648                 return 0;
 649         default:
 650                 return -1;
 651         }
 652 }
 653
 654 static int simulate_rdhwr_normal(struct pt_regs *regs, unsigned int opcode)
 655 {
 656         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 657                 int rd = (opcode & RD) >> 11;
 658                 int rt = (opcode & RT) >> 16;
 659
 660                 simulate_rdhwr(regs, rd, rt);
 661                 return 0;
 662         }
 663
 664         /* Not ours.  */
 665         return -1;
 666 }
 667
 668 static int simulate_rdhwr_mm(struct pt_regs *regs, unsigned int opcode)
 669 {
 670         if ((opcode & MM_POOL32A_FUNC) == MM_RDHWR) {
 671                 int rd = (opcode & MM_RS) >> 16;
 672                 int rt = (opcode & MM_RT) >> 21;
 673                 simulate_rdhwr(regs, rd, rt);
 674                 return 0;
 675         }
 676
 677         /* Not ours.  */
 678         return -1;
 679 }
 680
 681 static int simulate_sync(struct pt_regs *regs, unsigned int opcode)
 682 {
 683         if ((opcode & OPCODE) == SPEC0 && (opcode & FUNC) == SYNC) {
 684                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 685                                 1, regs, 0);
 686                 return 0;
 687         }
 688
 689         return -1;                      /* Must be something else ... */
 690 }
 691
 692 asmlinkage void do_ov(struct pt_regs *regs)
 693 {
 694         enum ctx_state prev_state;
 695         siginfo_t info = {
 696                 .si_signo = SIGFPE,
 697                 .si_code = FPE_INTOVF,
 698                 .si_addr = (void __user *)regs->cp0_epc,
 699         };
 700
 701         prev_state = exception_enter();
 702         die_if_kernel("Integer overflow", regs);
 703
 704         force_sig_info(SIGFPE, &info, current);
 705         exception_exit(prev_state);
 706 }
 707
 708 int process_fpemu_return(int sig, void __user *fault_addr, unsigned long fcr31)
 709 {
 710         struct siginfo si = { 0 };
 711         struct vm_area_struct *vma;
 712
 713         switch (sig) {
 714         case 0:
 715                 return 0;
 716
 717         case SIGFPE:
 718                 si.si_addr = fault_addr;
 719                 si.si_signo = sig;
 720                 /*
 721                  * Inexact can happen together with Overflow or Underflow.
 722                  * Respect the mask to deliver the correct exception.
 723                  */
 724                 fcr31 &= (fcr31 & FPU_CSR_ALL_E) <<
 725                          (ffs(FPU_CSR_ALL_X) - ffs(FPU_CSR_ALL_E));
 726                 if (fcr31 & FPU_CSR_INV_X)
 727                         si.si_code = FPE_FLTINV;
 728                 else if (fcr31 & FPU_CSR_DIV_X)
 729                         si.si_code = FPE_FLTDIV;
 730                 else if (fcr31 & FPU_CSR_OVF_X)
 731                         si.si_code = FPE_FLTOVF;
 732                 else if (fcr31 & FPU_CSR_UDF_X)
 733                         si.si_code = FPE_FLTUND;
 734                 else if (fcr31 & FPU_CSR_INE_X)
 735                         si.si_code = FPE_FLTRES;
 736                 else
 737                         si.si_code = __SI_FAULT;
 738                 force_sig_info(sig, &si, current);
 739                 return 1;
 740
 741         case SIGBUS:
 742                 si.si_addr = fault_addr;
 743                 si.si_signo = sig;
 744                 si.si_code = BUS_ADRERR;
 745                 force_sig_info(sig, &si, current);
 746                 return 1;
 747
 748         case SIGSEGV:
 749                 si.si_addr = fault_addr;
 750                 si.si_signo = sig;
 751                 down_read(&current->mm->mmap_sem);
 752                 vma = find_vma(current->mm, (unsigned long)fault_addr);
 753                 if (vma && (vma->vm_start <= (unsigned long)fault_addr))
 754                         si.si_code = SEGV_ACCERR;
 755                 else
 756                         si.si_code = SEGV_MAPERR;
 757                 up_read(&current->mm->mmap_sem);
 758                 force_sig_info(sig, &si, current);
 759                 return 1;
 760
 761         default:
 762                 force_sig(sig, current);
 763                 return 1;
 764         }
 765 }
 766
 767 static int simulate_fp(struct pt_regs *regs, unsigned int opcode,
 768                        unsigned long old_epc, unsigned long old_ra)
 769 {
 770         union mips_instruction inst = { .word = opcode };
 771         void __user *fault_addr;
 772         unsigned long fcr31;
 773         int sig;
 774
 775         /* If it's obviously not an FP instruction, skip it */
 776         switch (inst.i_format.opcode) {
 777         case cop1_op:
 778         case cop1x_op:
 779         case lwc1_op:
 780         case ldc1_op:
 781         case swc1_op:
 782         case sdc1_op:
 783                 break;
 784
 785         default:
 786                 return -1;
 787         }
 788
 789         /*
 790          * do_ri skipped over the instruction via compute_return_epc, undo
 791          * that for the FPU emulator.
 792          */
 793         regs->cp0_epc = old_epc;
 794         regs->regs[31] = old_ra;
 795
 796         /* Save the FP context to struct thread_struct */
 797         lose_fpu(1);
 798
 799         /* Run the emulator */
 800         sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 801                                        &fault_addr);
 802         fcr31 = current->thread.fpu.fcr31;
 803
 804         /*
 805          * We can't allow the emulated instruction to leave any of
 806          * the cause bits set in $fcr31.
 807          */
 808         current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 809
 810         /* Restore the hardware register state */
 811         own_fpu(1);
 812
 813         /* Send a signal if required.  */
 814         process_fpemu_return(sig, fault_addr, fcr31);
 815
 816         return 0;
 817 }
 818
 819 /*
 820  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 821  */
 822 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 823 {
 824         enum ctx_state prev_state;
 825         void __user *fault_addr;
 826         int sig;
 827
 828         prev_state = exception_enter();
 829         if (notify_die(DIE_FP, "FP exception", regs, 0, current->thread.trap_nr,
 830                        SIGFPE) == NOTIFY_STOP)
 831                 goto out;
 832
 833         /* Clear FCSR.Cause before enabling interrupts */
 834         write_32bit_cp1_register(CP1_STATUS, fcr31 & ~FPU_CSR_ALL_X);
 835         local_irq_enable();
 836
 837         die_if_kernel("FP exception in kernel code", regs);
 838
 839         if (fcr31 & FPU_CSR_UNI_X) {
 840                 /*
 841                  * Unimplemented operation exception.  If we've got the full
 842                  * software emulator on-board, let's use it...
 843                  *
 844                  * Force FPU to dump state into task/thread context.  We're
 845                  * moving a lot of data here for what is probably a single
 846                  * instruction, but the alternative is to pre-decode the FP
 847                  * register operands before invoking the emulator, which seems
 848                  * a bit extreme for what should be an infrequent event.
 849                  */
 850                 /* Ensure 'resume' not overwrite saved fp context again. */
 851                 lose_fpu(1);
 852
 853                 /* Run the emulator */
 854                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 855                                                &fault_addr);
 856                 fcr31 = current->thread.fpu.fcr31;
 857
 858                 /*
 859                  * We can't allow the emulated instruction to leave any of
 860                  * the cause bits set in $fcr31.
 861                  */
 862                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 863
 864                 /* Restore the hardware register state */
 865                 own_fpu(1);     /* Using the FPU again.  */
 866         } else {
 867                 sig = SIGFPE;
 868                 fault_addr = (void __user *) regs->cp0_epc;
 869         }
 870
 871         /* Send a signal if required.  */
 872         process_fpemu_return(sig, fault_addr, fcr31);
 873
 874 out:
 875         exception_exit(prev_state);
 876 }
 877
 878 void do_trap_or_bp(struct pt_regs *regs, unsigned int code, int si_code,
 879         const char *str)
 880 {
 881         siginfo_t info = { 0 };
 882         char b[40];
 883
 884 #ifdef CONFIG_KGDB_LOW_LEVEL_TRAP
 885         if (kgdb_ll_trap(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 886                          SIGTRAP) == NOTIFY_STOP)
 887                 return;
 888 #endif /* CONFIG_KGDB_LOW_LEVEL_TRAP */
 889
 890         if (notify_die(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 891                        SIGTRAP) == NOTIFY_STOP)
 892                 return;
 893
 894         /*
 895          * A short test says that IRIX 5.3 sends SIGTRAP for all trap
 896          * insns, even for trap and break codes that indicate arithmetic
 897          * failures.  Weird ...
 898          * But should we continue the brokenness???  --macro
 899          */
 900         switch (code) {
 901         case BRK_OVERFLOW:
 902         case BRK_DIVZERO:
 903                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 904                 die_if_kernel(b, regs);
 905                 if (code == BRK_DIVZERO)
 906                         info.si_code = FPE_INTDIV;
 907                 else
 908                         info.si_code = FPE_INTOVF;
 909                 info.si_signo = SIGFPE;
 910                 info.si_addr = (void __user *) regs->cp0_epc;
 911                 force_sig_info(SIGFPE, &info, current);
 912                 break;
 913         case BRK_BUG:
 914                 die_if_kernel("Kernel bug detected", regs);
 915                 force_sig(SIGTRAP, current);
 916                 break;
 917         case BRK_MEMU:
 918                 /*
 919                  * This breakpoint code is used by the FPU emulator to retake
 920                  * control of the CPU after executing the instruction from the
 921                  * delay slot of an emulated branch.
 922                  *
 923                  * Terminate if exception was recognized as a delay slot return
 924                  * otherwise handle as normal.
 925                  */
 926                 if (do_dsemulret(regs))
 927                         return;
 928
 929                 die_if_kernel("Math emu break/trap", regs);
 930                 force_sig(SIGTRAP, current);
 931                 break;
 932         default:
 933                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 934                 die_if_kernel(b, regs);
 935                 if (si_code) {
 936                         info.si_signo = SIGTRAP;
 937                         info.si_code = si_code;
 938                         force_sig_info(SIGTRAP, &info, current);
 939                 } else {
 940                         force_sig(SIGTRAP, current);
 941                 }
 942         }
 943 }
 944
 945 asmlinkage void do_bp(struct pt_regs *regs)
 946 {
 947         unsigned long epc = msk_isa16_mode(exception_epc(regs));
 948         unsigned int opcode, bcode;
 949         enum ctx_state prev_state;
 950         mm_segment_t seg;
 951
 952         seg = get_fs();
 953         if (!user_mode(regs))
 954                 set_fs(KERNEL_DS);
 955
 956         prev_state = exception_enter();
 957         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
 958         if (get_isa16_mode(regs->cp0_epc)) {
 959                 u16 instr[2];
 960
 961                 if (__get_user(instr[0], (u16 __user *)epc))
 962                         goto out_sigsegv;
 963
 964                 if (!cpu_has_mmips) {
 965                         /* MIPS16e mode */
 966                         bcode = (instr[0] >> 5) & 0x3f;
 967                 } else if (mm_insn_16bit(instr[0])) {
 968                         /* 16-bit microMIPS BREAK */
 969                         bcode = instr[0] & 0xf;
 970                 } else {
 971                         /* 32-bit microMIPS BREAK */
 972                         if (__get_user(instr[1], (u16 __user *)(epc + 2)))
 973                                 goto out_sigsegv;
 974                         opcode = (instr[0] << 16) | instr[1];
 975                         bcode = (opcode >> 6) & ((1 << 20) - 1);
 976                 }
 977         } else {
 978                 if (__get_user(opcode, (unsigned int __user *)epc))
 979                         goto out_sigsegv;
 980                 bcode = (opcode >> 6) & ((1 << 20) - 1);
 981         }
 982
 983         /*
 984          * There is the ancient bug in the MIPS assemblers that the break
 985          * code starts left to bit 16 instead to bit 6 in the opcode.
 986          * Gas is bug-compatible, but not always, grrr...
 987          * We handle both cases with a simple heuristics.  --macro
 988          */
 989         if (bcode >= (1 << 10))
 990                 bcode = ((bcode & ((1 << 10) - 1)) << 10) | (bcode >> 10);
 991
 992         /*
 993          * notify the kprobe handlers, if instruction is likely to
 994          * pertain to them.
 995          */
 996         switch (bcode) {
 997         case BRK_UPROBE:
 998                 if (notify_die(DIE_UPROBE, "uprobe", regs, bcode,
 999                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1000                         goto out;
1001                 else
1002                         break;
1003         case BRK_UPROBE_XOL:
1004                 if (notify_die(DIE_UPROBE_XOL, "uprobe_xol", regs, bcode,
1005                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1006                         goto out;
1007                 else
1008                         break;
1009         case BRK_KPROBE_BP:
1010                 if (notify_die(DIE_BREAK, "debug", regs, bcode,
1011                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1012                         goto out;
1013                 else
1014                         break;
1015         case BRK_KPROBE_SSTEPBP:
1016                 if (notify_die(DIE_SSTEPBP, "single_step", regs, bcode,
1017                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1018                         goto out;
1019                 else
1020                         break;
1021         default:
1022                 break;
1023         }
1024
1025         do_trap_or_bp(regs, bcode, TRAP_BRKPT, "Break");
1026
1027 out:
1028         set_fs(seg);
1029         exception_exit(prev_state);
1030         return;
1031
1032 out_sigsegv:
1033         force_sig(SIGSEGV, current);
1034         goto out;
1035 }
1036
1037 asmlinkage void do_tr(struct pt_regs *regs)
1038 {
1039         u32 opcode, tcode = 0;
1040         enum ctx_state prev_state;
1041         u16 instr[2];
1042         mm_segment_t seg;
1043         unsigned long epc = msk_isa16_mode(exception_epc(regs));
1044
1045         seg = get_fs();
1046         if (!user_mode(regs))
1047                 set_fs(get_ds());
1048
1049         prev_state = exception_enter();
1050         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1051         if (get_isa16_mode(regs->cp0_epc)) {
1052                 if (__get_user(instr[0], (u16 __user *)(epc + 0)) ||
1053                     __get_user(instr[1], (u16 __user *)(epc + 2)))
1054                         goto out_sigsegv;
1055                 opcode = (instr[0] << 16) | instr[1];
1056                 /* Immediate versions don't provide a code.  */
1057                 if (!(opcode & OPCODE))
1058                         tcode = (opcode >> 12) & ((1 << 4) - 1);
1059         } else {
1060                 if (__get_user(opcode, (u32 __user *)epc))
1061                         goto out_sigsegv;
1062                 /* Immediate versions don't provide a code.  */
1063                 if (!(opcode & OPCODE))
1064                         tcode = (opcode >> 6) & ((1 << 10) - 1);
1065         }
1066
1067         do_trap_or_bp(regs, tcode, 0, "Trap");
1068
1069 out:
1070         set_fs(seg);
1071         exception_exit(prev_state);
1072         return;
1073
1074 out_sigsegv:
1075         force_sig(SIGSEGV, current);
1076         goto out;
1077 }
1078
1079 asmlinkage void do_ri(struct pt_regs *regs)
1080 {
1081         unsigned int __user *epc = (unsigned int __user *)exception_epc(regs);
1082         unsigned long old_epc = regs->cp0_epc;
1083         unsigned long old31 = regs->regs[31];
1084         enum ctx_state prev_state;
1085         unsigned int opcode = 0;
1086         int status = -1;
1087
1088         /*
1089          * Avoid any kernel code. Just emulate the R2 instruction
1090          * as quickly as possible.
1091          */
1092         if (mipsr2_emulation && cpu_has_mips_r6 &&
1093             likely(user_mode(regs)) &&
1094             likely(get_user(opcode, epc) >= 0)) {
1095                 unsigned long fcr31 = 0;
1096
1097                 status = mipsr2_decoder(regs, opcode, &fcr31);
1098                 switch (status) {
1099                 case 0:
1100                 case SIGEMT:
1101                         task_thread_info(current)->r2_emul_return = 1;
1102                         return;
1103                 case SIGILL:
1104                         goto no_r2_instr;
1105                 default:
1106                         process_fpemu_return(status,
1107                                              &current->thread.cp0_baduaddr,
1108                                              fcr31);
1109                         task_thread_info(current)->r2_emul_return = 1;
1110                         return;
1111                 }
1112         }
1113
1114 no_r2_instr:
1115
1116         prev_state = exception_enter();
1117         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1118
1119         if (notify_die(DIE_RI, "RI Fault", regs, 0, current->thread.trap_nr,
1120                        SIGILL) == NOTIFY_STOP)
1121                 goto out;
1122
1123         die_if_kernel("Reserved instruction in kernel code", regs);
1124
1125         if (unlikely(compute_return_epc(regs) < 0))
1126                 goto out;
1127
1128         if (!get_isa16_mode(regs->cp0_epc)) {
1129                 if (unlikely(get_user(opcode, epc) < 0))
1130                         status = SIGSEGV;
1131
1132                 if (!cpu_has_llsc && status < 0)
1133                         status = simulate_llsc(regs, opcode);
1134
1135                 if (status < 0)
1136                         status = simulate_rdhwr_normal(regs, opcode);
1137
1138                 if (status < 0)
1139                         status = simulate_sync(regs, opcode);
1140
1141                 if (status < 0)
1142                         status = simulate_fp(regs, opcode, old_epc, old31);
1143         } else if (cpu_has_mmips) {
1144                 unsigned short mmop[2] = { 0 };
1145
1146                 if (unlikely(get_user(mmop[0], (u16 __user *)epc + 0) < 0))
1147                         status = SIGSEGV;
1148                 if (unlikely(get_user(mmop[1], (u16 __user *)epc + 1) < 0))
1149                         status = SIGSEGV;
1150                 opcode = mmop[0];
1151                 opcode = (opcode << 16) | mmop[1];
1152
1153                 if (status < 0)
1154                         status = simulate_rdhwr_mm(regs, opcode);
1155         }
1156
1157         if (status < 0)
1158                 status = SIGILL;
1159
1160         if (unlikely(status > 0)) {
1161                 regs->cp0_epc = old_epc;                /* Undo skip-over.  */
1162                 regs->regs[31] = old31;
1163                 force_sig(status, current);
1164         }
1165
1166 out:
1167         exception_exit(prev_state);
1168 }
1169
1170 /*
1171  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
1172  * emulated more than some threshold number of instructions, force migration to
1173  * a "CPU" that has FP support.
1174  */
1175 static void mt_ase_fp_affinity(void)
1176 {
1177 #ifdef CONFIG_MIPS_MT_FPAFF
1178         if (mt_fpemul_threshold > 0 &&
1179              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
1180                 /*
1181                  * If there's no FPU present, or if the application has already
1182                  * restricted the allowed set to exclude any CPUs with FPUs,
1183                  * we'll skip the procedure.
1184                  */
1185                 if (cpumask_intersects(&current->cpus_allowed, &mt_fpu_cpumask)) {
1186                         cpumask_t tmask;
1187
1188                         current->thread.user_cpus_allowed
1189                                 = current->cpus_allowed;
1190                         cpumask_and(&tmask, &current->cpus_allowed,
1191                                     &mt_fpu_cpumask);
1192                         set_cpus_allowed_ptr(current, &tmask);
1193                         set_thread_flag(TIF_FPUBOUND);
1194                 }
1195         }
1196 #endif /* CONFIG_MIPS_MT_FPAFF */
1197 }
1198
1199 /*
1200  * No lock; only written during early bootup by CPU 0.
1201  */
1202 static RAW_NOTIFIER_HEAD(cu2_chain);
1203
1204 int __ref register_cu2_notifier(struct notifier_block *nb)
1205 {
1206         return raw_notifier_chain_register(&cu2_chain, nb);
1207 }
1208
1209 int cu2_notifier_call_chain(unsigned long val, void *v)
1210 {
1211         return raw_notifier_call_chain(&cu2_chain, val, v);
1212 }
1213
1214 static int default_cu2_call(struct notifier_block *nfb, unsigned long action,
1215         void *data)
1216 {
1217         struct pt_regs *regs = data;
1218
1219         die_if_kernel("COP2: Unhandled kernel unaligned access or invalid "
1220                               "instruction", regs);
1221         force_sig(SIGILL, current);
1222
1223         return NOTIFY_OK;
1224 }
1225
1226 static int wait_on_fp_mode_switch(atomic_t *p)
1227 {
1228         /*
1229          * The FP mode for this task is currently being switched. That may
1230          * involve modifications to the format of this tasks FP context which
1231          * make it unsafe to proceed with execution for the moment. Instead,
1232          * schedule some other task.
1233          */
1234         schedule();
1235         return 0;
1236 }
1237
1238 static int enable_restore_fp_context(int msa)
1239 {
1240         int err, was_fpu_owner, prior_msa;
1241
1242         /*
1243          * If an FP mode switch is currently underway, wait for it to
1244          * complete before proceeding.
1245          */
1246         wait_on_atomic_t(&current->mm->context.fp_mode_switching,
1247                          wait_on_fp_mode_switch, TASK_KILLABLE);
1248
1249         if (!used_math()) {
1250                 /* First time FP context user. */
1251                 preempt_disable();
1252                 err = init_fpu();
1253                 if (msa && !err) {
1254                         enable_msa();
1255                         init_msa_upper();
1256                         set_thread_flag(TIF_USEDMSA);
1257                         set_thread_flag(TIF_MSA_CTX_LIVE);
1258                 }
1259                 preempt_enable();
1260                 if (!err)
1261                         set_used_math();
1262                 return err;
1263         }
1264
1265         /*
1266          * This task has formerly used the FP context.
1267          *
1268          * If this thread has no live MSA vector context then we can simply
1269          * restore the scalar FP context. If it has live MSA vector context
1270          * (that is, it has or may have used MSA since last performing a
1271          * function call) then we'll need to restore the vector context. This
1272          * applies even if we're currently only executing a scalar FP
1273          * instruction. This is because if we were to later execute an MSA
1274          * instruction then we'd either have to:
1275          *
1276          *  - Restore the vector context & clobber any registers modified by
1277          *    scalar FP instructions between now & then.
1278          *
1279          * or
1280          *
1281          *  - Not restore the vector context & lose the most significant bits
1282          *    of all vector registers.
1283          *
1284          * Neither of those options is acceptable. We cannot restore the least
1285          * significant bits of the registers now & only restore the most
1286          * significant bits later because the most significant bits of any
1287          * vector registers whose aliased FP register is modified now will have
1288          * been zeroed. We'd have no way to know that when restoring the vector
1289          * context & thus may load an outdated value for the most significant
1290          * bits of a vector register.
1291          */
1292         if (!msa && !thread_msa_context_live())
1293                 return own_fpu(1);
1294
1295         /*
1296          * This task is using or has previously used MSA. Thus we require
1297          * that Status.FR == 1.
1298          */
1299         preempt_disable();
1300         was_fpu_owner = is_fpu_owner();
1301         err = own_fpu_inatomic(0);
1302         if (err)
1303                 goto out;
1304
1305         enable_msa();
1306         write_msa_csr(current->thread.fpu.msacsr);
1307         set_thread_flag(TIF_USEDMSA);
1308
1309         /*
1310          * If this is the first time that the task is using MSA and it has
1311          * previously used scalar FP in this time slice then we already nave
1312          * FP context which we shouldn't clobber. We do however need to clear
1313          * the upper 64b of each vector register so that this task has no
1314          * opportunity to see data left behind by another.
1315          */
1316         prior_msa = test_and_set_thread_flag(TIF_MSA_CTX_LIVE);
1317         if (!prior_msa && was_fpu_owner) {
1318                 init_msa_upper();
1319
1320                 goto out;
1321         }
1322
1323         if (!prior_msa) {
1324                 /*
1325                  * Restore the least significant 64b of each vector register
1326                  * from the existing scalar FP context.
1327                  */
1328                 _restore_fp(current);
1329
1330                 /*
1331                  * The task has not formerly used MSA, so clear the upper 64b
1332                  * of each vector register such that it cannot see data left
1333                  * behind by another task.
1334                  */
1335                 init_msa_upper();
1336         } else {
1337                 /* We need to restore the vector context. */
1338                 restore_msa(current);
1339
1340                 /* Restore the scalar FP control & status register */
1341                 if (!was_fpu_owner)
1342                         write_32bit_cp1_register(CP1_STATUS,
1343                                                  current->thread.fpu.fcr31);
1344         }
1345
1346 out:
1347         preempt_enable();
1348
1349         return 0;
1350 }
1351
1352 asmlinkage void do_cpu(struct pt_regs *regs)
1353 {
1354         enum ctx_state prev_state;
1355         unsigned int __user *epc;
1356         unsigned long old_epc, old31;
1357         void __user *fault_addr;
1358         unsigned int opcode;
1359         unsigned long fcr31;
1360         unsigned int cpid;
1361         int status, err;
1362         int sig;
1363
1364         prev_state = exception_enter();
1365         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
1366
1367         if (cpid != 2)
1368                 die_if_kernel("do_cpu invoked from kernel context!", regs);
1369
1370         switch (cpid) {
1371         case 0:
1372                 epc = (unsigned int __user *)exception_epc(regs);
1373                 old_epc = regs->cp0_epc;
1374                 old31 = regs->regs[31];
1375                 opcode = 0;
1376                 status = -1;
1377
1378                 if (unlikely(compute_return_epc(regs) < 0))
1379                         break;
1380
1381                 if (!get_isa16_mode(regs->cp0_epc)) {
1382                         if (unlikely(get_user(opcode, epc) < 0))
1383                                 status = SIGSEGV;
1384
1385                         if (!cpu_has_llsc && status < 0)
1386                                 status = simulate_llsc(regs, opcode);
1387                 }
1388
1389                 if (status < 0)
1390                         status = SIGILL;
1391
1392                 if (unlikely(status > 0)) {
1393                         regs->cp0_epc = old_epc;        /* Undo skip-over.  */
1394                         regs->regs[31] = old31;
1395                         force_sig(status, current);
1396                 }
1397
1398                 break;
1399
1400         case 3:
1401                 /*
1402                  * The COP3 opcode space and consequently the CP0.Status.CU3
1403                  * bit and the CP0.Cause.CE=3 encoding have been removed as
1404                  * of the MIPS III ISA.  From the MIPS IV and MIPS32r2 ISAs
1405                  * up the space has been reused for COP1X instructions, that
1406                  * are enabled by the CP0.Status.CU1 bit and consequently
1407                  * use the CP0.Cause.CE=1 encoding for Coprocessor Unusable
1408                  * exceptions.  Some FPU-less processors that implement one
1409                  * of these ISAs however use this code erroneously for COP1X
1410                  * instructions.  Therefore we redirect this trap to the FP
1411                  * emulator too.
1412                  */
1413                 if (raw_cpu_has_fpu || !cpu_has_mips_4_5_64_r2_r6) {
1414                         force_sig(SIGILL, current);
1415                         break;
1416                 }
1417                 /* Fall through.  */
1418
1419         case 1:
1420                 err = enable_restore_fp_context(0);
1421
1422                 if (raw_cpu_has_fpu && !err)
1423                         break;
1424
1425                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 0,
1426                                                &fault_addr);
1427                 fcr31 = current->thread.fpu.fcr31;
1428
1429                 /*
1430                  * We can't allow the emulated instruction to leave
1431                  * any of the cause bits set in $fcr31.
1432                  */
1433                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
1434
1435                 /* Send a signal if required.  */
1436                 if (!process_fpemu_return(sig, fault_addr, fcr31) && !err)
1437                         mt_ase_fp_affinity();
1438
1439                 break;
1440
1441         case 2:
1442                 raw_notifier_call_chain(&cu2_chain, CU2_EXCEPTION, regs);
1443                 break;
1444         }
1445
1446         exception_exit(prev_state);
1447 }
1448
1449 asmlinkage void do_msa_fpe(struct pt_regs *regs, unsigned int msacsr)
1450 {
1451         enum ctx_state prev_state;
1452
1453         prev_state = exception_enter();
1454         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1455         if (notify_die(DIE_MSAFP, "MSA FP exception", regs, 0,
1456                        current->thread.trap_nr, SIGFPE) == NOTIFY_STOP)
1457                 goto out;
1458
1459         /* Clear MSACSR.Cause before enabling interrupts */
1460         write_msa_csr(msacsr & ~MSA_CSR_CAUSEF);
1461         local_irq_enable();
1462
1463         die_if_kernel("do_msa_fpe invoked from kernel context!", regs);
1464         force_sig(SIGFPE, current);
1465 out:
1466         exception_exit(prev_state);
1467 }
1468
1469 asmlinkage void do_msa(struct pt_regs *regs)
1470 {
1471         enum ctx_state prev_state;
1472         int err;
1473
1474         prev_state = exception_enter();
1475
1476         if (!cpu_has_msa || test_thread_flag(TIF_32BIT_FPREGS)) {
1477                 force_sig(SIGILL, current);
1478                 goto out;
1479         }
1480
1481         die_if_kernel("do_msa invoked from kernel context!", regs);
1482
1483         err = enable_restore_fp_context(1);
1484         if (err)
1485                 force_sig(SIGILL, current);
1486 out:
1487         exception_exit(prev_state);
1488 }
1489
1490 asmlinkage void do_mdmx(struct pt_regs *regs)
1491 {
1492         enum ctx_state prev_state;
1493
1494         prev_state = exception_enter();
1495         force_sig(SIGILL, current);
1496         exception_exit(prev_state);
1497 }
1498
1499 /*
1500  * Called with interrupts disabled.
1501  */
1502 asmlinkage void do_watch(struct pt_regs *regs)
1503 {
1504         siginfo_t info = { .si_signo = SIGTRAP, .si_code = TRAP_HWBKPT };
1505         enum ctx_state prev_state;
1506
1507         prev_state = exception_enter();
1508         /*
1509          * Clear WP (bit 22) bit of cause register so we don't loop
1510          * forever.
1511          */
1512         clear_c0_cause(CAUSEF_WP);
1513
1514         /*
1515          * If the current thread has the watch registers loaded, save
1516          * their values and send SIGTRAP.  Otherwise another thread
1517          * left the registers set, clear them and continue.
1518          */
1519         if (test_tsk_thread_flag(current, TIF_LOAD_WATCH)) {
1520                 mips_read_watch_registers();
1521                 local_irq_enable();
1522                 force_sig_info(SIGTRAP, &info, current);
1523         } else {
1524                 mips_clear_watch_registers();
1525                 local_irq_enable();
1526         }
1527         exception_exit(prev_state);
1528 }
1529
1530 asmlinkage void do_mcheck(struct pt_regs *regs)
1531 {
1532         int multi_match = regs->cp0_status & ST0_TS;
1533         enum ctx_state prev_state;
1534         mm_segment_t old_fs = get_fs();
1535
1536         prev_state = exception_enter();
1537         show_regs(regs);
1538
1539         if (multi_match) {
1540                 dump_tlb_regs();
1541                 pr_info("\n");
1542                 dump_tlb_all();
1543         }
1544
1545         if (!user_mode(regs))
1546                 set_fs(KERNEL_DS);
1547
1548         show_code((unsigned int __user *) regs->cp0_epc);
1549
1550         set_fs(old_fs);
1551
1552         /*
1553          * Some chips may have other causes of machine check (e.g. SB1
1554          * graduation timer)
1555          */
1556         panic("Caught Machine Check exception - %scaused by multiple "
1557               "matching entries in the TLB.",
1558               (multi_match) ? "" : "not ");
1559 }
1560
1561 asmlinkage void do_mt(struct pt_regs *regs)
1562 {
1563         int subcode;
1564
1565         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
1566                         >> VPECONTROL_EXCPT_SHIFT;
1567         switch (subcode) {
1568         case 0:
1569                 printk(KERN_DEBUG "Thread Underflow\n");
1570                 break;
1571         case 1:
1572                 printk(KERN_DEBUG "Thread Overflow\n");
1573                 break;
1574         case 2:
1575                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
1576                 break;
1577         case 3:
1578                 printk(KERN_DEBUG "Gating Storage Exception\n");
1579                 break;
1580         case 4:
1581                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
1582                 break;
1583         case 5:
1584                 printk(KERN_DEBUG "Gating Storage Scheduler Exception\n");
1585                 break;
1586         default:
1587                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
1588                         subcode);
1589                 break;
1590         }
1591         die_if_kernel("MIPS MT Thread exception in kernel", regs);
1592
1593         force_sig(SIGILL, current);
1594 }
1595
1596
1597 asmlinkage void do_dsp(struct pt_regs *regs)
1598 {
1599         if (cpu_has_dsp)
1600                 panic("Unexpected DSP exception");
1601
1602         force_sig(SIGILL, current);
1603 }
1604
1605 asmlinkage void do_reserved(struct pt_regs *regs)
1606 {
1607         /*
1608          * Game over - no way to handle this if it ever occurs.  Most probably
1609          * caused by a new unknown cpu type or after another deadly
1610          * hard/software error.
1611          */
1612         show_regs(regs);
1613         panic("Caught reserved exception %ld - should not happen.",
1614               (regs->cp0_cause & 0x7f) >> 2);
1615 }
1616
1617 static int __initdata l1parity = 1;
1618 static int __init nol1parity(char *s)
1619 {
1620         l1parity = 0;
1621         return 1;
1622 }
1623 __setup("nol1par", nol1parity);
1624 static int __initdata l2parity = 1;
1625 static int __init nol2parity(char *s)
1626 {
1627         l2parity = 0;
1628         return 1;
1629 }
1630 __setup("nol2par", nol2parity);
1631
1632 /*
1633  * Some MIPS CPUs can enable/disable for cache parity detection, but do
1634  * it different ways.
1635  */
1636 static inline void parity_protection_init(void)
1637 {
1638         switch (current_cpu_type()) {
1639         case CPU_24K:
1640         case CPU_34K:
1641         case CPU_74K:
1642         case CPU_1004K:
1643         case CPU_1074K:
1644         case CPU_INTERAPTIV:
1645         case CPU_PROAPTIV:
1646         case CPU_P5600:
1647         case CPU_QEMU_GENERIC:
1648         case CPU_I6400:
1649         case CPU_P6600:
1650                 {
1651 #define ERRCTL_PE       0x80000000
1652 #define ERRCTL_L2P      0x00800000
1653                         unsigned long errctl;
1654                         unsigned int l1parity_present, l2parity_present;
1655
1656                         errctl = read_c0_ecc();
1657                         errctl &= ~(ERRCTL_PE|ERRCTL_L2P);
1658
1659                         /* probe L1 parity support */
1660                         write_c0_ecc(errctl | ERRCTL_PE);
1661                         back_to_back_c0_hazard();
1662                         l1parity_present = (read_c0_ecc() & ERRCTL_PE);
1663
1664                         /* probe L2 parity support */
1665                         write_c0_ecc(errctl|ERRCTL_L2P);
1666                         back_to_back_c0_hazard();
1667                         l2parity_present = (read_c0_ecc() & ERRCTL_L2P);
1668
1669                         if (l1parity_present && l2parity_present) {
1670                                 if (l1parity)
1671                                         errctl |= ERRCTL_PE;
1672                                 if (l1parity ^ l2parity)
1673                                         errctl |= ERRCTL_L2P;
1674                         } else if (l1parity_present) {
1675                                 if (l1parity)
1676                                         errctl |= ERRCTL_PE;
1677                         } else if (l2parity_present) {
1678                                 if (l2parity)
1679                                         errctl |= ERRCTL_L2P;
1680                         } else {
1681                                 /* No parity available */
1682                         }
1683
1684                         printk(KERN_INFO "Writing ErrCtl register=%08lx\n", errctl);
1685
1686                         write_c0_ecc(errctl);
1687                         back_to_back_c0_hazard();
1688                         errctl = read_c0_ecc();
1689                         printk(KERN_INFO "Readback ErrCtl register=%08lx\n", errctl);
1690
1691                         if (l1parity_present)
1692                                 printk(KERN_INFO "Cache parity protection %sabled\n",
1693                                        (errctl & ERRCTL_PE) ? "en" : "dis");
1694
1695                         if (l2parity_present) {
1696                                 if (l1parity_present && l1parity)
1697                                         errctl ^= ERRCTL_L2P;
1698                                 printk(KERN_INFO "L2 cache parity protection %sabled\n",
1699                                        (errctl & ERRCTL_L2P) ? "en" : "dis");
1700                         }
1701                 }
1702                 break;
1703
1704         case CPU_5KC:
1705         case CPU_5KE:
1706         case CPU_LOONGSON1:
1707                 write_c0_ecc(0x80000000);
1708                 back_to_back_c0_hazard();
1709                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1710                 printk(KERN_INFO "Cache parity protection %sabled\n",
1711                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1712                 break;
1713         case CPU_20KC:
1714         case CPU_25KF:
1715                 /* Clear the DE bit (bit 16) in the c0_status register. */
1716                 printk(KERN_INFO "Enable cache parity protection for "
1717                        "MIPS 20KC/25KF CPUs.\n");
1718                 clear_c0_status(ST0_DE);
1719                 break;
1720         default:
1721                 break;
1722         }
1723 }
1724
1725 asmlinkage void cache_parity_error(void)
1726 {
1727         const int field = 2 * sizeof(unsigned long);
1728         unsigned int reg_val;
1729
1730         /* For the moment, report the problem and hang. */
1731         printk("Cache error exception:\n");
1732         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1733         reg_val = read_c0_cacheerr();
1734         printk("c0_cacheerr == %08x\n", reg_val);
1735
1736         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1737                reg_val & (1<<30) ? "secondary" : "primary",
1738                reg_val & (1<<31) ? "data" : "insn");
1739         if ((cpu_has_mips_r2_r6) &&
1740             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1741                 pr_err("Error bits: %s%s%s%s%s%s%s%s\n",
1742                         reg_val & (1<<29) ? "ED " : "",
1743                         reg_val & (1<<28) ? "ET " : "",
1744                         reg_val & (1<<27) ? "ES " : "",
1745                         reg_val & (1<<26) ? "EE " : "",
1746                         reg_val & (1<<25) ? "EB " : "",
1747                         reg_val & (1<<24) ? "EI " : "",
1748                         reg_val & (1<<23) ? "E1 " : "",
1749                         reg_val & (1<<22) ? "E0 " : "");
1750         } else {
1751                 pr_err("Error bits: %s%s%s%s%s%s%s\n",
1752                         reg_val & (1<<29) ? "ED " : "",
1753                         reg_val & (1<<28) ? "ET " : "",
1754                         reg_val & (1<<26) ? "EE " : "",
1755                         reg_val & (1<<25) ? "EB " : "",
1756                         reg_val & (1<<24) ? "EI " : "",
1757                         reg_val & (1<<23) ? "E1 " : "",
1758                         reg_val & (1<<22) ? "E0 " : "");
1759         }
1760         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1761
1762 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1763         if (reg_val & (1<<22))
1764                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1765
1766         if (reg_val & (1<<23))
1767                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1768 #endif
1769
1770         panic("Can't handle the cache error!");
1771 }
1772
1773 asmlinkage void do_ftlb(void)
1774 {
1775         const int field = 2 * sizeof(unsigned long);
1776         unsigned int reg_val;
1777
1778         /* For the moment, report the problem and hang. */
1779         if ((cpu_has_mips_r2_r6) &&
1780             (((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS) ||
1781             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_LOONGSON))) {
1782                 pr_err("FTLB error exception, cp0_ecc=0x%08x:\n",
1783                        read_c0_ecc());
1784                 pr_err("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1785                 reg_val = read_c0_cacheerr();
1786                 pr_err("c0_cacheerr == %08x\n", reg_val);
1787
1788                 if ((reg_val & 0xc0000000) == 0xc0000000) {
1789                         pr_err("Decoded c0_cacheerr: FTLB parity error\n");
1790                 } else {
1791                         pr_err("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1792                                reg_val & (1<<30) ? "secondary" : "primary",
1793                                reg_val & (1<<31) ? "data" : "insn");
1794                 }
1795         } else {
1796                 pr_err("FTLB error exception\n");
1797         }
1798         /* Just print the cacheerr bits for now */
1799         cache_parity_error();
1800 }
1801
1802 /*
1803  * SDBBP EJTAG debug exception handler.
1804  * We skip the instruction and return to the next instruction.
1805  */
1806 void ejtag_exception_handler(struct pt_regs *regs)
1807 {
1808         const int field = 2 * sizeof(unsigned long);
1809         unsigned long depc, old_epc, old_ra;
1810         unsigned int debug;
1811
1812         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1813         depc = read_c0_depc();
1814         debug = read_c0_debug();
1815         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1816         if (debug & 0x80000000) {
1817                 /*
1818                  * In branch delay slot.
1819                  * We cheat a little bit here and use EPC to calculate the
1820                  * debug return address (DEPC). EPC is restored after the
1821                  * calculation.
1822                  */
1823                 old_epc = regs->cp0_epc;
1824                 old_ra = regs->regs[31];
1825                 regs->cp0_epc = depc;
1826                 compute_return_epc(regs);
1827                 depc = regs->cp0_epc;
1828                 regs->cp0_epc = old_epc;
1829                 regs->regs[31] = old_ra;
1830         } else
1831                 depc += 4;
1832         write_c0_depc(depc);
1833
1834 #if 0
1835         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1836         write_c0_debug(debug | 0x100);
1837 #endif
1838 }
1839
1840 /*
1841  * NMI exception handler.
1842  * No lock; only written during early bootup by CPU 0.
1843  */
1844 static RAW_NOTIFIER_HEAD(nmi_chain);
1845
1846 int register_nmi_notifier(struct notifier_block *nb)
1847 {
1848         return raw_notifier_chain_register(&nmi_chain, nb);
1849 }
1850
1851 void __noreturn nmi_exception_handler(struct pt_regs *regs)
1852 {
1853         char str[100];
1854
1855         nmi_enter();
1856         raw_notifier_call_chain(&nmi_chain, 0, regs);
1857         bust_spinlocks(1);
1858         snprintf(str, 100, "CPU%d NMI taken, CP0_EPC=%lx\n",
1859                  smp_processor_id(), regs->cp0_epc);
1860         regs->cp0_epc = read_c0_errorepc();
1861         die(str, regs);
1862         nmi_exit();
1863 }
1864
1865 #define VECTORSPACING 0x100     /* for EI/VI mode */
1866
1867 unsigned long ebase;
1868 EXPORT_SYMBOL_GPL(ebase);
1869 unsigned long exception_handlers[32];
1870 unsigned long vi_handlers[64];
1871
1872 void __init *set_except_vector(int n, void *addr)
1873 {
1874         unsigned long handler = (unsigned long) addr;
1875         unsigned long old_handler;
1876
1877 #ifdef CONFIG_CPU_MICROMIPS
1878         /*
1879          * Only the TLB handlers are cache aligned with an even
1880          * address. All other handlers are on an odd address and
1881          * require no modification. Otherwise, MIPS32 mode will
1882          * be entered when handling any TLB exceptions. That
1883          * would be bad...since we must stay in microMIPS mode.
1884          */
1885         if (!(handler & 0x1))
1886                 handler |= 1;
1887 #endif
1888         old_handler = xchg(&exception_handlers[n], handler);
1889
1890         if (n == 0 && cpu_has_divec) {
1891 #ifdef CONFIG_CPU_MICROMIPS
1892                 unsigned long jump_mask = ~((1 << 27) - 1);
1893 #else
1894                 unsigned long jump_mask = ~((1 << 28) - 1);
1895 #endif
1896                 u32 *buf = (u32 *)(ebase + 0x200);
1897                 unsigned int k0 = 26;
1898                 if ((handler & jump_mask) == ((ebase + 0x200) & jump_mask)) {
1899                         uasm_i_j(&buf, handler & ~jump_mask);
1900                         uasm_i_nop(&buf);
1901                 } else {
1902                         UASM_i_LA(&buf, k0, handler);
1903                         uasm_i_jr(&buf, k0);
1904                         uasm_i_nop(&buf);
1905                 }
1906                 local_flush_icache_range(ebase + 0x200, (unsigned long)buf);
1907         }
1908         return (void *)old_handler;
1909 }
1910
1911 static void do_default_vi(void)
1912 {
1913         show_regs(get_irq_regs());
1914         panic("Caught unexpected vectored interrupt.");
1915 }
1916
1917 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1918 {
1919         unsigned long handler;
1920         unsigned long old_handler = vi_handlers[n];
1921         int srssets = current_cpu_data.srsets;
1922         u16 *h;
1923         unsigned char *b;
1924
1925         BUG_ON(!cpu_has_veic && !cpu_has_vint);
1926
1927         if (addr == NULL) {
1928                 handler = (unsigned long) do_default_vi;
1929                 srs = 0;
1930         } else
1931                 handler = (unsigned long) addr;
1932         vi_handlers[n] = handler;
1933
1934         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1935
1936         if (srs >= srssets)
1937                 panic("Shadow register set %d not supported", srs);
1938
1939         if (cpu_has_veic) {
1940                 if (board_bind_eic_interrupt)
1941                         board_bind_eic_interrupt(n, srs);
1942         } else if (cpu_has_vint) {
1943                 /* SRSMap is only defined if shadow sets are implemented */
1944                 if (srssets > 1)
1945                         change_c0_srsmap(0xf << n*4, srs << n*4);
1946         }
1947
1948         if (srs == 0) {
1949                 /*
1950                  * If no shadow set is selected then use the default handler
1951                  * that does normal register saving and standard interrupt exit
1952                  */
1953                 extern char except_vec_vi, except_vec_vi_lui;
1954                 extern char except_vec_vi_ori, except_vec_vi_end;
1955                 extern char rollback_except_vec_vi;
1956                 char *vec_start = using_rollback_handler() ?
1957                         &rollback_except_vec_vi : &except_vec_vi;
1958 #if defined(CONFIG_CPU_MICROMIPS) || defined(CONFIG_CPU_BIG_ENDIAN)
1959                 const int lui_offset = &except_vec_vi_lui - vec_start + 2;
1960                 const int ori_offset = &except_vec_vi_ori - vec_start + 2;
1961 #else
1962                 const int lui_offset = &except_vec_vi_lui - vec_start;
1963                 const int ori_offset = &except_vec_vi_ori - vec_start;
1964 #endif
1965                 const int handler_len = &except_vec_vi_end - vec_start;
1966
1967                 if (handler_len > VECTORSPACING) {
1968                         /*
1969                          * Sigh... panicing won't help as the console
1970                          * is probably not configured :(
1971                          */
1972                         panic("VECTORSPACING too small");
1973                 }
1974
1975                 set_handler(((unsigned long)b - ebase), vec_start,
1976 #ifdef CONFIG_CPU_MICROMIPS
1977                                 (handler_len - 1));
1978 #else
1979                                 handler_len);
1980 #endif
1981                 h = (u16 *)(b + lui_offset);
1982                 *h = (handler >> 16) & 0xffff;
1983                 h = (u16 *)(b + ori_offset);
1984                 *h = (handler & 0xffff);
1985                 local_flush_icache_range((unsigned long)b,
1986                                          (unsigned long)(b+handler_len));
1987         }
1988         else {
1989                 /*
1990                  * In other cases jump directly to the interrupt handler. It
1991                  * is the handler's responsibility to save registers if required
1992                  * (eg hi/lo) and return from the exception using "eret".
1993                  */
1994                 u32 insn;
1995
1996                 h = (u16 *)b;
1997                 /* j handler */
1998 #ifdef CONFIG_CPU_MICROMIPS
1999                 insn = 0xd4000000 | (((u32)handler & 0x07ffffff) >> 1);
2000 #else
2001                 insn = 0x08000000 | (((u32)handler & 0x0fffffff) >> 2);
2002 #endif
2003                 h[0] = (insn >> 16) & 0xffff;
2004                 h[1] = insn & 0xffff;
2005                 h[2] = 0;
2006                 h[3] = 0;
2007                 local_flush_icache_range((unsigned long)b,
2008                                          (unsigned long)(b+8));
2009         }
2010
2011         return (void *)old_handler;
2012 }
2013
2014 void *set_vi_handler(int n, vi_handler_t addr)
2015 {
2016         return set_vi_srs_handler(n, addr, 0);
2017 }
2018
2019 extern void tlb_init(void);
2020
2021 /*
2022  * Timer interrupt
2023  */
2024 int cp0_compare_irq;
2025 EXPORT_SYMBOL_GPL(cp0_compare_irq);
2026 int cp0_compare_irq_shift;
2027
2028 /*
2029  * Performance counter IRQ or -1 if shared with timer
2030  */
2031 int cp0_perfcount_irq;
2032 EXPORT_SYMBOL_GPL(cp0_perfcount_irq);
2033
2034 /*
2035  * Fast debug channel IRQ or -1 if not present
2036  */
2037 int cp0_fdc_irq;
2038 EXPORT_SYMBOL_GPL(cp0_fdc_irq);
2039
2040 static int noulri;
2041
2042 static int __init ulri_disable(char *s)
2043 {
2044         pr_info("Disabling ulri\n");
2045         noulri = 1;
2046
2047         return 1;
2048 }
2049 __setup("noulri", ulri_disable);
2050
2051 /* configure STATUS register */
2052 static void configure_status(void)
2053 {
2054         /*
2055          * Disable coprocessors and select 32-bit or 64-bit addressing
2056          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
2057          * flag that some firmware may have left set and the TS bit (for
2058          * IP27).  Set XX for ISA IV code to work.
2059          */
2060         unsigned int status_set = ST0_CU0;
2061 #ifdef CONFIG_64BIT
2062         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
2063 #endif
2064         if (current_cpu_data.isa_level & MIPS_CPU_ISA_IV)
2065                 status_set |= ST0_XX;
2066         if (cpu_has_dsp)
2067                 status_set |= ST0_MX;
2068
2069         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
2070                          status_set);
2071 }
2072
2073 unsigned int hwrena;
2074 EXPORT_SYMBOL_GPL(hwrena);
2075
2076 /* configure HWRENA register */
2077 static void configure_hwrena(void)
2078 {
2079         hwrena = cpu_hwrena_impl_bits;
2080
2081         if (cpu_has_mips_r2_r6)
2082                 hwrena |= MIPS_HWRENA_CPUNUM |
2083                           MIPS_HWRENA_SYNCISTEP |
2084                           MIPS_HWRENA_CC |
2085                           MIPS_HWRENA_CCRES;
2086
2087         if (!noulri && cpu_has_userlocal)
2088                 hwrena |= MIPS_HWRENA_ULR;
2089
2090         if (hwrena)
2091                 write_c0_hwrena(hwrena);
2092 }
2093
2094 static void configure_exception_vector(void)
2095 {
2096         if (cpu_has_veic || cpu_has_vint) {
2097                 unsigned long sr = set_c0_status(ST0_BEV);
2098                 /* If available, use WG to set top bits of EBASE */
2099                 if (cpu_has_ebase_wg) {
2100 #ifdef CONFIG_64BIT
2101                         write_c0_ebase_64(ebase | MIPS_EBASE_WG);
2102 #else
2103                         write_c0_ebase(ebase | MIPS_EBASE_WG);
2104 #endif
2105                 }
2106                 write_c0_ebase(ebase);
2107                 write_c0_status(sr);
2108                 /* Setting vector spacing enables EI/VI mode  */
2109                 change_c0_intctl(0x3e0, VECTORSPACING);
2110         }
2111         if (cpu_has_divec) {
2112                 if (cpu_has_mipsmt) {
2113                         unsigned int vpflags = dvpe();
2114                         set_c0_cause(CAUSEF_IV);
2115                         evpe(vpflags);
2116                 } else
2117                         set_c0_cause(CAUSEF_IV);
2118         }
2119 }
2120
2121 void per_cpu_trap_init(bool is_boot_cpu)
2122 {
2123         unsigned int cpu = smp_processor_id();
2124
2125         configure_status();
2126         configure_hwrena();
2127
2128         configure_exception_vector();
2129
2130         /*
2131          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
2132          *
2133          *  o read IntCtl.IPTI to determine the timer interrupt
2134          *  o read IntCtl.IPPCI to determine the performance counter interrupt
2135          *  o read IntCtl.IPFDC to determine the fast debug channel interrupt
2136          */
2137         if (cpu_has_mips_r2_r6) {
2138                 /*
2139                  * We shouldn't trust a secondary core has a sane EBASE register
2140                  * so use the one calculated by the boot CPU.
2141                  */
2142                 if (!is_boot_cpu) {
2143                         /* If available, use WG to set top bits of EBASE */
2144                         if (cpu_has_ebase_wg) {
2145 #ifdef CONFIG_64BIT
2146                                 write_c0_ebase_64(ebase | MIPS_EBASE_WG);
2147 #else
2148                                 write_c0_ebase(ebase | MIPS_EBASE_WG);
2149 #endif
2150                         }
2151                         write_c0_ebase(ebase);
2152                 }
2153
2154                 cp0_compare_irq_shift = CAUSEB_TI - CAUSEB_IP;
2155                 cp0_compare_irq = (read_c0_intctl() >> INTCTLB_IPTI) & 7;
2156                 cp0_perfcount_irq = (read_c0_intctl() >> INTCTLB_IPPCI) & 7;
2157                 cp0_fdc_irq = (read_c0_intctl() >> INTCTLB_IPFDC) & 7;
2158                 if (!cp0_fdc_irq)
2159                         cp0_fdc_irq = -1;
2160
2161         } else {
2162                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
2163                 cp0_compare_irq_shift = CP0_LEGACY_PERFCNT_IRQ;
2164                 cp0_perfcount_irq = -1;
2165                 cp0_fdc_irq = -1;
2166         }
2167
2168         if (!cpu_data[cpu].asid_cache)
2169                 cpu_data[cpu].asid_cache = asid_first_version(cpu);
2170
2171         atomic_inc(&init_mm.mm_count);
2172         current->active_mm = &init_mm;
2173         BUG_ON(current->mm);
2174         enter_lazy_tlb(&init_mm, current);
2175
2176         /* Boot CPU's cache setup in setup_arch(). */
2177         if (!is_boot_cpu)
2178                 cpu_cache_init();
2179         tlb_init();
2180         TLBMISS_HANDLER_SETUP();
2181 }
2182
2183 /* Install CPU exception handler */
2184 void set_handler(unsigned long offset, void *addr, unsigned long size)
2185 {
2186 #ifdef CONFIG_CPU_MICROMIPS
2187         memcpy((void *)(ebase + offset), ((unsigned char *)addr - 1), size);
2188 #else
2189         memcpy((void *)(ebase + offset), addr, size);
2190 #endif
2191         local_flush_icache_range(ebase + offset, ebase + offset + size);
2192 }
2193
2194 static char panic_null_cerr[] =
2195         "Trying to set NULL cache error exception handler";
2196
2197 /*
2198  * Install uncached CPU exception handler.
2199  * This is suitable only for the cache error exception which is the only
2200  * exception handler that is being run uncached.
2201  */
2202 void set_uncached_handler(unsigned long offset, void *addr,
2203         unsigned long size)
2204 {
2205         unsigned long uncached_ebase = CKSEG1ADDR(ebase);
2206
2207         if (!addr)
2208                 panic(panic_null_cerr);
2209
2210         memcpy((void *)(uncached_ebase + offset), addr, size);
2211 }
2212
2213 static int __initdata rdhwr_noopt;
2214 static int __init set_rdhwr_noopt(char *str)
2215 {
2216         rdhwr_noopt = 1;
2217         return 1;
2218 }
2219
2220 __setup("rdhwr_noopt", set_rdhwr_noopt);
2221
2222 void __init trap_init(void)
2223 {
2224         extern char except_vec3_generic;
2225         extern char except_vec4;
2226         extern char except_vec3_r4000;
2227         unsigned long i;
2228
2229         check_wait();
2230
2231         if (cpu_has_veic || cpu_has_vint) {
2232                 unsigned long size = 0x200 + VECTORSPACING*64;
2233                 phys_addr_t ebase_pa;
2234
2235                 ebase = (unsigned long)
2236                         __alloc_bootmem(size, 1 << fls(size), 0);
2237
2238                 /*
2239                  * Try to ensure ebase resides in KSeg0 if possible.
2240                  *
2241                  * It shouldn't generally be in XKPhys on MIPS64 to avoid
2242                  * hitting a poorly defined exception base for Cache Errors.
2243                  * The allocation is likely to be in the low 512MB of physical,
2244                  * in which case we should be able to convert to KSeg0.
2245                  *
2246                  * EVA is special though as it allows segments to be rearranged
2247                  * and to become uncached during cache error handling.
2248                  */
2249                 ebase_pa = __pa(ebase);
2250                 if (!IS_ENABLED(CONFIG_EVA) && !WARN_ON(ebase_pa >= 0x20000000))
2251                         ebase = CKSEG0ADDR(ebase_pa);
2252         } else {
2253                 ebase = CAC_BASE;
2254
2255                 if (cpu_has_mips_r2_r6) {
2256                         if (cpu_has_ebase_wg) {
2257 #ifdef CONFIG_64BIT
2258                                 ebase = (read_c0_ebase_64() & ~0xfff);
2259 #else
2260                                 ebase = (read_c0_ebase() & ~0xfff);
2261 #endif
2262                         } else {
2263                                 ebase += (read_c0_ebase() & 0x3ffff000);
2264                         }
2265                 }
2266         }
2267
2268         if (cpu_has_mmips) {
2269                 unsigned int config3 = read_c0_config3();
2270
2271                 if (IS_ENABLED(CONFIG_CPU_MICROMIPS))
2272                         write_c0_config3(config3 | MIPS_CONF3_ISA_OE);
2273                 else
2274                         write_c0_config3(config3 & ~MIPS_CONF3_ISA_OE);
2275         }
2276
2277         if (board_ebase_setup)
2278                 board_ebase_setup();
2279         per_cpu_trap_init(true);
2280
2281         /*
2282          * Copy the generic exception handlers to their final destination.
2283          * This will be overridden later as suitable for a particular
2284          * configuration.
2285          */
2286         set_handler(0x180, &except_vec3_generic, 0x80);
2287
2288         /*
2289          * Setup default vectors
2290          */
2291         for (i = 0; i <= 31; i++)
2292                 set_except_vector(i, handle_reserved);
2293
2294         /*
2295          * Copy the EJTAG debug exception vector handler code to it's final
2296          * destination.
2297          */
2298         if (cpu_has_ejtag && board_ejtag_handler_setup)
2299                 board_ejtag_handler_setup();
2300
2301         /*
2302          * Only some CPUs have the watch exceptions.
2303          */
2304         if (cpu_has_watch)
2305                 set_except_vector(EXCCODE_WATCH, handle_watch);
2306
2307         /*
2308          * Initialise interrupt handlers
2309          */
2310         if (cpu_has_veic || cpu_has_vint) {
2311                 int nvec = cpu_has_veic ? 64 : 8;
2312                 for (i = 0; i < nvec; i++)
2313                         set_vi_handler(i, NULL);
2314         }
2315         else if (cpu_has_divec)
2316                 set_handler(0x200, &except_vec4, 0x8);
2317
2318         /*
2319          * Some CPUs can enable/disable for cache parity detection, but does
2320          * it different ways.
2321          */
2322         parity_protection_init();
2323
2324         /*
2325          * The Data Bus Errors / Instruction Bus Errors are signaled
2326          * by external hardware.  Therefore these two exceptions
2327          * may have board specific handlers.
2328          */
2329         if (board_be_init)
2330                 board_be_init();
2331
2332         set_except_vector(EXCCODE_INT, using_rollback_handler() ?
2333                                         rollback_handle_int : handle_int);
2334         set_except_vector(EXCCODE_MOD, handle_tlbm);
2335         set_except_vector(EXCCODE_TLBL, handle_tlbl);
2336         set_except_vector(EXCCODE_TLBS, handle_tlbs);
2337
2338         set_except_vector(EXCCODE_ADEL, handle_adel);
2339         set_except_vector(EXCCODE_ADES, handle_ades);
2340
2341         set_except_vector(EXCCODE_IBE, handle_ibe);
2342         set_except_vector(EXCCODE_DBE, handle_dbe);
2343
2344         set_except_vector(EXCCODE_SYS, handle_sys);
2345         set_except_vector(EXCCODE_BP, handle_bp);
2346         set_except_vector(EXCCODE_RI, rdhwr_noopt ? handle_ri :
2347                           (cpu_has_vtag_icache ?
2348                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
2349         set_except_vector(EXCCODE_CPU, handle_cpu);
2350         set_except_vector(EXCCODE_OV, handle_ov);
2351         set_except_vector(EXCCODE_TR, handle_tr);
2352         set_except_vector(EXCCODE_MSAFPE, handle_msa_fpe);
2353
2354         if (current_cpu_type() == CPU_R6000 ||
2355             current_cpu_type() == CPU_R6000A) {
2356                 /*
2357                  * The R6000 is the only R-series CPU that features a machine
2358                  * check exception (similar to the R4000 cache error) and
2359                  * unaligned ldc1/sdc1 exception.  The handlers have not been
2360                  * written yet.  Well, anyway there is no R6000 machine on the
2361                  * current list of targets for Linux/MIPS.
2362                  * (Duh, crap, there is someone with a triple R6k machine)
2363                  */
2364                 //set_except_vector(14, handle_mc);
2365                 //set_except_vector(15, handle_ndc);
2366         }
2367
2368
2369         if (board_nmi_handler_setup)
2370                 board_nmi_handler_setup();
2371
2372         if (cpu_has_fpu && !cpu_has_nofpuex)
2373                 set_except_vector(EXCCODE_FPE, handle_fpe);
2374
2375         set_except_vector(MIPS_EXCCODE_TLBPAR, handle_ftlb);
2376
2377         if (cpu_has_rixiex) {
2378                 set_except_vector(EXCCODE_TLBRI, tlb_do_page_fault_0);
2379                 set_except_vector(EXCCODE_TLBXI, tlb_do_page_fault_0);
2380         }
2381
2382         set_except_vector(EXCCODE_MSADIS, handle_msa);
2383         set_except_vector(EXCCODE_MDMX, handle_mdmx);
2384
2385         if (cpu_has_mcheck)
2386                 set_except_vector(EXCCODE_MCHECK, handle_mcheck);
2387
2388         if (cpu_has_mipsmt)
2389                 set_except_vector(EXCCODE_THREAD, handle_mt);
2390
2391         set_except_vector(EXCCODE_DSPDIS, handle_dsp);
2392
2393         if (board_cache_error_setup)
2394                 board_cache_error_setup();
2395
2396         if (cpu_has_vce)
2397                 /* Special exception: R4[04]00 uses also the divec space. */
2398                 set_handler(0x180, &except_vec3_r4000, 0x100);
2399         else if (cpu_has_4kex)
2400                 set_handler(0x180, &except_vec3_generic, 0x80);
2401         else
2402                 set_handler(0x080, &except_vec3_generic, 0x80);
2403
2404         local_flush_icache_range(ebase, ebase + 0x400);
2405
2406         sort_extable(__start___dbe_table, __stop___dbe_table);
2407
2408         cu2_notifier(default_cu2_call, 0x80000000);     /* Run last  */
2409 }
2410
2411 static int trap_pm_notifier(struct notifier_block *self, unsigned long cmd,
2412                             void *v)
2413 {
2414         switch (cmd) {
2415         case CPU_PM_ENTER_FAILED:
2416         case CPU_PM_EXIT:
2417                 configure_status();
2418                 configure_hwrena();
2419                 configure_exception_vector();
2420
2421                 /* Restore register with CPU number for TLB handlers */
2422                 TLBMISS_HANDLER_RESTORE();
2423
2424                 break;
2425         }
2426
2427         return NOTIFY_OK;
2428 }
2429
2430 static struct notifier_block trap_pm_notifier_block = {
2431         .notifier_call = trap_pm_notifier,
2432 };
2433
2434 static int __init trap_pm_init(void)
2435 {
2436         return cpu_pm_register_notifier(&trap_pm_notifier_block);
2437 }
2438 arch_initcall(trap_pm_init);