arch/powerpc/kernel/head_8xx.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   5  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   6  *  Low-level exception handlers and MMU support
   7  *  rewritten by Paul Mackerras.
   8  *    Copyright (C) 1996 Paul Mackerras.
   9  *  MPC8xx modifications by Dan Malek
  10  *    Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  11  *
  12  *  This file contains low-level support and setup for PowerPC 8xx
  13  *  embedded processors, including trap and interrupt dispatch.
  14  *
  15  *  This program is free software; you can redistribute it and/or
  16  *  modify it under the terms of the GNU General Public License
  17  *  as published by the Free Software Foundation; either version
  18  *  2 of the License, or (at your option) any later version.
  19  *
  20  */
  21
  22 #include <linux/init.h>
  23 #include <asm/processor.h>
  24 #include <asm/page.h>
  25 #include <asm/mmu.h>
  26 #include <asm/cache.h>
  27 #include <asm/pgtable.h>
  28 #include <asm/cputable.h>
  29 #include <asm/thread_info.h>
  30 #include <asm/ppc_asm.h>
  31 #include <asm/asm-offsets.h>
  32 #include <asm/ptrace.h>
  33 #include <asm/fixmap.h>
  34 #include <asm/export.h>
  35
  36 /* Macro to make the code more readable. */
  37 #ifdef CONFIG_8xx_CPU6
  38 #define SPRN_MI_TWC_ADDR        0x2b80
  39 #define SPRN_MI_RPN_ADDR        0x2d80
  40 #define SPRN_MD_TWC_ADDR        0x3b80
  41 #define SPRN_MD_RPN_ADDR        0x3d80
  42
  43 #define MTSPR_CPU6(spr, reg, treg)      \
  44         li      treg, spr##_ADDR;       \
  45         stw     treg, 12(r0);           \
  46         lwz     treg, 12(r0);           \
  47         mtspr   spr, reg
  48 #else
  49 #define MTSPR_CPU6(spr, reg, treg)      \
  50         mtspr   spr, reg
  51 #endif
  52
  53 /* Macro to test if an address is a kernel address */
  54 #if CONFIG_TASK_SIZE <= 0x80000000 && CONFIG_PAGE_OFFSET >= 0x80000000
  55 #define IS_KERNEL(tmp, addr)            \
  56         andis.  tmp, addr, 0x8000       /* Address >= 0x80000000 */
  57 #define BRANCH_UNLESS_KERNEL(label)     beq     label
  58 #else
  59 #define IS_KERNEL(tmp, addr)            \
  60         rlwinm  tmp, addr, 16, 16, 31;  \
  61         cmpli   cr0, tmp, PAGE_OFFSET >> 16
  62 #define BRANCH_UNLESS_KERNEL(label)     blt     label
  63 #endif
  64
  65
  66 /*
  67  * Value for the bits that have fixed value in RPN entries.
  68  * Also used for tagging DAR for DTLBerror.
  69  */
  70 #ifdef CONFIG_PPC_16K_PAGES
  71 #define RPN_PATTERN     (0x00f0 | MD_SPS16K)
  72 #else
  73 #define RPN_PATTERN     0x00f0
  74 #endif
  75
  76         __HEAD
  77 _ENTRY(_stext);
  78 _ENTRY(_start);
  79
  80 /* MPC8xx
  81  * This port was done on an MBX board with an 860.  Right now I only
  82  * support an ELF compressed (zImage) boot from EPPC-Bug because the
  83  * code there loads up some registers before calling us:
  84  *   r3: ptr to board info data
  85  *   r4: initrd_start or if no initrd then 0
  86  *   r5: initrd_end - unused if r4 is 0
  87  *   r6: Start of command line string
  88  *   r7: End of command line string
  89  *
  90  * I decided to use conditional compilation instead of checking PVR and
  91  * adding more processor specific branches around code I don't need.
  92  * Since this is an embedded processor, I also appreciate any memory
  93  * savings I can get.
  94  *
  95  * The MPC8xx does not have any BATs, but it supports large page sizes.
  96  * We first initialize the MMU to support 8M byte pages, then load one
  97  * entry into each of the instruction and data TLBs to map the first
  98  * 8M 1:1.  I also mapped an additional I/O space 1:1 so we can get to
  99  * the "internal" processor registers before MMU_init is called.
 100  *
 101  *      -- Dan
 102  */
 103         .globl  __start
 104 __start:
 105         mr      r31,r3                  /* save device tree ptr */
 106
 107         /* We have to turn on the MMU right away so we get cache modes
 108          * set correctly.
 109          */
 110         bl      initial_mmu
 111
 112 /* We now have the lower 8 Meg mapped into TLB entries, and the caches
 113  * ready to work.
 114  */
 115
 116 turn_on_mmu:
 117         mfmsr   r0
 118         ori     r0,r0,MSR_DR|MSR_IR
 119         mtspr   SPRN_SRR1,r0
 120         lis     r0,start_here@h
 121         ori     r0,r0,start_here@l
 122         mtspr   SPRN_SRR0,r0
 123         SYNC
 124         rfi                             /* enables MMU */
 125
 126 /*
 127  * Exception entry code.  This code runs with address translation
 128  * turned off, i.e. using physical addresses.
 129  * We assume sprg3 has the physical address of the current
 130  * task's thread_struct.
 131  */
 132 #define EXCEPTION_PROLOG        \
 133         EXCEPTION_PROLOG_0;     \
 134         mfcr    r10;            \
 135         EXCEPTION_PROLOG_1;     \
 136         EXCEPTION_PROLOG_2
 137
 138 #define EXCEPTION_PROLOG_0      \
 139         mtspr   SPRN_SPRG_SCRATCH0,r10; \
 140         mtspr   SPRN_SPRG_SCRATCH1,r11
 141
 142 #define EXCEPTION_PROLOG_1      \
 143         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 144         andi.   r11,r11,MSR_PR; \
 145         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 146         beq     1f;             \
 147         mfspr   r11,SPRN_SPRG_THREAD;   \
 148         lwz     r11,THREAD_INFO-THREAD(r11);    \
 149         addi    r11,r11,THREAD_SIZE;    \
 150         tophys(r11,r11);        \
 151 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 152
 153
 154 #define EXCEPTION_PROLOG_2      \
 155         CLR_TOP32(r11);         \
 156         stw     r10,_CCR(r11);          /* save registers */ \
 157         stw     r12,GPR12(r11); \
 158         stw     r9,GPR9(r11);   \
 159         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 160         stw     r10,GPR10(r11); \
 161         mfspr   r12,SPRN_SPRG_SCRATCH1; \
 162         stw     r12,GPR11(r11); \
 163         mflr    r10;            \
 164         stw     r10,_LINK(r11); \
 165         mfspr   r12,SPRN_SRR0;  \
 166         mfspr   r9,SPRN_SRR1;   \
 167         stw     r1,GPR1(r11);   \
 168         stw     r1,0(r11);      \
 169         tovirt(r1,r11);                 /* set new kernel sp */ \
 170         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 171         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 172         stw     r0,GPR0(r11);   \
 173         SAVE_4GPRS(3, r11);     \
 174         SAVE_2GPRS(7, r11)
 175
 176 /*
 177  * Exception exit code.
 178  */
 179 #define EXCEPTION_EPILOG_0      \
 180         mfspr   r10,SPRN_SPRG_SCRATCH0; \
 181         mfspr   r11,SPRN_SPRG_SCRATCH1
 182
 183 /*
 184  * Note: code which follows this uses cr0.eq (set if from kernel),
 185  * r11, r12 (SRR0), and r9 (SRR1).
 186  *
 187  * Note2: once we have set r1 we are in a position to take exceptions
 188  * again, and we could thus set MSR:RI at that point.
 189  */
 190
 191 /*
 192  * Exception vectors.
 193  */
 194 #define EXCEPTION(n, label, hdlr, xfer)         \
 195         . = n;                                  \
 196 label:                                          \
 197         EXCEPTION_PROLOG;                       \
 198         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 199         xfer(n, hdlr)
 200
 201 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 202         li      r10,trap;                                       \
 203         stw     r10,_TRAP(r11);                                 \
 204         li      r10,MSR_KERNEL;                                 \
 205         copyee(r10, r9);                                        \
 206         bl      tfer;                                           \
 207 i##n:                                                           \
 208         .long   hdlr;                                           \
 209         .long   ret
 210
 211 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 212 #define NOCOPY(d, s)
 213
 214 #define EXC_XFER_STD(n, hdlr)           \
 215         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 216                           ret_from_except_full)
 217
 218 #define EXC_XFER_LITE(n, hdlr)          \
 219         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 220                           ret_from_except)
 221
 222 #define EXC_XFER_EE(n, hdlr)            \
 223         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 224                           ret_from_except_full)
 225
 226 #define EXC_XFER_EE_LITE(n, hdlr)       \
 227         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 228                           ret_from_except)
 229
 230 /* System reset */
 231         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 232
 233 /* Machine check */
 234         . = 0x200
 235 MachineCheck:
 236         EXCEPTION_PROLOG
 237         mfspr r4,SPRN_DAR
 238         stw r4,_DAR(r11)
 239         li r5,RPN_PATTERN
 240         mtspr SPRN_DAR,r5       /* Tag DAR, to be used in DTLB Error */
 241         mfspr r5,SPRN_DSISR
 242         stw r5,_DSISR(r11)
 243         addi r3,r1,STACK_FRAME_OVERHEAD
 244         EXC_XFER_STD(0x200, machine_check_exception)
 245
 246 /* Data access exception.
 247  * This is "never generated" by the MPC8xx.
 248  */
 249         . = 0x300
 250 DataAccess:
 251
 252 /* Instruction access exception.
 253  * This is "never generated" by the MPC8xx.
 254  */
 255         . = 0x400
 256 InstructionAccess:
 257
 258 /* External interrupt */
 259         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 260
 261 /* Alignment exception */
 262         . = 0x600
 263 Alignment:
 264         EXCEPTION_PROLOG
 265         mfspr   r4,SPRN_DAR
 266         stw     r4,_DAR(r11)
 267         li      r5,RPN_PATTERN
 268         mtspr   SPRN_DAR,r5     /* Tag DAR, to be used in DTLB Error */
 269         mfspr   r5,SPRN_DSISR
 270         stw     r5,_DSISR(r11)
 271         addi    r3,r1,STACK_FRAME_OVERHEAD
 272         EXC_XFER_EE(0x600, alignment_exception)
 273
 274 /* Program check exception */
 275         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 276
 277 /* No FPU on MPC8xx.  This exception is not supposed to happen.
 278 */
 279         EXCEPTION(0x800, FPUnavailable, unknown_exception, EXC_XFER_STD)
 280
 281 /* Decrementer */
 282         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 283
 284         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 285         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 286
 287 /* System call */
 288         . = 0xc00
 289 SystemCall:
 290         EXCEPTION_PROLOG
 291         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 292
 293 /* Single step - not used on 601 */
 294         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 295         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 296         EXCEPTION(0xf00, Trap_0f, unknown_exception, EXC_XFER_EE)
 297
 298 /* On the MPC8xx, this is a software emulation interrupt.  It occurs
 299  * for all unimplemented and illegal instructions.
 300  */
 301         EXCEPTION(0x1000, SoftEmu, SoftwareEmulation, EXC_XFER_STD)
 302
 303         . = 0x1100
 304 /*
 305  * For the MPC8xx, this is a software tablewalk to load the instruction
 306  * TLB.  The task switch loads the M_TW register with the pointer to the first
 307  * level table.
 308  * If we discover there is no second level table (value is zero) or if there
 309  * is an invalid pte, we load that into the TLB, which causes another fault
 310  * into the TLB Error interrupt where we can handle such problems.
 311  * We have to use the MD_xxx registers for the tablewalk because the
 312  * equivalent MI_xxx registers only perform the attribute functions.
 313  */
 314
 315 #ifdef CONFIG_8xx_CPU15
 316 #define INVALIDATE_ADJACENT_PAGES_CPU15(tmp, addr)      \
 317         addi    tmp, addr, PAGE_SIZE;   \
 318         tlbie   tmp;                    \
 319         addi    tmp, addr, -PAGE_SIZE;  \
 320         tlbie   tmp
 321 #else
 322 #define INVALIDATE_ADJACENT_PAGES_CPU15(tmp, addr)
 323 #endif
 324
 325 InstructionTLBMiss:
 326 #ifdef CONFIG_8xx_CPU6
 327         mtspr   SPRN_SPRG_SCRATCH2, r3
 328 #endif
 329         EXCEPTION_PROLOG_0
 330
 331         /* If we are faulting a kernel address, we have to use the
 332          * kernel page tables.
 333          */
 334 #if defined(CONFIG_MODULES) || defined (CONFIG_DEBUG_PAGEALLOC)
 335         /* Only modules will cause ITLB Misses as we always
 336          * pin the first 8MB of kernel memory */
 337         mfspr   r11, SPRN_SRR0  /* Get effective address of fault */
 338         INVALIDATE_ADJACENT_PAGES_CPU15(r10, r11)
 339         mfcr    r10
 340         IS_KERNEL(r11, r11)
 341         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 342         BRANCH_UNLESS_KERNEL(3f)
 343         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 344 3:
 345         mtcr    r10
 346         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 347 #else
 348         mfspr   r10, SPRN_SRR0  /* Get effective address of fault */
 349         INVALIDATE_ADJACENT_PAGES_CPU15(r11, r10)
 350         mfspr   r11, SPRN_M_TW  /* Get level 1 table base address */
 351 #endif
 352         /* Insert level 1 index */
 353         rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 354         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 355
 356         /* Extract level 2 index */
 357         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 358         rlwimi  r10, r11, 0, 0, 32 - PAGE_SHIFT - 1     /* Add level 2 base */
 359         lwz     r10, 0(r10)     /* Get the pte */
 360
 361         /* Insert the APG into the TWC from the Linux PTE. */
 362         rlwimi  r11, r10, 0, 25, 26
 363         /* Load the MI_TWC with the attributes for this "segment." */
 364         MTSPR_CPU6(SPRN_MI_TWC, r11, r3)        /* Set segment attributes */
 365
 366 #ifdef CONFIG_SWAP
 367         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 368         and     r11, r11, r10
 369         rlwimi  r10, r11, 0, _PAGE_PRESENT
 370 #endif
 371         li      r11, RPN_PATTERN
 372         /* The Linux PTE won't go exactly into the MMU TLB.
 373          * Software indicator bits 20-23 and 28 must be clear.
 374          * Software indicator bits 24, 25, 26, and 27 must be
 375          * set.  All other Linux PTE bits control the behavior
 376          * of the MMU.
 377          */
 378         rlwimi  r10, r11, 0, 0x0ff8     /* Set 24-27, clear 20-23,28 */
 379         MTSPR_CPU6(SPRN_MI_RPN, r10, r3)        /* Update TLB entry */
 380
 381         /* Restore registers */
 382 #ifdef CONFIG_8xx_CPU6
 383         mfspr   r3, SPRN_SPRG_SCRATCH2
 384 #endif
 385         EXCEPTION_EPILOG_0
 386         rfi
 387
 388 /*
 389  * Bottom part of DataStoreTLBMiss handler for IMMR area
 390  * not enough space in the DataStoreTLBMiss area
 391  */
 392 DTLBMissIMMR:
 393         mtcr    r10
 394         /* Set 512k byte guarded page and mark it valid */
 395         li      r10, MD_PS512K | MD_GUARDED | MD_SVALID
 396         MTSPR_CPU6(SPRN_MD_TWC, r10, r11)
 397         mfspr   r10, SPRN_IMMR                  /* Get current IMMR */
 398         rlwinm  r10, r10, 0, 0xfff80000         /* Get 512 kbytes boundary */
 399         ori     r10, r10, 0xf0 | MD_SPS16K | _PAGE_SHARED | _PAGE_DIRTY | \
 400                           _PAGE_PRESENT | _PAGE_NO_CACHE
 401         MTSPR_CPU6(SPRN_MD_RPN, r10, r11)       /* Update TLB entry */
 402
 403         li      r11, RPN_PATTERN
 404         mtspr   SPRN_DAR, r11   /* Tag DAR */
 405         EXCEPTION_EPILOG_0
 406         rfi
 407
 408         . = 0x1200
 409 DataStoreTLBMiss:
 410         EXCEPTION_PROLOG_0
 411         mfcr    r10
 412
 413         /* If we are faulting a kernel address, we have to use the
 414          * kernel page tables.
 415          */
 416         mfspr   r11, SPRN_MD_EPN
 417         rlwinm  r11, r11, 16, 0xfff8
 418 #ifndef CONFIG_PIN_TLB_IMMR
 419         cmpli   cr0, r11, VIRT_IMMR_BASE@h
 420 #endif
 421         cmpli   cr7, r11, PAGE_OFFSET@h
 422 #ifndef CONFIG_PIN_TLB_IMMR
 423 _ENTRY(DTLBMiss_jmp)
 424         beq-    DTLBMissIMMR
 425 #endif
 426         bge-    cr7, 4f
 427
 428         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 429 3:
 430         mtcr    r10
 431 #ifdef CONFIG_8xx_CPU6
 432         mtspr   SPRN_SPRG_SCRATCH2, r3
 433 #endif
 434         mfspr   r10, SPRN_MD_EPN
 435
 436         /* Insert level 1 index */
 437         rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 438         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 439
 440         /* We have a pte table, so load fetch the pte from the table.
 441          */
 442         /* Extract level 2 index */
 443         rlwinm  r10, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 444         rlwimi  r10, r11, 0, 0, 32 - PAGE_SHIFT - 1     /* Add level 2 base */
 445         lwz     r10, 0(r10)     /* Get the pte */
 446
 447         /* Insert the Guarded flag and APG into the TWC from the Linux PTE.
 448          * It is bit 26-27 of both the Linux PTE and the TWC (at least
 449          * I got that right :-).  It will be better when we can put
 450          * this into the Linux pgd/pmd and load it in the operation
 451          * above.
 452          */
 453         rlwimi  r11, r10, 0, 26, 27
 454         /* Insert the WriteThru flag into the TWC from the Linux PTE.
 455          * It is bit 25 in the Linux PTE and bit 30 in the TWC
 456          */
 457         rlwimi  r11, r10, 32-5, 30, 30
 458         MTSPR_CPU6(SPRN_MD_TWC, r11, r3)
 459
 460         /* Both _PAGE_ACCESSED and _PAGE_PRESENT has to be set.
 461          * We also need to know if the insn is a load/store, so:
 462          * Clear _PAGE_PRESENT and load that which will
 463          * trap into DTLB Error with store bit set accordinly.
 464          */
 465         /* PRESENT=0x1, ACCESSED=0x20
 466          * r11 = ((r10 & PRESENT) & ((r10 & ACCESSED) >> 5));
 467          * r10 = (r10 & ~PRESENT) | r11;
 468          */
 469 #ifdef CONFIG_SWAP
 470         rlwinm  r11, r10, 32-5, _PAGE_PRESENT
 471         and     r11, r11, r10
 472         rlwimi  r10, r11, 0, _PAGE_PRESENT
 473 #endif
 474         /* The Linux PTE won't go exactly into the MMU TLB.
 475          * Software indicator bits 22 and 28 must be clear.
 476          * Software indicator bits 24, 25, 26, and 27 must be
 477          * set.  All other Linux PTE bits control the behavior
 478          * of the MMU.
 479          */
 480         li      r11, RPN_PATTERN
 481         rlwimi  r10, r11, 0, 24, 28     /* Set 24-27, clear 28 */
 482         rlwimi  r10, r11, 0, 20, 20     /* clear 20 */
 483         MTSPR_CPU6(SPRN_MD_RPN, r10, r3)        /* Update TLB entry */
 484
 485         /* Restore registers */
 486 #ifdef CONFIG_8xx_CPU6
 487         mfspr   r3, SPRN_SPRG_SCRATCH2
 488 #endif
 489         mtspr   SPRN_DAR, r11   /* Tag DAR */
 490         EXCEPTION_EPILOG_0
 491         rfi
 492
 493 4:
 494 _ENTRY(DTLBMiss_cmp)
 495         cmpli   cr0, r11, (PAGE_OFFSET + 0x1800000)@h
 496         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 497         bge-    3b
 498
 499         mtcr    r10
 500         /* Set 8M byte page and mark it valid */
 501         li      r10, MD_PS8MEG | MD_SVALID
 502         MTSPR_CPU6(SPRN_MD_TWC, r10, r11)
 503         mfspr   r10, SPRN_MD_EPN
 504         rlwinm  r10, r10, 0, 0x0f800000         /* 8xx supports max 256Mb RAM */
 505         ori     r10, r10, 0xf0 | MD_SPS16K | _PAGE_SHARED | _PAGE_DIRTY | \
 506                           _PAGE_PRESENT
 507         MTSPR_CPU6(SPRN_MD_RPN, r10, r11)       /* Update TLB entry */
 508
 509         li      r11, RPN_PATTERN
 510         mtspr   SPRN_DAR, r11   /* Tag DAR */
 511         EXCEPTION_EPILOG_0
 512         rfi
 513
 514
 515 /* This is an instruction TLB error on the MPC8xx.  This could be due
 516  * to many reasons, such as executing guarded memory or illegal instruction
 517  * addresses.  There is nothing to do but handle a big time error fault.
 518  */
 519         . = 0x1300
 520 InstructionTLBError:
 521         EXCEPTION_PROLOG
 522         mr      r4,r12
 523         mr      r5,r9
 524         andis.  r10,r5,0x4000
 525         beq+    1f
 526         tlbie   r4
 527         /* 0x400 is InstructionAccess exception, needed by bad_page_fault() */
 528 1:      EXC_XFER_LITE(0x400, handle_page_fault)
 529
 530 /* This is the data TLB error on the MPC8xx.  This could be due to
 531  * many reasons, including a dirty update to a pte.  We bail out to
 532  * a higher level function that can handle it.
 533  */
 534         . = 0x1400
 535 DataTLBError:
 536         EXCEPTION_PROLOG_0
 537         mfcr    r10
 538
 539         mfspr   r11, SPRN_DAR
 540         cmpwi   cr0, r11, RPN_PATTERN
 541         beq-    FixupDAR        /* must be a buggy dcbX, icbi insn. */
 542 DARFixed:/* Return from dcbx instruction bug workaround */
 543         EXCEPTION_PROLOG_1
 544         EXCEPTION_PROLOG_2
 545         mfspr   r5,SPRN_DSISR
 546         stw     r5,_DSISR(r11)
 547         mfspr   r4,SPRN_DAR
 548         andis.  r10,r5,0x4000
 549         beq+    1f
 550         tlbie   r4
 551 1:      li      r10,RPN_PATTERN
 552         mtspr   SPRN_DAR,r10    /* Tag DAR, to be used in DTLB Error */
 553         /* 0x300 is DataAccess exception, needed by bad_page_fault() */
 554         EXC_XFER_LITE(0x300, handle_page_fault)
 555
 556         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 557         EXCEPTION(0x1600, Trap_16, unknown_exception, EXC_XFER_EE)
 558         EXCEPTION(0x1700, Trap_17, unknown_exception, EXC_XFER_EE)
 559         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 560         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 561         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 562         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 563
 564 /* On the MPC8xx, these next four traps are used for development
 565  * support of breakpoints and such.  Someday I will get around to
 566  * using them.
 567  */
 568         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 569         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 570         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 571         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 572
 573         . = 0x2000
 574
 575 /* This is the procedure to calculate the data EA for buggy dcbx,dcbi instructions
 576  * by decoding the registers used by the dcbx instruction and adding them.
 577  * DAR is set to the calculated address.
 578  */
 579  /* define if you don't want to use self modifying code */
 580 #define NO_SELF_MODIFYING_CODE
 581 FixupDAR:/* Entry point for dcbx workaround. */
 582         mtspr   SPRN_SPRG_SCRATCH2, r10
 583         /* fetch instruction from memory. */
 584         mfspr   r10, SPRN_SRR0
 585         IS_KERNEL(r11, r10)
 586         mfspr   r11, SPRN_M_TW  /* Get level 1 table */
 587         BRANCH_UNLESS_KERNEL(3f)
 588         rlwinm  r11, r10, 16, 0xfff8
 589 _ENTRY(FixupDAR_cmp)
 590         cmpli   cr7, r11, (PAGE_OFFSET + 0x1800000)@h
 591         blt-    cr7, 200f
 592         lis     r11, (swapper_pg_dir-PAGE_OFFSET)@ha
 593         /* Insert level 1 index */
 594 3:      rlwimi  r11, r10, 32 - ((PAGE_SHIFT - 2) << 1), (PAGE_SHIFT - 2) << 1, 29
 595         lwz     r11, (swapper_pg_dir-PAGE_OFFSET)@l(r11)        /* Get the level 1 entry */
 596         rlwinm  r11, r11,0,0,19 /* Extract page descriptor page address */
 597         /* Insert level 2 index */
 598         rlwimi  r11, r10, 32 - (PAGE_SHIFT - 2), 32 - PAGE_SHIFT, 29
 599         lwz     r11, 0(r11)     /* Get the pte */
 600         /* concat physical page address(r11) and page offset(r10) */
 601         rlwimi  r11, r10, 0, 32 - PAGE_SHIFT, 31
 602 201:    lwz     r11,0(r11)
 603 /* Check if it really is a dcbx instruction. */
 604 /* dcbt and dcbtst does not generate DTLB Misses/Errors,
 605  * no need to include them here */
 606         xoris   r10, r11, 0x7c00        /* check if major OP code is 31 */
 607         rlwinm  r10, r10, 0, 21, 5
 608         cmpwi   cr0, r10, 2028  /* Is dcbz? */
 609         beq+    142f
 610         cmpwi   cr0, r10, 940   /* Is dcbi? */
 611         beq+    142f
 612         cmpwi   cr0, r10, 108   /* Is dcbst? */
 613         beq+    144f            /* Fix up store bit! */
 614         cmpwi   cr0, r10, 172   /* Is dcbf? */
 615         beq+    142f
 616         cmpwi   cr0, r10, 1964  /* Is icbi? */
 617         beq+    142f
 618 141:    mfspr   r10,SPRN_SPRG_SCRATCH2
 619         b       DARFixed        /* Nope, go back to normal TLB processing */
 620
 621         /* create physical page address from effective address */
 622 200:    tophys(r11, r10)
 623         b       201b
 624
 625 144:    mfspr   r10, SPRN_DSISR
 626         rlwinm  r10, r10,0,7,5  /* Clear store bit for buggy dcbst insn */
 627         mtspr   SPRN_DSISR, r10
 628 142:    /* continue, it was a dcbx, dcbi instruction. */
 629 #ifndef NO_SELF_MODIFYING_CODE
 630         andis.  r10,r11,0x1f    /* test if reg RA is r0 */
 631         li      r10,modified_instr@l
 632         dcbtst  r0,r10          /* touch for store */
 633         rlwinm  r11,r11,0,0,20  /* Zero lower 10 bits */
 634         oris    r11,r11,640     /* Transform instr. to a "add r10,RA,RB" */
 635         ori     r11,r11,532
 636         stw     r11,0(r10)      /* store add/and instruction */
 637         dcbf    0,r10           /* flush new instr. to memory. */
 638         icbi    0,r10           /* invalidate instr. cache line */
 639         mfspr   r11, SPRN_SPRG_SCRATCH1 /* restore r11 */
 640         mfspr   r10, SPRN_SPRG_SCRATCH0 /* restore r10 */
 641         isync                   /* Wait until new instr is loaded from memory */
 642 modified_instr:
 643         .space  4               /* this is where the add instr. is stored */
 644         bne+    143f
 645         subf    r10,r0,r10      /* r10=r10-r0, only if reg RA is r0 */
 646 143:    mtdar   r10             /* store faulting EA in DAR */
 647         mfspr   r10,SPRN_SPRG_SCRATCH2
 648         b       DARFixed        /* Go back to normal TLB handling */
 649 #else
 650         mfctr   r10
 651         mtdar   r10                     /* save ctr reg in DAR */
 652         rlwinm  r10, r11, 24, 24, 28    /* offset into jump table for reg RB */
 653         addi    r10, r10, 150f@l        /* add start of table */
 654         mtctr   r10                     /* load ctr with jump address */
 655         xor     r10, r10, r10           /* sum starts at zero */
 656         bctr                            /* jump into table */
 657 150:
 658         add     r10, r10, r0    ;b      151f
 659         add     r10, r10, r1    ;b      151f
 660         add     r10, r10, r2    ;b      151f
 661         add     r10, r10, r3    ;b      151f
 662         add     r10, r10, r4    ;b      151f
 663         add     r10, r10, r5    ;b      151f
 664         add     r10, r10, r6    ;b      151f
 665         add     r10, r10, r7    ;b      151f
 666         add     r10, r10, r8    ;b      151f
 667         add     r10, r10, r9    ;b      151f
 668         mtctr   r11     ;b      154f    /* r10 needs special handling */
 669         mtctr   r11     ;b      153f    /* r11 needs special handling */
 670         add     r10, r10, r12   ;b      151f
 671         add     r10, r10, r13   ;b      151f
 672         add     r10, r10, r14   ;b      151f
 673         add     r10, r10, r15   ;b      151f
 674         add     r10, r10, r16   ;b      151f
 675         add     r10, r10, r17   ;b      151f
 676         add     r10, r10, r18   ;b      151f
 677         add     r10, r10, r19   ;b      151f
 678         add     r10, r10, r20   ;b      151f
 679         add     r10, r10, r21   ;b      151f
 680         add     r10, r10, r22   ;b      151f
 681         add     r10, r10, r23   ;b      151f
 682         add     r10, r10, r24   ;b      151f
 683         add     r10, r10, r25   ;b      151f
 684         add     r10, r10, r26   ;b      151f
 685         add     r10, r10, r27   ;b      151f
 686         add     r10, r10, r28   ;b      151f
 687         add     r10, r10, r29   ;b      151f
 688         add     r10, r10, r30   ;b      151f
 689         add     r10, r10, r31
 690 151:
 691         rlwinm. r11,r11,19,24,28        /* offset into jump table for reg RA */
 692         beq     152f                    /* if reg RA is zero, don't add it */
 693         addi    r11, r11, 150b@l        /* add start of table */
 694         mtctr   r11                     /* load ctr with jump address */
 695         rlwinm  r11,r11,0,16,10         /* make sure we don't execute this more than once */
 696         bctr                            /* jump into table */
 697 152:
 698         mfdar   r11
 699         mtctr   r11                     /* restore ctr reg from DAR */
 700         mtdar   r10                     /* save fault EA to DAR */
 701         mfspr   r10,SPRN_SPRG_SCRATCH2
 702         b       DARFixed                /* Go back to normal TLB handling */
 703
 704         /* special handling for r10,r11 since these are modified already */
 705 153:    mfspr   r11, SPRN_SPRG_SCRATCH1 /* load r11 from SPRN_SPRG_SCRATCH1 */
 706         add     r10, r10, r11   /* add it */
 707         mfctr   r11             /* restore r11 */
 708         b       151b
 709 154:    mfspr   r11, SPRN_SPRG_SCRATCH0 /* load r10 from SPRN_SPRG_SCRATCH0 */
 710         add     r10, r10, r11   /* add it */
 711         mfctr   r11             /* restore r11 */
 712         b       151b
 713 #endif
 714
 715 /*
 716  * This is where the main kernel code starts.
 717  */
 718 start_here:
 719         /* ptr to current */
 720         lis     r2,init_task@h
 721         ori     r2,r2,init_task@l
 722
 723         /* ptr to phys current thread */
 724         tophys(r4,r2)
 725         addi    r4,r4,THREAD    /* init task's THREAD */
 726         mtspr   SPRN_SPRG_THREAD,r4
 727
 728         /* stack */
 729         lis     r1,init_thread_union@ha
 730         addi    r1,r1,init_thread_union@l
 731         li      r0,0
 732         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 733
 734         bl      early_init      /* We have to do this with MMU on */
 735
 736 /*
 737  * Decide what sort of machine this is and initialize the MMU.
 738  */
 739         li      r3,0
 740         mr      r4,r31
 741         bl      machine_init
 742         bl      MMU_init
 743
 744 /*
 745  * Go back to running unmapped so we can load up new values
 746  * and change to using our exception vectors.
 747  * On the 8xx, all we have to do is invalidate the TLB to clear
 748  * the old 8M byte TLB mappings and load the page table base register.
 749  */
 750         /* The right way to do this would be to track it down through
 751          * init's THREAD like the context switch code does, but this is
 752          * easier......until someone changes init's static structures.
 753          */
 754         lis     r6, swapper_pg_dir@ha
 755         tophys(r6,r6)
 756 #ifdef CONFIG_8xx_CPU6
 757         lis     r4, cpu6_errata_word@h
 758         ori     r4, r4, cpu6_errata_word@l
 759         li      r3, 0x3f80
 760         stw     r3, 12(r4)
 761         lwz     r3, 12(r4)
 762 #endif
 763         mtspr   SPRN_M_TW, r6
 764         lis     r4,2f@h
 765         ori     r4,r4,2f@l
 766         tophys(r4,r4)
 767         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
 768         mtspr   SPRN_SRR0,r4
 769         mtspr   SPRN_SRR1,r3
 770         rfi
 771 /* Load up the kernel context */
 772 2:
 773         SYNC                    /* Force all PTE updates to finish */
 774         tlbia                   /* Clear all TLB entries */
 775         sync                    /* wait for tlbia/tlbie to finish */
 776         TLBSYNC                 /* ... on all CPUs */
 777
 778         /* set up the PTE pointers for the Abatron bdiGDB.
 779         */
 780         tovirt(r6,r6)
 781         lis     r5, abatron_pteptrs@h
 782         ori     r5, r5, abatron_pteptrs@l
 783         stw     r5, 0xf0(r0)    /* Must match your Abatron config file */
 784         tophys(r5,r5)
 785         stw     r6, 0(r5)
 786
 787 /* Now turn on the MMU for real! */
 788         li      r4,MSR_KERNEL
 789         lis     r3,start_kernel@h
 790         ori     r3,r3,start_kernel@l
 791         mtspr   SPRN_SRR0,r3
 792         mtspr   SPRN_SRR1,r4
 793         rfi                     /* enable MMU and jump to start_kernel */
 794
 795 /* Set up the initial MMU state so we can do the first level of
 796  * kernel initialization.  This maps the first 8 MBytes of memory 1:1
 797  * virtual to physical.  Also, set the cache mode since that is defined
 798  * by TLB entries and perform any additional mapping (like of the IMMR).
 799  * If configured to pin some TLBs, we pin the first 8 Mbytes of kernel,
 800  * 24 Mbytes of data, and the 512k IMMR space.  Anything not covered by
 801  * these mappings is mapped by page tables.
 802  */
 803 initial_mmu:
 804         li      r8, 0
 805         mtspr   SPRN_MI_CTR, r8         /* remove PINNED ITLB entries */
 806         lis     r10, MD_RESETVAL@h
 807 #ifndef CONFIG_8xx_COPYBACK
 808         oris    r10, r10, MD_WTDEF@h
 809 #endif
 810         mtspr   SPRN_MD_CTR, r10        /* remove PINNED DTLB entries */
 811
 812         tlbia                   /* Invalidate all TLB entries */
 813 /* Always pin the first 8 MB ITLB to prevent ITLB
 814    misses while mucking around with SRR0/SRR1 in asm
 815 */
 816         lis     r8, MI_RSV4I@h
 817         ori     r8, r8, 0x1c00
 818
 819         mtspr   SPRN_MI_CTR, r8 /* Set instruction MMU control */
 820
 821 #ifdef CONFIG_PIN_TLB
 822         oris    r10, r10, MD_RSV4I@h
 823         mtspr   SPRN_MD_CTR, r10        /* Set data TLB control */
 824 #endif
 825
 826         /* Now map the lower 8 Meg into the ITLB. */
 827         lis     r8, KERNELBASE@h        /* Create vaddr for TLB */
 828         ori     r8, r8, MI_EVALID       /* Mark it valid */
 829         mtspr   SPRN_MI_EPN, r8
 830         li      r8, MI_PS8MEG | (2 << 5)        /* Set 8M byte page, APG 2 */
 831         ori     r8, r8, MI_SVALID       /* Make it valid */
 832         mtspr   SPRN_MI_TWC, r8
 833         li      r8, MI_BOOTINIT         /* Create RPN for address 0 */
 834         mtspr   SPRN_MI_RPN, r8         /* Store TLB entry */
 835
 836         lis     r8, MI_APG_INIT@h       /* Set protection modes */
 837         ori     r8, r8, MI_APG_INIT@l
 838         mtspr   SPRN_MI_AP, r8
 839         lis     r8, MD_APG_INIT@h
 840         ori     r8, r8, MD_APG_INIT@l
 841         mtspr   SPRN_MD_AP, r8
 842
 843         /* Map a 512k page for the IMMR to get the processor
 844          * internal registers (among other things).
 845          */
 846 #ifdef CONFIG_PIN_TLB_IMMR
 847         ori     r10, r10, 0x1c00
 848         mtspr   SPRN_MD_CTR, r10
 849
 850         mfspr   r9, 638                 /* Get current IMMR */
 851         andis.  r9, r9, 0xfff8          /* Get 512 kbytes boundary */
 852
 853         lis     r8, VIRT_IMMR_BASE@h    /* Create vaddr for TLB */
 854         ori     r8, r8, MD_EVALID       /* Mark it valid */
 855         mtspr   SPRN_MD_EPN, r8
 856         li      r8, MD_PS512K | MD_GUARDED      /* Set 512k byte page */
 857         ori     r8, r8, MD_SVALID       /* Make it valid */
 858         mtspr   SPRN_MD_TWC, r8
 859         mr      r8, r9                  /* Create paddr for TLB */
 860         ori     r8, r8, MI_BOOTINIT|0x2 /* Inhibit cache -- Cort */
 861         mtspr   SPRN_MD_RPN, r8
 862 #endif
 863
 864         /* Since the cache is enabled according to the information we
 865          * just loaded into the TLB, invalidate and enable the caches here.
 866          * We should probably check/set other modes....later.
 867          */
 868         lis     r8, IDC_INVALL@h
 869         mtspr   SPRN_IC_CST, r8
 870         mtspr   SPRN_DC_CST, r8
 871         lis     r8, IDC_ENABLE@h
 872         mtspr   SPRN_IC_CST, r8
 873 #ifdef CONFIG_8xx_COPYBACK
 874         mtspr   SPRN_DC_CST, r8
 875 #else
 876         /* For a debug option, I left this here to easily enable
 877          * the write through cache mode
 878          */
 879         lis     r8, DC_SFWT@h
 880         mtspr   SPRN_DC_CST, r8
 881         lis     r8, IDC_ENABLE@h
 882         mtspr   SPRN_DC_CST, r8
 883 #endif
 884         blr
 885
 886
 887 /*
 888  * We put a few things here that have to be page-aligned.
 889  * This stuff goes at the beginning of the data segment,
 890  * which is page-aligned.
 891  */
 892         .data
 893         .globl  sdata
 894 sdata:
 895         .globl  empty_zero_page
 896         .align  PAGE_SHIFT
 897 empty_zero_page:
 898         .space  PAGE_SIZE
 899 EXPORT_SYMBOL(empty_zero_page)
 900
 901         .globl  swapper_pg_dir
 902 swapper_pg_dir:
 903         .space  PGD_TABLE_SIZE
 904
 905 /* Room for two PTE table poiners, usually the kernel and current user
 906  * pointer to their respective root page table (pgdir).
 907  */
 908 abatron_pteptrs:
 909         .space  8
 910
 911 #ifdef CONFIG_8xx_CPU6
 912         .globl  cpu6_errata_word
 913 cpu6_errata_word:
 914         .space  16
 915 #endif
 916