arch/x86/events/amd/ibs.c

   1 /*
   2  * Performance events - AMD IBS
   3  *
   4  *  Copyright (C) 2011 Advanced Micro Devices, Inc., Robert Richter
   5  *
   6  *  For licencing details see kernel-base/COPYING
   7  */
   8
   9 #include <linux/perf_event.h>
  10 #include <linux/module.h>
  11 #include <linux/pci.h>
  12 #include <linux/ptrace.h>
  13 #include <linux/syscore_ops.h>
  14
  15 #include <asm/apic.h>
  16
  17 #include "../perf_event.h"
  18
  19 static u32 ibs_caps;
  20
  21 #if defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_AMD)
  22
  23 #include <linux/kprobes.h>
  24 #include <linux/hardirq.h>
  25
  26 #include <asm/nmi.h>
  27
  28 #define IBS_FETCH_CONFIG_MASK   (IBS_FETCH_RAND_EN | IBS_FETCH_MAX_CNT)
  29 #define IBS_OP_CONFIG_MASK      IBS_OP_MAX_CNT
  30
  31 enum ibs_states {
  32         IBS_ENABLED     = 0,
  33         IBS_STARTED     = 1,
  34         IBS_STOPPING    = 2,
  35
  36         IBS_MAX_STATES,
  37 };
  38
  39 struct cpu_perf_ibs {
  40         struct perf_event       *event;
  41         unsigned long           state[BITS_TO_LONGS(IBS_MAX_STATES)];
  42 };
  43
  44 struct perf_ibs {
  45         struct pmu                      pmu;
  46         unsigned int                    msr;
  47         u64                             config_mask;
  48         u64                             cnt_mask;
  49         u64                             enable_mask;
  50         u64                             valid_mask;
  51         u64                             max_period;
  52         unsigned long                   offset_mask[1];
  53         int                             offset_max;
  54         struct cpu_perf_ibs __percpu    *pcpu;
  55
  56         struct attribute                **format_attrs;
  57         struct attribute_group          format_group;
  58         const struct attribute_group    *attr_groups[2];
  59
  60         u64                             (*get_count)(u64 config);
  61 };
  62
  63 struct perf_ibs_data {
  64         u32             size;
  65         union {
  66                 u32     data[0];        /* data buffer starts here */
  67                 u32     caps;
  68         };
  69         u64             regs[MSR_AMD64_IBS_REG_COUNT_MAX];
  70 };
  71
  72 static int
  73 perf_event_set_period(struct hw_perf_event *hwc, u64 min, u64 max, u64 *hw_period)
  74 {
  75         s64 left = local64_read(&hwc->period_left);
  76         s64 period = hwc->sample_period;
  77         int overflow = 0;
  78
  79         /*
  80          * If we are way outside a reasonable range then just skip forward:
  81          */
  82         if (unlikely(left <= -period)) {
  83                 left = period;
  84                 local64_set(&hwc->period_left, left);
  85                 hwc->last_period = period;
  86                 overflow = 1;
  87         }
  88
  89         if (unlikely(left < (s64)min)) {
  90                 left += period;
  91                 local64_set(&hwc->period_left, left);
  92                 hwc->last_period = period;
  93                 overflow = 1;
  94         }
  95
  96         /*
  97          * If the hw period that triggers the sw overflow is too short
  98          * we might hit the irq handler. This biases the results.
  99          * Thus we shorten the next-to-last period and set the last
 100          * period to the max period.
 101          */
 102         if (left > max) {
 103                 left -= max;
 104                 if (left > max)
 105                         left = max;
 106                 else if (left < min)
 107                         left = min;
 108         }
 109
 110         *hw_period = (u64)left;
 111
 112         return overflow;
 113 }
 114
 115 static  int
 116 perf_event_try_update(struct perf_event *event, u64 new_raw_count, int width)
 117 {
 118         struct hw_perf_event *hwc = &event->hw;
 119         int shift = 64 - width;
 120         u64 prev_raw_count;
 121         u64 delta;
 122
 123         /*
 124          * Careful: an NMI might modify the previous event value.
 125          *
 126          * Our tactic to handle this is to first atomically read and
 127          * exchange a new raw count - then add that new-prev delta
 128          * count to the generic event atomically:
 129          */
 130         prev_raw_count = local64_read(&hwc->prev_count);
 131         if (local64_cmpxchg(&hwc->prev_count, prev_raw_count,
 132                                         new_raw_count) != prev_raw_count)
 133                 return 0;
 134
 135         /*
 136          * Now we have the new raw value and have updated the prev
 137          * timestamp already. We can now calculate the elapsed delta
 138          * (event-)time and add that to the generic event.
 139          *
 140          * Careful, not all hw sign-extends above the physical width
 141          * of the count.
 142          */
 143         delta = (new_raw_count << shift) - (prev_raw_count << shift);
 144         delta >>= shift;
 145
 146         local64_add(delta, &event->count);
 147         local64_sub(delta, &hwc->period_left);
 148
 149         return 1;
 150 }
 151
 152 static struct perf_ibs perf_ibs_fetch;
 153 static struct perf_ibs perf_ibs_op;
 154
 155 static struct perf_ibs *get_ibs_pmu(int type)
 156 {
 157         if (perf_ibs_fetch.pmu.type == type)
 158                 return &perf_ibs_fetch;
 159         if (perf_ibs_op.pmu.type == type)
 160                 return &perf_ibs_op;
 161         return NULL;
 162 }
 163
 164 /*
 165  * Use IBS for precise event sampling:
 166  *
 167  *  perf record -a -e cpu-cycles:p ...    # use ibs op counting cycle count
 168  *  perf record -a -e r076:p ...          # same as -e cpu-cycles:p
 169  *  perf record -a -e r0C1:p ...          # use ibs op counting micro-ops
 170  *
 171  * IbsOpCntCtl (bit 19) of IBS Execution Control Register (IbsOpCtl,
 172  * MSRC001_1033) is used to select either cycle or micro-ops counting
 173  * mode.
 174  *
 175  * The rip of IBS samples has skid 0. Thus, IBS supports precise
 176  * levels 1 and 2 and the PERF_EFLAGS_EXACT is set. In rare cases the
 177  * rip is invalid when IBS was not able to record the rip correctly.
 178  * We clear PERF_EFLAGS_EXACT and take the rip from pt_regs then.
 179  *
 180  */
 181 static int perf_ibs_precise_event(struct perf_event *event, u64 *config)
 182 {
 183         switch (event->attr.precise_ip) {
 184         case 0:
 185                 return -ENOENT;
 186         case 1:
 187         case 2:
 188                 break;
 189         default:
 190                 return -EOPNOTSUPP;
 191         }
 192
 193         switch (event->attr.type) {
 194         case PERF_TYPE_HARDWARE:
 195                 switch (event->attr.config) {
 196                 case PERF_COUNT_HW_CPU_CYCLES:
 197                         *config = 0;
 198                         return 0;
 199                 }
 200                 break;
 201         case PERF_TYPE_RAW:
 202                 switch (event->attr.config) {
 203                 case 0x0076:
 204                         *config = 0;
 205                         return 0;
 206                 case 0x00C1:
 207                         *config = IBS_OP_CNT_CTL;
 208                         return 0;
 209                 }
 210                 break;
 211         default:
 212                 return -ENOENT;
 213         }
 214
 215         return -EOPNOTSUPP;
 216 }
 217
 218 static const struct perf_event_attr ibs_notsupp = {
 219         .exclude_user   = 1,
 220         .exclude_kernel = 1,
 221         .exclude_hv     = 1,
 222         .exclude_idle   = 1,
 223         .exclude_host   = 1,
 224         .exclude_guest  = 1,
 225 };
 226
 227 static int perf_ibs_init(struct perf_event *event)
 228 {
 229         struct hw_perf_event *hwc = &event->hw;
 230         struct perf_ibs *perf_ibs;
 231         u64 max_cnt, config;
 232         int ret;
 233
 234         perf_ibs = get_ibs_pmu(event->attr.type);
 235         if (perf_ibs) {
 236                 config = event->attr.config;
 237         } else {
 238                 perf_ibs = &perf_ibs_op;
 239                 ret = perf_ibs_precise_event(event, &config);
 240                 if (ret)
 241                         return ret;
 242         }
 243
 244         if (event->pmu != &perf_ibs->pmu)
 245                 return -ENOENT;
 246
 247         if (perf_flags(&event->attr) & perf_flags(&ibs_notsupp))
 248                 return -EINVAL;
 249
 250         if (config & ~perf_ibs->config_mask)
 251                 return -EINVAL;
 252
 253         if (hwc->sample_period) {
 254                 if (config & perf_ibs->cnt_mask)
 255                         /* raw max_cnt may not be set */
 256                         return -EINVAL;
 257                 if (!event->attr.sample_freq && hwc->sample_period & 0x0f)
 258                         /*
 259                          * lower 4 bits can not be set in ibs max cnt,
 260                          * but allowing it in case we adjust the
 261                          * sample period to set a frequency.
 262                          */
 263                         return -EINVAL;
 264                 hwc->sample_period &= ~0x0FULL;
 265                 if (!hwc->sample_period)
 266                         hwc->sample_period = 0x10;
 267         } else {
 268                 max_cnt = config & perf_ibs->cnt_mask;
 269                 config &= ~perf_ibs->cnt_mask;
 270                 event->attr.sample_period = max_cnt << 4;
 271                 hwc->sample_period = event->attr.sample_period;
 272         }
 273
 274         if (!hwc->sample_period)
 275                 return -EINVAL;
 276
 277         /*
 278          * If we modify hwc->sample_period, we also need to update
 279          * hwc->last_period and hwc->period_left.
 280          */
 281         hwc->last_period = hwc->sample_period;
 282         local64_set(&hwc->period_left, hwc->sample_period);
 283
 284         hwc->config_base = perf_ibs->msr;
 285         hwc->config = config;
 286
 287         return 0;
 288 }
 289
 290 static int perf_ibs_set_period(struct perf_ibs *perf_ibs,
 291                                struct hw_perf_event *hwc, u64 *period)
 292 {
 293         int overflow;
 294
 295         /* ignore lower 4 bits in min count: */
 296         overflow = perf_event_set_period(hwc, 1<<4, perf_ibs->max_period, period);
 297         local64_set(&hwc->prev_count, 0);
 298
 299         return overflow;
 300 }
 301
 302 static u64 get_ibs_fetch_count(u64 config)
 303 {
 304         return (config & IBS_FETCH_CNT) >> 12;
 305 }
 306
 307 static u64 get_ibs_op_count(u64 config)
 308 {
 309         u64 count = 0;
 310
 311         if (config & IBS_OP_VAL)
 312                 count += (config & IBS_OP_MAX_CNT) << 4; /* cnt rolled over */
 313
 314         if (ibs_caps & IBS_CAPS_RDWROPCNT)
 315                 count += (config & IBS_OP_CUR_CNT) >> 32;
 316
 317         return count;
 318 }
 319
 320 static void
 321 perf_ibs_event_update(struct perf_ibs *perf_ibs, struct perf_event *event,
 322                       u64 *config)
 323 {
 324         u64 count = perf_ibs->get_count(*config);
 325
 326         /*
 327          * Set width to 64 since we do not overflow on max width but
 328          * instead on max count. In perf_ibs_set_period() we clear
 329          * prev count manually on overflow.
 330          */
 331         while (!perf_event_try_update(event, count, 64)) {
 332                 rdmsrl(event->hw.config_base, *config);
 333                 count = perf_ibs->get_count(*config);
 334         }
 335 }
 336
 337 static inline void perf_ibs_enable_event(struct perf_ibs *perf_ibs,
 338                                          struct hw_perf_event *hwc, u64 config)
 339 {
 340         wrmsrl(hwc->config_base, hwc->config | config | perf_ibs->enable_mask);
 341 }
 342
 343 /*
 344  * Erratum #420 Instruction-Based Sampling Engine May Generate
 345  * Interrupt that Cannot Be Cleared:
 346  *
 347  * Must clear counter mask first, then clear the enable bit. See
 348  * Revision Guide for AMD Family 10h Processors, Publication #41322.
 349  */
 350 static inline void perf_ibs_disable_event(struct perf_ibs *perf_ibs,
 351                                           struct hw_perf_event *hwc, u64 config)
 352 {
 353         config &= ~perf_ibs->cnt_mask;
 354         wrmsrl(hwc->config_base, config);
 355         config &= ~perf_ibs->enable_mask;
 356         wrmsrl(hwc->config_base, config);
 357 }
 358
 359 /*
 360  * We cannot restore the ibs pmu state, so we always needs to update
 361  * the event while stopping it and then reset the state when starting
 362  * again. Thus, ignoring PERF_EF_RELOAD and PERF_EF_UPDATE flags in
 363  * perf_ibs_start()/perf_ibs_stop() and instead always do it.
 364  */
 365 static void perf_ibs_start(struct perf_event *event, int flags)
 366 {
 367         struct hw_perf_event *hwc = &event->hw;
 368         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 369         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 370         u64 period;
 371
 372         if (WARN_ON_ONCE(!(hwc->state & PERF_HES_STOPPED)))
 373                 return;
 374
 375         WARN_ON_ONCE(!(hwc->state & PERF_HES_UPTODATE));
 376         hwc->state = 0;
 377
 378         perf_ibs_set_period(perf_ibs, hwc, &period);
 379         /*
 380          * Set STARTED before enabling the hardware, such that
 381          * a subsequent NMI must observe it. Then clear STOPPING
 382          * such that we don't consume NMIs by accident.
 383          */
 384         set_bit(IBS_STARTED, pcpu->state);
 385         clear_bit(IBS_STOPPING, pcpu->state);
 386         perf_ibs_enable_event(perf_ibs, hwc, period >> 4);
 387
 388         perf_event_update_userpage(event);
 389 }
 390
 391 static void perf_ibs_stop(struct perf_event *event, int flags)
 392 {
 393         struct hw_perf_event *hwc = &event->hw;
 394         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 395         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 396         u64 config;
 397         int stopping;
 398
 399         stopping = test_bit(IBS_STARTED, pcpu->state);
 400
 401         if (!stopping && (hwc->state & PERF_HES_UPTODATE))
 402                 return;
 403
 404         rdmsrl(hwc->config_base, config);
 405
 406         if (stopping) {
 407                 /*
 408                  * Set STOPPING before disabling the hardware, such that it
 409                  * must be visible to NMIs the moment we clear the EN bit,
 410                  * at which point we can generate an !VALID sample which
 411                  * we need to consume.
 412                  */
 413                 set_bit(IBS_STOPPING, pcpu->state);
 414                 perf_ibs_disable_event(perf_ibs, hwc, config);
 415                 /*
 416                  * Clear STARTED after disabling the hardware; if it were
 417                  * cleared before an NMI hitting after the clear but before
 418                  * clearing the EN bit might think it a spurious NMI and not
 419                  * handle it.
 420                  *
 421                  * Clearing it after, however, creates the problem of the NMI
 422                  * handler seeing STARTED but not having a valid sample.
 423                  */
 424                 clear_bit(IBS_STARTED, pcpu->state);
 425                 WARN_ON_ONCE(hwc->state & PERF_HES_STOPPED);
 426                 hwc->state |= PERF_HES_STOPPED;
 427         }
 428
 429         if (hwc->state & PERF_HES_UPTODATE)
 430                 return;
 431
 432         /*
 433          * Clear valid bit to not count rollovers on update, rollovers
 434          * are only updated in the irq handler.
 435          */
 436         config &= ~perf_ibs->valid_mask;
 437
 438         perf_ibs_event_update(perf_ibs, event, &config);
 439         hwc->state |= PERF_HES_UPTODATE;
 440 }
 441
 442 static int perf_ibs_add(struct perf_event *event, int flags)
 443 {
 444         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 445         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 446
 447         if (test_and_set_bit(IBS_ENABLED, pcpu->state))
 448                 return -ENOSPC;
 449
 450         event->hw.state = PERF_HES_UPTODATE | PERF_HES_STOPPED;
 451
 452         pcpu->event = event;
 453
 454         if (flags & PERF_EF_START)
 455                 perf_ibs_start(event, PERF_EF_RELOAD);
 456
 457         return 0;
 458 }
 459
 460 static void perf_ibs_del(struct perf_event *event, int flags)
 461 {
 462         struct perf_ibs *perf_ibs = container_of(event->pmu, struct perf_ibs, pmu);
 463         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 464
 465         if (!test_and_clear_bit(IBS_ENABLED, pcpu->state))
 466                 return;
 467
 468         perf_ibs_stop(event, PERF_EF_UPDATE);
 469
 470         pcpu->event = NULL;
 471
 472         perf_event_update_userpage(event);
 473 }
 474
 475 static void perf_ibs_read(struct perf_event *event) { }
 476
 477 PMU_FORMAT_ATTR(rand_en,        "config:57");
 478 PMU_FORMAT_ATTR(cnt_ctl,        "config:19");
 479
 480 static struct attribute *ibs_fetch_format_attrs[] = {
 481         &format_attr_rand_en.attr,
 482         NULL,
 483 };
 484
 485 static struct attribute *ibs_op_format_attrs[] = {
 486         NULL,   /* &format_attr_cnt_ctl.attr if IBS_CAPS_OPCNT */
 487         NULL,
 488 };
 489
 490 static struct perf_ibs perf_ibs_fetch = {
 491         .pmu = {
 492                 .task_ctx_nr    = perf_invalid_context,
 493
 494                 .event_init     = perf_ibs_init,
 495                 .add            = perf_ibs_add,
 496                 .del            = perf_ibs_del,
 497                 .start          = perf_ibs_start,
 498                 .stop           = perf_ibs_stop,
 499                 .read           = perf_ibs_read,
 500         },
 501         .msr                    = MSR_AMD64_IBSFETCHCTL,
 502         .config_mask            = IBS_FETCH_CONFIG_MASK,
 503         .cnt_mask               = IBS_FETCH_MAX_CNT,
 504         .enable_mask            = IBS_FETCH_ENABLE,
 505         .valid_mask             = IBS_FETCH_VAL,
 506         .max_period             = IBS_FETCH_MAX_CNT << 4,
 507         .offset_mask            = { MSR_AMD64_IBSFETCH_REG_MASK },
 508         .offset_max             = MSR_AMD64_IBSFETCH_REG_COUNT,
 509         .format_attrs           = ibs_fetch_format_attrs,
 510
 511         .get_count              = get_ibs_fetch_count,
 512 };
 513
 514 static struct perf_ibs perf_ibs_op = {
 515         .pmu = {
 516                 .task_ctx_nr    = perf_invalid_context,
 517
 518                 .event_init     = perf_ibs_init,
 519                 .add            = perf_ibs_add,
 520                 .del            = perf_ibs_del,
 521                 .start          = perf_ibs_start,
 522                 .stop           = perf_ibs_stop,
 523                 .read           = perf_ibs_read,
 524         },
 525         .msr                    = MSR_AMD64_IBSOPCTL,
 526         .config_mask            = IBS_OP_CONFIG_MASK,
 527         .cnt_mask               = IBS_OP_MAX_CNT,
 528         .enable_mask            = IBS_OP_ENABLE,
 529         .valid_mask             = IBS_OP_VAL,
 530         .max_period             = IBS_OP_MAX_CNT << 4,
 531         .offset_mask            = { MSR_AMD64_IBSOP_REG_MASK },
 532         .offset_max             = MSR_AMD64_IBSOP_REG_COUNT,
 533         .format_attrs           = ibs_op_format_attrs,
 534
 535         .get_count              = get_ibs_op_count,
 536 };
 537
 538 static int perf_ibs_handle_irq(struct perf_ibs *perf_ibs, struct pt_regs *iregs)
 539 {
 540         struct cpu_perf_ibs *pcpu = this_cpu_ptr(perf_ibs->pcpu);
 541         struct perf_event *event = pcpu->event;
 542         struct hw_perf_event *hwc = &event->hw;
 543         struct perf_sample_data data;
 544         struct perf_raw_record raw;
 545         struct pt_regs regs;
 546         struct perf_ibs_data ibs_data;
 547         int offset, size, check_rip, offset_max, throttle = 0;
 548         unsigned int msr;
 549         u64 *buf, *config, period;
 550
 551         if (!test_bit(IBS_STARTED, pcpu->state)) {
 552 fail:
 553                 /*
 554                  * Catch spurious interrupts after stopping IBS: After
 555                  * disabling IBS there could be still incoming NMIs
 556                  * with samples that even have the valid bit cleared.
 557                  * Mark all this NMIs as handled.
 558                  */
 559                 if (test_and_clear_bit(IBS_STOPPING, pcpu->state))
 560                         return 1;
 561
 562                 return 0;
 563         }
 564
 565         msr = hwc->config_base;
 566         buf = ibs_data.regs;
 567         rdmsrl(msr, *buf);
 568         if (!(*buf++ & perf_ibs->valid_mask))
 569                 goto fail;
 570
 571         config = &ibs_data.regs[0];
 572         perf_ibs_event_update(perf_ibs, event, config);
 573         perf_sample_data_init(&data, 0, hwc->last_period);
 574         if (!perf_ibs_set_period(perf_ibs, hwc, &period))
 575                 goto out;       /* no sw counter overflow */
 576
 577         ibs_data.caps = ibs_caps;
 578         size = 1;
 579         offset = 1;
 580         check_rip = (perf_ibs == &perf_ibs_op && (ibs_caps & IBS_CAPS_RIPINVALIDCHK));
 581         if (event->attr.sample_type & PERF_SAMPLE_RAW)
 582                 offset_max = perf_ibs->offset_max;
 583         else if (check_rip)
 584                 offset_max = 2;
 585         else
 586                 offset_max = 1;
 587         do {
 588                 rdmsrl(msr + offset, *buf++);
 589                 size++;
 590                 offset = find_next_bit(perf_ibs->offset_mask,
 591                                        perf_ibs->offset_max,
 592                                        offset + 1);
 593         } while (offset < offset_max);
 594         if (event->attr.sample_type & PERF_SAMPLE_RAW) {
 595                 /*
 596                  * Read IbsBrTarget and IbsOpData4 separately
 597                  * depending on their availability.
 598                  * Can't add to offset_max as they are staggered
 599                  */
 600                 if (ibs_caps & IBS_CAPS_BRNTRGT) {
 601                         rdmsrl(MSR_AMD64_IBSBRTARGET, *buf++);
 602                         size++;
 603                 }
 604                 if (ibs_caps & IBS_CAPS_OPDATA4) {
 605                         rdmsrl(MSR_AMD64_IBSOPDATA4, *buf++);
 606                         size++;
 607                 }
 608         }
 609         ibs_data.size = sizeof(u64) * size;
 610
 611         regs = *iregs;
 612         if (check_rip && (ibs_data.regs[2] & IBS_RIP_INVALID)) {
 613                 regs.flags &= ~PERF_EFLAGS_EXACT;
 614         } else {
 615                 set_linear_ip(&regs, ibs_data.regs[1]);
 616                 regs.flags |= PERF_EFLAGS_EXACT;
 617         }
 618
 619         if (event->attr.sample_type & PERF_SAMPLE_RAW) {
 620                 raw.size = sizeof(u32) + ibs_data.size;
 621                 raw.data = ibs_data.data;
 622                 data.raw = &raw;
 623         }
 624
 625         throttle = perf_event_overflow(event, &data, &regs);
 626 out:
 627         if (throttle)
 628                 perf_ibs_stop(event, 0);
 629         else
 630                 perf_ibs_enable_event(perf_ibs, hwc, period >> 4);
 631
 632         perf_event_update_userpage(event);
 633
 634         return 1;
 635 }
 636
 637 static int
 638 perf_ibs_nmi_handler(unsigned int cmd, struct pt_regs *regs)
 639 {
 640         u64 stamp = sched_clock();
 641         int handled = 0;
 642
 643         handled += perf_ibs_handle_irq(&perf_ibs_fetch, regs);
 644         handled += perf_ibs_handle_irq(&perf_ibs_op, regs);
 645
 646         if (handled)
 647                 inc_irq_stat(apic_perf_irqs);
 648
 649         perf_sample_event_took(sched_clock() - stamp);
 650
 651         return handled;
 652 }
 653 NOKPROBE_SYMBOL(perf_ibs_nmi_handler);
 654
 655 static __init int perf_ibs_pmu_init(struct perf_ibs *perf_ibs, char *name)
 656 {
 657         struct cpu_perf_ibs __percpu *pcpu;
 658         int ret;
 659
 660         pcpu = alloc_percpu(struct cpu_perf_ibs);
 661         if (!pcpu)
 662                 return -ENOMEM;
 663
 664         perf_ibs->pcpu = pcpu;
 665
 666         /* register attributes */
 667         if (perf_ibs->format_attrs[0]) {
 668                 memset(&perf_ibs->format_group, 0, sizeof(perf_ibs->format_group));
 669                 perf_ibs->format_group.name     = "format";
 670                 perf_ibs->format_group.attrs    = perf_ibs->format_attrs;
 671
 672                 memset(&perf_ibs->attr_groups, 0, sizeof(perf_ibs->attr_groups));
 673                 perf_ibs->attr_groups[0]        = &perf_ibs->format_group;
 674                 perf_ibs->pmu.attr_groups       = perf_ibs->attr_groups;
 675         }
 676
 677         ret = perf_pmu_register(&perf_ibs->pmu, name, -1);
 678         if (ret) {
 679                 perf_ibs->pcpu = NULL;
 680                 free_percpu(pcpu);
 681         }
 682
 683         return ret;
 684 }
 685
 686 static __init int perf_event_ibs_init(void)
 687 {
 688         struct attribute **attr = ibs_op_format_attrs;
 689
 690         if (!ibs_caps)
 691                 return -ENODEV; /* ibs not supported by the cpu */
 692
 693         perf_ibs_pmu_init(&perf_ibs_fetch, "ibs_fetch");
 694
 695         if (ibs_caps & IBS_CAPS_OPCNT) {
 696                 perf_ibs_op.config_mask |= IBS_OP_CNT_CTL;
 697                 *attr++ = &format_attr_cnt_ctl.attr;
 698         }
 699         perf_ibs_pmu_init(&perf_ibs_op, "ibs_op");
 700
 701         register_nmi_handler(NMI_LOCAL, perf_ibs_nmi_handler, 0, "perf_ibs");
 702         pr_info("perf: AMD IBS detected (0x%08x)\n", ibs_caps);
 703
 704         return 0;
 705 }
 706
 707 #else /* defined(CONFIG_PERF_EVENTS) && defined(CONFIG_CPU_SUP_AMD) */
 708
 709 static __init int perf_event_ibs_init(void) { return 0; }
 710
 711 #endif
 712
 713 /* IBS - apic initialization, for perf and oprofile */
 714
 715 static __init u32 __get_ibs_caps(void)
 716 {
 717         u32 caps;
 718         unsigned int max_level;
 719
 720         if (!boot_cpu_has(X86_FEATURE_IBS))
 721                 return 0;
 722
 723         /* check IBS cpuid feature flags */
 724         max_level = cpuid_eax(0x80000000);
 725         if (max_level < IBS_CPUID_FEATURES)
 726                 return IBS_CAPS_DEFAULT;
 727
 728         caps = cpuid_eax(IBS_CPUID_FEATURES);
 729         if (!(caps & IBS_CAPS_AVAIL))
 730                 /* cpuid flags not valid */
 731                 return IBS_CAPS_DEFAULT;
 732
 733         return caps;
 734 }
 735
 736 u32 get_ibs_caps(void)
 737 {
 738         return ibs_caps;
 739 }
 740
 741 EXPORT_SYMBOL(get_ibs_caps);
 742
 743 static inline int get_eilvt(int offset)
 744 {
 745         return !setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_NMI, 1);
 746 }
 747
 748 static inline int put_eilvt(int offset)
 749 {
 750         return !setup_APIC_eilvt(offset, 0, 0, 1);
 751 }
 752
 753 /*
 754  * Check and reserve APIC extended interrupt LVT offset for IBS if available.
 755  */
 756 static inline int ibs_eilvt_valid(void)
 757 {
 758         int offset;
 759         u64 val;
 760         int valid = 0;
 761
 762         preempt_disable();
 763
 764         rdmsrl(MSR_AMD64_IBSCTL, val);
 765         offset = val & IBSCTL_LVT_OFFSET_MASK;
 766
 767         if (!(val & IBSCTL_LVT_OFFSET_VALID)) {
 768                 pr_err(FW_BUG "cpu %d, invalid IBS interrupt offset %d (MSR%08X=0x%016llx)\n",
 769                        smp_processor_id(), offset, MSR_AMD64_IBSCTL, val);
 770                 goto out;
 771         }
 772
 773         if (!get_eilvt(offset)) {
 774                 pr_err(FW_BUG "cpu %d, IBS interrupt offset %d not available (MSR%08X=0x%016llx)\n",
 775                        smp_processor_id(), offset, MSR_AMD64_IBSCTL, val);
 776                 goto out;
 777         }
 778
 779         valid = 1;
 780 out:
 781         preempt_enable();
 782
 783         return valid;
 784 }
 785
 786 static int setup_ibs_ctl(int ibs_eilvt_off)
 787 {
 788         struct pci_dev *cpu_cfg;
 789         int nodes;
 790         u32 value = 0;
 791
 792         nodes = 0;
 793         cpu_cfg = NULL;
 794         do {
 795                 cpu_cfg = pci_get_device(PCI_VENDOR_ID_AMD,
 796                                          PCI_DEVICE_ID_AMD_10H_NB_MISC,
 797                                          cpu_cfg);
 798                 if (!cpu_cfg)
 799                         break;
 800                 ++nodes;
 801                 pci_write_config_dword(cpu_cfg, IBSCTL, ibs_eilvt_off
 802                                        | IBSCTL_LVT_OFFSET_VALID);
 803                 pci_read_config_dword(cpu_cfg, IBSCTL, &value);
 804                 if (value != (ibs_eilvt_off | IBSCTL_LVT_OFFSET_VALID)) {
 805                         pci_dev_put(cpu_cfg);
 806                         pr_debug("Failed to setup IBS LVT offset, IBSCTL = 0x%08x\n",
 807                                  value);
 808                         return -EINVAL;
 809                 }
 810         } while (1);
 811
 812         if (!nodes) {
 813                 pr_debug("No CPU node configured for IBS\n");
 814                 return -ENODEV;
 815         }
 816
 817         return 0;
 818 }
 819
 820 /*
 821  * This runs only on the current cpu. We try to find an LVT offset and
 822  * setup the local APIC. For this we must disable preemption. On
 823  * success we initialize all nodes with this offset. This updates then
 824  * the offset in the IBS_CTL per-node msr. The per-core APIC setup of
 825  * the IBS interrupt vector is handled by perf_ibs_cpu_notifier that
 826  * is using the new offset.
 827  */
 828 static void force_ibs_eilvt_setup(void)
 829 {
 830         int offset;
 831         int ret;
 832
 833         preempt_disable();
 834         /* find the next free available EILVT entry, skip offset 0 */
 835         for (offset = 1; offset < APIC_EILVT_NR_MAX; offset++) {
 836                 if (get_eilvt(offset))
 837                         break;
 838         }
 839         preempt_enable();
 840
 841         if (offset == APIC_EILVT_NR_MAX) {
 842                 pr_debug("No EILVT entry available\n");
 843                 return;
 844         }
 845
 846         ret = setup_ibs_ctl(offset);
 847         if (ret)
 848                 goto out;
 849
 850         if (!ibs_eilvt_valid())
 851                 goto out;
 852
 853         pr_info("IBS: LVT offset %d assigned\n", offset);
 854
 855         return;
 856 out:
 857         preempt_disable();
 858         put_eilvt(offset);
 859         preempt_enable();
 860         return;
 861 }
 862
 863 static void ibs_eilvt_setup(void)
 864 {
 865         /*
 866          * Force LVT offset assignment for family 10h: The offsets are
 867          * not assigned by the BIOS for this family, so the OS is
 868          * responsible for doing it. If the OS assignment fails, fall
 869          * back to BIOS settings and try to setup this.
 870          */
 871         if (boot_cpu_data.x86 == 0x10)
 872                 force_ibs_eilvt_setup();
 873 }
 874
 875 static inline int get_ibs_lvt_offset(void)
 876 {
 877         u64 val;
 878
 879         rdmsrl(MSR_AMD64_IBSCTL, val);
 880         if (!(val & IBSCTL_LVT_OFFSET_VALID))
 881                 return -EINVAL;
 882
 883         return val & IBSCTL_LVT_OFFSET_MASK;
 884 }
 885
 886 static void setup_APIC_ibs(void *dummy)
 887 {
 888         int offset;
 889
 890         offset = get_ibs_lvt_offset();
 891         if (offset < 0)
 892                 goto failed;
 893
 894         if (!setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_NMI, 0))
 895                 return;
 896 failed:
 897         pr_warn("perf: IBS APIC setup failed on cpu #%d\n",
 898                 smp_processor_id());
 899 }
 900
 901 static void clear_APIC_ibs(void *dummy)
 902 {
 903         int offset;
 904
 905         offset = get_ibs_lvt_offset();
 906         if (offset >= 0)
 907                 setup_APIC_eilvt(offset, 0, APIC_EILVT_MSG_FIX, 1);
 908 }
 909
 910 #ifdef CONFIG_PM
 911
 912 static int perf_ibs_suspend(void)
 913 {
 914         clear_APIC_ibs(NULL);
 915         return 0;
 916 }
 917
 918 static void perf_ibs_resume(void)
 919 {
 920         ibs_eilvt_setup();
 921         setup_APIC_ibs(NULL);
 922 }
 923
 924 static struct syscore_ops perf_ibs_syscore_ops = {
 925         .resume         = perf_ibs_resume,
 926         .suspend        = perf_ibs_suspend,
 927 };
 928
 929 static void perf_ibs_pm_init(void)
 930 {
 931         register_syscore_ops(&perf_ibs_syscore_ops);
 932 }
 933
 934 #else
 935
 936 static inline void perf_ibs_pm_init(void) { }
 937
 938 #endif
 939
 940 static int
 941 perf_ibs_cpu_notifier(struct notifier_block *self, unsigned long action, void *hcpu)
 942 {
 943         switch (action & ~CPU_TASKS_FROZEN) {
 944         case CPU_STARTING:
 945                 setup_APIC_ibs(NULL);
 946                 break;
 947         case CPU_DYING:
 948                 clear_APIC_ibs(NULL);
 949                 break;
 950         default:
 951                 break;
 952         }
 953
 954         return NOTIFY_OK;
 955 }
 956
 957 static __init int amd_ibs_init(void)
 958 {
 959         u32 caps;
 960         int ret = -EINVAL;
 961
 962         caps = __get_ibs_caps();
 963         if (!caps)
 964                 return -ENODEV; /* ibs not supported by the cpu */
 965
 966         ibs_eilvt_setup();
 967
 968         if (!ibs_eilvt_valid())
 969                 goto out;
 970
 971         perf_ibs_pm_init();
 972         cpu_notifier_register_begin();
 973         ibs_caps = caps;
 974         /* make ibs_caps visible to other cpus: */
 975         smp_mb();
 976         smp_call_function(setup_APIC_ibs, NULL, 1);
 977         __perf_cpu_notifier(perf_ibs_cpu_notifier);
 978         cpu_notifier_register_done();
 979
 980         ret = perf_event_ibs_init();
 981 out:
 982         if (ret)
 983                 pr_err("Failed to setup IBS, %d\n", ret);
 984         return ret;
 985 }
 986
 987 /* Since we need the pci subsystem to init ibs we can't do this earlier: */
 988 device_initcall(amd_ibs_init);