arch/x86/kernel/apic/io_apic.c

   1 /*
   2  *      Intel IO-APIC support for multi-Pentium hosts.
   3  *
   4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
   5  *
   6  *      Many thanks to Stig Venaas for trying out countless experimental
   7  *      patches and reporting/debugging problems patiently!
   8  *
   9  *      (c) 1999, Multiple IO-APIC support, developed by
  10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
  11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
  12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
  13  *      and Ingo Molnar <mingo@redhat.com>
  14  *
  15  *      Fixes
  16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
  17  *                                      thanks to Eric Gilmore
  18  *                                      and Rolf G. Tews
  19  *                                      for testing these extensively
  20  *      Paul Diefenbaugh        :       Added full ACPI support
  21  */
  22
  23 #include <linux/mm.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/init.h>
  26 #include <linux/delay.h>
  27 #include <linux/sched.h>
  28 #include <linux/pci.h>
  29 #include <linux/mc146818rtc.h>
  30 #include <linux/compiler.h>
  31 #include <linux/acpi.h>
  32 #include <linux/module.h>
  33 #include <linux/sysdev.h>
  34 #include <linux/msi.h>
  35 #include <linux/htirq.h>
  36 #include <linux/freezer.h>
  37 #include <linux/kthread.h>
  38 #include <linux/jiffies.h>      /* time_after() */
  39 #include <linux/slab.h>
  40 #ifdef CONFIG_ACPI
  41 #include <acpi/acpi_bus.h>
  42 #endif
  43 #include <linux/bootmem.h>
  44 #include <linux/dmar.h>
  45 #include <linux/hpet.h>
  46
  47 #include <asm/idle.h>
  48 #include <asm/io.h>
  49 #include <asm/smp.h>
  50 #include <asm/cpu.h>
  51 #include <asm/desc.h>
  52 #include <asm/proto.h>
  53 #include <asm/acpi.h>
  54 #include <asm/dma.h>
  55 #include <asm/timer.h>
  56 #include <asm/i8259.h>
  57 #include <asm/nmi.h>
  58 #include <asm/msidef.h>
  59 #include <asm/hypertransport.h>
  60 #include <asm/setup.h>
  61 #include <asm/irq_remapping.h>
  62 #include <asm/hpet.h>
  63 #include <asm/hw_irq.h>
  64
  65 #include <asm/apic.h>
  66
  67 #define __apicdebuginit(type) static type __init
  68 #define for_each_irq_pin(entry, head) \
  69         for (entry = head; entry; entry = entry->next)
  70
  71 /*
  72  *      Is the SiS APIC rmw bug present ?
  73  *      -1 = don't know, 0 = no, 1 = yes
  74  */
  75 int sis_apic_bug = -1;
  76
  77 static DEFINE_RAW_SPINLOCK(ioapic_lock);
  78 static DEFINE_RAW_SPINLOCK(vector_lock);
  79
  80 /*
  81  * # of IRQ routing registers
  82  */
  83 int nr_ioapic_registers[MAX_IO_APICS];
  84
  85 /* I/O APIC entries */
  86 struct mpc_ioapic mp_ioapics[MAX_IO_APICS];
  87 int nr_ioapics;
  88
  89 /* IO APIC gsi routing info */
  90 struct mp_ioapic_gsi  mp_gsi_routing[MAX_IO_APICS];
  91
  92 /* The one past the highest gsi number used */
  93 u32 gsi_top;
  94
  95 /* MP IRQ source entries */
  96 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
  97
  98 /* # of MP IRQ source entries */
  99 int mp_irq_entries;
 100
 101 /* GSI interrupts */
 102 static int nr_irqs_gsi = NR_IRQS_LEGACY;
 103
 104 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
 105 int mp_bus_id_to_type[MAX_MP_BUSSES];
 106 #endif
 107
 108 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
 109
 110 int skip_ioapic_setup;
 111
 112 void arch_disable_smp_support(void)
 113 {
 114 #ifdef CONFIG_PCI
 115         noioapicquirk = 1;
 116         noioapicreroute = -1;
 117 #endif
 118         skip_ioapic_setup = 1;
 119 }
 120
 121 static int __init parse_noapic(char *str)
 122 {
 123         /* disable IO-APIC */
 124         arch_disable_smp_support();
 125         return 0;
 126 }
 127 early_param("noapic", parse_noapic);
 128
 129 /* Will be called in mpparse/acpi/sfi codes for saving IRQ info */
 130 void mp_save_irq(struct mpc_intsrc *m)
 131 {
 132         int i;
 133
 134         apic_printk(APIC_VERBOSE, "Int: type %d, pol %d, trig %d, bus %02x,"
 135                 " IRQ %02x, APIC ID %x, APIC INT %02x\n",
 136                 m->irqtype, m->irqflag & 3, (m->irqflag >> 2) & 3, m->srcbus,
 137                 m->srcbusirq, m->dstapic, m->dstirq);
 138
 139         for (i = 0; i < mp_irq_entries; i++) {
 140                 if (!memcmp(&mp_irqs[i], m, sizeof(*m)))
 141                         return;
 142         }
 143
 144         memcpy(&mp_irqs[mp_irq_entries], m, sizeof(*m));
 145         if (++mp_irq_entries == MAX_IRQ_SOURCES)
 146                 panic("Max # of irq sources exceeded!!\n");
 147 }
 148
 149 struct irq_pin_list {
 150         int apic, pin;
 151         struct irq_pin_list *next;
 152 };
 153
 154 static struct irq_pin_list *alloc_irq_pin_list(int node)
 155 {
 156         return kzalloc_node(sizeof(struct irq_pin_list), GFP_KERNEL, node);
 157 }
 158
 159
 160 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
 161 #ifdef CONFIG_SPARSE_IRQ
 162 static struct irq_cfg irq_cfgx[NR_IRQS_LEGACY];
 163 #else
 164 static struct irq_cfg irq_cfgx[NR_IRQS];
 165 #endif
 166
 167 int __init arch_early_irq_init(void)
 168 {
 169         struct irq_cfg *cfg;
 170         int count, node, i;
 171
 172         if (!legacy_pic->nr_legacy_irqs) {
 173                 nr_irqs_gsi = 0;
 174                 io_apic_irqs = ~0UL;
 175         }
 176
 177         cfg = irq_cfgx;
 178         count = ARRAY_SIZE(irq_cfgx);
 179         node = cpu_to_node(0);
 180
 181         /* Make sure the legacy interrupts are marked in the bitmap */
 182         irq_reserve_irqs(0, legacy_pic->nr_legacy_irqs);
 183
 184         for (i = 0; i < count; i++) {
 185                 set_irq_chip_data(i, &cfg[i]);
 186                 zalloc_cpumask_var_node(&cfg[i].domain, GFP_KERNEL, node);
 187                 zalloc_cpumask_var_node(&cfg[i].old_domain, GFP_KERNEL, node);
 188                 /*
 189                  * For legacy IRQ's, start with assigning irq0 to irq15 to
 190                  * IRQ0_VECTOR to IRQ15_VECTOR on cpu 0.
 191                  */
 192                 if (i < legacy_pic->nr_legacy_irqs) {
 193                         cfg[i].vector = IRQ0_VECTOR + i;
 194                         cpumask_set_cpu(0, cfg[i].domain);
 195                 }
 196         }
 197
 198         return 0;
 199 }
 200
 201 #ifdef CONFIG_SPARSE_IRQ
 202 static struct irq_cfg *irq_cfg(unsigned int irq)
 203 {
 204         return get_irq_chip_data(irq);
 205 }
 206
 207 static struct irq_cfg *alloc_irq_cfg(unsigned int irq, int node)
 208 {
 209         struct irq_cfg *cfg;
 210
 211         cfg = kzalloc_node(sizeof(*cfg), GFP_KERNEL, node);
 212         if (!cfg)
 213                 return NULL;
 214         if (!zalloc_cpumask_var_node(&cfg->domain, GFP_KERNEL, node))
 215                 goto out_cfg;
 216         if (!zalloc_cpumask_var_node(&cfg->old_domain, GFP_KERNEL, node))
 217                 goto out_domain;
 218         return cfg;
 219 out_domain:
 220         free_cpumask_var(cfg->domain);
 221 out_cfg:
 222         kfree(cfg);
 223         return NULL;
 224 }
 225
 226 static void free_irq_cfg(unsigned int at, struct irq_cfg *cfg)
 227 {
 228         if (!cfg)
 229                 return;
 230         set_irq_chip_data(at, NULL);
 231         free_cpumask_var(cfg->domain);
 232         free_cpumask_var(cfg->old_domain);
 233         kfree(cfg);
 234 }
 235
 236 #else
 237
 238 struct irq_cfg *irq_cfg(unsigned int irq)
 239 {
 240         return irq < nr_irqs ? irq_cfgx + irq : NULL;
 241 }
 242
 243 static struct irq_cfg *alloc_irq_cfg(unsigned int irq, int node)
 244 {
 245         return irq_cfgx + irq;
 246 }
 247
 248 static inline void free_irq_cfg(unsigned int at, struct irq_cfg *cfg) { }
 249
 250 #endif
 251
 252 static struct irq_cfg *alloc_irq_and_cfg_at(unsigned int at, int node)
 253 {
 254         int res = irq_alloc_desc_at(at, node);
 255         struct irq_cfg *cfg;
 256
 257         if (res < 0) {
 258                 if (res != -EEXIST)
 259                         return NULL;
 260                 cfg = get_irq_chip_data(at);
 261                 if (cfg)
 262                         return cfg;
 263         }
 264
 265         cfg = alloc_irq_cfg(at, node);
 266         if (cfg)
 267                 set_irq_chip_data(at, cfg);
 268         else
 269                 irq_free_desc(at);
 270         return cfg;
 271 }
 272
 273 static int alloc_irq_from(unsigned int from, int node)
 274 {
 275         return irq_alloc_desc_from(from, node);
 276 }
 277
 278 static void free_irq_at(unsigned int at, struct irq_cfg *cfg)
 279 {
 280         free_irq_cfg(at, cfg);
 281         irq_free_desc(at);
 282 }
 283
 284 struct io_apic {
 285         unsigned int index;
 286         unsigned int unused[3];
 287         unsigned int data;
 288         unsigned int unused2[11];
 289         unsigned int eoi;
 290 };
 291
 292 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
 293 {
 294         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
 295                 + (mp_ioapics[idx].apicaddr & ~PAGE_MASK);
 296 }
 297
 298 static inline void io_apic_eoi(unsigned int apic, unsigned int vector)
 299 {
 300         struct io_apic __iomem *io_apic = io_apic_base(apic);
 301         writel(vector, &io_apic->eoi);
 302 }
 303
 304 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
 305 {
 306         struct io_apic __iomem *io_apic = io_apic_base(apic);
 307         writel(reg, &io_apic->index);
 308         return readl(&io_apic->data);
 309 }
 310
 311 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
 312 {
 313         struct io_apic __iomem *io_apic = io_apic_base(apic);
 314         writel(reg, &io_apic->index);
 315         writel(value, &io_apic->data);
 316 }
 317
 318 /*
 319  * Re-write a value: to be used for read-modify-write
 320  * cycles where the read already set up the index register.
 321  *
 322  * Older SiS APIC requires we rewrite the index register
 323  */
 324 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
 325 {
 326         struct io_apic __iomem *io_apic = io_apic_base(apic);
 327
 328         if (sis_apic_bug)
 329                 writel(reg, &io_apic->index);
 330         writel(value, &io_apic->data);
 331 }
 332
 333 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
 334 {
 335         struct irq_pin_list *entry;
 336         unsigned long flags;
 337
 338         raw_spin_lock_irqsave(&ioapic_lock, flags);
 339         for_each_irq_pin(entry, cfg->irq_2_pin) {
 340                 unsigned int reg;
 341                 int pin;
 342
 343                 pin = entry->pin;
 344                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
 345                 /* Is the remote IRR bit set? */
 346                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
 347                         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 348                         return true;
 349                 }
 350         }
 351         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 352
 353         return false;
 354 }
 355
 356 union entry_union {
 357         struct { u32 w1, w2; };
 358         struct IO_APIC_route_entry entry;
 359 };
 360
 361 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
 362 {
 363         union entry_union eu;
 364         unsigned long flags;
 365         raw_spin_lock_irqsave(&ioapic_lock, flags);
 366         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
 367         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
 368         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 369         return eu.entry;
 370 }
 371
 372 /*
 373  * When we write a new IO APIC routing entry, we need to write the high
 374  * word first! If the mask bit in the low word is clear, we will enable
 375  * the interrupt, and we need to make sure the entry is fully populated
 376  * before that happens.
 377  */
 378 static void
 379 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 380 {
 381         union entry_union eu = {{0, 0}};
 382
 383         eu.entry = e;
 384         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 385         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 386 }
 387
 388 static void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 389 {
 390         unsigned long flags;
 391         raw_spin_lock_irqsave(&ioapic_lock, flags);
 392         __ioapic_write_entry(apic, pin, e);
 393         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 394 }
 395
 396 /*
 397  * When we mask an IO APIC routing entry, we need to write the low
 398  * word first, in order to set the mask bit before we change the
 399  * high bits!
 400  */
 401 static void ioapic_mask_entry(int apic, int pin)
 402 {
 403         unsigned long flags;
 404         union entry_union eu = { .entry.mask = 1 };
 405
 406         raw_spin_lock_irqsave(&ioapic_lock, flags);
 407         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 408         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 409         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 410 }
 411
 412 /*
 413  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
 414  * shared ISA-space IRQs, so we have to support them. We are super
 415  * fast in the common case, and fast for shared ISA-space IRQs.
 416  */
 417 static int
 418 __add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
 419 {
 420         struct irq_pin_list **last, *entry;
 421
 422         /* don't allow duplicates */
 423         last = &cfg->irq_2_pin;
 424         for_each_irq_pin(entry, cfg->irq_2_pin) {
 425                 if (entry->apic == apic && entry->pin == pin)
 426                         return 0;
 427                 last = &entry->next;
 428         }
 429
 430         entry = alloc_irq_pin_list(node);
 431         if (!entry) {
 432                 printk(KERN_ERR "can not alloc irq_pin_list (%d,%d,%d)\n",
 433                                 node, apic, pin);
 434                 return -ENOMEM;
 435         }
 436         entry->apic = apic;
 437         entry->pin = pin;
 438
 439         *last = entry;
 440         return 0;
 441 }
 442
 443 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
 444 {
 445         if (__add_pin_to_irq_node(cfg, node, apic, pin))
 446                 panic("IO-APIC: failed to add irq-pin. Can not proceed\n");
 447 }
 448
 449 /*
 450  * Reroute an IRQ to a different pin.
 451  */
 452 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
 453                                            int oldapic, int oldpin,
 454                                            int newapic, int newpin)
 455 {
 456         struct irq_pin_list *entry;
 457
 458         for_each_irq_pin(entry, cfg->irq_2_pin) {
 459                 if (entry->apic == oldapic && entry->pin == oldpin) {
 460                         entry->apic = newapic;
 461                         entry->pin = newpin;
 462                         /* every one is different, right? */
 463                         return;
 464                 }
 465         }
 466
 467         /* old apic/pin didn't exist, so just add new ones */
 468         add_pin_to_irq_node(cfg, node, newapic, newpin);
 469 }
 470
 471 static void __io_apic_modify_irq(struct irq_pin_list *entry,
 472                                  int mask_and, int mask_or,
 473                                  void (*final)(struct irq_pin_list *entry))
 474 {
 475         unsigned int reg, pin;
 476
 477         pin = entry->pin;
 478         reg = io_apic_read(entry->apic, 0x10 + pin * 2);
 479         reg &= mask_and;
 480         reg |= mask_or;
 481         io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
 482         if (final)
 483                 final(entry);
 484 }
 485
 486 static void io_apic_modify_irq(struct irq_cfg *cfg,
 487                                int mask_and, int mask_or,
 488                                void (*final)(struct irq_pin_list *entry))
 489 {
 490         struct irq_pin_list *entry;
 491
 492         for_each_irq_pin(entry, cfg->irq_2_pin)
 493                 __io_apic_modify_irq(entry, mask_and, mask_or, final);
 494 }
 495
 496 static void __mask_and_edge_IO_APIC_irq(struct irq_pin_list *entry)
 497 {
 498         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_LEVEL_TRIGGER,
 499                              IO_APIC_REDIR_MASKED, NULL);
 500 }
 501
 502 static void __unmask_and_level_IO_APIC_irq(struct irq_pin_list *entry)
 503 {
 504         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_MASKED,
 505                              IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
 506 }
 507
 508 static void io_apic_sync(struct irq_pin_list *entry)
 509 {
 510         /*
 511          * Synchronize the IO-APIC and the CPU by doing
 512          * a dummy read from the IO-APIC
 513          */
 514         struct io_apic __iomem *io_apic;
 515         io_apic = io_apic_base(entry->apic);
 516         readl(&io_apic->data);
 517 }
 518
 519 static void mask_ioapic(struct irq_cfg *cfg)
 520 {
 521         unsigned long flags;
 522
 523         raw_spin_lock_irqsave(&ioapic_lock, flags);
 524         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
 525         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 526 }
 527
 528 static void mask_ioapic_irq(struct irq_data *data)
 529 {
 530         mask_ioapic(data->chip_data);
 531 }
 532
 533 static void __unmask_ioapic(struct irq_cfg *cfg)
 534 {
 535         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
 536 }
 537
 538 static void unmask_ioapic(struct irq_cfg *cfg)
 539 {
 540         unsigned long flags;
 541
 542         raw_spin_lock_irqsave(&ioapic_lock, flags);
 543         __unmask_ioapic(cfg);
 544         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 545 }
 546
 547 static void unmask_ioapic_irq(struct irq_data *data)
 548 {
 549         unmask_ioapic(data->chip_data);
 550 }
 551
 552 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
 553 {
 554         struct IO_APIC_route_entry entry;
 555
 556         /* Check delivery_mode to be sure we're not clearing an SMI pin */
 557         entry = ioapic_read_entry(apic, pin);
 558         if (entry.delivery_mode == dest_SMI)
 559                 return;
 560         /*
 561          * Disable it in the IO-APIC irq-routing table:
 562          */
 563         ioapic_mask_entry(apic, pin);
 564 }
 565
 566 static void clear_IO_APIC (void)
 567 {
 568         int apic, pin;
 569
 570         for (apic = 0; apic < nr_ioapics; apic++)
 571                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 572                         clear_IO_APIC_pin(apic, pin);
 573 }
 574
 575 #ifdef CONFIG_X86_32
 576 /*
 577  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
 578  * specific CPU-side IRQs.
 579  */
 580
 581 #define MAX_PIRQS 8
 582 static int pirq_entries[MAX_PIRQS] = {
 583         [0 ... MAX_PIRQS - 1] = -1
 584 };
 585
 586 static int __init ioapic_pirq_setup(char *str)
 587 {
 588         int i, max;
 589         int ints[MAX_PIRQS+1];
 590
 591         get_options(str, ARRAY_SIZE(ints), ints);
 592
 593         apic_printk(APIC_VERBOSE, KERN_INFO
 594                         "PIRQ redirection, working around broken MP-BIOS.\n");
 595         max = MAX_PIRQS;
 596         if (ints[0] < MAX_PIRQS)
 597                 max = ints[0];
 598
 599         for (i = 0; i < max; i++) {
 600                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 601                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
 602                 /*
 603                  * PIRQs are mapped upside down, usually.
 604                  */
 605                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
 606         }
 607         return 1;
 608 }
 609
 610 __setup("pirq=", ioapic_pirq_setup);
 611 #endif /* CONFIG_X86_32 */
 612
 613 struct IO_APIC_route_entry **alloc_ioapic_entries(void)
 614 {
 615         int apic;
 616         struct IO_APIC_route_entry **ioapic_entries;
 617
 618         ioapic_entries = kzalloc(sizeof(*ioapic_entries) * nr_ioapics,
 619                                 GFP_KERNEL);
 620         if (!ioapic_entries)
 621                 return 0;
 622
 623         for (apic = 0; apic < nr_ioapics; apic++) {
 624                 ioapic_entries[apic] =
 625                         kzalloc(sizeof(struct IO_APIC_route_entry) *
 626                                 nr_ioapic_registers[apic], GFP_KERNEL);
 627                 if (!ioapic_entries[apic])
 628                         goto nomem;
 629         }
 630
 631         return ioapic_entries;
 632
 633 nomem:
 634         while (--apic >= 0)
 635                 kfree(ioapic_entries[apic]);
 636         kfree(ioapic_entries);
 637
 638         return 0;
 639 }
 640
 641 /*
 642  * Saves all the IO-APIC RTE's
 643  */
 644 int save_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 645 {
 646         int apic, pin;
 647
 648         if (!ioapic_entries)
 649                 return -ENOMEM;
 650
 651         for (apic = 0; apic < nr_ioapics; apic++) {
 652                 if (!ioapic_entries[apic])
 653                         return -ENOMEM;
 654
 655                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 656                         ioapic_entries[apic][pin] =
 657                                 ioapic_read_entry(apic, pin);
 658         }
 659
 660         return 0;
 661 }
 662
 663 /*
 664  * Mask all IO APIC entries.
 665  */
 666 void mask_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 667 {
 668         int apic, pin;
 669
 670         if (!ioapic_entries)
 671                 return;
 672
 673         for (apic = 0; apic < nr_ioapics; apic++) {
 674                 if (!ioapic_entries[apic])
 675                         break;
 676
 677                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
 678                         struct IO_APIC_route_entry entry;
 679
 680                         entry = ioapic_entries[apic][pin];
 681                         if (!entry.mask) {
 682                                 entry.mask = 1;
 683                                 ioapic_write_entry(apic, pin, entry);
 684                         }
 685                 }
 686         }
 687 }
 688
 689 /*
 690  * Restore IO APIC entries which was saved in ioapic_entries.
 691  */
 692 int restore_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
 693 {
 694         int apic, pin;
 695
 696         if (!ioapic_entries)
 697                 return -ENOMEM;
 698
 699         for (apic = 0; apic < nr_ioapics; apic++) {
 700                 if (!ioapic_entries[apic])
 701                         return -ENOMEM;
 702
 703                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 704                         ioapic_write_entry(apic, pin,
 705                                         ioapic_entries[apic][pin]);
 706         }
 707         return 0;
 708 }
 709
 710 void free_ioapic_entries(struct IO_APIC_route_entry **ioapic_entries)
 711 {
 712         int apic;
 713
 714         for (apic = 0; apic < nr_ioapics; apic++)
 715                 kfree(ioapic_entries[apic]);
 716
 717         kfree(ioapic_entries);
 718 }
 719
 720 /*
 721  * Find the IRQ entry number of a certain pin.
 722  */
 723 static int find_irq_entry(int apic, int pin, int type)
 724 {
 725         int i;
 726
 727         for (i = 0; i < mp_irq_entries; i++)
 728                 if (mp_irqs[i].irqtype == type &&
 729                     (mp_irqs[i].dstapic == mp_ioapics[apic].apicid ||
 730                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
 731                     mp_irqs[i].dstirq == pin)
 732                         return i;
 733
 734         return -1;
 735 }
 736
 737 /*
 738  * Find the pin to which IRQ[irq] (ISA) is connected
 739  */
 740 static int __init find_isa_irq_pin(int irq, int type)
 741 {
 742         int i;
 743
 744         for (i = 0; i < mp_irq_entries; i++) {
 745                 int lbus = mp_irqs[i].srcbus;
 746
 747                 if (test_bit(lbus, mp_bus_not_pci) &&
 748                     (mp_irqs[i].irqtype == type) &&
 749                     (mp_irqs[i].srcbusirq == irq))
 750
 751                         return mp_irqs[i].dstirq;
 752         }
 753         return -1;
 754 }
 755
 756 static int __init find_isa_irq_apic(int irq, int type)
 757 {
 758         int i;
 759
 760         for (i = 0; i < mp_irq_entries; i++) {
 761                 int lbus = mp_irqs[i].srcbus;
 762
 763                 if (test_bit(lbus, mp_bus_not_pci) &&
 764                     (mp_irqs[i].irqtype == type) &&
 765                     (mp_irqs[i].srcbusirq == irq))
 766                         break;
 767         }
 768         if (i < mp_irq_entries) {
 769                 int apic;
 770                 for(apic = 0; apic < nr_ioapics; apic++) {
 771                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic)
 772                                 return apic;
 773                 }
 774         }
 775
 776         return -1;
 777 }
 778
 779 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
 780 /*
 781  * EISA Edge/Level control register, ELCR
 782  */
 783 static int EISA_ELCR(unsigned int irq)
 784 {
 785         if (irq < legacy_pic->nr_legacy_irqs) {
 786                 unsigned int port = 0x4d0 + (irq >> 3);
 787                 return (inb(port) >> (irq & 7)) & 1;
 788         }
 789         apic_printk(APIC_VERBOSE, KERN_INFO
 790                         "Broken MPtable reports ISA irq %d\n", irq);
 791         return 0;
 792 }
 793
 794 #endif
 795
 796 /* ISA interrupts are always polarity zero edge triggered,
 797  * when listed as conforming in the MP table. */
 798
 799 #define default_ISA_trigger(idx)        (0)
 800 #define default_ISA_polarity(idx)       (0)
 801
 802 /* EISA interrupts are always polarity zero and can be edge or level
 803  * trigger depending on the ELCR value.  If an interrupt is listed as
 804  * EISA conforming in the MP table, that means its trigger type must
 805  * be read in from the ELCR */
 806
 807 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
 808 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
 809
 810 /* PCI interrupts are always polarity one level triggered,
 811  * when listed as conforming in the MP table. */
 812
 813 #define default_PCI_trigger(idx)        (1)
 814 #define default_PCI_polarity(idx)       (1)
 815
 816 /* MCA interrupts are always polarity zero level triggered,
 817  * when listed as conforming in the MP table. */
 818
 819 #define default_MCA_trigger(idx)        (1)
 820 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
 821
 822 static int MPBIOS_polarity(int idx)
 823 {
 824         int bus = mp_irqs[idx].srcbus;
 825         int polarity;
 826
 827         /*
 828          * Determine IRQ line polarity (high active or low active):
 829          */
 830         switch (mp_irqs[idx].irqflag & 3)
 831         {
 832                 case 0: /* conforms, ie. bus-type dependent polarity */
 833                         if (test_bit(bus, mp_bus_not_pci))
 834                                 polarity = default_ISA_polarity(idx);
 835                         else
 836                                 polarity = default_PCI_polarity(idx);
 837                         break;
 838                 case 1: /* high active */
 839                 {
 840                         polarity = 0;
 841                         break;
 842                 }
 843                 case 2: /* reserved */
 844                 {
 845                         printk(KERN_WARNING "broken BIOS!!\n");
 846                         polarity = 1;
 847                         break;
 848                 }
 849                 case 3: /* low active */
 850                 {
 851                         polarity = 1;
 852                         break;
 853                 }
 854                 default: /* invalid */
 855                 {
 856                         printk(KERN_WARNING "broken BIOS!!\n");
 857                         polarity = 1;
 858                         break;
 859                 }
 860         }
 861         return polarity;
 862 }
 863
 864 static int MPBIOS_trigger(int idx)
 865 {
 866         int bus = mp_irqs[idx].srcbus;
 867         int trigger;
 868
 869         /*
 870          * Determine IRQ trigger mode (edge or level sensitive):
 871          */
 872         switch ((mp_irqs[idx].irqflag>>2) & 3)
 873         {
 874                 case 0: /* conforms, ie. bus-type dependent */
 875                         if (test_bit(bus, mp_bus_not_pci))
 876                                 trigger = default_ISA_trigger(idx);
 877                         else
 878                                 trigger = default_PCI_trigger(idx);
 879 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
 880                         switch (mp_bus_id_to_type[bus]) {
 881                                 case MP_BUS_ISA: /* ISA pin */
 882                                 {
 883                                         /* set before the switch */
 884                                         break;
 885                                 }
 886                                 case MP_BUS_EISA: /* EISA pin */
 887                                 {
 888                                         trigger = default_EISA_trigger(idx);
 889                                         break;
 890                                 }
 891                                 case MP_BUS_PCI: /* PCI pin */
 892                                 {
 893                                         /* set before the switch */
 894                                         break;
 895                                 }
 896                                 case MP_BUS_MCA: /* MCA pin */
 897                                 {
 898                                         trigger = default_MCA_trigger(idx);
 899                                         break;
 900                                 }
 901                                 default:
 902                                 {
 903                                         printk(KERN_WARNING "broken BIOS!!\n");
 904                                         trigger = 1;
 905                                         break;
 906                                 }
 907                         }
 908 #endif
 909                         break;
 910                 case 1: /* edge */
 911                 {
 912                         trigger = 0;
 913                         break;
 914                 }
 915                 case 2: /* reserved */
 916                 {
 917                         printk(KERN_WARNING "broken BIOS!!\n");
 918                         trigger = 1;
 919                         break;
 920                 }
 921                 case 3: /* level */
 922                 {
 923                         trigger = 1;
 924                         break;
 925                 }
 926                 default: /* invalid */
 927                 {
 928                         printk(KERN_WARNING "broken BIOS!!\n");
 929                         trigger = 0;
 930                         break;
 931                 }
 932         }
 933         return trigger;
 934 }
 935
 936 static inline int irq_polarity(int idx)
 937 {
 938         return MPBIOS_polarity(idx);
 939 }
 940
 941 static inline int irq_trigger(int idx)
 942 {
 943         return MPBIOS_trigger(idx);
 944 }
 945
 946 static int pin_2_irq(int idx, int apic, int pin)
 947 {
 948         int irq;
 949         int bus = mp_irqs[idx].srcbus;
 950
 951         /*
 952          * Debugging check, we are in big trouble if this message pops up!
 953          */
 954         if (mp_irqs[idx].dstirq != pin)
 955                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
 956
 957         if (test_bit(bus, mp_bus_not_pci)) {
 958                 irq = mp_irqs[idx].srcbusirq;
 959         } else {
 960                 u32 gsi = mp_gsi_routing[apic].gsi_base + pin;
 961
 962                 if (gsi >= NR_IRQS_LEGACY)
 963                         irq = gsi;
 964                 else
 965                         irq = gsi_top + gsi;
 966         }
 967
 968 #ifdef CONFIG_X86_32
 969         /*
 970          * PCI IRQ command line redirection. Yes, limits are hardcoded.
 971          */
 972         if ((pin >= 16) && (pin <= 23)) {
 973                 if (pirq_entries[pin-16] != -1) {
 974                         if (!pirq_entries[pin-16]) {
 975                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 976                                                 "disabling PIRQ%d\n", pin-16);
 977                         } else {
 978                                 irq = pirq_entries[pin-16];
 979                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 980                                                 "using PIRQ%d -> IRQ %d\n",
 981                                                 pin-16, irq);
 982                         }
 983                 }
 984         }
 985 #endif
 986
 987         return irq;
 988 }
 989
 990 /*
 991  * Find a specific PCI IRQ entry.
 992  * Not an __init, possibly needed by modules
 993  */
 994 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
 995                                 struct io_apic_irq_attr *irq_attr)
 996 {
 997         int apic, i, best_guess = -1;
 998
 999         apic_printk(APIC_DEBUG,
1000                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
1001                     bus, slot, pin);
1002         if (test_bit(bus, mp_bus_not_pci)) {
1003                 apic_printk(APIC_VERBOSE,
1004                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
1005                 return -1;
1006         }
1007         for (i = 0; i < mp_irq_entries; i++) {
1008                 int lbus = mp_irqs[i].srcbus;
1009
1010                 for (apic = 0; apic < nr_ioapics; apic++)
1011                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic ||
1012                             mp_irqs[i].dstapic == MP_APIC_ALL)
1013                                 break;
1014
1015                 if (!test_bit(lbus, mp_bus_not_pci) &&
1016                     !mp_irqs[i].irqtype &&
1017                     (bus == lbus) &&
1018                     (slot == ((mp_irqs[i].srcbusirq >> 2) & 0x1f))) {
1019                         int irq = pin_2_irq(i, apic, mp_irqs[i].dstirq);
1020
1021                         if (!(apic || IO_APIC_IRQ(irq)))
1022                                 continue;
1023
1024                         if (pin == (mp_irqs[i].srcbusirq & 3)) {
1025                                 set_io_apic_irq_attr(irq_attr, apic,
1026                                                      mp_irqs[i].dstirq,
1027                                                      irq_trigger(i),
1028                                                      irq_polarity(i));
1029                                 return irq;
1030                         }
1031                         /*
1032                          * Use the first all-but-pin matching entry as a
1033                          * best-guess fuzzy result for broken mptables.
1034                          */
1035                         if (best_guess < 0) {
1036                                 set_io_apic_irq_attr(irq_attr, apic,
1037                                                      mp_irqs[i].dstirq,
1038                                                      irq_trigger(i),
1039                                                      irq_polarity(i));
1040                                 best_guess = irq;
1041                         }
1042                 }
1043         }
1044         return best_guess;
1045 }
1046 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1047
1048 void lock_vector_lock(void)
1049 {
1050         /* Used to the online set of cpus does not change
1051          * during assign_irq_vector.
1052          */
1053         raw_spin_lock(&vector_lock);
1054 }
1055
1056 void unlock_vector_lock(void)
1057 {
1058         raw_spin_unlock(&vector_lock);
1059 }
1060
1061 static int
1062 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1063 {
1064         /*
1065          * NOTE! The local APIC isn't very good at handling
1066          * multiple interrupts at the same interrupt level.
1067          * As the interrupt level is determined by taking the
1068          * vector number and shifting that right by 4, we
1069          * want to spread these out a bit so that they don't
1070          * all fall in the same interrupt level.
1071          *
1072          * Also, we've got to be careful not to trash gate
1073          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1074          */
1075         static int current_vector = FIRST_EXTERNAL_VECTOR + VECTOR_OFFSET_START;
1076         static int current_offset = VECTOR_OFFSET_START % 8;
1077         unsigned int old_vector;
1078         int cpu, err;
1079         cpumask_var_t tmp_mask;
1080
1081         if (cfg->move_in_progress)
1082                 return -EBUSY;
1083
1084         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1085                 return -ENOMEM;
1086
1087         old_vector = cfg->vector;
1088         if (old_vector) {
1089                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1090                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1091                 if (!cpumask_empty(tmp_mask)) {
1092                         free_cpumask_var(tmp_mask);
1093                         return 0;
1094                 }
1095         }
1096
1097         /* Only try and allocate irqs on cpus that are present */
1098         err = -ENOSPC;
1099         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1100                 int new_cpu;
1101                 int vector, offset;
1102
1103                 apic->vector_allocation_domain(cpu, tmp_mask);
1104
1105                 vector = current_vector;
1106                 offset = current_offset;
1107 next:
1108                 vector += 8;
1109                 if (vector >= first_system_vector) {
1110                         /* If out of vectors on large boxen, must share them. */
1111                         offset = (offset + 1) % 8;
1112                         vector = FIRST_EXTERNAL_VECTOR + offset;
1113                 }
1114                 if (unlikely(current_vector == vector))
1115                         continue;
1116
1117                 if (test_bit(vector, used_vectors))
1118                         goto next;
1119
1120                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1121                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1122                                 goto next;
1123                 /* Found one! */
1124                 current_vector = vector;
1125                 current_offset = offset;
1126                 if (old_vector) {
1127                         cfg->move_in_progress = 1;
1128                         cpumask_copy(cfg->old_domain, cfg->domain);
1129                 }
1130                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1131                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1132                 cfg->vector = vector;
1133                 cpumask_copy(cfg->domain, tmp_mask);
1134                 err = 0;
1135                 break;
1136         }
1137         free_cpumask_var(tmp_mask);
1138         return err;
1139 }
1140
1141 int assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1142 {
1143         int err;
1144         unsigned long flags;
1145
1146         raw_spin_lock_irqsave(&vector_lock, flags);
1147         err = __assign_irq_vector(irq, cfg, mask);
1148         raw_spin_unlock_irqrestore(&vector_lock, flags);
1149         return err;
1150 }
1151
1152 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1153 {
1154         int cpu, vector;
1155
1156         BUG_ON(!cfg->vector);
1157
1158         vector = cfg->vector;
1159         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1160                 per_cpu(vector_irq, cpu)[vector] = -1;
1161
1162         cfg->vector = 0;
1163         cpumask_clear(cfg->domain);
1164
1165         if (likely(!cfg->move_in_progress))
1166                 return;
1167         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1168                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1169                                                                 vector++) {
1170                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1171                                 continue;
1172                         per_cpu(vector_irq, cpu)[vector] = -1;
1173                         break;
1174                 }
1175         }
1176         cfg->move_in_progress = 0;
1177 }
1178
1179 void __setup_vector_irq(int cpu)
1180 {
1181         /* Initialize vector_irq on a new cpu */
1182         int irq, vector;
1183         struct irq_cfg *cfg;
1184
1185         /*
1186          * vector_lock will make sure that we don't run into irq vector
1187          * assignments that might be happening on another cpu in parallel,
1188          * while we setup our initial vector to irq mappings.
1189          */
1190         raw_spin_lock(&vector_lock);
1191         /* Mark the inuse vectors */
1192         for_each_active_irq(irq) {
1193                 cfg = get_irq_chip_data(irq);
1194                 if (!cfg)
1195                         continue;
1196                 /*
1197                  * If it is a legacy IRQ handled by the legacy PIC, this cpu
1198                  * will be part of the irq_cfg's domain.
1199                  */
1200                 if (irq < legacy_pic->nr_legacy_irqs && !IO_APIC_IRQ(irq))
1201                         cpumask_set_cpu(cpu, cfg->domain);
1202
1203                 if (!cpumask_test_cpu(cpu, cfg->domain))
1204                         continue;
1205                 vector = cfg->vector;
1206                 per_cpu(vector_irq, cpu)[vector] = irq;
1207         }
1208         /* Mark the free vectors */
1209         for (vector = 0; vector < NR_VECTORS; ++vector) {
1210                 irq = per_cpu(vector_irq, cpu)[vector];
1211                 if (irq < 0)
1212                         continue;
1213
1214                 cfg = irq_cfg(irq);
1215                 if (!cpumask_test_cpu(cpu, cfg->domain))
1216                         per_cpu(vector_irq, cpu)[vector] = -1;
1217         }
1218         raw_spin_unlock(&vector_lock);
1219 }
1220
1221 static struct irq_chip ioapic_chip;
1222 static struct irq_chip ir_ioapic_chip;
1223
1224 #define IOAPIC_AUTO     -1
1225 #define IOAPIC_EDGE     0
1226 #define IOAPIC_LEVEL    1
1227
1228 #ifdef CONFIG_X86_32
1229 static inline int IO_APIC_irq_trigger(int irq)
1230 {
1231         int apic, idx, pin;
1232
1233         for (apic = 0; apic < nr_ioapics; apic++) {
1234                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1235                         idx = find_irq_entry(apic, pin, mp_INT);
1236                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1237                                 return irq_trigger(idx);
1238                 }
1239         }
1240         /*
1241          * nonexistent IRQs are edge default
1242          */
1243         return 0;
1244 }
1245 #else
1246 static inline int IO_APIC_irq_trigger(int irq)
1247 {
1248         return 1;
1249 }
1250 #endif
1251
1252 static void ioapic_register_intr(unsigned int irq, unsigned long trigger)
1253 {
1254
1255         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1256             trigger == IOAPIC_LEVEL)
1257                 irq_set_status_flags(irq, IRQ_LEVEL);
1258         else
1259                 irq_clear_status_flags(irq, IRQ_LEVEL);
1260
1261         if (irq_remapped(get_irq_chip_data(irq))) {
1262                 irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
1263                 if (trigger)
1264                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1265                                                       handle_fasteoi_irq,
1266                                                      "fasteoi");
1267                 else
1268                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1269                                                       handle_edge_irq, "edge");
1270                 return;
1271         }
1272
1273         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1274             trigger == IOAPIC_LEVEL)
1275                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1276                                               handle_fasteoi_irq,
1277                                               "fasteoi");
1278         else
1279                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1280                                               handle_edge_irq, "edge");
1281 }
1282
1283 static int setup_ioapic_entry(int apic_id, int irq,
1284                               struct IO_APIC_route_entry *entry,
1285                               unsigned int destination, int trigger,
1286                               int polarity, int vector, int pin)
1287 {
1288         /*
1289          * add it to the IO-APIC irq-routing table:
1290          */
1291         memset(entry,0,sizeof(*entry));
1292
1293         if (intr_remapping_enabled) {
1294                 struct intel_iommu *iommu = map_ioapic_to_ir(apic_id);
1295                 struct irte irte;
1296                 struct IR_IO_APIC_route_entry *ir_entry =
1297                         (struct IR_IO_APIC_route_entry *) entry;
1298                 int index;
1299
1300                 if (!iommu)
1301                         panic("No mapping iommu for ioapic %d\n", apic_id);
1302
1303                 index = alloc_irte(iommu, irq, 1);
1304                 if (index < 0)
1305                         panic("Failed to allocate IRTE for ioapic %d\n", apic_id);
1306
1307                 prepare_irte(&irte, vector, destination);
1308
1309                 /* Set source-id of interrupt request */
1310                 set_ioapic_sid(&irte, apic_id);
1311
1312                 modify_irte(irq, &irte);
1313
1314                 ir_entry->index2 = (index >> 15) & 0x1;
1315                 ir_entry->zero = 0;
1316                 ir_entry->format = 1;
1317                 ir_entry->index = (index & 0x7fff);
1318                 /*
1319                  * IO-APIC RTE will be configured with virtual vector.
1320                  * irq handler will do the explicit EOI to the io-apic.
1321                  */
1322                 ir_entry->vector = pin;
1323         } else {
1324                 entry->delivery_mode = apic->irq_delivery_mode;
1325                 entry->dest_mode = apic->irq_dest_mode;
1326                 entry->dest = destination;
1327                 entry->vector = vector;
1328         }
1329
1330         entry->mask = 0;                                /* enable IRQ */
1331         entry->trigger = trigger;
1332         entry->polarity = polarity;
1333
1334         /* Mask level triggered irqs.
1335          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1336          */
1337         if (trigger)
1338                 entry->mask = 1;
1339         return 0;
1340 }
1341
1342 static void setup_ioapic_irq(int apic_id, int pin, unsigned int irq,
1343                              struct irq_cfg *cfg, int trigger, int polarity)
1344 {
1345         struct IO_APIC_route_entry entry;
1346         unsigned int dest;
1347
1348         if (!IO_APIC_IRQ(irq))
1349                 return;
1350         /*
1351          * For legacy irqs, cfg->domain starts with cpu 0 for legacy
1352          * controllers like 8259. Now that IO-APIC can handle this irq, update
1353          * the cfg->domain.
1354          */
1355         if (irq < legacy_pic->nr_legacy_irqs && cpumask_test_cpu(0, cfg->domain))
1356                 apic->vector_allocation_domain(0, cfg->domain);
1357
1358         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1359                 return;
1360
1361         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
1362
1363         apic_printk(APIC_VERBOSE,KERN_DEBUG
1364                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1365                     "IRQ %d Mode:%i Active:%i)\n",
1366                     apic_id, mp_ioapics[apic_id].apicid, pin, cfg->vector,
1367                     irq, trigger, polarity);
1368
1369
1370         if (setup_ioapic_entry(mp_ioapics[apic_id].apicid, irq, &entry,
1371                                dest, trigger, polarity, cfg->vector, pin)) {
1372                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1373                        mp_ioapics[apic_id].apicid, pin);
1374                 __clear_irq_vector(irq, cfg);
1375                 return;
1376         }
1377
1378         ioapic_register_intr(irq, trigger);
1379         if (irq < legacy_pic->nr_legacy_irqs)
1380                 legacy_pic->mask(irq);
1381
1382         ioapic_write_entry(apic_id, pin, entry);
1383 }
1384
1385 static struct {
1386         DECLARE_BITMAP(pin_programmed, MP_MAX_IOAPIC_PIN + 1);
1387 } mp_ioapic_routing[MAX_IO_APICS];
1388
1389 static void __init setup_IO_APIC_irqs(void)
1390 {
1391         int apic_id, pin, idx, irq, notcon = 0;
1392         int node = cpu_to_node(0);
1393         struct irq_cfg *cfg;
1394
1395         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1396
1397         for (apic_id = 0; apic_id < nr_ioapics; apic_id++)
1398         for (pin = 0; pin < nr_ioapic_registers[apic_id]; pin++) {
1399                 idx = find_irq_entry(apic_id, pin, mp_INT);
1400                 if (idx == -1) {
1401                         if (!notcon) {
1402                                 notcon = 1;
1403                                 apic_printk(APIC_VERBOSE,
1404                                         KERN_DEBUG " %d-%d",
1405                                         mp_ioapics[apic_id].apicid, pin);
1406                         } else
1407                                 apic_printk(APIC_VERBOSE, " %d-%d",
1408                                         mp_ioapics[apic_id].apicid, pin);
1409                         continue;
1410                 }
1411                 if (notcon) {
1412                         apic_printk(APIC_VERBOSE,
1413                                 " (apicid-pin) not connected\n");
1414                         notcon = 0;
1415                 }
1416
1417                 irq = pin_2_irq(idx, apic_id, pin);
1418
1419                 if ((apic_id > 0) && (irq > 16))
1420                         continue;
1421
1422                 /*
1423                  * Skip the timer IRQ if there's a quirk handler
1424                  * installed and if it returns 1:
1425                  */
1426                 if (apic->multi_timer_check &&
1427                                 apic->multi_timer_check(apic_id, irq))
1428                         continue;
1429
1430                 cfg = alloc_irq_and_cfg_at(irq, node);
1431                 if (!cfg)
1432                         continue;
1433
1434                 add_pin_to_irq_node(cfg, node, apic_id, pin);
1435                 /*
1436                  * don't mark it in pin_programmed, so later acpi could
1437                  * set it correctly when irq < 16
1438                  */
1439                 setup_ioapic_irq(apic_id, pin, irq, cfg, irq_trigger(idx),
1440                                   irq_polarity(idx));
1441         }
1442
1443         if (notcon)
1444                 apic_printk(APIC_VERBOSE,
1445                         " (apicid-pin) not connected\n");
1446 }
1447
1448 /*
1449  * for the gsit that is not in first ioapic
1450  * but could not use acpi_register_gsi()
1451  * like some special sci in IBM x3330
1452  */
1453 void setup_IO_APIC_irq_extra(u32 gsi)
1454 {
1455         int apic_id = 0, pin, idx, irq, node = cpu_to_node(0);
1456         struct irq_cfg *cfg;
1457
1458         /*
1459          * Convert 'gsi' to 'ioapic.pin'.
1460          */
1461         apic_id = mp_find_ioapic(gsi);
1462         if (apic_id < 0)
1463                 return;
1464
1465         pin = mp_find_ioapic_pin(apic_id, gsi);
1466         idx = find_irq_entry(apic_id, pin, mp_INT);
1467         if (idx == -1)
1468                 return;
1469
1470         irq = pin_2_irq(idx, apic_id, pin);
1471
1472         /* Only handle the non legacy irqs on secondary ioapics */
1473         if (apic_id == 0 || irq < NR_IRQS_LEGACY)
1474                 return;
1475
1476         cfg = alloc_irq_and_cfg_at(irq, node);
1477         if (!cfg)
1478                 return;
1479
1480         add_pin_to_irq_node(cfg, node, apic_id, pin);
1481
1482         if (test_bit(pin, mp_ioapic_routing[apic_id].pin_programmed)) {
1483                 pr_debug("Pin %d-%d already programmed\n",
1484                          mp_ioapics[apic_id].apicid, pin);
1485                 return;
1486         }
1487         set_bit(pin, mp_ioapic_routing[apic_id].pin_programmed);
1488
1489         setup_ioapic_irq(apic_id, pin, irq, cfg,
1490                         irq_trigger(idx), irq_polarity(idx));
1491 }
1492
1493 /*
1494  * Set up the timer pin, possibly with the 8259A-master behind.
1495  */
1496 static void __init setup_timer_IRQ0_pin(unsigned int apic_id, unsigned int pin,
1497                                         int vector)
1498 {
1499         struct IO_APIC_route_entry entry;
1500
1501         if (intr_remapping_enabled)
1502                 return;
1503
1504         memset(&entry, 0, sizeof(entry));
1505
1506         /*
1507          * We use logical delivery to get the timer IRQ
1508          * to the first CPU.
1509          */
1510         entry.dest_mode = apic->irq_dest_mode;
1511         entry.mask = 0;                 /* don't mask IRQ for edge */
1512         entry.dest = apic->cpu_mask_to_apicid(apic->target_cpus());
1513         entry.delivery_mode = apic->irq_delivery_mode;
1514         entry.polarity = 0;
1515         entry.trigger = 0;
1516         entry.vector = vector;
1517
1518         /*
1519          * The timer IRQ doesn't have to know that behind the
1520          * scene we may have a 8259A-master in AEOI mode ...
1521          */
1522         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
1523
1524         /*
1525          * Add it to the IO-APIC irq-routing table:
1526          */
1527         ioapic_write_entry(apic_id, pin, entry);
1528 }
1529
1530
1531 __apicdebuginit(void) print_IO_APIC(void)
1532 {
1533         int apic, i;
1534         union IO_APIC_reg_00 reg_00;
1535         union IO_APIC_reg_01 reg_01;
1536         union IO_APIC_reg_02 reg_02;
1537         union IO_APIC_reg_03 reg_03;
1538         unsigned long flags;
1539         struct irq_cfg *cfg;
1540         unsigned int irq;
1541
1542         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1543         for (i = 0; i < nr_ioapics; i++)
1544                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1545                        mp_ioapics[i].apicid, nr_ioapic_registers[i]);
1546
1547         /*
1548          * We are a bit conservative about what we expect.  We have to
1549          * know about every hardware change ASAP.
1550          */
1551         printk(KERN_INFO "testing the IO APIC.......................\n");
1552
1553         for (apic = 0; apic < nr_ioapics; apic++) {
1554
1555         raw_spin_lock_irqsave(&ioapic_lock, flags);
1556         reg_00.raw = io_apic_read(apic, 0);
1557         reg_01.raw = io_apic_read(apic, 1);
1558         if (reg_01.bits.version >= 0x10)
1559                 reg_02.raw = io_apic_read(apic, 2);
1560         if (reg_01.bits.version >= 0x20)
1561                 reg_03.raw = io_apic_read(apic, 3);
1562         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1563
1564         printk("\n");
1565         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].apicid);
1566         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1567         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1568         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1569         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1570
1571         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1572         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1573
1574         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1575         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1576
1577         /*
1578          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1579          * but the value of reg_02 is read as the previous read register
1580          * value, so ignore it if reg_02 == reg_01.
1581          */
1582         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1583                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1584                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1585         }
1586
1587         /*
1588          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1589          * or reg_03, but the value of reg_0[23] is read as the previous read
1590          * register value, so ignore it if reg_03 == reg_0[12].
1591          */
1592         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1593             reg_03.raw != reg_01.raw) {
1594                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1595                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1596         }
1597
1598         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1599
1600         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1601                           " Stat Dmod Deli Vect:\n");
1602
1603         for (i = 0; i <= reg_01.bits.entries; i++) {
1604                 struct IO_APIC_route_entry entry;
1605
1606                 entry = ioapic_read_entry(apic, i);
1607
1608                 printk(KERN_DEBUG " %02x %03X ",
1609                         i,
1610                         entry.dest
1611                 );
1612
1613                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1614                         entry.mask,
1615                         entry.trigger,
1616                         entry.irr,
1617                         entry.polarity,
1618                         entry.delivery_status,
1619                         entry.dest_mode,
1620                         entry.delivery_mode,
1621                         entry.vector
1622                 );
1623         }
1624         }
1625         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1626         for_each_active_irq(irq) {
1627                 struct irq_pin_list *entry;
1628
1629                 cfg = get_irq_chip_data(irq);
1630                 if (!cfg)
1631                         continue;
1632                 entry = cfg->irq_2_pin;
1633                 if (!entry)
1634                         continue;
1635                 printk(KERN_DEBUG "IRQ%d ", irq);
1636                 for_each_irq_pin(entry, cfg->irq_2_pin)
1637                         printk("-> %d:%d", entry->apic, entry->pin);
1638                 printk("\n");
1639         }
1640
1641         printk(KERN_INFO ".................................... done.\n");
1642
1643         return;
1644 }
1645
1646 __apicdebuginit(void) print_APIC_field(int base)
1647 {
1648         int i;
1649
1650         printk(KERN_DEBUG);
1651
1652         for (i = 0; i < 8; i++)
1653                 printk(KERN_CONT "%08x", apic_read(base + i*0x10));
1654
1655         printk(KERN_CONT "\n");
1656 }
1657
1658 __apicdebuginit(void) print_local_APIC(void *dummy)
1659 {
1660         unsigned int i, v, ver, maxlvt;
1661         u64 icr;
1662
1663         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1664                 smp_processor_id(), hard_smp_processor_id());
1665         v = apic_read(APIC_ID);
1666         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1667         v = apic_read(APIC_LVR);
1668         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1669         ver = GET_APIC_VERSION(v);
1670         maxlvt = lapic_get_maxlvt();
1671
1672         v = apic_read(APIC_TASKPRI);
1673         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1674
1675         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1676                 if (!APIC_XAPIC(ver)) {
1677                         v = apic_read(APIC_ARBPRI);
1678                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1679                                v & APIC_ARBPRI_MASK);
1680                 }
1681                 v = apic_read(APIC_PROCPRI);
1682                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1683         }
1684
1685         /*
1686          * Remote read supported only in the 82489DX and local APIC for
1687          * Pentium processors.
1688          */
1689         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1690                 v = apic_read(APIC_RRR);
1691                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1692         }
1693
1694         v = apic_read(APIC_LDR);
1695         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1696         if (!x2apic_enabled()) {
1697                 v = apic_read(APIC_DFR);
1698                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1699         }
1700         v = apic_read(APIC_SPIV);
1701         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1702
1703         printk(KERN_DEBUG "... APIC ISR field:\n");
1704         print_APIC_field(APIC_ISR);
1705         printk(KERN_DEBUG "... APIC TMR field:\n");
1706         print_APIC_field(APIC_TMR);
1707         printk(KERN_DEBUG "... APIC IRR field:\n");
1708         print_APIC_field(APIC_IRR);
1709
1710         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1711                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1712                         apic_write(APIC_ESR, 0);
1713
1714                 v = apic_read(APIC_ESR);
1715                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1716         }
1717
1718         icr = apic_icr_read();
1719         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1720         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1721
1722         v = apic_read(APIC_LVTT);
1723         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1724
1725         if (maxlvt > 3) {                       /* PC is LVT#4. */
1726                 v = apic_read(APIC_LVTPC);
1727                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1728         }
1729         v = apic_read(APIC_LVT0);
1730         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1731         v = apic_read(APIC_LVT1);
1732         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1733
1734         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1735                 v = apic_read(APIC_LVTERR);
1736                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1737         }
1738
1739         v = apic_read(APIC_TMICT);
1740         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1741         v = apic_read(APIC_TMCCT);
1742         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1743         v = apic_read(APIC_TDCR);
1744         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1745
1746         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1747                 v = apic_read(APIC_EFEAT);
1748                 maxlvt = (v >> 16) & 0xff;
1749                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1750                 v = apic_read(APIC_ECTRL);
1751                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1752                 for (i = 0; i < maxlvt; i++) {
1753                         v = apic_read(APIC_EILVTn(i));
1754                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1755                 }
1756         }
1757         printk("\n");
1758 }
1759
1760 __apicdebuginit(void) print_local_APICs(int maxcpu)
1761 {
1762         int cpu;
1763
1764         if (!maxcpu)
1765                 return;
1766
1767         preempt_disable();
1768         for_each_online_cpu(cpu) {
1769                 if (cpu >= maxcpu)
1770                         break;
1771                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1772         }
1773         preempt_enable();
1774 }
1775
1776 __apicdebuginit(void) print_PIC(void)
1777 {
1778         unsigned int v;
1779         unsigned long flags;
1780
1781         if (!legacy_pic->nr_legacy_irqs)
1782                 return;
1783
1784         printk(KERN_DEBUG "\nprinting PIC contents\n");
1785
1786         raw_spin_lock_irqsave(&i8259A_lock, flags);
1787
1788         v = inb(0xa1) << 8 | inb(0x21);
1789         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1790
1791         v = inb(0xa0) << 8 | inb(0x20);
1792         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1793
1794         outb(0x0b,0xa0);
1795         outb(0x0b,0x20);
1796         v = inb(0xa0) << 8 | inb(0x20);
1797         outb(0x0a,0xa0);
1798         outb(0x0a,0x20);
1799
1800         raw_spin_unlock_irqrestore(&i8259A_lock, flags);
1801
1802         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1803
1804         v = inb(0x4d1) << 8 | inb(0x4d0);
1805         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1806 }
1807
1808 static int __initdata show_lapic = 1;
1809 static __init int setup_show_lapic(char *arg)
1810 {
1811         int num = -1;
1812
1813         if (strcmp(arg, "all") == 0) {
1814                 show_lapic = CONFIG_NR_CPUS;
1815         } else {
1816                 get_option(&arg, &num);
1817                 if (num >= 0)
1818                         show_lapic = num;
1819         }
1820
1821         return 1;
1822 }
1823 __setup("show_lapic=", setup_show_lapic);
1824
1825 __apicdebuginit(int) print_ICs(void)
1826 {
1827         if (apic_verbosity == APIC_QUIET)
1828                 return 0;
1829
1830         print_PIC();
1831
1832         /* don't print out if apic is not there */
1833         if (!cpu_has_apic && !apic_from_smp_config())
1834                 return 0;
1835
1836         print_local_APICs(show_lapic);
1837         print_IO_APIC();
1838
1839         return 0;
1840 }
1841
1842 fs_initcall(print_ICs);
1843
1844
1845 /* Where if anywhere is the i8259 connect in external int mode */
1846 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1847
1848 void __init enable_IO_APIC(void)
1849 {
1850         int i8259_apic, i8259_pin;
1851         int apic;
1852
1853         if (!legacy_pic->nr_legacy_irqs)
1854                 return;
1855
1856         for(apic = 0; apic < nr_ioapics; apic++) {
1857                 int pin;
1858                 /* See if any of the pins is in ExtINT mode */
1859                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1860                         struct IO_APIC_route_entry entry;
1861                         entry = ioapic_read_entry(apic, pin);
1862
1863                         /* If the interrupt line is enabled and in ExtInt mode
1864                          * I have found the pin where the i8259 is connected.
1865                          */
1866                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1867                                 ioapic_i8259.apic = apic;
1868                                 ioapic_i8259.pin  = pin;
1869                                 goto found_i8259;
1870                         }
1871                 }
1872         }
1873  found_i8259:
1874         /* Look to see what if the MP table has reported the ExtINT */
1875         /* If we could not find the appropriate pin by looking at the ioapic
1876          * the i8259 probably is not connected the ioapic but give the
1877          * mptable a chance anyway.
1878          */
1879         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1880         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1881         /* Trust the MP table if nothing is setup in the hardware */
1882         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1883                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1884                 ioapic_i8259.pin  = i8259_pin;
1885                 ioapic_i8259.apic = i8259_apic;
1886         }
1887         /* Complain if the MP table and the hardware disagree */
1888         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1889                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
1890         {
1891                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
1892         }
1893
1894         /*
1895          * Do not trust the IO-APIC being empty at bootup
1896          */
1897         clear_IO_APIC();
1898 }
1899
1900 /*
1901  * Not an __init, needed by the reboot code
1902  */
1903 void disable_IO_APIC(void)
1904 {
1905         /*
1906          * Clear the IO-APIC before rebooting:
1907          */
1908         clear_IO_APIC();
1909
1910         if (!legacy_pic->nr_legacy_irqs)
1911                 return;
1912
1913         /*
1914          * If the i8259 is routed through an IOAPIC
1915          * Put that IOAPIC in virtual wire mode
1916          * so legacy interrupts can be delivered.
1917          *
1918          * With interrupt-remapping, for now we will use virtual wire A mode,
1919          * as virtual wire B is little complex (need to configure both
1920          * IOAPIC RTE aswell as interrupt-remapping table entry).
1921          * As this gets called during crash dump, keep this simple for now.
1922          */
1923         if (ioapic_i8259.pin != -1 && !intr_remapping_enabled) {
1924                 struct IO_APIC_route_entry entry;
1925
1926                 memset(&entry, 0, sizeof(entry));
1927                 entry.mask            = 0; /* Enabled */
1928                 entry.trigger         = 0; /* Edge */
1929                 entry.irr             = 0;
1930                 entry.polarity        = 0; /* High */
1931                 entry.delivery_status = 0;
1932                 entry.dest_mode       = 0; /* Physical */
1933                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
1934                 entry.vector          = 0;
1935                 entry.dest            = read_apic_id();
1936
1937                 /*
1938                  * Add it to the IO-APIC irq-routing table:
1939                  */
1940                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
1941         }
1942
1943         /*
1944          * Use virtual wire A mode when interrupt remapping is enabled.
1945          */
1946         if (cpu_has_apic || apic_from_smp_config())
1947                 disconnect_bsp_APIC(!intr_remapping_enabled &&
1948                                 ioapic_i8259.pin != -1);
1949 }
1950
1951 #ifdef CONFIG_X86_32
1952 /*
1953  * function to set the IO-APIC physical IDs based on the
1954  * values stored in the MPC table.
1955  *
1956  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
1957  */
1958 void __init setup_ioapic_ids_from_mpc_nocheck(void)
1959 {
1960         union IO_APIC_reg_00 reg_00;
1961         physid_mask_t phys_id_present_map;
1962         int apic_id;
1963         int i;
1964         unsigned char old_id;
1965         unsigned long flags;
1966
1967         /*
1968          * This is broken; anything with a real cpu count has to
1969          * circumvent this idiocy regardless.
1970          */
1971         apic->ioapic_phys_id_map(&phys_cpu_present_map, &phys_id_present_map);
1972
1973         /*
1974          * Set the IOAPIC ID to the value stored in the MPC table.
1975          */
1976         for (apic_id = 0; apic_id < nr_ioapics; apic_id++) {
1977
1978                 /* Read the register 0 value */
1979                 raw_spin_lock_irqsave(&ioapic_lock, flags);
1980                 reg_00.raw = io_apic_read(apic_id, 0);
1981                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1982
1983                 old_id = mp_ioapics[apic_id].apicid;
1984
1985                 if (mp_ioapics[apic_id].apicid >= get_physical_broadcast()) {
1986                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
1987                                 apic_id, mp_ioapics[apic_id].apicid);
1988                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
1989                                 reg_00.bits.ID);
1990                         mp_ioapics[apic_id].apicid = reg_00.bits.ID;
1991                 }
1992
1993                 /*
1994                  * Sanity check, is the ID really free? Every APIC in a
1995                  * system must have a unique ID or we get lots of nice
1996                  * 'stuck on smp_invalidate_needed IPI wait' messages.
1997                  */
1998                 if (apic->check_apicid_used(&phys_id_present_map,
1999                                         mp_ioapics[apic_id].apicid)) {
2000                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
2001                                 apic_id, mp_ioapics[apic_id].apicid);
2002                         for (i = 0; i < get_physical_broadcast(); i++)
2003                                 if (!physid_isset(i, phys_id_present_map))
2004                                         break;
2005                         if (i >= get_physical_broadcast())
2006                                 panic("Max APIC ID exceeded!\n");
2007                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2008                                 i);
2009                         physid_set(i, phys_id_present_map);
2010                         mp_ioapics[apic_id].apicid = i;
2011                 } else {
2012                         physid_mask_t tmp;
2013                         apic->apicid_to_cpu_present(mp_ioapics[apic_id].apicid, &tmp);
2014                         apic_printk(APIC_VERBOSE, "Setting %d in the "
2015                                         "phys_id_present_map\n",
2016                                         mp_ioapics[apic_id].apicid);
2017                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
2018                 }
2019
2020                 /*
2021                  * We need to adjust the IRQ routing table
2022                  * if the ID changed.
2023                  */
2024                 if (old_id != mp_ioapics[apic_id].apicid)
2025                         for (i = 0; i < mp_irq_entries; i++)
2026                                 if (mp_irqs[i].dstapic == old_id)
2027                                         mp_irqs[i].dstapic
2028                                                 = mp_ioapics[apic_id].apicid;
2029
2030                 /*
2031                  * Update the ID register according to the right value
2032                  * from the MPC table if they are different.
2033                  */
2034                 if (mp_ioapics[apic_id].apicid == reg_00.bits.ID)
2035                         continue;
2036
2037                 apic_printk(APIC_VERBOSE, KERN_INFO
2038                         "...changing IO-APIC physical APIC ID to %d ...",
2039                         mp_ioapics[apic_id].apicid);
2040
2041                 reg_00.bits.ID = mp_ioapics[apic_id].apicid;
2042                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2043                 io_apic_write(apic_id, 0, reg_00.raw);
2044                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2045
2046                 /*
2047                  * Sanity check
2048                  */
2049                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2050                 reg_00.raw = io_apic_read(apic_id, 0);
2051                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2052                 if (reg_00.bits.ID != mp_ioapics[apic_id].apicid)
2053                         printk("could not set ID!\n");
2054                 else
2055                         apic_printk(APIC_VERBOSE, " ok.\n");
2056         }
2057 }
2058
2059 void __init setup_ioapic_ids_from_mpc(void)
2060 {
2061
2062         if (acpi_ioapic)
2063                 return;
2064         /*
2065          * Don't check I/O APIC IDs for xAPIC systems.  They have
2066          * no meaning without the serial APIC bus.
2067          */
2068         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2069                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2070                 return;
2071         setup_ioapic_ids_from_mpc_nocheck();
2072 }
2073 #endif
2074
2075 int no_timer_check __initdata;
2076
2077 static int __init notimercheck(char *s)
2078 {
2079         no_timer_check = 1;
2080         return 1;
2081 }
2082 __setup("no_timer_check", notimercheck);
2083
2084 /*
2085  * There is a nasty bug in some older SMP boards, their mptable lies
2086  * about the timer IRQ. We do the following to work around the situation:
2087  *
2088  *      - timer IRQ defaults to IO-APIC IRQ
2089  *      - if this function detects that timer IRQs are defunct, then we fall
2090  *        back to ISA timer IRQs
2091  */
2092 static int __init timer_irq_works(void)
2093 {
2094         unsigned long t1 = jiffies;
2095         unsigned long flags;
2096
2097         if (no_timer_check)
2098                 return 1;
2099
2100         local_save_flags(flags);
2101         local_irq_enable();
2102         /* Let ten ticks pass... */
2103         mdelay((10 * 1000) / HZ);
2104         local_irq_restore(flags);
2105
2106         /*
2107          * Expect a few ticks at least, to be sure some possible
2108          * glue logic does not lock up after one or two first
2109          * ticks in a non-ExtINT mode.  Also the local APIC
2110          * might have cached one ExtINT interrupt.  Finally, at
2111          * least one tick may be lost due to delays.
2112          */
2113
2114         /* jiffies wrap? */
2115         if (time_after(jiffies, t1 + 4))
2116                 return 1;
2117         return 0;
2118 }
2119
2120 /*
2121  * In the SMP+IOAPIC case it might happen that there are an unspecified
2122  * number of pending IRQ events unhandled. These cases are very rare,
2123  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2124  * better to do it this way as thus we do not have to be aware of
2125  * 'pending' interrupts in the IRQ path, except at this point.
2126  */
2127 /*
2128  * Edge triggered needs to resend any interrupt
2129  * that was delayed but this is now handled in the device
2130  * independent code.
2131  */
2132
2133 /*
2134  * Starting up a edge-triggered IO-APIC interrupt is
2135  * nasty - we need to make sure that we get the edge.
2136  * If it is already asserted for some reason, we need
2137  * return 1 to indicate that is was pending.
2138  *
2139  * This is not complete - we should be able to fake
2140  * an edge even if it isn't on the 8259A...
2141  */
2142
2143 static unsigned int startup_ioapic_irq(struct irq_data *data)
2144 {
2145         int was_pending = 0, irq = data->irq;
2146         unsigned long flags;
2147
2148         raw_spin_lock_irqsave(&ioapic_lock, flags);
2149         if (irq < legacy_pic->nr_legacy_irqs) {
2150                 legacy_pic->mask(irq);
2151                 if (legacy_pic->irq_pending(irq))
2152                         was_pending = 1;
2153         }
2154         __unmask_ioapic(data->chip_data);
2155         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2156
2157         return was_pending;
2158 }
2159
2160 static int ioapic_retrigger_irq(struct irq_data *data)
2161 {
2162         struct irq_cfg *cfg = data->chip_data;
2163         unsigned long flags;
2164
2165         raw_spin_lock_irqsave(&vector_lock, flags);
2166         apic->send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2167         raw_spin_unlock_irqrestore(&vector_lock, flags);
2168
2169         return 1;
2170 }
2171
2172 /*
2173  * Level and edge triggered IO-APIC interrupts need different handling,
2174  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2175  * handled with the level-triggered descriptor, but that one has slightly
2176  * more overhead. Level-triggered interrupts cannot be handled with the
2177  * edge-triggered handler, without risking IRQ storms and other ugly
2178  * races.
2179  */
2180
2181 #ifdef CONFIG_SMP
2182 void send_cleanup_vector(struct irq_cfg *cfg)
2183 {
2184         cpumask_var_t cleanup_mask;
2185
2186         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2187                 unsigned int i;
2188                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2189                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2190         } else {
2191                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2192                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2193                 free_cpumask_var(cleanup_mask);
2194         }
2195         cfg->move_in_progress = 0;
2196 }
2197
2198 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2199 {
2200         int apic, pin;
2201         struct irq_pin_list *entry;
2202         u8 vector = cfg->vector;
2203
2204         for_each_irq_pin(entry, cfg->irq_2_pin) {
2205                 unsigned int reg;
2206
2207                 apic = entry->apic;
2208                 pin = entry->pin;
2209                 /*
2210                  * With interrupt-remapping, destination information comes
2211                  * from interrupt-remapping table entry.
2212                  */
2213                 if (!irq_remapped(cfg))
2214                         io_apic_write(apic, 0x11 + pin*2, dest);
2215                 reg = io_apic_read(apic, 0x10 + pin*2);
2216                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2217                 reg |= vector;
2218                 io_apic_modify(apic, 0x10 + pin*2, reg);
2219         }
2220 }
2221
2222 /*
2223  * Either sets data->affinity to a valid value, and returns
2224  * ->cpu_mask_to_apicid of that in dest_id, or returns -1 and
2225  * leaves data->affinity untouched.
2226  */
2227 int __ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2228                           unsigned int *dest_id)
2229 {
2230         struct irq_cfg *cfg = data->chip_data;
2231
2232         if (!cpumask_intersects(mask, cpu_online_mask))
2233                 return -1;
2234
2235         if (assign_irq_vector(data->irq, data->chip_data, mask))
2236                 return -1;
2237
2238         cpumask_copy(data->affinity, mask);
2239
2240         *dest_id = apic->cpu_mask_to_apicid_and(mask, cfg->domain);
2241         return 0;
2242 }
2243
2244 static int
2245 ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2246                     bool force)
2247 {
2248         unsigned int dest, irq = data->irq;
2249         unsigned long flags;
2250         int ret;
2251
2252         raw_spin_lock_irqsave(&ioapic_lock, flags);
2253         ret = __ioapic_set_affinity(data, mask, &dest);
2254         if (!ret) {
2255                 /* Only the high 8 bits are valid. */
2256                 dest = SET_APIC_LOGICAL_ID(dest);
2257                 __target_IO_APIC_irq(irq, dest, data->chip_data);
2258         }
2259         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2260         return ret;
2261 }
2262
2263 #ifdef CONFIG_INTR_REMAP
2264
2265 /*
2266  * Migrate the IO-APIC irq in the presence of intr-remapping.
2267  *
2268  * For both level and edge triggered, irq migration is a simple atomic
2269  * update(of vector and cpu destination) of IRTE and flush the hardware cache.
2270  *
2271  * For level triggered, we eliminate the io-apic RTE modification (with the
2272  * updated vector information), by using a virtual vector (io-apic pin number).
2273  * Real vector that is used for interrupting cpu will be coming from
2274  * the interrupt-remapping table entry.
2275  */
2276 static int
2277 ir_ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2278                        bool force)
2279 {
2280         struct irq_cfg *cfg = data->chip_data;
2281         unsigned int dest, irq = data->irq;
2282         struct irte irte;
2283
2284         if (!cpumask_intersects(mask, cpu_online_mask))
2285                 return -EINVAL;
2286
2287         if (get_irte(irq, &irte))
2288                 return -EBUSY;
2289
2290         if (assign_irq_vector(irq, cfg, mask))
2291                 return -EBUSY;
2292
2293         dest = apic->cpu_mask_to_apicid_and(cfg->domain, mask);
2294
2295         irte.vector = cfg->vector;
2296         irte.dest_id = IRTE_DEST(dest);
2297
2298         /*
2299          * Modified the IRTE and flushes the Interrupt entry cache.
2300          */
2301         modify_irte(irq, &irte);
2302
2303         if (cfg->move_in_progress)
2304                 send_cleanup_vector(cfg);
2305
2306         cpumask_copy(data->affinity, mask);
2307         return 0;
2308 }
2309
2310 #else
2311 static inline int
2312 ir_ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2313                        bool force)
2314 {
2315         return 0;
2316 }
2317 #endif
2318
2319 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2320 {
2321         unsigned vector, me;
2322
2323         ack_APIC_irq();
2324         exit_idle();
2325         irq_enter();
2326
2327         me = smp_processor_id();
2328         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2329                 unsigned int irq;
2330                 unsigned int irr;
2331                 struct irq_desc *desc;
2332                 struct irq_cfg *cfg;
2333                 irq = __get_cpu_var(vector_irq)[vector];
2334
2335                 if (irq == -1)
2336                         continue;
2337
2338                 desc = irq_to_desc(irq);
2339                 if (!desc)
2340                         continue;
2341
2342                 cfg = irq_cfg(irq);
2343                 raw_spin_lock(&desc->lock);
2344
2345                 /*
2346                  * Check if the irq migration is in progress. If so, we
2347                  * haven't received the cleanup request yet for this irq.
2348                  */
2349                 if (cfg->move_in_progress)
2350                         goto unlock;
2351
2352                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2353                         goto unlock;
2354
2355                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2356                 /*
2357                  * Check if the vector that needs to be cleanedup is
2358                  * registered at the cpu's IRR. If so, then this is not
2359                  * the best time to clean it up. Lets clean it up in the
2360                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2361                  * to myself.
2362                  */
2363                 if (irr  & (1 << (vector % 32))) {
2364                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2365                         goto unlock;
2366                 }
2367                 __get_cpu_var(vector_irq)[vector] = -1;
2368 unlock:
2369                 raw_spin_unlock(&desc->lock);
2370         }
2371
2372         irq_exit();
2373 }
2374
2375 static void __irq_complete_move(struct irq_cfg *cfg, unsigned vector)
2376 {
2377         unsigned me;
2378
2379         if (likely(!cfg->move_in_progress))
2380                 return;
2381
2382         me = smp_processor_id();
2383
2384         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2385                 send_cleanup_vector(cfg);
2386 }
2387
2388 static void irq_complete_move(struct irq_cfg *cfg)
2389 {
2390         __irq_complete_move(cfg, ~get_irq_regs()->orig_ax);
2391 }
2392
2393 void irq_force_complete_move(int irq)
2394 {
2395         struct irq_cfg *cfg = get_irq_chip_data(irq);
2396
2397         if (!cfg)
2398                 return;
2399
2400         __irq_complete_move(cfg, cfg->vector);
2401 }
2402 #else
2403 static inline void irq_complete_move(struct irq_cfg *cfg) { }
2404 #endif
2405
2406 static void ack_apic_edge(struct irq_data *data)
2407 {
2408         irq_complete_move(data->chip_data);
2409         move_native_irq(data->irq);
2410         ack_APIC_irq();
2411 }
2412
2413 atomic_t irq_mis_count;
2414
2415 /*
2416  * IO-APIC versions below 0x20 don't support EOI register.
2417  * For the record, here is the information about various versions:
2418  *     0Xh     82489DX
2419  *     1Xh     I/OAPIC or I/O(x)APIC which are not PCI 2.2 Compliant
2420  *     2Xh     I/O(x)APIC which is PCI 2.2 Compliant
2421  *     30h-FFh Reserved
2422  *
2423  * Some of the Intel ICH Specs (ICH2 to ICH5) documents the io-apic
2424  * version as 0x2. This is an error with documentation and these ICH chips
2425  * use io-apic's of version 0x20.
2426  *
2427  * For IO-APIC's with EOI register, we use that to do an explicit EOI.
2428  * Otherwise, we simulate the EOI message manually by changing the trigger
2429  * mode to edge and then back to level, with RTE being masked during this.
2430 */
2431 static void eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
2432 {
2433         struct irq_pin_list *entry;
2434         unsigned long flags;
2435
2436         raw_spin_lock_irqsave(&ioapic_lock, flags);
2437         for_each_irq_pin(entry, cfg->irq_2_pin) {
2438                 if (mp_ioapics[entry->apic].apicver >= 0x20) {
2439                         /*
2440                          * Intr-remapping uses pin number as the virtual vector
2441                          * in the RTE. Actual vector is programmed in
2442                          * intr-remapping table entry. Hence for the io-apic
2443                          * EOI we use the pin number.
2444                          */
2445                         if (irq_remapped(cfg))
2446                                 io_apic_eoi(entry->apic, entry->pin);
2447                         else
2448                                 io_apic_eoi(entry->apic, cfg->vector);
2449                 } else {
2450                         __mask_and_edge_IO_APIC_irq(entry);
2451                         __unmask_and_level_IO_APIC_irq(entry);
2452                 }
2453         }
2454         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2455 }
2456
2457 static void ack_apic_level(struct irq_data *data)
2458 {
2459         struct irq_cfg *cfg = data->chip_data;
2460         int i, do_unmask_irq = 0, irq = data->irq;
2461         struct irq_desc *desc = irq_to_desc(irq);
2462         unsigned long v;
2463
2464         irq_complete_move(cfg);
2465 #ifdef CONFIG_GENERIC_PENDING_IRQ
2466         /* If we are moving the irq we need to mask it */
2467         if (unlikely(desc->status & IRQ_MOVE_PENDING)) {
2468                 do_unmask_irq = 1;
2469                 mask_ioapic(cfg);
2470         }
2471 #endif
2472
2473         /*
2474          * It appears there is an erratum which affects at least version 0x11
2475          * of I/O APIC (that's the 82093AA and cores integrated into various
2476          * chipsets).  Under certain conditions a level-triggered interrupt is
2477          * erroneously delivered as edge-triggered one but the respective IRR
2478          * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2479          * message but it will never arrive and further interrupts are blocked
2480          * from the source.  The exact reason is so far unknown, but the
2481          * phenomenon was observed when two consecutive interrupt requests
2482          * from a given source get delivered to the same CPU and the source is
2483          * temporarily disabled in between.
2484          *
2485          * A workaround is to simulate an EOI message manually.  We achieve it
2486          * by setting the trigger mode to edge and then to level when the edge
2487          * trigger mode gets detected in the TMR of a local APIC for a
2488          * level-triggered interrupt.  We mask the source for the time of the
2489          * operation to prevent an edge-triggered interrupt escaping meanwhile.
2490          * The idea is from Manfred Spraul.  --macro
2491          *
2492          * Also in the case when cpu goes offline, fixup_irqs() will forward
2493          * any unhandled interrupt on the offlined cpu to the new cpu
2494          * destination that is handling the corresponding interrupt. This
2495          * interrupt forwarding is done via IPI's. Hence, in this case also
2496          * level-triggered io-apic interrupt will be seen as an edge
2497          * interrupt in the IRR. And we can't rely on the cpu's EOI
2498          * to be broadcasted to the IO-APIC's which will clear the remoteIRR
2499          * corresponding to the level-triggered interrupt. Hence on IO-APIC's
2500          * supporting EOI register, we do an explicit EOI to clear the
2501          * remote IRR and on IO-APIC's which don't have an EOI register,
2502          * we use the above logic (mask+edge followed by unmask+level) from
2503          * Manfred Spraul to clear the remote IRR.
2504          */
2505         i = cfg->vector;
2506         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2507
2508         /*
2509          * We must acknowledge the irq before we move it or the acknowledge will
2510          * not propagate properly.
2511          */
2512         ack_APIC_irq();
2513
2514         /*
2515          * Tail end of clearing remote IRR bit (either by delivering the EOI
2516          * message via io-apic EOI register write or simulating it using
2517          * mask+edge followed by unnask+level logic) manually when the
2518          * level triggered interrupt is seen as the edge triggered interrupt
2519          * at the cpu.
2520          */
2521         if (!(v & (1 << (i & 0x1f)))) {
2522                 atomic_inc(&irq_mis_count);
2523
2524                 eoi_ioapic_irq(irq, cfg);
2525         }
2526
2527         /* Now we can move and renable the irq */
2528         if (unlikely(do_unmask_irq)) {
2529                 /* Only migrate the irq if the ack has been received.
2530                  *
2531                  * On rare occasions the broadcast level triggered ack gets
2532                  * delayed going to ioapics, and if we reprogram the
2533                  * vector while Remote IRR is still set the irq will never
2534                  * fire again.
2535                  *
2536                  * To prevent this scenario we read the Remote IRR bit
2537                  * of the ioapic.  This has two effects.
2538                  * - On any sane system the read of the ioapic will
2539                  *   flush writes (and acks) going to the ioapic from
2540                  *   this cpu.
2541                  * - We get to see if the ACK has actually been delivered.
2542                  *
2543                  * Based on failed experiments of reprogramming the
2544                  * ioapic entry from outside of irq context starting
2545                  * with masking the ioapic entry and then polling until
2546                  * Remote IRR was clear before reprogramming the
2547                  * ioapic I don't trust the Remote IRR bit to be
2548                  * completey accurate.
2549                  *
2550                  * However there appears to be no other way to plug
2551                  * this race, so if the Remote IRR bit is not
2552                  * accurate and is causing problems then it is a hardware bug
2553                  * and you can go talk to the chipset vendor about it.
2554                  */
2555                 if (!io_apic_level_ack_pending(cfg))
2556                         move_masked_irq(irq);
2557                 unmask_ioapic(cfg);
2558         }
2559 }
2560
2561 #ifdef CONFIG_INTR_REMAP
2562 static void ir_ack_apic_edge(struct irq_data *data)
2563 {
2564         ack_APIC_irq();
2565 }
2566
2567 static void ir_ack_apic_level(struct irq_data *data)
2568 {
2569         ack_APIC_irq();
2570         eoi_ioapic_irq(data->irq, data->chip_data);
2571 }
2572 #endif /* CONFIG_INTR_REMAP */
2573
2574 static struct irq_chip ioapic_chip __read_mostly = {
2575         .name                   = "IO-APIC",
2576         .irq_startup            = startup_ioapic_irq,
2577         .irq_mask               = mask_ioapic_irq,
2578         .irq_unmask             = unmask_ioapic_irq,
2579         .irq_ack                = ack_apic_edge,
2580         .irq_eoi                = ack_apic_level,
2581 #ifdef CONFIG_SMP
2582         .irq_set_affinity       = ioapic_set_affinity,
2583 #endif
2584         .irq_retrigger          = ioapic_retrigger_irq,
2585 };
2586
2587 static struct irq_chip ir_ioapic_chip __read_mostly = {
2588         .name                   = "IR-IO-APIC",
2589         .irq_startup            = startup_ioapic_irq,
2590         .irq_mask               = mask_ioapic_irq,
2591         .irq_unmask             = unmask_ioapic_irq,
2592 #ifdef CONFIG_INTR_REMAP
2593         .irq_ack                = ir_ack_apic_edge,
2594         .irq_eoi                = ir_ack_apic_level,
2595 #ifdef CONFIG_SMP
2596         .irq_set_affinity       = ir_ioapic_set_affinity,
2597 #endif
2598 #endif
2599         .irq_retrigger          = ioapic_retrigger_irq,
2600 };
2601
2602 static inline void init_IO_APIC_traps(void)
2603 {
2604         struct irq_cfg *cfg;
2605         unsigned int irq;
2606
2607         /*
2608          * NOTE! The local APIC isn't very good at handling
2609          * multiple interrupts at the same interrupt level.
2610          * As the interrupt level is determined by taking the
2611          * vector number and shifting that right by 4, we
2612          * want to spread these out a bit so that they don't
2613          * all fall in the same interrupt level.
2614          *
2615          * Also, we've got to be careful not to trash gate
2616          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2617          */
2618         for_each_active_irq(irq) {
2619                 cfg = get_irq_chip_data(irq);
2620                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2621                         /*
2622                          * Hmm.. We don't have an entry for this,
2623                          * so default to an old-fashioned 8259
2624                          * interrupt if we can..
2625                          */
2626                         if (irq < legacy_pic->nr_legacy_irqs)
2627                                 legacy_pic->make_irq(irq);
2628                         else
2629                                 /* Strange. Oh, well.. */
2630                                 set_irq_chip(irq, &no_irq_chip);
2631                 }
2632         }
2633 }
2634
2635 /*
2636  * The local APIC irq-chip implementation:
2637  */
2638
2639 static void mask_lapic_irq(struct irq_data *data)
2640 {
2641         unsigned long v;
2642
2643         v = apic_read(APIC_LVT0);
2644         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2645 }
2646
2647 static void unmask_lapic_irq(struct irq_data *data)
2648 {
2649         unsigned long v;
2650
2651         v = apic_read(APIC_LVT0);
2652         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2653 }
2654
2655 static void ack_lapic_irq(struct irq_data *data)
2656 {
2657         ack_APIC_irq();
2658 }
2659
2660 static struct irq_chip lapic_chip __read_mostly = {
2661         .name           = "local-APIC",
2662         .irq_mask       = mask_lapic_irq,
2663         .irq_unmask     = unmask_lapic_irq,
2664         .irq_ack        = ack_lapic_irq,
2665 };
2666
2667 static void lapic_register_intr(int irq)
2668 {
2669         irq_clear_status_flags(irq, IRQ_LEVEL);
2670         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2671                                       "edge");
2672 }
2673
2674 static void __init setup_nmi(void)
2675 {
2676         /*
2677          * Dirty trick to enable the NMI watchdog ...
2678          * We put the 8259A master into AEOI mode and
2679          * unmask on all local APICs LVT0 as NMI.
2680          *
2681          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
2682          * is from Maciej W. Rozycki - so we do not have to EOI from
2683          * the NMI handler or the timer interrupt.
2684          */
2685         apic_printk(APIC_VERBOSE, KERN_INFO "activating NMI Watchdog ...");
2686
2687         enable_NMI_through_LVT0();
2688
2689         apic_printk(APIC_VERBOSE, " done.\n");
2690 }
2691
2692 /*
2693  * This looks a bit hackish but it's about the only one way of sending
2694  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2695  * not support the ExtINT mode, unfortunately.  We need to send these
2696  * cycles as some i82489DX-based boards have glue logic that keeps the
2697  * 8259A interrupt line asserted until INTA.  --macro
2698  */
2699 static inline void __init unlock_ExtINT_logic(void)
2700 {
2701         int apic, pin, i;
2702         struct IO_APIC_route_entry entry0, entry1;
2703         unsigned char save_control, save_freq_select;
2704
2705         pin  = find_isa_irq_pin(8, mp_INT);
2706         if (pin == -1) {
2707                 WARN_ON_ONCE(1);
2708                 return;
2709         }
2710         apic = find_isa_irq_apic(8, mp_INT);
2711         if (apic == -1) {
2712                 WARN_ON_ONCE(1);
2713                 return;
2714         }
2715
2716         entry0 = ioapic_read_entry(apic, pin);
2717         clear_IO_APIC_pin(apic, pin);
2718
2719         memset(&entry1, 0, sizeof(entry1));
2720
2721         entry1.dest_mode = 0;                   /* physical delivery */
2722         entry1.mask = 0;                        /* unmask IRQ now */
2723         entry1.dest = hard_smp_processor_id();
2724         entry1.delivery_mode = dest_ExtINT;
2725         entry1.polarity = entry0.polarity;
2726         entry1.trigger = 0;
2727         entry1.vector = 0;
2728
2729         ioapic_write_entry(apic, pin, entry1);
2730
2731         save_control = CMOS_READ(RTC_CONTROL);
2732         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2733         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2734                    RTC_FREQ_SELECT);
2735         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2736
2737         i = 100;
2738         while (i-- > 0) {
2739                 mdelay(10);
2740                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2741                         i -= 10;
2742         }
2743
2744         CMOS_WRITE(save_control, RTC_CONTROL);
2745         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2746         clear_IO_APIC_pin(apic, pin);
2747
2748         ioapic_write_entry(apic, pin, entry0);
2749 }
2750
2751 static int disable_timer_pin_1 __initdata;
2752 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2753 static int __init disable_timer_pin_setup(char *arg)
2754 {
2755         disable_timer_pin_1 = 1;
2756         return 0;
2757 }
2758 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2759
2760 int timer_through_8259 __initdata;
2761
2762 /*
2763  * This code may look a bit paranoid, but it's supposed to cooperate with
2764  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2765  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2766  * fanatically on his truly buggy board.
2767  *
2768  * FIXME: really need to revamp this for all platforms.
2769  */
2770 static inline void __init check_timer(void)
2771 {
2772         struct irq_cfg *cfg = get_irq_chip_data(0);
2773         int node = cpu_to_node(0);
2774         int apic1, pin1, apic2, pin2;
2775         unsigned long flags;
2776         int no_pin1 = 0;
2777
2778         local_irq_save(flags);
2779
2780         /*
2781          * get/set the timer IRQ vector:
2782          */
2783         legacy_pic->mask(0);
2784         assign_irq_vector(0, cfg, apic->target_cpus());
2785
2786         /*
2787          * As IRQ0 is to be enabled in the 8259A, the virtual
2788          * wire has to be disabled in the local APIC.  Also
2789          * timer interrupts need to be acknowledged manually in
2790          * the 8259A for the i82489DX when using the NMI
2791          * watchdog as that APIC treats NMIs as level-triggered.
2792          * The AEOI mode will finish them in the 8259A
2793          * automatically.
2794          */
2795         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2796         legacy_pic->init(1);
2797 #ifdef CONFIG_X86_32
2798         {
2799                 unsigned int ver;
2800
2801                 ver = apic_read(APIC_LVR);
2802                 ver = GET_APIC_VERSION(ver);
2803                 timer_ack = (nmi_watchdog == NMI_IO_APIC && !APIC_INTEGRATED(ver));
2804         }
2805 #endif
2806
2807         pin1  = find_isa_irq_pin(0, mp_INT);
2808         apic1 = find_isa_irq_apic(0, mp_INT);
2809         pin2  = ioapic_i8259.pin;
2810         apic2 = ioapic_i8259.apic;
2811
2812         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2813                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2814                     cfg->vector, apic1, pin1, apic2, pin2);
2815
2816         /*
2817          * Some BIOS writers are clueless and report the ExtINTA
2818          * I/O APIC input from the cascaded 8259A as the timer
2819          * interrupt input.  So just in case, if only one pin
2820          * was found above, try it both directly and through the
2821          * 8259A.
2822          */
2823         if (pin1 == -1) {
2824                 if (intr_remapping_enabled)
2825                         panic("BIOS bug: timer not connected to IO-APIC");
2826                 pin1 = pin2;
2827                 apic1 = apic2;
2828                 no_pin1 = 1;
2829         } else if (pin2 == -1) {
2830                 pin2 = pin1;
2831                 apic2 = apic1;
2832         }
2833
2834         if (pin1 != -1) {
2835                 /*
2836                  * Ok, does IRQ0 through the IOAPIC work?
2837                  */
2838                 if (no_pin1) {
2839                         add_pin_to_irq_node(cfg, node, apic1, pin1);
2840                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
2841                 } else {
2842                         /* for edge trigger, setup_ioapic_irq already
2843                          * leave it unmasked.
2844                          * so only need to unmask if it is level-trigger
2845                          * do we really have level trigger timer?
2846                          */
2847                         int idx;
2848                         idx = find_irq_entry(apic1, pin1, mp_INT);
2849                         if (idx != -1 && irq_trigger(idx))
2850                                 unmask_ioapic(cfg);
2851                 }
2852                 if (timer_irq_works()) {
2853                         if (nmi_watchdog == NMI_IO_APIC) {
2854                                 setup_nmi();
2855                                 legacy_pic->unmask(0);
2856                         }
2857                         if (disable_timer_pin_1 > 0)
2858                                 clear_IO_APIC_pin(0, pin1);
2859                         goto out;
2860                 }
2861                 if (intr_remapping_enabled)
2862                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
2863                 local_irq_disable();
2864                 clear_IO_APIC_pin(apic1, pin1);
2865                 if (!no_pin1)
2866                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
2867                                     "8254 timer not connected to IO-APIC\n");
2868
2869                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
2870                             "(IRQ0) through the 8259A ...\n");
2871                 apic_printk(APIC_QUIET, KERN_INFO
2872                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
2873                 /*
2874                  * legacy devices should be connected to IO APIC #0
2875                  */
2876                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
2877                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
2878                 legacy_pic->unmask(0);
2879                 if (timer_irq_works()) {
2880                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
2881                         timer_through_8259 = 1;
2882                         if (nmi_watchdog == NMI_IO_APIC) {
2883                                 legacy_pic->mask(0);
2884                                 setup_nmi();
2885                                 legacy_pic->unmask(0);
2886                         }
2887                         goto out;
2888                 }
2889                 /*
2890                  * Cleanup, just in case ...
2891                  */
2892                 local_irq_disable();
2893                 legacy_pic->mask(0);
2894                 clear_IO_APIC_pin(apic2, pin2);
2895                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
2896         }
2897
2898         if (nmi_watchdog == NMI_IO_APIC) {
2899                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
2900                             "through the IO-APIC - disabling NMI Watchdog!\n");
2901                 nmi_watchdog = NMI_NONE;
2902         }
2903 #ifdef CONFIG_X86_32
2904         timer_ack = 0;
2905 #endif
2906
2907         apic_printk(APIC_QUIET, KERN_INFO
2908                     "...trying to set up timer as Virtual Wire IRQ...\n");
2909
2910         lapic_register_intr(0);
2911         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
2912         legacy_pic->unmask(0);
2913
2914         if (timer_irq_works()) {
2915                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
2916                 goto out;
2917         }
2918         local_irq_disable();
2919         legacy_pic->mask(0);
2920         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
2921         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
2922
2923         apic_printk(APIC_QUIET, KERN_INFO
2924                     "...trying to set up timer as ExtINT IRQ...\n");
2925
2926         legacy_pic->init(0);
2927         legacy_pic->make_irq(0);
2928         apic_write(APIC_LVT0, APIC_DM_EXTINT);
2929
2930         unlock_ExtINT_logic();
2931
2932         if (timer_irq_works()) {
2933                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
2934                 goto out;
2935         }
2936         local_irq_disable();
2937         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
2938         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
2939                 "report.  Then try booting with the 'noapic' option.\n");
2940 out:
2941         local_irq_restore(flags);
2942 }
2943
2944 /*
2945  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
2946  * to devices.  However there may be an I/O APIC pin available for
2947  * this interrupt regardless.  The pin may be left unconnected, but
2948  * typically it will be reused as an ExtINT cascade interrupt for
2949  * the master 8259A.  In the MPS case such a pin will normally be
2950  * reported as an ExtINT interrupt in the MP table.  With ACPI
2951  * there is no provision for ExtINT interrupts, and in the absence
2952  * of an override it would be treated as an ordinary ISA I/O APIC
2953  * interrupt, that is edge-triggered and unmasked by default.  We
2954  * used to do this, but it caused problems on some systems because
2955  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
2956  * the same ExtINT cascade interrupt to drive the local APIC of the
2957  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
2958  * the I/O APIC in all cases now.  No actual device should request
2959  * it anyway.  --macro
2960  */
2961 #define PIC_IRQS        (1UL << PIC_CASCADE_IR)
2962
2963 void __init setup_IO_APIC(void)
2964 {
2965
2966         /*
2967          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
2968          */
2969         io_apic_irqs = legacy_pic->nr_legacy_irqs ? ~PIC_IRQS : ~0UL;
2970
2971         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
2972         /*
2973          * Set up IO-APIC IRQ routing.
2974          */
2975         x86_init.mpparse.setup_ioapic_ids();
2976
2977         sync_Arb_IDs();
2978         setup_IO_APIC_irqs();
2979         init_IO_APIC_traps();
2980         if (legacy_pic->nr_legacy_irqs)
2981                 check_timer();
2982 }
2983
2984 /*
2985  *      Called after all the initialization is done. If we didnt find any
2986  *      APIC bugs then we can allow the modify fast path
2987  */
2988
2989 static int __init io_apic_bug_finalize(void)
2990 {
2991         if (sis_apic_bug == -1)
2992                 sis_apic_bug = 0;
2993         return 0;
2994 }
2995
2996 late_initcall(io_apic_bug_finalize);
2997
2998 struct sysfs_ioapic_data {
2999         struct sys_device dev;
3000         struct IO_APIC_route_entry entry[0];
3001 };
3002 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
3003
3004 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
3005 {
3006         struct IO_APIC_route_entry *entry;
3007         struct sysfs_ioapic_data *data;
3008         int i;
3009
3010         data = container_of(dev, struct sysfs_ioapic_data, dev);
3011         entry = data->entry;
3012         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
3013                 *entry = ioapic_read_entry(dev->id, i);
3014
3015         return 0;
3016 }
3017
3018 static int ioapic_resume(struct sys_device *dev)
3019 {
3020         struct IO_APIC_route_entry *entry;
3021         struct sysfs_ioapic_data *data;
3022         unsigned long flags;
3023         union IO_APIC_reg_00 reg_00;
3024         int i;
3025
3026         data = container_of(dev, struct sysfs_ioapic_data, dev);
3027         entry = data->entry;
3028
3029         raw_spin_lock_irqsave(&ioapic_lock, flags);
3030         reg_00.raw = io_apic_read(dev->id, 0);
3031         if (reg_00.bits.ID != mp_ioapics[dev->id].apicid) {
3032                 reg_00.bits.ID = mp_ioapics[dev->id].apicid;
3033                 io_apic_write(dev->id, 0, reg_00.raw);
3034         }
3035         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3036         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
3037                 ioapic_write_entry(dev->id, i, entry[i]);
3038
3039         return 0;
3040 }
3041
3042 static struct sysdev_class ioapic_sysdev_class = {
3043         .name = "ioapic",
3044         .suspend = ioapic_suspend,
3045         .resume = ioapic_resume,
3046 };
3047
3048 static int __init ioapic_init_sysfs(void)
3049 {
3050         struct sys_device * dev;
3051         int i, size, error;
3052
3053         error = sysdev_class_register(&ioapic_sysdev_class);
3054         if (error)
3055                 return error;
3056
3057         for (i = 0; i < nr_ioapics; i++ ) {
3058                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
3059                         * sizeof(struct IO_APIC_route_entry);
3060                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
3061                 if (!mp_ioapic_data[i]) {
3062                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3063                         continue;
3064                 }
3065                 dev = &mp_ioapic_data[i]->dev;
3066                 dev->id = i;
3067                 dev->cls = &ioapic_sysdev_class;
3068                 error = sysdev_register(dev);
3069                 if (error) {
3070                         kfree(mp_ioapic_data[i]);
3071                         mp_ioapic_data[i] = NULL;
3072                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3073                         continue;
3074                 }
3075         }
3076
3077         return 0;
3078 }
3079
3080 device_initcall(ioapic_init_sysfs);
3081
3082 /*
3083  * Dynamic irq allocate and deallocation
3084  */
3085 unsigned int create_irq_nr(unsigned int from, int node)
3086 {
3087         struct irq_cfg *cfg;
3088         unsigned long flags;
3089         unsigned int ret = 0;
3090         int irq;
3091
3092         if (from < nr_irqs_gsi)
3093                 from = nr_irqs_gsi;
3094
3095         irq = alloc_irq_from(from, node);
3096         if (irq < 0)
3097                 return 0;
3098         cfg = alloc_irq_cfg(irq, node);
3099         if (!cfg) {
3100                 free_irq_at(irq, NULL);
3101                 return 0;
3102         }
3103
3104         raw_spin_lock_irqsave(&vector_lock, flags);
3105         if (!__assign_irq_vector(irq, cfg, apic->target_cpus()))
3106                 ret = irq;
3107         raw_spin_unlock_irqrestore(&vector_lock, flags);
3108
3109         if (ret) {
3110                 set_irq_chip_data(irq, cfg);
3111                 irq_clear_status_flags(irq, IRQ_NOREQUEST);
3112         } else {
3113                 free_irq_at(irq, cfg);
3114         }
3115         return ret;
3116 }
3117
3118 int create_irq(void)
3119 {
3120         int node = cpu_to_node(0);
3121         unsigned int irq_want;
3122         int irq;
3123
3124         irq_want = nr_irqs_gsi;
3125         irq = create_irq_nr(irq_want, node);
3126
3127         if (irq == 0)
3128                 irq = -1;
3129
3130         return irq;
3131 }
3132
3133 void destroy_irq(unsigned int irq)
3134 {
3135         struct irq_cfg *cfg = get_irq_chip_data(irq);
3136         unsigned long flags;
3137
3138         irq_set_status_flags(irq, IRQ_NOREQUEST|IRQ_NOPROBE);
3139
3140         if (irq_remapped(cfg))
3141                 free_irte(irq);
3142         raw_spin_lock_irqsave(&vector_lock, flags);
3143         __clear_irq_vector(irq, cfg);
3144         raw_spin_unlock_irqrestore(&vector_lock, flags);
3145         free_irq_at(irq, cfg);
3146 }
3147
3148 /*
3149  * MSI message composition
3150  */
3151 #ifdef CONFIG_PCI_MSI
3152 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq,
3153                            struct msi_msg *msg, u8 hpet_id)
3154 {
3155         struct irq_cfg *cfg;
3156         int err;
3157         unsigned dest;
3158
3159         if (disable_apic)
3160                 return -ENXIO;
3161
3162         cfg = irq_cfg(irq);
3163         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3164         if (err)
3165                 return err;
3166
3167         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
3168
3169         if (irq_remapped(get_irq_chip_data(irq))) {
3170                 struct irte irte;
3171                 int ir_index;
3172                 u16 sub_handle;
3173
3174                 ir_index = map_irq_to_irte_handle(irq, &sub_handle);
3175                 BUG_ON(ir_index == -1);
3176
3177                 prepare_irte(&irte, cfg->vector, dest);
3178
3179                 /* Set source-id of interrupt request */
3180                 if (pdev)
3181                         set_msi_sid(&irte, pdev);
3182                 else
3183                         set_hpet_sid(&irte, hpet_id);
3184
3185                 modify_irte(irq, &irte);
3186
3187                 msg->address_hi = MSI_ADDR_BASE_HI;
3188                 msg->data = sub_handle;
3189                 msg->address_lo = MSI_ADDR_BASE_LO | MSI_ADDR_IR_EXT_INT |
3190                                   MSI_ADDR_IR_SHV |
3191                                   MSI_ADDR_IR_INDEX1(ir_index) |
3192                                   MSI_ADDR_IR_INDEX2(ir_index);
3193         } else {
3194                 if (x2apic_enabled())
3195                         msg->address_hi = MSI_ADDR_BASE_HI |
3196                                           MSI_ADDR_EXT_DEST_ID(dest);
3197                 else
3198                         msg->address_hi = MSI_ADDR_BASE_HI;
3199
3200                 msg->address_lo =
3201                         MSI_ADDR_BASE_LO |
3202                         ((apic->irq_dest_mode == 0) ?
3203                                 MSI_ADDR_DEST_MODE_PHYSICAL:
3204                                 MSI_ADDR_DEST_MODE_LOGICAL) |
3205                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3206                                 MSI_ADDR_REDIRECTION_CPU:
3207                                 MSI_ADDR_REDIRECTION_LOWPRI) |
3208                         MSI_ADDR_DEST_ID(dest);
3209
3210                 msg->data =
3211                         MSI_DATA_TRIGGER_EDGE |
3212                         MSI_DATA_LEVEL_ASSERT |
3213                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3214                                 MSI_DATA_DELIVERY_FIXED:
3215                                 MSI_DATA_DELIVERY_LOWPRI) |
3216                         MSI_DATA_VECTOR(cfg->vector);
3217         }
3218         return err;
3219 }
3220
3221 #ifdef CONFIG_SMP
3222 static int
3223 msi_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3224 {
3225         struct irq_cfg *cfg = data->chip_data;
3226         struct msi_msg msg;
3227         unsigned int dest;
3228
3229         if (__ioapic_set_affinity(data, mask, &dest))
3230                 return -1;
3231
3232         __get_cached_msi_msg(data->msi_desc, &msg);
3233
3234         msg.data &= ~MSI_DATA_VECTOR_MASK;
3235         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3236         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3237         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3238
3239         __write_msi_msg(data->msi_desc, &msg);
3240
3241         return 0;
3242 }
3243 #ifdef CONFIG_INTR_REMAP
3244 /*
3245  * Migrate the MSI irq to another cpumask. This migration is
3246  * done in the process context using interrupt-remapping hardware.
3247  */
3248 static int
3249 ir_msi_set_affinity(struct irq_data *data, const struct cpumask *mask,
3250                     bool force)
3251 {
3252         struct irq_cfg *cfg = data->chip_data;
3253         unsigned int dest, irq = data->irq;
3254         struct irte irte;
3255
3256         if (get_irte(irq, &irte))
3257                 return -1;
3258
3259         if (__ioapic_set_affinity(data, mask, &dest))
3260                 return -1;
3261
3262         irte.vector = cfg->vector;
3263         irte.dest_id = IRTE_DEST(dest);
3264
3265         /*
3266          * atomically update the IRTE with the new destination and vector.
3267          */
3268         modify_irte(irq, &irte);
3269
3270         /*
3271          * After this point, all the interrupts will start arriving
3272          * at the new destination. So, time to cleanup the previous
3273          * vector allocation.
3274          */
3275         if (cfg->move_in_progress)
3276                 send_cleanup_vector(cfg);
3277
3278         return 0;
3279 }
3280
3281 #endif
3282 #endif /* CONFIG_SMP */
3283
3284 /*
3285  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3286  * which implement the MSI or MSI-X Capability Structure.
3287  */
3288 static struct irq_chip msi_chip = {
3289         .name                   = "PCI-MSI",
3290         .irq_unmask             = unmask_msi_irq,
3291         .irq_mask               = mask_msi_irq,
3292         .irq_ack                = ack_apic_edge,
3293 #ifdef CONFIG_SMP
3294         .irq_set_affinity       = msi_set_affinity,
3295 #endif
3296         .irq_retrigger          = ioapic_retrigger_irq,
3297 };
3298
3299 static struct irq_chip msi_ir_chip = {
3300         .name                   = "IR-PCI-MSI",
3301         .irq_unmask             = unmask_msi_irq,
3302         .irq_mask               = mask_msi_irq,
3303 #ifdef CONFIG_INTR_REMAP
3304         .irq_ack                = ir_ack_apic_edge,
3305 #ifdef CONFIG_SMP
3306         .irq_set_affinity       = ir_msi_set_affinity,
3307 #endif
3308 #endif
3309         .irq_retrigger          = ioapic_retrigger_irq,
3310 };
3311
3312 /*
3313  * Map the PCI dev to the corresponding remapping hardware unit
3314  * and allocate 'nvec' consecutive interrupt-remapping table entries
3315  * in it.
3316  */
3317 static int msi_alloc_irte(struct pci_dev *dev, int irq, int nvec)
3318 {
3319         struct intel_iommu *iommu;
3320         int index;
3321
3322         iommu = map_dev_to_ir(dev);
3323         if (!iommu) {
3324                 printk(KERN_ERR
3325                        "Unable to map PCI %s to iommu\n", pci_name(dev));
3326                 return -ENOENT;
3327         }
3328
3329         index = alloc_irte(iommu, irq, nvec);
3330         if (index < 0) {
3331                 printk(KERN_ERR
3332                        "Unable to allocate %d IRTE for PCI %s\n", nvec,
3333                        pci_name(dev));
3334                 return -ENOSPC;
3335         }
3336         return index;
3337 }
3338
3339 static int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc, int irq)
3340 {
3341         struct msi_msg msg;
3342         int ret;
3343
3344         ret = msi_compose_msg(dev, irq, &msg, -1);
3345         if (ret < 0)
3346                 return ret;
3347
3348         set_irq_msi(irq, msidesc);
3349         write_msi_msg(irq, &msg);
3350
3351         if (irq_remapped(get_irq_chip_data(irq))) {
3352                 irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
3353                 set_irq_chip_and_handler_name(irq, &msi_ir_chip, handle_edge_irq, "edge");
3354         } else
3355                 set_irq_chip_and_handler_name(irq, &msi_chip, handle_edge_irq, "edge");
3356
3357         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3358
3359         return 0;
3360 }
3361
3362 int native_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3363 {
3364         int node, ret, sub_handle, index = 0;
3365         unsigned int irq, irq_want;
3366         struct msi_desc *msidesc;
3367         struct intel_iommu *iommu = NULL;
3368
3369         /* x86 doesn't support multiple MSI yet */
3370         if (type == PCI_CAP_ID_MSI && nvec > 1)
3371                 return 1;
3372
3373         node = dev_to_node(&dev->dev);
3374         irq_want = nr_irqs_gsi;
3375         sub_handle = 0;
3376         list_for_each_entry(msidesc, &dev->msi_list, list) {
3377                 irq = create_irq_nr(irq_want, node);
3378                 if (irq == 0)
3379                         return -1;
3380                 irq_want = irq + 1;
3381                 if (!intr_remapping_enabled)
3382                         goto no_ir;
3383
3384                 if (!sub_handle) {
3385                         /*
3386                          * allocate the consecutive block of IRTE's
3387                          * for 'nvec'
3388                          */
3389                         index = msi_alloc_irte(dev, irq, nvec);
3390                         if (index < 0) {
3391                                 ret = index;
3392                                 goto error;
3393                         }
3394                 } else {
3395                         iommu = map_dev_to_ir(dev);
3396                         if (!iommu) {
3397                                 ret = -ENOENT;
3398                                 goto error;
3399                         }
3400                         /*
3401                          * setup the mapping between the irq and the IRTE
3402                          * base index, the sub_handle pointing to the
3403                          * appropriate interrupt remap table entry.
3404                          */
3405                         set_irte_irq(irq, iommu, index, sub_handle);
3406                 }
3407 no_ir:
3408                 ret = setup_msi_irq(dev, msidesc, irq);
3409                 if (ret < 0)
3410                         goto error;
3411                 sub_handle++;
3412         }
3413         return 0;
3414
3415 error:
3416         destroy_irq(irq);
3417         return ret;
3418 }
3419
3420 void native_teardown_msi_irq(unsigned int irq)
3421 {
3422         destroy_irq(irq);
3423 }
3424
3425 #if defined (CONFIG_DMAR) || defined (CONFIG_INTR_REMAP)
3426 #ifdef CONFIG_SMP
3427 static int
3428 dmar_msi_set_affinity(struct irq_data *data, const struct cpumask *mask,
3429                       bool force)
3430 {
3431         struct irq_cfg *cfg = data->chip_data;
3432         unsigned int dest, irq = data->irq;
3433         struct msi_msg msg;
3434
3435         if (__ioapic_set_affinity(data, mask, &dest))
3436                 return -1;
3437
3438         dmar_msi_read(irq, &msg);
3439
3440         msg.data &= ~MSI_DATA_VECTOR_MASK;
3441         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3442         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3443         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3444
3445         dmar_msi_write(irq, &msg);
3446
3447         return 0;
3448 }
3449
3450 #endif /* CONFIG_SMP */
3451
3452 static struct irq_chip dmar_msi_type = {
3453         .name                   = "DMAR_MSI",
3454         .irq_unmask             = dmar_msi_unmask,
3455         .irq_mask               = dmar_msi_mask,
3456         .irq_ack                = ack_apic_edge,
3457 #ifdef CONFIG_SMP
3458         .irq_set_affinity       = dmar_msi_set_affinity,
3459 #endif
3460         .irq_retrigger          = ioapic_retrigger_irq,
3461 };
3462
3463 int arch_setup_dmar_msi(unsigned int irq)
3464 {
3465         int ret;
3466         struct msi_msg msg;
3467
3468         ret = msi_compose_msg(NULL, irq, &msg, -1);
3469         if (ret < 0)
3470                 return ret;
3471         dmar_msi_write(irq, &msg);
3472         set_irq_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3473                 "edge");
3474         return 0;
3475 }
3476 #endif
3477
3478 #ifdef CONFIG_HPET_TIMER
3479
3480 #ifdef CONFIG_SMP
3481 static int hpet_msi_set_affinity(struct irq_data *data,
3482                                  const struct cpumask *mask, bool force)
3483 {
3484         struct irq_cfg *cfg = data->chip_data;
3485         struct msi_msg msg;
3486         unsigned int dest;
3487
3488         if (__ioapic_set_affinity(data, mask, &dest))
3489                 return -1;
3490
3491         hpet_msi_read(data->handler_data, &msg);
3492
3493         msg.data &= ~MSI_DATA_VECTOR_MASK;
3494         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3495         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3496         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3497
3498         hpet_msi_write(data->handler_data, &msg);
3499
3500         return 0;
3501 }
3502
3503 #endif /* CONFIG_SMP */
3504
3505 static struct irq_chip ir_hpet_msi_type = {
3506         .name                   = "IR-HPET_MSI",
3507         .irq_unmask             = hpet_msi_unmask,
3508         .irq_mask               = hpet_msi_mask,
3509 #ifdef CONFIG_INTR_REMAP
3510         .irq_ack                = ir_ack_apic_edge,
3511 #ifdef CONFIG_SMP
3512         .irq_set_affinity       = ir_msi_set_affinity,
3513 #endif
3514 #endif
3515         .irq_retrigger          = ioapic_retrigger_irq,
3516 };
3517
3518 static struct irq_chip hpet_msi_type = {
3519         .name = "HPET_MSI",
3520         .irq_unmask = hpet_msi_unmask,
3521         .irq_mask = hpet_msi_mask,
3522         .irq_ack = ack_apic_edge,
3523 #ifdef CONFIG_SMP
3524         .irq_set_affinity = hpet_msi_set_affinity,
3525 #endif
3526         .irq_retrigger = ioapic_retrigger_irq,
3527 };
3528
3529 int arch_setup_hpet_msi(unsigned int irq, unsigned int id)
3530 {
3531         struct msi_msg msg;
3532         int ret;
3533
3534         if (intr_remapping_enabled) {
3535                 struct intel_iommu *iommu = map_hpet_to_ir(id);
3536                 int index;
3537
3538                 if (!iommu)
3539                         return -1;
3540
3541                 index = alloc_irte(iommu, irq, 1);
3542                 if (index < 0)
3543                         return -1;
3544         }
3545
3546         ret = msi_compose_msg(NULL, irq, &msg, id);
3547         if (ret < 0)
3548                 return ret;
3549
3550         hpet_msi_write(get_irq_data(irq), &msg);
3551         irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
3552         if (irq_remapped(get_irq_chip_data(irq)))
3553                 set_irq_chip_and_handler_name(irq, &ir_hpet_msi_type,
3554                                               handle_edge_irq, "edge");
3555         else
3556                 set_irq_chip_and_handler_name(irq, &hpet_msi_type,
3557                                               handle_edge_irq, "edge");
3558
3559         return 0;
3560 }
3561 #endif
3562
3563 #endif /* CONFIG_PCI_MSI */
3564 /*
3565  * Hypertransport interrupt support
3566  */
3567 #ifdef CONFIG_HT_IRQ
3568
3569 #ifdef CONFIG_SMP
3570
3571 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3572 {
3573         struct ht_irq_msg msg;
3574         fetch_ht_irq_msg(irq, &msg);
3575
3576         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3577         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3578
3579         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3580         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3581
3582         write_ht_irq_msg(irq, &msg);
3583 }
3584
3585 static int
3586 ht_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3587 {
3588         struct irq_cfg *cfg = data->chip_data;
3589         unsigned int dest;
3590
3591         if (__ioapic_set_affinity(data, mask, &dest))
3592                 return -1;
3593
3594         target_ht_irq(data->irq, dest, cfg->vector);
3595         return 0;
3596 }
3597
3598 #endif
3599
3600 static struct irq_chip ht_irq_chip = {
3601         .name                   = "PCI-HT",
3602         .irq_mask               = mask_ht_irq,
3603         .irq_unmask             = unmask_ht_irq,
3604         .irq_ack                = ack_apic_edge,
3605 #ifdef CONFIG_SMP
3606         .irq_set_affinity       = ht_set_affinity,
3607 #endif
3608         .irq_retrigger          = ioapic_retrigger_irq,
3609 };
3610
3611 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3612 {
3613         struct irq_cfg *cfg;
3614         int err;
3615
3616         if (disable_apic)
3617                 return -ENXIO;
3618
3619         cfg = irq_cfg(irq);
3620         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3621         if (!err) {
3622                 struct ht_irq_msg msg;
3623                 unsigned dest;
3624
3625                 dest = apic->cpu_mask_to_apicid_and(cfg->domain,
3626                                                     apic->target_cpus());
3627
3628                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3629
3630                 msg.address_lo =
3631                         HT_IRQ_LOW_BASE |
3632                         HT_IRQ_LOW_DEST_ID(dest) |
3633                         HT_IRQ_LOW_VECTOR(cfg->vector) |
3634                         ((apic->irq_dest_mode == 0) ?
3635                                 HT_IRQ_LOW_DM_PHYSICAL :
3636                                 HT_IRQ_LOW_DM_LOGICAL) |
3637                         HT_IRQ_LOW_RQEOI_EDGE |
3638                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3639                                 HT_IRQ_LOW_MT_FIXED :
3640                                 HT_IRQ_LOW_MT_ARBITRATED) |
3641                         HT_IRQ_LOW_IRQ_MASKED;
3642
3643                 write_ht_irq_msg(irq, &msg);
3644
3645                 set_irq_chip_and_handler_name(irq, &ht_irq_chip,
3646                                               handle_edge_irq, "edge");
3647
3648                 dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3649         }
3650         return err;
3651 }
3652 #endif /* CONFIG_HT_IRQ */
3653
3654 int __init io_apic_get_redir_entries (int ioapic)
3655 {
3656         union IO_APIC_reg_01    reg_01;
3657         unsigned long flags;
3658
3659         raw_spin_lock_irqsave(&ioapic_lock, flags);
3660         reg_01.raw = io_apic_read(ioapic, 1);
3661         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3662
3663         /* The register returns the maximum index redir index
3664          * supported, which is one less than the total number of redir
3665          * entries.
3666          */
3667         return reg_01.bits.entries + 1;
3668 }
3669
3670 static void __init probe_nr_irqs_gsi(void)
3671 {
3672         int nr;
3673
3674         nr = gsi_top + NR_IRQS_LEGACY;
3675         if (nr > nr_irqs_gsi)
3676                 nr_irqs_gsi = nr;
3677
3678         printk(KERN_DEBUG "nr_irqs_gsi: %d\n", nr_irqs_gsi);
3679 }
3680
3681 int get_nr_irqs_gsi(void)
3682 {
3683         return nr_irqs_gsi;
3684 }
3685
3686 #ifdef CONFIG_SPARSE_IRQ
3687 int __init arch_probe_nr_irqs(void)
3688 {
3689         int nr;
3690
3691         if (nr_irqs > (NR_VECTORS * nr_cpu_ids))
3692                 nr_irqs = NR_VECTORS * nr_cpu_ids;
3693
3694         nr = nr_irqs_gsi + 8 * nr_cpu_ids;
3695 #if defined(CONFIG_PCI_MSI) || defined(CONFIG_HT_IRQ)
3696         /*
3697          * for MSI and HT dyn irq
3698          */
3699         nr += nr_irqs_gsi * 16;
3700 #endif
3701         if (nr < nr_irqs)
3702                 nr_irqs = nr;
3703
3704         return NR_IRQS_LEGACY;
3705 }
3706 #endif
3707
3708 static int __io_apic_set_pci_routing(struct device *dev, int irq,
3709                                 struct io_apic_irq_attr *irq_attr)
3710 {
3711         struct irq_cfg *cfg;
3712         int node;
3713         int ioapic, pin;
3714         int trigger, polarity;
3715
3716         ioapic = irq_attr->ioapic;
3717         if (!IO_APIC_IRQ(irq)) {
3718                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
3719                         ioapic);
3720                 return -EINVAL;
3721         }
3722
3723         if (dev)
3724                 node = dev_to_node(dev);
3725         else
3726                 node = cpu_to_node(0);
3727
3728         cfg = alloc_irq_and_cfg_at(irq, node);
3729         if (!cfg)
3730                 return 0;
3731
3732         pin = irq_attr->ioapic_pin;
3733         trigger = irq_attr->trigger;
3734         polarity = irq_attr->polarity;
3735
3736         /*
3737          * IRQs < 16 are already in the irq_2_pin[] map
3738          */
3739         if (irq >= legacy_pic->nr_legacy_irqs) {
3740                 if (__add_pin_to_irq_node(cfg, node, ioapic, pin)) {
3741                         printk(KERN_INFO "can not add pin %d for irq %d\n",
3742                                 pin, irq);
3743                         return 0;
3744                 }
3745         }
3746
3747         setup_ioapic_irq(ioapic, pin, irq, cfg, trigger, polarity);
3748
3749         return 0;
3750 }
3751
3752 int io_apic_set_pci_routing(struct device *dev, int irq,
3753                                 struct io_apic_irq_attr *irq_attr)
3754 {
3755         int ioapic, pin;
3756         /*
3757          * Avoid pin reprogramming.  PRTs typically include entries
3758          * with redundant pin->gsi mappings (but unique PCI devices);
3759          * we only program the IOAPIC on the first.
3760          */
3761         ioapic = irq_attr->ioapic;
3762         pin = irq_attr->ioapic_pin;
3763         if (test_bit(pin, mp_ioapic_routing[ioapic].pin_programmed)) {
3764                 pr_debug("Pin %d-%d already programmed\n",
3765                          mp_ioapics[ioapic].apicid, pin);
3766                 return 0;
3767         }
3768         set_bit(pin, mp_ioapic_routing[ioapic].pin_programmed);
3769
3770         return __io_apic_set_pci_routing(dev, irq, irq_attr);
3771 }
3772
3773 u8 __init io_apic_unique_id(u8 id)
3774 {
3775 #ifdef CONFIG_X86_32
3776         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
3777             !APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
3778                 return io_apic_get_unique_id(nr_ioapics, id);
3779         else
3780                 return id;
3781 #else
3782         int i;
3783         DECLARE_BITMAP(used, 256);
3784
3785         bitmap_zero(used, 256);
3786         for (i = 0; i < nr_ioapics; i++) {
3787                 struct mpc_ioapic *ia = &mp_ioapics[i];
3788                 __set_bit(ia->apicid, used);
3789         }
3790         if (!test_bit(id, used))
3791                 return id;
3792         return find_first_zero_bit(used, 256);
3793 #endif
3794 }
3795
3796 #ifdef CONFIG_X86_32
3797 int __init io_apic_get_unique_id(int ioapic, int apic_id)
3798 {
3799         union IO_APIC_reg_00 reg_00;
3800         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
3801         physid_mask_t tmp;
3802         unsigned long flags;
3803         int i = 0;
3804
3805         /*
3806          * The P4 platform supports up to 256 APIC IDs on two separate APIC
3807          * buses (one for LAPICs, one for IOAPICs), where predecessors only
3808          * supports up to 16 on one shared APIC bus.
3809          *
3810          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
3811          *      advantage of new APIC bus architecture.
3812          */
3813
3814         if (physids_empty(apic_id_map))
3815                 apic->ioapic_phys_id_map(&phys_cpu_present_map, &apic_id_map);
3816
3817         raw_spin_lock_irqsave(&ioapic_lock, flags);
3818         reg_00.raw = io_apic_read(ioapic, 0);
3819         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3820
3821         if (apic_id >= get_physical_broadcast()) {
3822                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
3823                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
3824                 apic_id = reg_00.bits.ID;
3825         }
3826
3827         /*
3828          * Every APIC in a system must have a unique ID or we get lots of nice
3829          * 'stuck on smp_invalidate_needed IPI wait' messages.
3830          */
3831         if (apic->check_apicid_used(&apic_id_map, apic_id)) {
3832
3833                 for (i = 0; i < get_physical_broadcast(); i++) {
3834                         if (!apic->check_apicid_used(&apic_id_map, i))
3835                                 break;
3836                 }
3837
3838                 if (i == get_physical_broadcast())
3839                         panic("Max apic_id exceeded!\n");
3840
3841                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
3842                         "trying %d\n", ioapic, apic_id, i);
3843
3844                 apic_id = i;
3845         }
3846
3847         apic->apicid_to_cpu_present(apic_id, &tmp);
3848         physids_or(apic_id_map, apic_id_map, tmp);
3849
3850         if (reg_00.bits.ID != apic_id) {
3851                 reg_00.bits.ID = apic_id;
3852
3853                 raw_spin_lock_irqsave(&ioapic_lock, flags);
3854                 io_apic_write(ioapic, 0, reg_00.raw);
3855                 reg_00.raw = io_apic_read(ioapic, 0);
3856                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3857
3858                 /* Sanity check */
3859                 if (reg_00.bits.ID != apic_id) {
3860                         printk("IOAPIC[%d]: Unable to change apic_id!\n", ioapic);
3861                         return -1;
3862                 }
3863         }
3864
3865         apic_printk(APIC_VERBOSE, KERN_INFO
3866                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
3867
3868         return apic_id;
3869 }
3870 #endif
3871
3872 int __init io_apic_get_version(int ioapic)
3873 {
3874         union IO_APIC_reg_01    reg_01;
3875         unsigned long flags;
3876
3877         raw_spin_lock_irqsave(&ioapic_lock, flags);
3878         reg_01.raw = io_apic_read(ioapic, 1);
3879         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3880
3881         return reg_01.bits.version;
3882 }
3883
3884 int acpi_get_override_irq(u32 gsi, int *trigger, int *polarity)
3885 {
3886         int ioapic, pin, idx;
3887
3888         if (skip_ioapic_setup)
3889                 return -1;
3890
3891         ioapic = mp_find_ioapic(gsi);
3892         if (ioapic < 0)
3893                 return -1;
3894
3895         pin = mp_find_ioapic_pin(ioapic, gsi);
3896         if (pin < 0)
3897                 return -1;
3898
3899         idx = find_irq_entry(ioapic, pin, mp_INT);
3900         if (idx < 0)
3901                 return -1;
3902
3903         *trigger = irq_trigger(idx);
3904         *polarity = irq_polarity(idx);
3905         return 0;
3906 }
3907
3908 /*
3909  * This function currently is only a helper for the i386 smp boot process where
3910  * we need to reprogram the ioredtbls to cater for the cpus which have come online
3911  * so mask in all cases should simply be apic->target_cpus()
3912  */
3913 #ifdef CONFIG_SMP
3914 void __init setup_ioapic_dest(void)
3915 {
3916         int pin, ioapic, irq, irq_entry;
3917         struct irq_desc *desc;
3918         const struct cpumask *mask;
3919
3920         if (skip_ioapic_setup == 1)
3921                 return;
3922
3923         for (ioapic = 0; ioapic < nr_ioapics; ioapic++)
3924         for (pin = 0; pin < nr_ioapic_registers[ioapic]; pin++) {
3925                 irq_entry = find_irq_entry(ioapic, pin, mp_INT);
3926                 if (irq_entry == -1)
3927                         continue;
3928                 irq = pin_2_irq(irq_entry, ioapic, pin);
3929
3930                 if ((ioapic > 0) && (irq > 16))
3931                         continue;
3932
3933                 desc = irq_to_desc(irq);
3934
3935                 /*
3936                  * Honour affinities which have been set in early boot
3937                  */
3938                 if (desc->status &
3939                     (IRQ_NO_BALANCING | IRQ_AFFINITY_SET))
3940                         mask = desc->irq_data.affinity;
3941                 else
3942                         mask = apic->target_cpus();
3943
3944                 if (intr_remapping_enabled)
3945                         ir_ioapic_set_affinity(&desc->irq_data, mask, false);
3946                 else
3947                         ioapic_set_affinity(&desc->irq_data, mask, false);
3948         }
3949
3950 }
3951 #endif
3952
3953 #define IOAPIC_RESOURCE_NAME_SIZE 11
3954
3955 static struct resource *ioapic_resources;
3956
3957 static struct resource * __init ioapic_setup_resources(int nr_ioapics)
3958 {
3959         unsigned long n;
3960         struct resource *res;
3961         char *mem;
3962         int i;
3963
3964         if (nr_ioapics <= 0)
3965                 return NULL;
3966
3967         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
3968         n *= nr_ioapics;
3969
3970         mem = alloc_bootmem(n);
3971         res = (void *)mem;
3972
3973         mem += sizeof(struct resource) * nr_ioapics;
3974
3975         for (i = 0; i < nr_ioapics; i++) {
3976                 res[i].name = mem;
3977                 res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
3978                 snprintf(mem, IOAPIC_RESOURCE_NAME_SIZE, "IOAPIC %u", i);
3979                 mem += IOAPIC_RESOURCE_NAME_SIZE;
3980         }
3981
3982         ioapic_resources = res;
3983
3984         return res;
3985 }
3986
3987 void __init ioapic_and_gsi_init(void)
3988 {
3989         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
3990         struct resource *ioapic_res;
3991         int i;
3992
3993         ioapic_res = ioapic_setup_resources(nr_ioapics);
3994         for (i = 0; i < nr_ioapics; i++) {
3995                 if (smp_found_config) {
3996                         ioapic_phys = mp_ioapics[i].apicaddr;
3997 #ifdef CONFIG_X86_32
3998                         if (!ioapic_phys) {
3999                                 printk(KERN_ERR
4000                                        "WARNING: bogus zero IO-APIC "
4001                                        "address found in MPTABLE, "
4002                                        "disabling IO/APIC support!\n");
4003                                 smp_found_config = 0;
4004                                 skip_ioapic_setup = 1;
4005                                 goto fake_ioapic_page;
4006                         }
4007 #endif
4008                 } else {
4009 #ifdef CONFIG_X86_32
4010 fake_ioapic_page:
4011 #endif
4012                         ioapic_phys = (unsigned long)alloc_bootmem_pages(PAGE_SIZE);
4013                         ioapic_phys = __pa(ioapic_phys);
4014                 }
4015                 set_fixmap_nocache(idx, ioapic_phys);
4016                 apic_printk(APIC_VERBOSE, "mapped IOAPIC to %08lx (%08lx)\n",
4017                         __fix_to_virt(idx) + (ioapic_phys & ~PAGE_MASK),
4018                         ioapic_phys);
4019                 idx++;
4020
4021                 ioapic_res->start = ioapic_phys;
4022                 ioapic_res->end = ioapic_phys + IO_APIC_SLOT_SIZE - 1;
4023                 ioapic_res++;
4024         }
4025
4026         probe_nr_irqs_gsi();
4027 }
4028
4029 void __init ioapic_insert_resources(void)
4030 {
4031         int i;
4032         struct resource *r = ioapic_resources;
4033
4034         if (!r) {
4035                 if (nr_ioapics > 0)
4036                         printk(KERN_ERR
4037                                 "IO APIC resources couldn't be allocated.\n");
4038                 return;
4039         }
4040
4041         for (i = 0; i < nr_ioapics; i++) {
4042                 insert_resource(&iomem_resource, r);
4043                 r++;
4044         }
4045 }
4046
4047 int mp_find_ioapic(u32 gsi)
4048 {
4049         int i = 0;
4050
4051         /* Find the IOAPIC that manages this GSI. */
4052         for (i = 0; i < nr_ioapics; i++) {
4053                 if ((gsi >= mp_gsi_routing[i].gsi_base)
4054                     && (gsi <= mp_gsi_routing[i].gsi_end))
4055                         return i;
4056         }
4057
4058         printk(KERN_ERR "ERROR: Unable to locate IOAPIC for GSI %d\n", gsi);
4059         return -1;
4060 }
4061
4062 int mp_find_ioapic_pin(int ioapic, u32 gsi)
4063 {
4064         if (WARN_ON(ioapic == -1))
4065                 return -1;
4066         if (WARN_ON(gsi > mp_gsi_routing[ioapic].gsi_end))
4067                 return -1;
4068
4069         return gsi - mp_gsi_routing[ioapic].gsi_base;
4070 }
4071
4072 static int bad_ioapic(unsigned long address)
4073 {
4074         if (nr_ioapics >= MAX_IO_APICS) {
4075                 printk(KERN_WARNING "WARING: Max # of I/O APICs (%d) exceeded "
4076                        "(found %d), skipping\n", MAX_IO_APICS, nr_ioapics);
4077                 return 1;
4078         }
4079         if (!address) {
4080                 printk(KERN_WARNING "WARNING: Bogus (zero) I/O APIC address"
4081                        " found in table, skipping!\n");
4082                 return 1;
4083         }
4084         return 0;
4085 }
4086
4087 void __init mp_register_ioapic(int id, u32 address, u32 gsi_base)
4088 {
4089         int idx = 0;
4090         int entries;
4091
4092         if (bad_ioapic(address))
4093                 return;
4094
4095         idx = nr_ioapics;
4096
4097         mp_ioapics[idx].type = MP_IOAPIC;
4098         mp_ioapics[idx].flags = MPC_APIC_USABLE;
4099         mp_ioapics[idx].apicaddr = address;
4100
4101         set_fixmap_nocache(FIX_IO_APIC_BASE_0 + idx, address);
4102         mp_ioapics[idx].apicid = io_apic_unique_id(id);
4103         mp_ioapics[idx].apicver = io_apic_get_version(idx);
4104
4105         /*
4106          * Build basic GSI lookup table to facilitate gsi->io_apic lookups
4107          * and to prevent reprogramming of IOAPIC pins (PCI GSIs).
4108          */
4109         entries = io_apic_get_redir_entries(idx);
4110         mp_gsi_routing[idx].gsi_base = gsi_base;
4111         mp_gsi_routing[idx].gsi_end = gsi_base + entries - 1;
4112
4113         /*
4114          * The number of IO-APIC IRQ registers (== #pins):
4115          */
4116         nr_ioapic_registers[idx] = entries;
4117
4118         if (mp_gsi_routing[idx].gsi_end >= gsi_top)
4119                 gsi_top = mp_gsi_routing[idx].gsi_end + 1;
4120
4121         printk(KERN_INFO "IOAPIC[%d]: apic_id %d, version %d, address 0x%x, "
4122                "GSI %d-%d\n", idx, mp_ioapics[idx].apicid,
4123                mp_ioapics[idx].apicver, mp_ioapics[idx].apicaddr,
4124                mp_gsi_routing[idx].gsi_base, mp_gsi_routing[idx].gsi_end);
4125
4126         nr_ioapics++;
4127 }
4128
4129 /* Enable IOAPIC early just for system timer */
4130 void __init pre_init_apic_IRQ0(void)
4131 {
4132         struct irq_cfg *cfg;
4133
4134         printk(KERN_INFO "Early APIC setup for system timer0\n");
4135 #ifndef CONFIG_SMP
4136         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
4137 #endif
4138         /* Make sure the irq descriptor is set up */
4139         cfg = alloc_irq_and_cfg_at(0, 0);
4140
4141         setup_local_APIC();
4142
4143         add_pin_to_irq_node(cfg, 0, 0, 0);
4144         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
4145
4146         setup_ioapic_irq(0, 0, 0, cfg, 0, 0);
4147 }