arch/x86/kernel/apic/io_apic.c

   1 /*
   2  *      Intel IO-APIC support for multi-Pentium hosts.
   3  *
   4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
   5  *
   6  *      Many thanks to Stig Venaas for trying out countless experimental
   7  *      patches and reporting/debugging problems patiently!
   8  *
   9  *      (c) 1999, Multiple IO-APIC support, developed by
  10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
  11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
  12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
  13  *      and Ingo Molnar <mingo@redhat.com>
  14  *
  15  *      Fixes
  16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
  17  *                                      thanks to Eric Gilmore
  18  *                                      and Rolf G. Tews
  19  *                                      for testing these extensively
  20  *      Paul Diefenbaugh        :       Added full ACPI support
  21  */
  22
  23 #include <linux/mm.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/init.h>
  26 #include <linux/delay.h>
  27 #include <linux/sched.h>
  28 #include <linux/pci.h>
  29 #include <linux/mc146818rtc.h>
  30 #include <linux/compiler.h>
  31 #include <linux/acpi.h>
  32 #include <linux/module.h>
  33 #include <linux/syscore_ops.h>
  34 #include <linux/irqdomain.h>
  35 #include <linux/msi.h>
  36 #include <linux/htirq.h>
  37 #include <linux/freezer.h>
  38 #include <linux/kthread.h>
  39 #include <linux/jiffies.h>      /* time_after() */
  40 #include <linux/slab.h>
  41 #include <linux/bootmem.h>
  42 #include <linux/dmar.h>
  43 #include <linux/hpet.h>
  44
  45 #include <asm/idle.h>
  46 #include <asm/io.h>
  47 #include <asm/smp.h>
  48 #include <asm/cpu.h>
  49 #include <asm/desc.h>
  50 #include <asm/proto.h>
  51 #include <asm/acpi.h>
  52 #include <asm/dma.h>
  53 #include <asm/timer.h>
  54 #include <asm/i8259.h>
  55 #include <asm/msidef.h>
  56 #include <asm/hypertransport.h>
  57 #include <asm/setup.h>
  58 #include <asm/irq_remapping.h>
  59 #include <asm/hpet.h>
  60 #include <asm/hw_irq.h>
  61
  62 #include <asm/apic.h>
  63
  64 #define __apicdebuginit(type) static type __init
  65
  66 #define for_each_ioapic(idx)            \
  67         for ((idx) = 0; (idx) < nr_ioapics; (idx)++)
  68 #define for_each_ioapic_reverse(idx)    \
  69         for ((idx) = nr_ioapics - 1; (idx) >= 0; (idx)--)
  70 #define for_each_pin(idx, pin)          \
  71         for ((pin) = 0; (pin) < ioapics[(idx)].nr_registers; (pin)++)
  72 #define for_each_ioapic_pin(idx, pin)   \
  73         for_each_ioapic((idx))          \
  74                 for_each_pin((idx), (pin))
  75
  76 #define for_each_irq_pin(entry, head) \
  77         for (entry = head; entry; entry = entry->next)
  78
  79 /*
  80  *      Is the SiS APIC rmw bug present ?
  81  *      -1 = don't know, 0 = no, 1 = yes
  82  */
  83 int sis_apic_bug = -1;
  84
  85 static DEFINE_RAW_SPINLOCK(ioapic_lock);
  86 static DEFINE_RAW_SPINLOCK(vector_lock);
  87 static DEFINE_MUTEX(ioapic_mutex);
  88 static unsigned int ioapic_dynirq_base;
  89 static int ioapic_initialized;
  90
  91 struct mp_pin_info {
  92         int trigger;
  93         int polarity;
  94         int node;
  95         int set;
  96         u32 count;
  97 };
  98
  99 static struct ioapic {
 100         /*
 101          * # of IRQ routing registers
 102          */
 103         int nr_registers;
 104         /*
 105          * Saved state during suspend/resume, or while enabling intr-remap.
 106          */
 107         struct IO_APIC_route_entry *saved_registers;
 108         /* I/O APIC config */
 109         struct mpc_ioapic mp_config;
 110         /* IO APIC gsi routing info */
 111         struct mp_ioapic_gsi  gsi_config;
 112         struct ioapic_domain_cfg irqdomain_cfg;
 113         struct irq_domain *irqdomain;
 114         struct mp_pin_info *pin_info;
 115 } ioapics[MAX_IO_APICS];
 116
 117 #define mpc_ioapic_ver(ioapic_idx)      ioapics[ioapic_idx].mp_config.apicver
 118
 119 int mpc_ioapic_id(int ioapic_idx)
 120 {
 121         return ioapics[ioapic_idx].mp_config.apicid;
 122 }
 123
 124 unsigned int mpc_ioapic_addr(int ioapic_idx)
 125 {
 126         return ioapics[ioapic_idx].mp_config.apicaddr;
 127 }
 128
 129 struct mp_ioapic_gsi *mp_ioapic_gsi_routing(int ioapic_idx)
 130 {
 131         return &ioapics[ioapic_idx].gsi_config;
 132 }
 133
 134 static inline int mp_ioapic_pin_count(int ioapic)
 135 {
 136         struct mp_ioapic_gsi *gsi_cfg = mp_ioapic_gsi_routing(ioapic);
 137
 138         return gsi_cfg->gsi_end - gsi_cfg->gsi_base + 1;
 139 }
 140
 141 u32 mp_pin_to_gsi(int ioapic, int pin)
 142 {
 143         return mp_ioapic_gsi_routing(ioapic)->gsi_base + pin;
 144 }
 145
 146 /*
 147  * Initialize all legacy IRQs and all pins on the first IOAPIC
 148  * if we have legacy interrupt controller. Kernel boot option "pirq="
 149  * may rely on non-legacy pins on the first IOAPIC.
 150  */
 151 static inline int mp_init_irq_at_boot(int ioapic, int irq)
 152 {
 153         if (!nr_legacy_irqs())
 154                 return 0;
 155
 156         return ioapic == 0 || (irq >= 0 && irq < nr_legacy_irqs());
 157 }
 158
 159 static inline struct mp_pin_info *mp_pin_info(int ioapic_idx, int pin)
 160 {
 161         return ioapics[ioapic_idx].pin_info + pin;
 162 }
 163
 164 static inline struct irq_domain *mp_ioapic_irqdomain(int ioapic)
 165 {
 166         return ioapics[ioapic].irqdomain;
 167 }
 168
 169 int nr_ioapics;
 170
 171 /* The one past the highest gsi number used */
 172 u32 gsi_top;
 173
 174 /* MP IRQ source entries */
 175 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
 176
 177 /* # of MP IRQ source entries */
 178 int mp_irq_entries;
 179
 180 #ifdef CONFIG_EISA
 181 int mp_bus_id_to_type[MAX_MP_BUSSES];
 182 #endif
 183
 184 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
 185
 186 int skip_ioapic_setup;
 187
 188 /**
 189  * disable_ioapic_support() - disables ioapic support at runtime
 190  */
 191 void disable_ioapic_support(void)
 192 {
 193 #ifdef CONFIG_PCI
 194         noioapicquirk = 1;
 195         noioapicreroute = -1;
 196 #endif
 197         skip_ioapic_setup = 1;
 198 }
 199
 200 static int __init parse_noapic(char *str)
 201 {
 202         /* disable IO-APIC */
 203         disable_ioapic_support();
 204         return 0;
 205 }
 206 early_param("noapic", parse_noapic);
 207
 208 static struct irq_cfg *alloc_irq_and_cfg_at(unsigned int at, int node);
 209
 210 /* Will be called in mpparse/acpi/sfi codes for saving IRQ info */
 211 void mp_save_irq(struct mpc_intsrc *m)
 212 {
 213         int i;
 214
 215         apic_printk(APIC_VERBOSE, "Int: type %d, pol %d, trig %d, bus %02x,"
 216                 " IRQ %02x, APIC ID %x, APIC INT %02x\n",
 217                 m->irqtype, m->irqflag & 3, (m->irqflag >> 2) & 3, m->srcbus,
 218                 m->srcbusirq, m->dstapic, m->dstirq);
 219
 220         for (i = 0; i < mp_irq_entries; i++) {
 221                 if (!memcmp(&mp_irqs[i], m, sizeof(*m)))
 222                         return;
 223         }
 224
 225         memcpy(&mp_irqs[mp_irq_entries], m, sizeof(*m));
 226         if (++mp_irq_entries == MAX_IRQ_SOURCES)
 227                 panic("Max # of irq sources exceeded!!\n");
 228 }
 229
 230 struct irq_pin_list {
 231         int apic, pin;
 232         struct irq_pin_list *next;
 233 };
 234
 235 static struct irq_pin_list *alloc_irq_pin_list(int node)
 236 {
 237         return kzalloc_node(sizeof(struct irq_pin_list), GFP_KERNEL, node);
 238 }
 239
 240 int __init arch_early_irq_init(void)
 241 {
 242         struct irq_cfg *cfg;
 243         int i, node = cpu_to_node(0);
 244
 245         if (!nr_legacy_irqs())
 246                 io_apic_irqs = ~0UL;
 247
 248         for_each_ioapic(i) {
 249                 ioapics[i].saved_registers =
 250                         kzalloc(sizeof(struct IO_APIC_route_entry) *
 251                                 ioapics[i].nr_registers, GFP_KERNEL);
 252                 if (!ioapics[i].saved_registers)
 253                         pr_err("IOAPIC %d: suspend/resume impossible!\n", i);
 254         }
 255
 256         /*
 257          * For legacy IRQ's, start with assigning irq0 to irq15 to
 258          * IRQ0_VECTOR to IRQ15_VECTOR for all cpu's.
 259          */
 260         for (i = 0; i < nr_legacy_irqs(); i++) {
 261                 cfg = alloc_irq_and_cfg_at(i, node);
 262                 cfg->vector = IRQ0_VECTOR + i;
 263                 cpumask_setall(cfg->domain);
 264         }
 265
 266         return 0;
 267 }
 268
 269 static inline struct irq_cfg *irq_cfg(unsigned int irq)
 270 {
 271         return irq_get_chip_data(irq);
 272 }
 273
 274 static struct irq_cfg *alloc_irq_cfg(unsigned int irq, int node)
 275 {
 276         struct irq_cfg *cfg;
 277
 278         cfg = kzalloc_node(sizeof(*cfg), GFP_KERNEL, node);
 279         if (!cfg)
 280                 return NULL;
 281         if (!zalloc_cpumask_var_node(&cfg->domain, GFP_KERNEL, node))
 282                 goto out_cfg;
 283         if (!zalloc_cpumask_var_node(&cfg->old_domain, GFP_KERNEL, node))
 284                 goto out_domain;
 285         return cfg;
 286 out_domain:
 287         free_cpumask_var(cfg->domain);
 288 out_cfg:
 289         kfree(cfg);
 290         return NULL;
 291 }
 292
 293 static void free_irq_cfg(unsigned int at, struct irq_cfg *cfg)
 294 {
 295         if (!cfg)
 296                 return;
 297         irq_set_chip_data(at, NULL);
 298         free_cpumask_var(cfg->domain);
 299         free_cpumask_var(cfg->old_domain);
 300         kfree(cfg);
 301 }
 302
 303 static struct irq_cfg *alloc_irq_and_cfg_at(unsigned int at, int node)
 304 {
 305         int res = irq_alloc_desc_at(at, node);
 306         struct irq_cfg *cfg;
 307
 308         if (res < 0) {
 309                 if (res != -EEXIST)
 310                         return NULL;
 311                 cfg = irq_cfg(at);
 312                 if (cfg)
 313                         return cfg;
 314         }
 315
 316         cfg = alloc_irq_cfg(at, node);
 317         if (cfg)
 318                 irq_set_chip_data(at, cfg);
 319         else
 320                 irq_free_desc(at);
 321         return cfg;
 322 }
 323
 324 struct io_apic {
 325         unsigned int index;
 326         unsigned int unused[3];
 327         unsigned int data;
 328         unsigned int unused2[11];
 329         unsigned int eoi;
 330 };
 331
 332 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
 333 {
 334         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
 335                 + (mpc_ioapic_addr(idx) & ~PAGE_MASK);
 336 }
 337
 338 void io_apic_eoi(unsigned int apic, unsigned int vector)
 339 {
 340         struct io_apic __iomem *io_apic = io_apic_base(apic);
 341         writel(vector, &io_apic->eoi);
 342 }
 343
 344 unsigned int native_io_apic_read(unsigned int apic, unsigned int reg)
 345 {
 346         struct io_apic __iomem *io_apic = io_apic_base(apic);
 347         writel(reg, &io_apic->index);
 348         return readl(&io_apic->data);
 349 }
 350
 351 void native_io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
 352 {
 353         struct io_apic __iomem *io_apic = io_apic_base(apic);
 354
 355         writel(reg, &io_apic->index);
 356         writel(value, &io_apic->data);
 357 }
 358
 359 /*
 360  * Re-write a value: to be used for read-modify-write
 361  * cycles where the read already set up the index register.
 362  *
 363  * Older SiS APIC requires we rewrite the index register
 364  */
 365 void native_io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
 366 {
 367         struct io_apic __iomem *io_apic = io_apic_base(apic);
 368
 369         if (sis_apic_bug)
 370                 writel(reg, &io_apic->index);
 371         writel(value, &io_apic->data);
 372 }
 373
 374 union entry_union {
 375         struct { u32 w1, w2; };
 376         struct IO_APIC_route_entry entry;
 377 };
 378
 379 static struct IO_APIC_route_entry __ioapic_read_entry(int apic, int pin)
 380 {
 381         union entry_union eu;
 382
 383         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
 384         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
 385
 386         return eu.entry;
 387 }
 388
 389 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
 390 {
 391         union entry_union eu;
 392         unsigned long flags;
 393
 394         raw_spin_lock_irqsave(&ioapic_lock, flags);
 395         eu.entry = __ioapic_read_entry(apic, pin);
 396         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 397
 398         return eu.entry;
 399 }
 400
 401 /*
 402  * When we write a new IO APIC routing entry, we need to write the high
 403  * word first! If the mask bit in the low word is clear, we will enable
 404  * the interrupt, and we need to make sure the entry is fully populated
 405  * before that happens.
 406  */
 407 static void __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 408 {
 409         union entry_union eu = {{0, 0}};
 410
 411         eu.entry = e;
 412         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 413         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 414 }
 415
 416 static void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 417 {
 418         unsigned long flags;
 419
 420         raw_spin_lock_irqsave(&ioapic_lock, flags);
 421         __ioapic_write_entry(apic, pin, e);
 422         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 423 }
 424
 425 /*
 426  * When we mask an IO APIC routing entry, we need to write the low
 427  * word first, in order to set the mask bit before we change the
 428  * high bits!
 429  */
 430 static void ioapic_mask_entry(int apic, int pin)
 431 {
 432         unsigned long flags;
 433         union entry_union eu = { .entry.mask = 1 };
 434
 435         raw_spin_lock_irqsave(&ioapic_lock, flags);
 436         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 437         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 438         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 439 }
 440
 441 /*
 442  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
 443  * shared ISA-space IRQs, so we have to support them. We are super
 444  * fast in the common case, and fast for shared ISA-space IRQs.
 445  */
 446 static int __add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
 447 {
 448         struct irq_pin_list **last, *entry;
 449
 450         /* don't allow duplicates */
 451         last = &cfg->irq_2_pin;
 452         for_each_irq_pin(entry, cfg->irq_2_pin) {
 453                 if (entry->apic == apic && entry->pin == pin)
 454                         return 0;
 455                 last = &entry->next;
 456         }
 457
 458         entry = alloc_irq_pin_list(node);
 459         if (!entry) {
 460                 pr_err("can not alloc irq_pin_list (%d,%d,%d)\n",
 461                        node, apic, pin);
 462                 return -ENOMEM;
 463         }
 464         entry->apic = apic;
 465         entry->pin = pin;
 466
 467         *last = entry;
 468         return 0;
 469 }
 470
 471 static void __remove_pin_from_irq(struct irq_cfg *cfg, int apic, int pin)
 472 {
 473         struct irq_pin_list **last, *entry;
 474
 475         last = &cfg->irq_2_pin;
 476         for_each_irq_pin(entry, cfg->irq_2_pin)
 477                 if (entry->apic == apic && entry->pin == pin) {
 478                         *last = entry->next;
 479                         kfree(entry);
 480                         return;
 481                 } else {
 482                         last = &entry->next;
 483                 }
 484 }
 485
 486 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
 487 {
 488         if (__add_pin_to_irq_node(cfg, node, apic, pin))
 489                 panic("IO-APIC: failed to add irq-pin. Can not proceed\n");
 490 }
 491
 492 /*
 493  * Reroute an IRQ to a different pin.
 494  */
 495 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
 496                                            int oldapic, int oldpin,
 497                                            int newapic, int newpin)
 498 {
 499         struct irq_pin_list *entry;
 500
 501         for_each_irq_pin(entry, cfg->irq_2_pin) {
 502                 if (entry->apic == oldapic && entry->pin == oldpin) {
 503                         entry->apic = newapic;
 504                         entry->pin = newpin;
 505                         /* every one is different, right? */
 506                         return;
 507                 }
 508         }
 509
 510         /* old apic/pin didn't exist, so just add new ones */
 511         add_pin_to_irq_node(cfg, node, newapic, newpin);
 512 }
 513
 514 static void __io_apic_modify_irq(struct irq_pin_list *entry,
 515                                  int mask_and, int mask_or,
 516                                  void (*final)(struct irq_pin_list *entry))
 517 {
 518         unsigned int reg, pin;
 519
 520         pin = entry->pin;
 521         reg = io_apic_read(entry->apic, 0x10 + pin * 2);
 522         reg &= mask_and;
 523         reg |= mask_or;
 524         io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
 525         if (final)
 526                 final(entry);
 527 }
 528
 529 static void io_apic_modify_irq(struct irq_cfg *cfg,
 530                                int mask_and, int mask_or,
 531                                void (*final)(struct irq_pin_list *entry))
 532 {
 533         struct irq_pin_list *entry;
 534
 535         for_each_irq_pin(entry, cfg->irq_2_pin)
 536                 __io_apic_modify_irq(entry, mask_and, mask_or, final);
 537 }
 538
 539 static void io_apic_sync(struct irq_pin_list *entry)
 540 {
 541         /*
 542          * Synchronize the IO-APIC and the CPU by doing
 543          * a dummy read from the IO-APIC
 544          */
 545         struct io_apic __iomem *io_apic;
 546
 547         io_apic = io_apic_base(entry->apic);
 548         readl(&io_apic->data);
 549 }
 550
 551 static void mask_ioapic(struct irq_cfg *cfg)
 552 {
 553         unsigned long flags;
 554
 555         raw_spin_lock_irqsave(&ioapic_lock, flags);
 556         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
 557         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 558 }
 559
 560 static void mask_ioapic_irq(struct irq_data *data)
 561 {
 562         mask_ioapic(data->chip_data);
 563 }
 564
 565 static void __unmask_ioapic(struct irq_cfg *cfg)
 566 {
 567         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
 568 }
 569
 570 static void unmask_ioapic(struct irq_cfg *cfg)
 571 {
 572         unsigned long flags;
 573
 574         raw_spin_lock_irqsave(&ioapic_lock, flags);
 575         __unmask_ioapic(cfg);
 576         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 577 }
 578
 579 static void unmask_ioapic_irq(struct irq_data *data)
 580 {
 581         unmask_ioapic(data->chip_data);
 582 }
 583
 584 /*
 585  * IO-APIC versions below 0x20 don't support EOI register.
 586  * For the record, here is the information about various versions:
 587  *     0Xh     82489DX
 588  *     1Xh     I/OAPIC or I/O(x)APIC which are not PCI 2.2 Compliant
 589  *     2Xh     I/O(x)APIC which is PCI 2.2 Compliant
 590  *     30h-FFh Reserved
 591  *
 592  * Some of the Intel ICH Specs (ICH2 to ICH5) documents the io-apic
 593  * version as 0x2. This is an error with documentation and these ICH chips
 594  * use io-apic's of version 0x20.
 595  *
 596  * For IO-APIC's with EOI register, we use that to do an explicit EOI.
 597  * Otherwise, we simulate the EOI message manually by changing the trigger
 598  * mode to edge and then back to level, with RTE being masked during this.
 599  */
 600 void native_eoi_ioapic_pin(int apic, int pin, int vector)
 601 {
 602         if (mpc_ioapic_ver(apic) >= 0x20) {
 603                 io_apic_eoi(apic, vector);
 604         } else {
 605                 struct IO_APIC_route_entry entry, entry1;
 606
 607                 entry = entry1 = __ioapic_read_entry(apic, pin);
 608
 609                 /*
 610                  * Mask the entry and change the trigger mode to edge.
 611                  */
 612                 entry1.mask = 1;
 613                 entry1.trigger = IOAPIC_EDGE;
 614
 615                 __ioapic_write_entry(apic, pin, entry1);
 616
 617                 /*
 618                  * Restore the previous level triggered entry.
 619                  */
 620                 __ioapic_write_entry(apic, pin, entry);
 621         }
 622 }
 623
 624 void eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
 625 {
 626         struct irq_pin_list *entry;
 627         unsigned long flags;
 628
 629         raw_spin_lock_irqsave(&ioapic_lock, flags);
 630         for_each_irq_pin(entry, cfg->irq_2_pin)
 631                 x86_io_apic_ops.eoi_ioapic_pin(entry->apic, entry->pin,
 632                                                cfg->vector);
 633         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 634 }
 635
 636 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
 637 {
 638         struct IO_APIC_route_entry entry;
 639
 640         /* Check delivery_mode to be sure we're not clearing an SMI pin */
 641         entry = ioapic_read_entry(apic, pin);
 642         if (entry.delivery_mode == dest_SMI)
 643                 return;
 644
 645         /*
 646          * Make sure the entry is masked and re-read the contents to check
 647          * if it is a level triggered pin and if the remote-IRR is set.
 648          */
 649         if (!entry.mask) {
 650                 entry.mask = 1;
 651                 ioapic_write_entry(apic, pin, entry);
 652                 entry = ioapic_read_entry(apic, pin);
 653         }
 654
 655         if (entry.irr) {
 656                 unsigned long flags;
 657
 658                 /*
 659                  * Make sure the trigger mode is set to level. Explicit EOI
 660                  * doesn't clear the remote-IRR if the trigger mode is not
 661                  * set to level.
 662                  */
 663                 if (!entry.trigger) {
 664                         entry.trigger = IOAPIC_LEVEL;
 665                         ioapic_write_entry(apic, pin, entry);
 666                 }
 667
 668                 raw_spin_lock_irqsave(&ioapic_lock, flags);
 669                 x86_io_apic_ops.eoi_ioapic_pin(apic, pin, entry.vector);
 670                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
 671         }
 672
 673         /*
 674          * Clear the rest of the bits in the IO-APIC RTE except for the mask
 675          * bit.
 676          */
 677         ioapic_mask_entry(apic, pin);
 678         entry = ioapic_read_entry(apic, pin);
 679         if (entry.irr)
 680                 pr_err("Unable to reset IRR for apic: %d, pin :%d\n",
 681                        mpc_ioapic_id(apic), pin);
 682 }
 683
 684 static void clear_IO_APIC (void)
 685 {
 686         int apic, pin;
 687
 688         for_each_ioapic_pin(apic, pin)
 689                 clear_IO_APIC_pin(apic, pin);
 690 }
 691
 692 #ifdef CONFIG_X86_32
 693 /*
 694  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
 695  * specific CPU-side IRQs.
 696  */
 697
 698 #define MAX_PIRQS 8
 699 static int pirq_entries[MAX_PIRQS] = {
 700         [0 ... MAX_PIRQS - 1] = -1
 701 };
 702
 703 static int __init ioapic_pirq_setup(char *str)
 704 {
 705         int i, max;
 706         int ints[MAX_PIRQS+1];
 707
 708         get_options(str, ARRAY_SIZE(ints), ints);
 709
 710         apic_printk(APIC_VERBOSE, KERN_INFO
 711                         "PIRQ redirection, working around broken MP-BIOS.\n");
 712         max = MAX_PIRQS;
 713         if (ints[0] < MAX_PIRQS)
 714                 max = ints[0];
 715
 716         for (i = 0; i < max; i++) {
 717                 apic_printk(APIC_VERBOSE, KERN_DEBUG
 718                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
 719                 /*
 720                  * PIRQs are mapped upside down, usually.
 721                  */
 722                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
 723         }
 724         return 1;
 725 }
 726
 727 __setup("pirq=", ioapic_pirq_setup);
 728 #endif /* CONFIG_X86_32 */
 729
 730 /*
 731  * Saves all the IO-APIC RTE's
 732  */
 733 int save_ioapic_entries(void)
 734 {
 735         int apic, pin;
 736         int err = 0;
 737
 738         for_each_ioapic(apic) {
 739                 if (!ioapics[apic].saved_registers) {
 740                         err = -ENOMEM;
 741                         continue;
 742                 }
 743
 744                 for_each_pin(apic, pin)
 745                         ioapics[apic].saved_registers[pin] =
 746                                 ioapic_read_entry(apic, pin);
 747         }
 748
 749         return err;
 750 }
 751
 752 /*
 753  * Mask all IO APIC entries.
 754  */
 755 void mask_ioapic_entries(void)
 756 {
 757         int apic, pin;
 758
 759         for_each_ioapic(apic) {
 760                 if (!ioapics[apic].saved_registers)
 761                         continue;
 762
 763                 for_each_pin(apic, pin) {
 764                         struct IO_APIC_route_entry entry;
 765
 766                         entry = ioapics[apic].saved_registers[pin];
 767                         if (!entry.mask) {
 768                                 entry.mask = 1;
 769                                 ioapic_write_entry(apic, pin, entry);
 770                         }
 771                 }
 772         }
 773 }
 774
 775 /*
 776  * Restore IO APIC entries which was saved in the ioapic structure.
 777  */
 778 int restore_ioapic_entries(void)
 779 {
 780         int apic, pin;
 781
 782         for_each_ioapic(apic) {
 783                 if (!ioapics[apic].saved_registers)
 784                         continue;
 785
 786                 for_each_pin(apic, pin)
 787                         ioapic_write_entry(apic, pin,
 788                                            ioapics[apic].saved_registers[pin]);
 789         }
 790         return 0;
 791 }
 792
 793 /*
 794  * Find the IRQ entry number of a certain pin.
 795  */
 796 static int find_irq_entry(int ioapic_idx, int pin, int type)
 797 {
 798         int i;
 799
 800         for (i = 0; i < mp_irq_entries; i++)
 801                 if (mp_irqs[i].irqtype == type &&
 802                     (mp_irqs[i].dstapic == mpc_ioapic_id(ioapic_idx) ||
 803                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
 804                     mp_irqs[i].dstirq == pin)
 805                         return i;
 806
 807         return -1;
 808 }
 809
 810 /*
 811  * Find the pin to which IRQ[irq] (ISA) is connected
 812  */
 813 static int __init find_isa_irq_pin(int irq, int type)
 814 {
 815         int i;
 816
 817         for (i = 0; i < mp_irq_entries; i++) {
 818                 int lbus = mp_irqs[i].srcbus;
 819
 820                 if (test_bit(lbus, mp_bus_not_pci) &&
 821                     (mp_irqs[i].irqtype == type) &&
 822                     (mp_irqs[i].srcbusirq == irq))
 823
 824                         return mp_irqs[i].dstirq;
 825         }
 826         return -1;
 827 }
 828
 829 static int __init find_isa_irq_apic(int irq, int type)
 830 {
 831         int i;
 832
 833         for (i = 0; i < mp_irq_entries; i++) {
 834                 int lbus = mp_irqs[i].srcbus;
 835
 836                 if (test_bit(lbus, mp_bus_not_pci) &&
 837                     (mp_irqs[i].irqtype == type) &&
 838                     (mp_irqs[i].srcbusirq == irq))
 839                         break;
 840         }
 841
 842         if (i < mp_irq_entries) {
 843                 int ioapic_idx;
 844
 845                 for_each_ioapic(ioapic_idx)
 846                         if (mpc_ioapic_id(ioapic_idx) == mp_irqs[i].dstapic)
 847                                 return ioapic_idx;
 848         }
 849
 850         return -1;
 851 }
 852
 853 #ifdef CONFIG_EISA
 854 /*
 855  * EISA Edge/Level control register, ELCR
 856  */
 857 static int EISA_ELCR(unsigned int irq)
 858 {
 859         if (irq < nr_legacy_irqs()) {
 860                 unsigned int port = 0x4d0 + (irq >> 3);
 861                 return (inb(port) >> (irq & 7)) & 1;
 862         }
 863         apic_printk(APIC_VERBOSE, KERN_INFO
 864                         "Broken MPtable reports ISA irq %d\n", irq);
 865         return 0;
 866 }
 867
 868 #endif
 869
 870 /* ISA interrupts are always polarity zero edge triggered,
 871  * when listed as conforming in the MP table. */
 872
 873 #define default_ISA_trigger(idx)        (0)
 874 #define default_ISA_polarity(idx)       (0)
 875
 876 /* EISA interrupts are always polarity zero and can be edge or level
 877  * trigger depending on the ELCR value.  If an interrupt is listed as
 878  * EISA conforming in the MP table, that means its trigger type must
 879  * be read in from the ELCR */
 880
 881 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
 882 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
 883
 884 /* PCI interrupts are always polarity one level triggered,
 885  * when listed as conforming in the MP table. */
 886
 887 #define default_PCI_trigger(idx)        (1)
 888 #define default_PCI_polarity(idx)       (1)
 889
 890 static int irq_polarity(int idx)
 891 {
 892         int bus = mp_irqs[idx].srcbus;
 893         int polarity;
 894
 895         /*
 896          * Determine IRQ line polarity (high active or low active):
 897          */
 898         switch (mp_irqs[idx].irqflag & 3)
 899         {
 900                 case 0: /* conforms, ie. bus-type dependent polarity */
 901                         if (test_bit(bus, mp_bus_not_pci))
 902                                 polarity = default_ISA_polarity(idx);
 903                         else
 904                                 polarity = default_PCI_polarity(idx);
 905                         break;
 906                 case 1: /* high active */
 907                 {
 908                         polarity = 0;
 909                         break;
 910                 }
 911                 case 2: /* reserved */
 912                 {
 913                         pr_warn("broken BIOS!!\n");
 914                         polarity = 1;
 915                         break;
 916                 }
 917                 case 3: /* low active */
 918                 {
 919                         polarity = 1;
 920                         break;
 921                 }
 922                 default: /* invalid */
 923                 {
 924                         pr_warn("broken BIOS!!\n");
 925                         polarity = 1;
 926                         break;
 927                 }
 928         }
 929         return polarity;
 930 }
 931
 932 static int irq_trigger(int idx)
 933 {
 934         int bus = mp_irqs[idx].srcbus;
 935         int trigger;
 936
 937         /*
 938          * Determine IRQ trigger mode (edge or level sensitive):
 939          */
 940         switch ((mp_irqs[idx].irqflag>>2) & 3)
 941         {
 942                 case 0: /* conforms, ie. bus-type dependent */
 943                         if (test_bit(bus, mp_bus_not_pci))
 944                                 trigger = default_ISA_trigger(idx);
 945                         else
 946                                 trigger = default_PCI_trigger(idx);
 947 #ifdef CONFIG_EISA
 948                         switch (mp_bus_id_to_type[bus]) {
 949                                 case MP_BUS_ISA: /* ISA pin */
 950                                 {
 951                                         /* set before the switch */
 952                                         break;
 953                                 }
 954                                 case MP_BUS_EISA: /* EISA pin */
 955                                 {
 956                                         trigger = default_EISA_trigger(idx);
 957                                         break;
 958                                 }
 959                                 case MP_BUS_PCI: /* PCI pin */
 960                                 {
 961                                         /* set before the switch */
 962                                         break;
 963                                 }
 964                                 default:
 965                                 {
 966                                         pr_warn("broken BIOS!!\n");
 967                                         trigger = 1;
 968                                         break;
 969                                 }
 970                         }
 971 #endif
 972                         break;
 973                 case 1: /* edge */
 974                 {
 975                         trigger = 0;
 976                         break;
 977                 }
 978                 case 2: /* reserved */
 979                 {
 980                         pr_warn("broken BIOS!!\n");
 981                         trigger = 1;
 982                         break;
 983                 }
 984                 case 3: /* level */
 985                 {
 986                         trigger = 1;
 987                         break;
 988                 }
 989                 default: /* invalid */
 990                 {
 991                         pr_warn("broken BIOS!!\n");
 992                         trigger = 0;
 993                         break;
 994                 }
 995         }
 996         return trigger;
 997 }
 998
 999 static int alloc_irq_from_domain(struct irq_domain *domain, u32 gsi, int pin)
1000 {
1001         int irq = -1;
1002         int ioapic = (int)(long)domain->host_data;
1003         int type = ioapics[ioapic].irqdomain_cfg.type;
1004
1005         switch (type) {
1006         case IOAPIC_DOMAIN_LEGACY:
1007                 /*
1008                  * Dynamically allocate IRQ number for non-ISA IRQs in the first 16
1009                  * GSIs on some weird platforms.
1010                  */
1011                 if (gsi < nr_legacy_irqs())
1012                         irq = irq_create_mapping(domain, pin);
1013                 else if (irq_create_strict_mappings(domain, gsi, pin, 1) == 0)
1014                         irq = gsi;
1015                 break;
1016         case IOAPIC_DOMAIN_STRICT:
1017                 if (irq_create_strict_mappings(domain, gsi, pin, 1) == 0)
1018                         irq = gsi;
1019                 break;
1020         case IOAPIC_DOMAIN_DYNAMIC:
1021                 irq = irq_create_mapping(domain, pin);
1022                 break;
1023         default:
1024                 WARN(1, "ioapic: unknown irqdomain type %d\n", type);
1025                 break;
1026         }
1027
1028         return irq > 0 ? irq : -1;
1029 }
1030
1031 static int mp_map_pin_to_irq(u32 gsi, int idx, int ioapic, int pin,
1032                              unsigned int flags)
1033 {
1034         int irq;
1035         struct irq_domain *domain = mp_ioapic_irqdomain(ioapic);
1036         struct mp_pin_info *info = mp_pin_info(ioapic, pin);
1037
1038         if (!domain)
1039                 return -1;
1040
1041         mutex_lock(&ioapic_mutex);
1042
1043         /*
1044          * Don't use irqdomain to manage ISA IRQs because there may be
1045          * multiple IOAPIC pins sharing the same ISA IRQ number and
1046          * irqdomain only supports 1:1 mapping between IOAPIC pin and
1047          * IRQ number. A typical IOAPIC has 24 pins, pin 0-15 are used
1048          * for legacy IRQs and pin 16-23 are used for PCI IRQs (PIRQ A-H).
1049          * When ACPI is disabled, only legacy IRQ numbers (IRQ0-15) are
1050          * available, and some BIOSes may use MP Interrupt Source records
1051          * to override IRQ numbers for PIRQs instead of reprogramming
1052          * the interrupt routing logic. Thus there may be multiple pins
1053          * sharing the same legacy IRQ number when ACPI is disabled.
1054          */
1055         if (idx >= 0 && test_bit(mp_irqs[idx].srcbus, mp_bus_not_pci)) {
1056                 irq = mp_irqs[idx].srcbusirq;
1057                 if (flags & IOAPIC_MAP_ALLOC) {
1058                         if (info->count == 0 &&
1059                             mp_irqdomain_map(domain, irq, pin) != 0)
1060                                 irq = -1;
1061
1062                         /* special handling for timer IRQ0 */
1063                         if (irq == 0)
1064                                 info->count++;
1065                 }
1066         } else {
1067                 irq = irq_find_mapping(domain, pin);
1068                 if (irq <= 0 && (flags & IOAPIC_MAP_ALLOC))
1069                         irq = alloc_irq_from_domain(domain, gsi, pin);
1070         }
1071
1072         if (flags & IOAPIC_MAP_ALLOC) {
1073                 if (irq > 0)
1074                         info->count++;
1075                 else if (info->count == 0)
1076                         info->set = 0;
1077         }
1078
1079         mutex_unlock(&ioapic_mutex);
1080
1081         return irq > 0 ? irq : -1;
1082 }
1083
1084 static int pin_2_irq(int idx, int ioapic, int pin, unsigned int flags)
1085 {
1086         u32 gsi = mp_pin_to_gsi(ioapic, pin);
1087
1088         /*
1089          * Debugging check, we are in big trouble if this message pops up!
1090          */
1091         if (mp_irqs[idx].dstirq != pin)
1092                 pr_err("broken BIOS or MPTABLE parser, ayiee!!\n");
1093
1094 #ifdef CONFIG_X86_32
1095         /*
1096          * PCI IRQ command line redirection. Yes, limits are hardcoded.
1097          */
1098         if ((pin >= 16) && (pin <= 23)) {
1099                 if (pirq_entries[pin-16] != -1) {
1100                         if (!pirq_entries[pin-16]) {
1101                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1102                                                 "disabling PIRQ%d\n", pin-16);
1103                         } else {
1104                                 int irq = pirq_entries[pin-16];
1105                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1106                                                 "using PIRQ%d -> IRQ %d\n",
1107                                                 pin-16, irq);
1108                                 return irq;
1109                         }
1110                 }
1111         }
1112 #endif
1113
1114         return  mp_map_pin_to_irq(gsi, idx, ioapic, pin, flags);
1115 }
1116
1117 int mp_map_gsi_to_irq(u32 gsi, unsigned int flags)
1118 {
1119         int ioapic, pin, idx;
1120
1121         ioapic = mp_find_ioapic(gsi);
1122         if (ioapic < 0)
1123                 return -1;
1124
1125         pin = mp_find_ioapic_pin(ioapic, gsi);
1126         idx = find_irq_entry(ioapic, pin, mp_INT);
1127         if ((flags & IOAPIC_MAP_CHECK) && idx < 0)
1128                 return -1;
1129
1130         return mp_map_pin_to_irq(gsi, idx, ioapic, pin, flags);
1131 }
1132
1133 void mp_unmap_irq(int irq)
1134 {
1135         struct irq_data *data = irq_get_irq_data(irq);
1136         struct mp_pin_info *info;
1137         int ioapic, pin;
1138
1139         if (!data || !data->domain)
1140                 return;
1141
1142         ioapic = (int)(long)data->domain->host_data;
1143         pin = (int)data->hwirq;
1144         info = mp_pin_info(ioapic, pin);
1145
1146         mutex_lock(&ioapic_mutex);
1147         if (--info->count == 0) {
1148                 info->set = 0;
1149                 if (irq < nr_legacy_irqs() &&
1150                     ioapics[ioapic].irqdomain_cfg.type == IOAPIC_DOMAIN_LEGACY)
1151                         mp_irqdomain_unmap(data->domain, irq);
1152                 else
1153                         irq_dispose_mapping(irq);
1154         }
1155         mutex_unlock(&ioapic_mutex);
1156 }
1157
1158 /*
1159  * Find a specific PCI IRQ entry.
1160  * Not an __init, possibly needed by modules
1161  */
1162 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
1163                                 struct io_apic_irq_attr *irq_attr)
1164 {
1165         int irq, i, best_ioapic = -1, best_idx = -1;
1166
1167         apic_printk(APIC_DEBUG,
1168                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
1169                     bus, slot, pin);
1170         if (test_bit(bus, mp_bus_not_pci)) {
1171                 apic_printk(APIC_VERBOSE,
1172                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
1173                 return -1;
1174         }
1175
1176         for (i = 0; i < mp_irq_entries; i++) {
1177                 int lbus = mp_irqs[i].srcbus;
1178                 int ioapic_idx, found = 0;
1179
1180                 if (bus != lbus || mp_irqs[i].irqtype != mp_INT ||
1181                     slot != ((mp_irqs[i].srcbusirq >> 2) & 0x1f))
1182                         continue;
1183
1184                 for_each_ioapic(ioapic_idx)
1185                         if (mpc_ioapic_id(ioapic_idx) == mp_irqs[i].dstapic ||
1186                             mp_irqs[i].dstapic == MP_APIC_ALL) {
1187                                 found = 1;
1188                                 break;
1189                         }
1190                 if (!found)
1191                         continue;
1192
1193                 /* Skip ISA IRQs */
1194                 irq = pin_2_irq(i, ioapic_idx, mp_irqs[i].dstirq, 0);
1195                 if (irq > 0 && !IO_APIC_IRQ(irq))
1196                         continue;
1197
1198                 if (pin == (mp_irqs[i].srcbusirq & 3)) {
1199                         best_idx = i;
1200                         best_ioapic = ioapic_idx;
1201                         goto out;
1202                 }
1203
1204                 /*
1205                  * Use the first all-but-pin matching entry as a
1206                  * best-guess fuzzy result for broken mptables.
1207                  */
1208                 if (best_idx < 0) {
1209                         best_idx = i;
1210                         best_ioapic = ioapic_idx;
1211                 }
1212         }
1213         if (best_idx < 0)
1214                 return -1;
1215
1216 out:
1217         irq = pin_2_irq(best_idx, best_ioapic, mp_irqs[best_idx].dstirq,
1218                         IOAPIC_MAP_ALLOC);
1219         if (irq > 0)
1220                 set_io_apic_irq_attr(irq_attr, best_ioapic,
1221                                      mp_irqs[best_idx].dstirq,
1222                                      irq_trigger(best_idx),
1223                                      irq_polarity(best_idx));
1224         return irq;
1225 }
1226 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1227
1228 void lock_vector_lock(void)
1229 {
1230         /* Used to the online set of cpus does not change
1231          * during assign_irq_vector.
1232          */
1233         raw_spin_lock(&vector_lock);
1234 }
1235
1236 void unlock_vector_lock(void)
1237 {
1238         raw_spin_unlock(&vector_lock);
1239 }
1240
1241 static int
1242 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1243 {
1244         /*
1245          * NOTE! The local APIC isn't very good at handling
1246          * multiple interrupts at the same interrupt level.
1247          * As the interrupt level is determined by taking the
1248          * vector number and shifting that right by 4, we
1249          * want to spread these out a bit so that they don't
1250          * all fall in the same interrupt level.
1251          *
1252          * Also, we've got to be careful not to trash gate
1253          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1254          */
1255         static int current_vector = FIRST_EXTERNAL_VECTOR + VECTOR_OFFSET_START;
1256         static int current_offset = VECTOR_OFFSET_START % 16;
1257         int cpu, err;
1258         cpumask_var_t tmp_mask;
1259
1260         if (cfg->move_in_progress)
1261                 return -EBUSY;
1262
1263         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1264                 return -ENOMEM;
1265
1266         /* Only try and allocate irqs on cpus that are present */
1267         err = -ENOSPC;
1268         cpumask_clear(cfg->old_domain);
1269         cpu = cpumask_first_and(mask, cpu_online_mask);
1270         while (cpu < nr_cpu_ids) {
1271                 int new_cpu, vector, offset;
1272
1273                 apic->vector_allocation_domain(cpu, tmp_mask, mask);
1274
1275                 if (cpumask_subset(tmp_mask, cfg->domain)) {
1276                         err = 0;
1277                         if (cpumask_equal(tmp_mask, cfg->domain))
1278                                 break;
1279                         /*
1280                          * New cpumask using the vector is a proper subset of
1281                          * the current in use mask. So cleanup the vector
1282                          * allocation for the members that are not used anymore.
1283                          */
1284                         cpumask_andnot(cfg->old_domain, cfg->domain, tmp_mask);
1285                         cfg->move_in_progress =
1286                            cpumask_intersects(cfg->old_domain, cpu_online_mask);
1287                         cpumask_and(cfg->domain, cfg->domain, tmp_mask);
1288                         break;
1289                 }
1290
1291                 vector = current_vector;
1292                 offset = current_offset;
1293 next:
1294                 vector += 16;
1295                 if (vector >= first_system_vector) {
1296                         offset = (offset + 1) % 16;
1297                         vector = FIRST_EXTERNAL_VECTOR + offset;
1298                 }
1299
1300                 if (unlikely(current_vector == vector)) {
1301                         cpumask_or(cfg->old_domain, cfg->old_domain, tmp_mask);
1302                         cpumask_andnot(tmp_mask, mask, cfg->old_domain);
1303                         cpu = cpumask_first_and(tmp_mask, cpu_online_mask);
1304                         continue;
1305                 }
1306
1307                 if (test_bit(vector, used_vectors))
1308                         goto next;
1309
1310                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask) {
1311                         if (per_cpu(vector_irq, new_cpu)[vector] > VECTOR_UNDEFINED)
1312                                 goto next;
1313                 }
1314                 /* Found one! */
1315                 current_vector = vector;
1316                 current_offset = offset;
1317                 if (cfg->vector) {
1318                         cpumask_copy(cfg->old_domain, cfg->domain);
1319                         cfg->move_in_progress =
1320                            cpumask_intersects(cfg->old_domain, cpu_online_mask);
1321                 }
1322                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1323                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1324                 cfg->vector = vector;
1325                 cpumask_copy(cfg->domain, tmp_mask);
1326                 err = 0;
1327                 break;
1328         }
1329         free_cpumask_var(tmp_mask);
1330         return err;
1331 }
1332
1333 int assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1334 {
1335         int err;
1336         unsigned long flags;
1337
1338         raw_spin_lock_irqsave(&vector_lock, flags);
1339         err = __assign_irq_vector(irq, cfg, mask);
1340         raw_spin_unlock_irqrestore(&vector_lock, flags);
1341         return err;
1342 }
1343
1344 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1345 {
1346         int cpu, vector;
1347
1348         BUG_ON(!cfg->vector);
1349
1350         vector = cfg->vector;
1351         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1352                 per_cpu(vector_irq, cpu)[vector] = VECTOR_UNDEFINED;
1353
1354         cfg->vector = 0;
1355         cpumask_clear(cfg->domain);
1356
1357         if (likely(!cfg->move_in_progress))
1358                 return;
1359         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1360                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
1361                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1362                                 continue;
1363                         per_cpu(vector_irq, cpu)[vector] = VECTOR_UNDEFINED;
1364                         break;
1365                 }
1366         }
1367         cfg->move_in_progress = 0;
1368 }
1369
1370 void __setup_vector_irq(int cpu)
1371 {
1372         /* Initialize vector_irq on a new cpu */
1373         int irq, vector;
1374         struct irq_cfg *cfg;
1375
1376         /*
1377          * vector_lock will make sure that we don't run into irq vector
1378          * assignments that might be happening on another cpu in parallel,
1379          * while we setup our initial vector to irq mappings.
1380          */
1381         raw_spin_lock(&vector_lock);
1382         /* Mark the inuse vectors */
1383         for_each_active_irq(irq) {
1384                 cfg = irq_cfg(irq);
1385                 if (!cfg)
1386                         continue;
1387
1388                 if (!cpumask_test_cpu(cpu, cfg->domain))
1389                         continue;
1390                 vector = cfg->vector;
1391                 per_cpu(vector_irq, cpu)[vector] = irq;
1392         }
1393         /* Mark the free vectors */
1394         for (vector = 0; vector < NR_VECTORS; ++vector) {
1395                 irq = per_cpu(vector_irq, cpu)[vector];
1396                 if (irq <= VECTOR_UNDEFINED)
1397                         continue;
1398
1399                 cfg = irq_cfg(irq);
1400                 if (!cpumask_test_cpu(cpu, cfg->domain))
1401                         per_cpu(vector_irq, cpu)[vector] = VECTOR_UNDEFINED;
1402         }
1403         raw_spin_unlock(&vector_lock);
1404 }
1405
1406 static struct irq_chip ioapic_chip;
1407
1408 #ifdef CONFIG_X86_32
1409 static inline int IO_APIC_irq_trigger(int irq)
1410 {
1411         int apic, idx, pin;
1412
1413         for_each_ioapic_pin(apic, pin) {
1414                 idx = find_irq_entry(apic, pin, mp_INT);
1415                 if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin, 0)))
1416                         return irq_trigger(idx);
1417         }
1418         /*
1419          * nonexistent IRQs are edge default
1420          */
1421         return 0;
1422 }
1423 #else
1424 static inline int IO_APIC_irq_trigger(int irq)
1425 {
1426         return 1;
1427 }
1428 #endif
1429
1430 static void ioapic_register_intr(unsigned int irq, struct irq_cfg *cfg,
1431                                  unsigned long trigger)
1432 {
1433         struct irq_chip *chip = &ioapic_chip;
1434         irq_flow_handler_t hdl;
1435         bool fasteoi;
1436
1437         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1438             trigger == IOAPIC_LEVEL) {
1439                 irq_set_status_flags(irq, IRQ_LEVEL);
1440                 fasteoi = true;
1441         } else {
1442                 irq_clear_status_flags(irq, IRQ_LEVEL);
1443                 fasteoi = false;
1444         }
1445
1446         if (setup_remapped_irq(irq, cfg, chip))
1447                 fasteoi = trigger != 0;
1448
1449         hdl = fasteoi ? handle_fasteoi_irq : handle_edge_irq;
1450         irq_set_chip_and_handler_name(irq, chip, hdl,
1451                                       fasteoi ? "fasteoi" : "edge");
1452 }
1453
1454 int native_setup_ioapic_entry(int irq, struct IO_APIC_route_entry *entry,
1455                               unsigned int destination, int vector,
1456                               struct io_apic_irq_attr *attr)
1457 {
1458         memset(entry, 0, sizeof(*entry));
1459
1460         entry->delivery_mode = apic->irq_delivery_mode;
1461         entry->dest_mode     = apic->irq_dest_mode;
1462         entry->dest          = destination;
1463         entry->vector        = vector;
1464         entry->mask          = 0;                       /* enable IRQ */
1465         entry->trigger       = attr->trigger;
1466         entry->polarity      = attr->polarity;
1467
1468         /*
1469          * Mask level triggered irqs.
1470          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1471          */
1472         if (attr->trigger)
1473                 entry->mask = 1;
1474
1475         return 0;
1476 }
1477
1478 static void setup_ioapic_irq(unsigned int irq, struct irq_cfg *cfg,
1479                                 struct io_apic_irq_attr *attr)
1480 {
1481         struct IO_APIC_route_entry entry;
1482         unsigned int dest;
1483
1484         if (!IO_APIC_IRQ(irq))
1485                 return;
1486
1487         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1488                 return;
1489
1490         if (apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus(),
1491                                          &dest)) {
1492                 pr_warn("Failed to obtain apicid for ioapic %d, pin %d\n",
1493                         mpc_ioapic_id(attr->ioapic), attr->ioapic_pin);
1494                 __clear_irq_vector(irq, cfg);
1495
1496                 return;
1497         }
1498
1499         apic_printk(APIC_VERBOSE,KERN_DEBUG
1500                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1501                     "IRQ %d Mode:%i Active:%i Dest:%d)\n",
1502                     attr->ioapic, mpc_ioapic_id(attr->ioapic), attr->ioapic_pin,
1503                     cfg->vector, irq, attr->trigger, attr->polarity, dest);
1504
1505         if (x86_io_apic_ops.setup_entry(irq, &entry, dest, cfg->vector, attr)) {
1506                 pr_warn("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1507                         mpc_ioapic_id(attr->ioapic), attr->ioapic_pin);
1508                 __clear_irq_vector(irq, cfg);
1509
1510                 return;
1511         }
1512
1513         ioapic_register_intr(irq, cfg, attr->trigger);
1514         if (irq < nr_legacy_irqs())
1515                 legacy_pic->mask(irq);
1516
1517         ioapic_write_entry(attr->ioapic, attr->ioapic_pin, entry);
1518 }
1519
1520 static void __init setup_IO_APIC_irqs(void)
1521 {
1522         unsigned int ioapic, pin;
1523         int idx;
1524
1525         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1526
1527         for_each_ioapic_pin(ioapic, pin) {
1528                 idx = find_irq_entry(ioapic, pin, mp_INT);
1529                 if (idx < 0)
1530                         apic_printk(APIC_VERBOSE,
1531                                     KERN_DEBUG " apic %d pin %d not connected\n",
1532                                     mpc_ioapic_id(ioapic), pin);
1533                 else
1534                         pin_2_irq(idx, ioapic, pin,
1535                                   ioapic ? 0 : IOAPIC_MAP_ALLOC);
1536         }
1537 }
1538
1539 /*
1540  * Set up the timer pin, possibly with the 8259A-master behind.
1541  */
1542 static void __init setup_timer_IRQ0_pin(unsigned int ioapic_idx,
1543                                         unsigned int pin, int vector)
1544 {
1545         struct IO_APIC_route_entry entry;
1546         unsigned int dest;
1547
1548         memset(&entry, 0, sizeof(entry));
1549
1550         /*
1551          * We use logical delivery to get the timer IRQ
1552          * to the first CPU.
1553          */
1554         if (unlikely(apic->cpu_mask_to_apicid_and(apic->target_cpus(),
1555                                                   apic->target_cpus(), &dest)))
1556                 dest = BAD_APICID;
1557
1558         entry.dest_mode = apic->irq_dest_mode;
1559         entry.mask = 0;                 /* don't mask IRQ for edge */
1560         entry.dest = dest;
1561         entry.delivery_mode = apic->irq_delivery_mode;
1562         entry.polarity = 0;
1563         entry.trigger = 0;
1564         entry.vector = vector;
1565
1566         /*
1567          * The timer IRQ doesn't have to know that behind the
1568          * scene we may have a 8259A-master in AEOI mode ...
1569          */
1570         irq_set_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq,
1571                                       "edge");
1572
1573         /*
1574          * Add it to the IO-APIC irq-routing table:
1575          */
1576         ioapic_write_entry(ioapic_idx, pin, entry);
1577 }
1578
1579 void native_io_apic_print_entries(unsigned int apic, unsigned int nr_entries)
1580 {
1581         int i;
1582
1583         pr_debug(" NR Dst Mask Trig IRR Pol Stat Dmod Deli Vect:\n");
1584
1585         for (i = 0; i <= nr_entries; i++) {
1586                 struct IO_APIC_route_entry entry;
1587
1588                 entry = ioapic_read_entry(apic, i);
1589
1590                 pr_debug(" %02x %02X  ", i, entry.dest);
1591                 pr_cont("%1d    %1d    %1d   %1d   %1d    "
1592                         "%1d    %1d    %02X\n",
1593                         entry.mask,
1594                         entry.trigger,
1595                         entry.irr,
1596                         entry.polarity,
1597                         entry.delivery_status,
1598                         entry.dest_mode,
1599                         entry.delivery_mode,
1600                         entry.vector);
1601         }
1602 }
1603
1604 void intel_ir_io_apic_print_entries(unsigned int apic,
1605                                     unsigned int nr_entries)
1606 {
1607         int i;
1608
1609         pr_debug(" NR Indx Fmt Mask Trig IRR Pol Stat Indx2 Zero Vect:\n");
1610
1611         for (i = 0; i <= nr_entries; i++) {
1612                 struct IR_IO_APIC_route_entry *ir_entry;
1613                 struct IO_APIC_route_entry entry;
1614
1615                 entry = ioapic_read_entry(apic, i);
1616
1617                 ir_entry = (struct IR_IO_APIC_route_entry *)&entry;
1618
1619                 pr_debug(" %02x %04X ", i, ir_entry->index);
1620                 pr_cont("%1d   %1d    %1d    %1d   %1d   "
1621                         "%1d    %1d     %X    %02X\n",
1622                         ir_entry->format,
1623                         ir_entry->mask,
1624                         ir_entry->trigger,
1625                         ir_entry->irr,
1626                         ir_entry->polarity,
1627                         ir_entry->delivery_status,
1628                         ir_entry->index2,
1629                         ir_entry->zero,
1630                         ir_entry->vector);
1631         }
1632 }
1633
1634 void ioapic_zap_locks(void)
1635 {
1636         raw_spin_lock_init(&ioapic_lock);
1637 }
1638
1639 __apicdebuginit(void) print_IO_APIC(int ioapic_idx)
1640 {
1641         union IO_APIC_reg_00 reg_00;
1642         union IO_APIC_reg_01 reg_01;
1643         union IO_APIC_reg_02 reg_02;
1644         union IO_APIC_reg_03 reg_03;
1645         unsigned long flags;
1646
1647         raw_spin_lock_irqsave(&ioapic_lock, flags);
1648         reg_00.raw = io_apic_read(ioapic_idx, 0);
1649         reg_01.raw = io_apic_read(ioapic_idx, 1);
1650         if (reg_01.bits.version >= 0x10)
1651                 reg_02.raw = io_apic_read(ioapic_idx, 2);
1652         if (reg_01.bits.version >= 0x20)
1653                 reg_03.raw = io_apic_read(ioapic_idx, 3);
1654         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1655
1656         printk(KERN_DEBUG "IO APIC #%d......\n", mpc_ioapic_id(ioapic_idx));
1657         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1658         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1659         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1660         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1661
1662         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1663         printk(KERN_DEBUG ".......     : max redirection entries: %02X\n",
1664                 reg_01.bits.entries);
1665
1666         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1667         printk(KERN_DEBUG ".......     : IO APIC version: %02X\n",
1668                 reg_01.bits.version);
1669
1670         /*
1671          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1672          * but the value of reg_02 is read as the previous read register
1673          * value, so ignore it if reg_02 == reg_01.
1674          */
1675         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1676                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1677                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1678         }
1679
1680         /*
1681          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1682          * or reg_03, but the value of reg_0[23] is read as the previous read
1683          * register value, so ignore it if reg_03 == reg_0[12].
1684          */
1685         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1686             reg_03.raw != reg_01.raw) {
1687                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1688                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1689         }
1690
1691         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1692
1693         x86_io_apic_ops.print_entries(ioapic_idx, reg_01.bits.entries);
1694 }
1695
1696 __apicdebuginit(void) print_IO_APICs(void)
1697 {
1698         int ioapic_idx;
1699         struct irq_cfg *cfg;
1700         unsigned int irq;
1701         struct irq_chip *chip;
1702
1703         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1704         for_each_ioapic(ioapic_idx)
1705                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1706                        mpc_ioapic_id(ioapic_idx),
1707                        ioapics[ioapic_idx].nr_registers);
1708
1709         /*
1710          * We are a bit conservative about what we expect.  We have to
1711          * know about every hardware change ASAP.
1712          */
1713         printk(KERN_INFO "testing the IO APIC.......................\n");
1714
1715         for_each_ioapic(ioapic_idx)
1716                 print_IO_APIC(ioapic_idx);
1717
1718         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1719         for_each_active_irq(irq) {
1720                 struct irq_pin_list *entry;
1721
1722                 chip = irq_get_chip(irq);
1723                 if (chip != &ioapic_chip)
1724                         continue;
1725
1726                 cfg = irq_cfg(irq);
1727                 if (!cfg)
1728                         continue;
1729                 entry = cfg->irq_2_pin;
1730                 if (!entry)
1731                         continue;
1732                 printk(KERN_DEBUG "IRQ%d ", irq);
1733                 for_each_irq_pin(entry, cfg->irq_2_pin)
1734                         pr_cont("-> %d:%d", entry->apic, entry->pin);
1735                 pr_cont("\n");
1736         }
1737
1738         printk(KERN_INFO ".................................... done.\n");
1739 }
1740
1741 __apicdebuginit(void) print_APIC_field(int base)
1742 {
1743         int i;
1744
1745         printk(KERN_DEBUG);
1746
1747         for (i = 0; i < 8; i++)
1748                 pr_cont("%08x", apic_read(base + i*0x10));
1749
1750         pr_cont("\n");
1751 }
1752
1753 __apicdebuginit(void) print_local_APIC(void *dummy)
1754 {
1755         unsigned int i, v, ver, maxlvt;
1756         u64 icr;
1757
1758         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1759                 smp_processor_id(), hard_smp_processor_id());
1760         v = apic_read(APIC_ID);
1761         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1762         v = apic_read(APIC_LVR);
1763         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1764         ver = GET_APIC_VERSION(v);
1765         maxlvt = lapic_get_maxlvt();
1766
1767         v = apic_read(APIC_TASKPRI);
1768         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1769
1770         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1771                 if (!APIC_XAPIC(ver)) {
1772                         v = apic_read(APIC_ARBPRI);
1773                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1774                                v & APIC_ARBPRI_MASK);
1775                 }
1776                 v = apic_read(APIC_PROCPRI);
1777                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1778         }
1779
1780         /*
1781          * Remote read supported only in the 82489DX and local APIC for
1782          * Pentium processors.
1783          */
1784         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1785                 v = apic_read(APIC_RRR);
1786                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1787         }
1788
1789         v = apic_read(APIC_LDR);
1790         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1791         if (!x2apic_enabled()) {
1792                 v = apic_read(APIC_DFR);
1793                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1794         }
1795         v = apic_read(APIC_SPIV);
1796         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1797
1798         printk(KERN_DEBUG "... APIC ISR field:\n");
1799         print_APIC_field(APIC_ISR);
1800         printk(KERN_DEBUG "... APIC TMR field:\n");
1801         print_APIC_field(APIC_TMR);
1802         printk(KERN_DEBUG "... APIC IRR field:\n");
1803         print_APIC_field(APIC_IRR);
1804
1805         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1806                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1807                         apic_write(APIC_ESR, 0);
1808
1809                 v = apic_read(APIC_ESR);
1810                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1811         }
1812
1813         icr = apic_icr_read();
1814         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1815         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1816
1817         v = apic_read(APIC_LVTT);
1818         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1819
1820         if (maxlvt > 3) {                       /* PC is LVT#4. */
1821                 v = apic_read(APIC_LVTPC);
1822                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1823         }
1824         v = apic_read(APIC_LVT0);
1825         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1826         v = apic_read(APIC_LVT1);
1827         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1828
1829         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1830                 v = apic_read(APIC_LVTERR);
1831                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1832         }
1833
1834         v = apic_read(APIC_TMICT);
1835         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1836         v = apic_read(APIC_TMCCT);
1837         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1838         v = apic_read(APIC_TDCR);
1839         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1840
1841         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1842                 v = apic_read(APIC_EFEAT);
1843                 maxlvt = (v >> 16) & 0xff;
1844                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1845                 v = apic_read(APIC_ECTRL);
1846                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1847                 for (i = 0; i < maxlvt; i++) {
1848                         v = apic_read(APIC_EILVTn(i));
1849                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1850                 }
1851         }
1852         pr_cont("\n");
1853 }
1854
1855 __apicdebuginit(void) print_local_APICs(int maxcpu)
1856 {
1857         int cpu;
1858
1859         if (!maxcpu)
1860                 return;
1861
1862         preempt_disable();
1863         for_each_online_cpu(cpu) {
1864                 if (cpu >= maxcpu)
1865                         break;
1866                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1867         }
1868         preempt_enable();
1869 }
1870
1871 __apicdebuginit(void) print_PIC(void)
1872 {
1873         unsigned int v;
1874         unsigned long flags;
1875
1876         if (!nr_legacy_irqs())
1877                 return;
1878
1879         printk(KERN_DEBUG "\nprinting PIC contents\n");
1880
1881         raw_spin_lock_irqsave(&i8259A_lock, flags);
1882
1883         v = inb(0xa1) << 8 | inb(0x21);
1884         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1885
1886         v = inb(0xa0) << 8 | inb(0x20);
1887         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1888
1889         outb(0x0b,0xa0);
1890         outb(0x0b,0x20);
1891         v = inb(0xa0) << 8 | inb(0x20);
1892         outb(0x0a,0xa0);
1893         outb(0x0a,0x20);
1894
1895         raw_spin_unlock_irqrestore(&i8259A_lock, flags);
1896
1897         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1898
1899         v = inb(0x4d1) << 8 | inb(0x4d0);
1900         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1901 }
1902
1903 static int __initdata show_lapic = 1;
1904 static __init int setup_show_lapic(char *arg)
1905 {
1906         int num = -1;
1907
1908         if (strcmp(arg, "all") == 0) {
1909                 show_lapic = CONFIG_NR_CPUS;
1910         } else {
1911                 get_option(&arg, &num);
1912                 if (num >= 0)
1913                         show_lapic = num;
1914         }
1915
1916         return 1;
1917 }
1918 __setup("show_lapic=", setup_show_lapic);
1919
1920 __apicdebuginit(int) print_ICs(void)
1921 {
1922         if (apic_verbosity == APIC_QUIET)
1923                 return 0;
1924
1925         print_PIC();
1926
1927         /* don't print out if apic is not there */
1928         if (!cpu_has_apic && !apic_from_smp_config())
1929                 return 0;
1930
1931         print_local_APICs(show_lapic);
1932         print_IO_APICs();
1933
1934         return 0;
1935 }
1936
1937 late_initcall(print_ICs);
1938
1939
1940 /* Where if anywhere is the i8259 connect in external int mode */
1941 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1942
1943 void __init enable_IO_APIC(void)
1944 {
1945         int i8259_apic, i8259_pin;
1946         int apic, pin;
1947
1948         if (!nr_legacy_irqs())
1949                 return;
1950
1951         for_each_ioapic_pin(apic, pin) {
1952                 /* See if any of the pins is in ExtINT mode */
1953                 struct IO_APIC_route_entry entry = ioapic_read_entry(apic, pin);
1954
1955                 /* If the interrupt line is enabled and in ExtInt mode
1956                  * I have found the pin where the i8259 is connected.
1957                  */
1958                 if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1959                         ioapic_i8259.apic = apic;
1960                         ioapic_i8259.pin  = pin;
1961                         goto found_i8259;
1962                 }
1963         }
1964  found_i8259:
1965         /* Look to see what if the MP table has reported the ExtINT */
1966         /* If we could not find the appropriate pin by looking at the ioapic
1967          * the i8259 probably is not connected the ioapic but give the
1968          * mptable a chance anyway.
1969          */
1970         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1971         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1972         /* Trust the MP table if nothing is setup in the hardware */
1973         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1974                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1975                 ioapic_i8259.pin  = i8259_pin;
1976                 ioapic_i8259.apic = i8259_apic;
1977         }
1978         /* Complain if the MP table and the hardware disagree */
1979         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1980                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
1981         {
1982                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
1983         }
1984
1985         /*
1986          * Do not trust the IO-APIC being empty at bootup
1987          */
1988         clear_IO_APIC();
1989 }
1990
1991 void native_disable_io_apic(void)
1992 {
1993         /*
1994          * If the i8259 is routed through an IOAPIC
1995          * Put that IOAPIC in virtual wire mode
1996          * so legacy interrupts can be delivered.
1997          */
1998         if (ioapic_i8259.pin != -1) {
1999                 struct IO_APIC_route_entry entry;
2000
2001                 memset(&entry, 0, sizeof(entry));
2002                 entry.mask            = 0; /* Enabled */
2003                 entry.trigger         = 0; /* Edge */
2004                 entry.irr             = 0;
2005                 entry.polarity        = 0; /* High */
2006                 entry.delivery_status = 0;
2007                 entry.dest_mode       = 0; /* Physical */
2008                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
2009                 entry.vector          = 0;
2010                 entry.dest            = read_apic_id();
2011
2012                 /*
2013                  * Add it to the IO-APIC irq-routing table:
2014                  */
2015                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
2016         }
2017
2018         if (cpu_has_apic || apic_from_smp_config())
2019                 disconnect_bsp_APIC(ioapic_i8259.pin != -1);
2020
2021 }
2022
2023 /*
2024  * Not an __init, needed by the reboot code
2025  */
2026 void disable_IO_APIC(void)
2027 {
2028         /*
2029          * Clear the IO-APIC before rebooting:
2030          */
2031         clear_IO_APIC();
2032
2033         if (!nr_legacy_irqs())
2034                 return;
2035
2036         x86_io_apic_ops.disable();
2037 }
2038
2039 #ifdef CONFIG_X86_32
2040 /*
2041  * function to set the IO-APIC physical IDs based on the
2042  * values stored in the MPC table.
2043  *
2044  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
2045  */
2046 void __init setup_ioapic_ids_from_mpc_nocheck(void)
2047 {
2048         union IO_APIC_reg_00 reg_00;
2049         physid_mask_t phys_id_present_map;
2050         int ioapic_idx;
2051         int i;
2052         unsigned char old_id;
2053         unsigned long flags;
2054
2055         /*
2056          * This is broken; anything with a real cpu count has to
2057          * circumvent this idiocy regardless.
2058          */
2059         apic->ioapic_phys_id_map(&phys_cpu_present_map, &phys_id_present_map);
2060
2061         /*
2062          * Set the IOAPIC ID to the value stored in the MPC table.
2063          */
2064         for_each_ioapic(ioapic_idx) {
2065                 /* Read the register 0 value */
2066                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2067                 reg_00.raw = io_apic_read(ioapic_idx, 0);
2068                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2069
2070                 old_id = mpc_ioapic_id(ioapic_idx);
2071
2072                 if (mpc_ioapic_id(ioapic_idx) >= get_physical_broadcast()) {
2073                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
2074                                 ioapic_idx, mpc_ioapic_id(ioapic_idx));
2075                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2076                                 reg_00.bits.ID);
2077                         ioapics[ioapic_idx].mp_config.apicid = reg_00.bits.ID;
2078                 }
2079
2080                 /*
2081                  * Sanity check, is the ID really free? Every APIC in a
2082                  * system must have a unique ID or we get lots of nice
2083                  * 'stuck on smp_invalidate_needed IPI wait' messages.
2084                  */
2085                 if (apic->check_apicid_used(&phys_id_present_map,
2086                                             mpc_ioapic_id(ioapic_idx))) {
2087                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
2088                                 ioapic_idx, mpc_ioapic_id(ioapic_idx));
2089                         for (i = 0; i < get_physical_broadcast(); i++)
2090                                 if (!physid_isset(i, phys_id_present_map))
2091                                         break;
2092                         if (i >= get_physical_broadcast())
2093                                 panic("Max APIC ID exceeded!\n");
2094                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2095                                 i);
2096                         physid_set(i, phys_id_present_map);
2097                         ioapics[ioapic_idx].mp_config.apicid = i;
2098                 } else {
2099                         physid_mask_t tmp;
2100                         apic->apicid_to_cpu_present(mpc_ioapic_id(ioapic_idx),
2101                                                     &tmp);
2102                         apic_printk(APIC_VERBOSE, "Setting %d in the "
2103                                         "phys_id_present_map\n",
2104                                         mpc_ioapic_id(ioapic_idx));
2105                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
2106                 }
2107
2108                 /*
2109                  * We need to adjust the IRQ routing table
2110                  * if the ID changed.
2111                  */
2112                 if (old_id != mpc_ioapic_id(ioapic_idx))
2113                         for (i = 0; i < mp_irq_entries; i++)
2114                                 if (mp_irqs[i].dstapic == old_id)
2115                                         mp_irqs[i].dstapic
2116                                                 = mpc_ioapic_id(ioapic_idx);
2117
2118                 /*
2119                  * Update the ID register according to the right value
2120                  * from the MPC table if they are different.
2121                  */
2122                 if (mpc_ioapic_id(ioapic_idx) == reg_00.bits.ID)
2123                         continue;
2124
2125                 apic_printk(APIC_VERBOSE, KERN_INFO
2126                         "...changing IO-APIC physical APIC ID to %d ...",
2127                         mpc_ioapic_id(ioapic_idx));
2128
2129                 reg_00.bits.ID = mpc_ioapic_id(ioapic_idx);
2130                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2131                 io_apic_write(ioapic_idx, 0, reg_00.raw);
2132                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2133
2134                 /*
2135                  * Sanity check
2136                  */
2137                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2138                 reg_00.raw = io_apic_read(ioapic_idx, 0);
2139                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2140                 if (reg_00.bits.ID != mpc_ioapic_id(ioapic_idx))
2141                         pr_cont("could not set ID!\n");
2142                 else
2143                         apic_printk(APIC_VERBOSE, " ok.\n");
2144         }
2145 }
2146
2147 void __init setup_ioapic_ids_from_mpc(void)
2148 {
2149
2150         if (acpi_ioapic)
2151                 return;
2152         /*
2153          * Don't check I/O APIC IDs for xAPIC systems.  They have
2154          * no meaning without the serial APIC bus.
2155          */
2156         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2157                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2158                 return;
2159         setup_ioapic_ids_from_mpc_nocheck();
2160 }
2161 #endif
2162
2163 int no_timer_check __initdata;
2164
2165 static int __init notimercheck(char *s)
2166 {
2167         no_timer_check = 1;
2168         return 1;
2169 }
2170 __setup("no_timer_check", notimercheck);
2171
2172 /*
2173  * There is a nasty bug in some older SMP boards, their mptable lies
2174  * about the timer IRQ. We do the following to work around the situation:
2175  *
2176  *      - timer IRQ defaults to IO-APIC IRQ
2177  *      - if this function detects that timer IRQs are defunct, then we fall
2178  *        back to ISA timer IRQs
2179  */
2180 static int __init timer_irq_works(void)
2181 {
2182         unsigned long t1 = jiffies;
2183         unsigned long flags;
2184
2185         if (no_timer_check)
2186                 return 1;
2187
2188         local_save_flags(flags);
2189         local_irq_enable();
2190         /* Let ten ticks pass... */
2191         mdelay((10 * 1000) / HZ);
2192         local_irq_restore(flags);
2193
2194         /*
2195          * Expect a few ticks at least, to be sure some possible
2196          * glue logic does not lock up after one or two first
2197          * ticks in a non-ExtINT mode.  Also the local APIC
2198          * might have cached one ExtINT interrupt.  Finally, at
2199          * least one tick may be lost due to delays.
2200          */
2201
2202         /* jiffies wrap? */
2203         if (time_after(jiffies, t1 + 4))
2204                 return 1;
2205         return 0;
2206 }
2207
2208 /*
2209  * In the SMP+IOAPIC case it might happen that there are an unspecified
2210  * number of pending IRQ events unhandled. These cases are very rare,
2211  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2212  * better to do it this way as thus we do not have to be aware of
2213  * 'pending' interrupts in the IRQ path, except at this point.
2214  */
2215 /*
2216  * Edge triggered needs to resend any interrupt
2217  * that was delayed but this is now handled in the device
2218  * independent code.
2219  */
2220
2221 /*
2222  * Starting up a edge-triggered IO-APIC interrupt is
2223  * nasty - we need to make sure that we get the edge.
2224  * If it is already asserted for some reason, we need
2225  * return 1 to indicate that is was pending.
2226  *
2227  * This is not complete - we should be able to fake
2228  * an edge even if it isn't on the 8259A...
2229  */
2230
2231 static unsigned int startup_ioapic_irq(struct irq_data *data)
2232 {
2233         int was_pending = 0, irq = data->irq;
2234         unsigned long flags;
2235
2236         raw_spin_lock_irqsave(&ioapic_lock, flags);
2237         if (irq < nr_legacy_irqs()) {
2238                 legacy_pic->mask(irq);
2239                 if (legacy_pic->irq_pending(irq))
2240                         was_pending = 1;
2241         }
2242         __unmask_ioapic(data->chip_data);
2243         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2244
2245         return was_pending;
2246 }
2247
2248 static int ioapic_retrigger_irq(struct irq_data *data)
2249 {
2250         struct irq_cfg *cfg = data->chip_data;
2251         unsigned long flags;
2252         int cpu;
2253
2254         raw_spin_lock_irqsave(&vector_lock, flags);
2255         cpu = cpumask_first_and(cfg->domain, cpu_online_mask);
2256         apic->send_IPI_mask(cpumask_of(cpu), cfg->vector);
2257         raw_spin_unlock_irqrestore(&vector_lock, flags);
2258
2259         return 1;
2260 }
2261
2262 /*
2263  * Level and edge triggered IO-APIC interrupts need different handling,
2264  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2265  * handled with the level-triggered descriptor, but that one has slightly
2266  * more overhead. Level-triggered interrupts cannot be handled with the
2267  * edge-triggered handler, without risking IRQ storms and other ugly
2268  * races.
2269  */
2270
2271 #ifdef CONFIG_SMP
2272 void send_cleanup_vector(struct irq_cfg *cfg)
2273 {
2274         cpumask_var_t cleanup_mask;
2275
2276         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2277                 unsigned int i;
2278                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2279                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2280         } else {
2281                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2282                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2283                 free_cpumask_var(cleanup_mask);
2284         }
2285         cfg->move_in_progress = 0;
2286 }
2287
2288 asmlinkage __visible void smp_irq_move_cleanup_interrupt(void)
2289 {
2290         unsigned vector, me;
2291
2292         ack_APIC_irq();
2293         irq_enter();
2294         exit_idle();
2295
2296         me = smp_processor_id();
2297         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2298                 int irq;
2299                 unsigned int irr;
2300                 struct irq_desc *desc;
2301                 struct irq_cfg *cfg;
2302                 irq = __this_cpu_read(vector_irq[vector]);
2303
2304                 if (irq <= VECTOR_UNDEFINED)
2305                         continue;
2306
2307                 desc = irq_to_desc(irq);
2308                 if (!desc)
2309                         continue;
2310
2311                 cfg = irq_cfg(irq);
2312                 if (!cfg)
2313                         continue;
2314
2315                 raw_spin_lock(&desc->lock);
2316
2317                 /*
2318                  * Check if the irq migration is in progress. If so, we
2319                  * haven't received the cleanup request yet for this irq.
2320                  */
2321                 if (cfg->move_in_progress)
2322                         goto unlock;
2323
2324                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2325                         goto unlock;
2326
2327                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2328                 /*
2329                  * Check if the vector that needs to be cleanedup is
2330                  * registered at the cpu's IRR. If so, then this is not
2331                  * the best time to clean it up. Lets clean it up in the
2332                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2333                  * to myself.
2334                  */
2335                 if (irr  & (1 << (vector % 32))) {
2336                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2337                         goto unlock;
2338                 }
2339                 __this_cpu_write(vector_irq[vector], VECTOR_UNDEFINED);
2340 unlock:
2341                 raw_spin_unlock(&desc->lock);
2342         }
2343
2344         irq_exit();
2345 }
2346
2347 static void __irq_complete_move(struct irq_cfg *cfg, unsigned vector)
2348 {
2349         unsigned me;
2350
2351         if (likely(!cfg->move_in_progress))
2352                 return;
2353
2354         me = smp_processor_id();
2355
2356         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2357                 send_cleanup_vector(cfg);
2358 }
2359
2360 static void irq_complete_move(struct irq_cfg *cfg)
2361 {
2362         __irq_complete_move(cfg, ~get_irq_regs()->orig_ax);
2363 }
2364
2365 void irq_force_complete_move(int irq)
2366 {
2367         struct irq_cfg *cfg = irq_cfg(irq);
2368
2369         if (!cfg)
2370                 return;
2371
2372         __irq_complete_move(cfg, cfg->vector);
2373 }
2374 #else
2375 static inline void irq_complete_move(struct irq_cfg *cfg) { }
2376 #endif
2377
2378 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2379 {
2380         int apic, pin;
2381         struct irq_pin_list *entry;
2382         u8 vector = cfg->vector;
2383
2384         for_each_irq_pin(entry, cfg->irq_2_pin) {
2385                 unsigned int reg;
2386
2387                 apic = entry->apic;
2388                 pin = entry->pin;
2389
2390                 io_apic_write(apic, 0x11 + pin*2, dest);
2391                 reg = io_apic_read(apic, 0x10 + pin*2);
2392                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2393                 reg |= vector;
2394                 io_apic_modify(apic, 0x10 + pin*2, reg);
2395         }
2396 }
2397
2398 /*
2399  * Either sets data->affinity to a valid value, and returns
2400  * ->cpu_mask_to_apicid of that in dest_id, or returns -1 and
2401  * leaves data->affinity untouched.
2402  */
2403 int __ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2404                           unsigned int *dest_id)
2405 {
2406         struct irq_cfg *cfg = data->chip_data;
2407         unsigned int irq = data->irq;
2408         int err;
2409
2410         if (!config_enabled(CONFIG_SMP))
2411                 return -EPERM;
2412
2413         if (!cpumask_intersects(mask, cpu_online_mask))
2414                 return -EINVAL;
2415
2416         err = assign_irq_vector(irq, cfg, mask);
2417         if (err)
2418                 return err;
2419
2420         err = apic->cpu_mask_to_apicid_and(mask, cfg->domain, dest_id);
2421         if (err) {
2422                 if (assign_irq_vector(irq, cfg, data->affinity))
2423                         pr_err("Failed to recover vector for irq %d\n", irq);
2424                 return err;
2425         }
2426
2427         cpumask_copy(data->affinity, mask);
2428
2429         return 0;
2430 }
2431
2432
2433 int native_ioapic_set_affinity(struct irq_data *data,
2434                                const struct cpumask *mask,
2435                                bool force)
2436 {
2437         unsigned int dest, irq = data->irq;
2438         unsigned long flags;
2439         int ret;
2440
2441         if (!config_enabled(CONFIG_SMP))
2442                 return -EPERM;
2443
2444         raw_spin_lock_irqsave(&ioapic_lock, flags);
2445         ret = __ioapic_set_affinity(data, mask, &dest);
2446         if (!ret) {
2447                 /* Only the high 8 bits are valid. */
2448                 dest = SET_APIC_LOGICAL_ID(dest);
2449                 __target_IO_APIC_irq(irq, dest, data->chip_data);
2450                 ret = IRQ_SET_MASK_OK_NOCOPY;
2451         }
2452         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2453         return ret;
2454 }
2455
2456 static void ack_apic_edge(struct irq_data *data)
2457 {
2458         irq_complete_move(data->chip_data);
2459         irq_move_irq(data);
2460         ack_APIC_irq();
2461 }
2462
2463 atomic_t irq_mis_count;
2464
2465 #ifdef CONFIG_GENERIC_PENDING_IRQ
2466 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
2467 {
2468         struct irq_pin_list *entry;
2469         unsigned long flags;
2470
2471         raw_spin_lock_irqsave(&ioapic_lock, flags);
2472         for_each_irq_pin(entry, cfg->irq_2_pin) {
2473                 unsigned int reg;
2474                 int pin;
2475
2476                 pin = entry->pin;
2477                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
2478                 /* Is the remote IRR bit set? */
2479                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
2480                         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2481                         return true;
2482                 }
2483         }
2484         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2485
2486         return false;
2487 }
2488
2489 static inline bool ioapic_irqd_mask(struct irq_data *data, struct irq_cfg *cfg)
2490 {
2491         /* If we are moving the irq we need to mask it */
2492         if (unlikely(irqd_is_setaffinity_pending(data))) {
2493                 mask_ioapic(cfg);
2494                 return true;
2495         }
2496         return false;
2497 }
2498
2499 static inline void ioapic_irqd_unmask(struct irq_data *data,
2500                                       struct irq_cfg *cfg, bool masked)
2501 {
2502         if (unlikely(masked)) {
2503                 /* Only migrate the irq if the ack has been received.
2504                  *
2505                  * On rare occasions the broadcast level triggered ack gets
2506                  * delayed going to ioapics, and if we reprogram the
2507                  * vector while Remote IRR is still set the irq will never
2508                  * fire again.
2509                  *
2510                  * To prevent this scenario we read the Remote IRR bit
2511                  * of the ioapic.  This has two effects.
2512                  * - On any sane system the read of the ioapic will
2513                  *   flush writes (and acks) going to the ioapic from
2514                  *   this cpu.
2515                  * - We get to see if the ACK has actually been delivered.
2516                  *
2517                  * Based on failed experiments of reprogramming the
2518                  * ioapic entry from outside of irq context starting
2519                  * with masking the ioapic entry and then polling until
2520                  * Remote IRR was clear before reprogramming the
2521                  * ioapic I don't trust the Remote IRR bit to be
2522                  * completey accurate.
2523                  *
2524                  * However there appears to be no other way to plug
2525                  * this race, so if the Remote IRR bit is not
2526                  * accurate and is causing problems then it is a hardware bug
2527                  * and you can go talk to the chipset vendor about it.
2528                  */
2529                 if (!io_apic_level_ack_pending(cfg))
2530                         irq_move_masked_irq(data);
2531                 unmask_ioapic(cfg);
2532         }
2533 }
2534 #else
2535 static inline bool ioapic_irqd_mask(struct irq_data *data, struct irq_cfg *cfg)
2536 {
2537         return false;
2538 }
2539 static inline void ioapic_irqd_unmask(struct irq_data *data,
2540                                       struct irq_cfg *cfg, bool masked)
2541 {
2542 }
2543 #endif
2544
2545 static void ack_apic_level(struct irq_data *data)
2546 {
2547         struct irq_cfg *cfg = data->chip_data;
2548         int i, irq = data->irq;
2549         unsigned long v;
2550         bool masked;
2551
2552         irq_complete_move(cfg);
2553         masked = ioapic_irqd_mask(data, cfg);
2554
2555         /*
2556          * It appears there is an erratum which affects at least version 0x11
2557          * of I/O APIC (that's the 82093AA and cores integrated into various
2558          * chipsets).  Under certain conditions a level-triggered interrupt is
2559          * erroneously delivered as edge-triggered one but the respective IRR
2560          * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2561          * message but it will never arrive and further interrupts are blocked
2562          * from the source.  The exact reason is so far unknown, but the
2563          * phenomenon was observed when two consecutive interrupt requests
2564          * from a given source get delivered to the same CPU and the source is
2565          * temporarily disabled in between.
2566          *
2567          * A workaround is to simulate an EOI message manually.  We achieve it
2568          * by setting the trigger mode to edge and then to level when the edge
2569          * trigger mode gets detected in the TMR of a local APIC for a
2570          * level-triggered interrupt.  We mask the source for the time of the
2571          * operation to prevent an edge-triggered interrupt escaping meanwhile.
2572          * The idea is from Manfred Spraul.  --macro
2573          *
2574          * Also in the case when cpu goes offline, fixup_irqs() will forward
2575          * any unhandled interrupt on the offlined cpu to the new cpu
2576          * destination that is handling the corresponding interrupt. This
2577          * interrupt forwarding is done via IPI's. Hence, in this case also
2578          * level-triggered io-apic interrupt will be seen as an edge
2579          * interrupt in the IRR. And we can't rely on the cpu's EOI
2580          * to be broadcasted to the IO-APIC's which will clear the remoteIRR
2581          * corresponding to the level-triggered interrupt. Hence on IO-APIC's
2582          * supporting EOI register, we do an explicit EOI to clear the
2583          * remote IRR and on IO-APIC's which don't have an EOI register,
2584          * we use the above logic (mask+edge followed by unmask+level) from
2585          * Manfred Spraul to clear the remote IRR.
2586          */
2587         i = cfg->vector;
2588         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2589
2590         /*
2591          * We must acknowledge the irq before we move it or the acknowledge will
2592          * not propagate properly.
2593          */
2594         ack_APIC_irq();
2595
2596         /*
2597          * Tail end of clearing remote IRR bit (either by delivering the EOI
2598          * message via io-apic EOI register write or simulating it using
2599          * mask+edge followed by unnask+level logic) manually when the
2600          * level triggered interrupt is seen as the edge triggered interrupt
2601          * at the cpu.
2602          */
2603         if (!(v & (1 << (i & 0x1f)))) {
2604                 atomic_inc(&irq_mis_count);
2605
2606                 eoi_ioapic_irq(irq, cfg);
2607         }
2608
2609         ioapic_irqd_unmask(data, cfg, masked);
2610 }
2611
2612 static struct irq_chip ioapic_chip __read_mostly = {
2613         .name                   = "IO-APIC",
2614         .irq_startup            = startup_ioapic_irq,
2615         .irq_mask               = mask_ioapic_irq,
2616         .irq_unmask             = unmask_ioapic_irq,
2617         .irq_ack                = ack_apic_edge,
2618         .irq_eoi                = ack_apic_level,
2619         .irq_set_affinity       = native_ioapic_set_affinity,
2620         .irq_retrigger          = ioapic_retrigger_irq,
2621 };
2622
2623 static inline void init_IO_APIC_traps(void)
2624 {
2625         struct irq_cfg *cfg;
2626         unsigned int irq;
2627
2628         for_each_active_irq(irq) {
2629                 cfg = irq_cfg(irq);
2630                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2631                         /*
2632                          * Hmm.. We don't have an entry for this,
2633                          * so default to an old-fashioned 8259
2634                          * interrupt if we can..
2635                          */
2636                         if (irq < nr_legacy_irqs())
2637                                 legacy_pic->make_irq(irq);
2638                         else
2639                                 /* Strange. Oh, well.. */
2640                                 irq_set_chip(irq, &no_irq_chip);
2641                 }
2642         }
2643 }
2644
2645 /*
2646  * The local APIC irq-chip implementation:
2647  */
2648
2649 static void mask_lapic_irq(struct irq_data *data)
2650 {
2651         unsigned long v;
2652
2653         v = apic_read(APIC_LVT0);
2654         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2655 }
2656
2657 static void unmask_lapic_irq(struct irq_data *data)
2658 {
2659         unsigned long v;
2660
2661         v = apic_read(APIC_LVT0);
2662         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2663 }
2664
2665 static void ack_lapic_irq(struct irq_data *data)
2666 {
2667         ack_APIC_irq();
2668 }
2669
2670 static struct irq_chip lapic_chip __read_mostly = {
2671         .name           = "local-APIC",
2672         .irq_mask       = mask_lapic_irq,
2673         .irq_unmask     = unmask_lapic_irq,
2674         .irq_ack        = ack_lapic_irq,
2675 };
2676
2677 static void lapic_register_intr(int irq)
2678 {
2679         irq_clear_status_flags(irq, IRQ_LEVEL);
2680         irq_set_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2681                                       "edge");
2682 }
2683
2684 /*
2685  * This looks a bit hackish but it's about the only one way of sending
2686  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2687  * not support the ExtINT mode, unfortunately.  We need to send these
2688  * cycles as some i82489DX-based boards have glue logic that keeps the
2689  * 8259A interrupt line asserted until INTA.  --macro
2690  */
2691 static inline void __init unlock_ExtINT_logic(void)
2692 {
2693         int apic, pin, i;
2694         struct IO_APIC_route_entry entry0, entry1;
2695         unsigned char save_control, save_freq_select;
2696
2697         pin  = find_isa_irq_pin(8, mp_INT);
2698         if (pin == -1) {
2699                 WARN_ON_ONCE(1);
2700                 return;
2701         }
2702         apic = find_isa_irq_apic(8, mp_INT);
2703         if (apic == -1) {
2704                 WARN_ON_ONCE(1);
2705                 return;
2706         }
2707
2708         entry0 = ioapic_read_entry(apic, pin);
2709         clear_IO_APIC_pin(apic, pin);
2710
2711         memset(&entry1, 0, sizeof(entry1));
2712
2713         entry1.dest_mode = 0;                   /* physical delivery */
2714         entry1.mask = 0;                        /* unmask IRQ now */
2715         entry1.dest = hard_smp_processor_id();
2716         entry1.delivery_mode = dest_ExtINT;
2717         entry1.polarity = entry0.polarity;
2718         entry1.trigger = 0;
2719         entry1.vector = 0;
2720
2721         ioapic_write_entry(apic, pin, entry1);
2722
2723         save_control = CMOS_READ(RTC_CONTROL);
2724         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2725         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2726                    RTC_FREQ_SELECT);
2727         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2728
2729         i = 100;
2730         while (i-- > 0) {
2731                 mdelay(10);
2732                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2733                         i -= 10;
2734         }
2735
2736         CMOS_WRITE(save_control, RTC_CONTROL);
2737         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2738         clear_IO_APIC_pin(apic, pin);
2739
2740         ioapic_write_entry(apic, pin, entry0);
2741 }
2742
2743 static int disable_timer_pin_1 __initdata;
2744 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2745 static int __init disable_timer_pin_setup(char *arg)
2746 {
2747         disable_timer_pin_1 = 1;
2748         return 0;
2749 }
2750 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2751
2752 /*
2753  * This code may look a bit paranoid, but it's supposed to cooperate with
2754  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2755  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2756  * fanatically on his truly buggy board.
2757  *
2758  * FIXME: really need to revamp this for all platforms.
2759  */
2760 static inline void __init check_timer(void)
2761 {
2762         struct irq_cfg *cfg = irq_cfg(0);
2763         int node = cpu_to_node(0);
2764         int apic1, pin1, apic2, pin2;
2765         unsigned long flags;
2766         int no_pin1 = 0;
2767
2768         local_irq_save(flags);
2769
2770         /*
2771          * get/set the timer IRQ vector:
2772          */
2773         legacy_pic->mask(0);
2774         assign_irq_vector(0, cfg, apic->target_cpus());
2775
2776         /*
2777          * As IRQ0 is to be enabled in the 8259A, the virtual
2778          * wire has to be disabled in the local APIC.  Also
2779          * timer interrupts need to be acknowledged manually in
2780          * the 8259A for the i82489DX when using the NMI
2781          * watchdog as that APIC treats NMIs as level-triggered.
2782          * The AEOI mode will finish them in the 8259A
2783          * automatically.
2784          */
2785         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2786         legacy_pic->init(1);
2787
2788         pin1  = find_isa_irq_pin(0, mp_INT);
2789         apic1 = find_isa_irq_apic(0, mp_INT);
2790         pin2  = ioapic_i8259.pin;
2791         apic2 = ioapic_i8259.apic;
2792
2793         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2794                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2795                     cfg->vector, apic1, pin1, apic2, pin2);
2796
2797         /*
2798          * Some BIOS writers are clueless and report the ExtINTA
2799          * I/O APIC input from the cascaded 8259A as the timer
2800          * interrupt input.  So just in case, if only one pin
2801          * was found above, try it both directly and through the
2802          * 8259A.
2803          */
2804         if (pin1 == -1) {
2805                 panic_if_irq_remap("BIOS bug: timer not connected to IO-APIC");
2806                 pin1 = pin2;
2807                 apic1 = apic2;
2808                 no_pin1 = 1;
2809         } else if (pin2 == -1) {
2810                 pin2 = pin1;
2811                 apic2 = apic1;
2812         }
2813
2814         if (pin1 != -1) {
2815                 /*
2816                  * Ok, does IRQ0 through the IOAPIC work?
2817                  */
2818                 if (no_pin1) {
2819                         add_pin_to_irq_node(cfg, node, apic1, pin1);
2820                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
2821                 } else {
2822                         /* for edge trigger, setup_ioapic_irq already
2823                          * leave it unmasked.
2824                          * so only need to unmask if it is level-trigger
2825                          * do we really have level trigger timer?
2826                          */
2827                         int idx;
2828                         idx = find_irq_entry(apic1, pin1, mp_INT);
2829                         if (idx != -1 && irq_trigger(idx))
2830                                 unmask_ioapic(cfg);
2831                 }
2832                 if (timer_irq_works()) {
2833                         if (disable_timer_pin_1 > 0)
2834                                 clear_IO_APIC_pin(0, pin1);
2835                         goto out;
2836                 }
2837                 panic_if_irq_remap("timer doesn't work through Interrupt-remapped IO-APIC");
2838                 local_irq_disable();
2839                 clear_IO_APIC_pin(apic1, pin1);
2840                 if (!no_pin1)
2841                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
2842                                     "8254 timer not connected to IO-APIC\n");
2843
2844                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
2845                             "(IRQ0) through the 8259A ...\n");
2846                 apic_printk(APIC_QUIET, KERN_INFO
2847                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
2848                 /*
2849                  * legacy devices should be connected to IO APIC #0
2850                  */
2851                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
2852                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
2853                 legacy_pic->unmask(0);
2854                 if (timer_irq_works()) {
2855                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
2856                         goto out;
2857                 }
2858                 /*
2859                  * Cleanup, just in case ...
2860                  */
2861                 local_irq_disable();
2862                 legacy_pic->mask(0);
2863                 clear_IO_APIC_pin(apic2, pin2);
2864                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
2865         }
2866
2867         apic_printk(APIC_QUIET, KERN_INFO
2868                     "...trying to set up timer as Virtual Wire IRQ...\n");
2869
2870         lapic_register_intr(0);
2871         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
2872         legacy_pic->unmask(0);
2873
2874         if (timer_irq_works()) {
2875                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
2876                 goto out;
2877         }
2878         local_irq_disable();
2879         legacy_pic->mask(0);
2880         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
2881         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
2882
2883         apic_printk(APIC_QUIET, KERN_INFO
2884                     "...trying to set up timer as ExtINT IRQ...\n");
2885
2886         legacy_pic->init(0);
2887         legacy_pic->make_irq(0);
2888         apic_write(APIC_LVT0, APIC_DM_EXTINT);
2889
2890         unlock_ExtINT_logic();
2891
2892         if (timer_irq_works()) {
2893                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
2894                 goto out;
2895         }
2896         local_irq_disable();
2897         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
2898         if (x2apic_preenabled)
2899                 apic_printk(APIC_QUIET, KERN_INFO
2900                             "Perhaps problem with the pre-enabled x2apic mode\n"
2901                             "Try booting with x2apic and interrupt-remapping disabled in the bios.\n");
2902         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
2903                 "report.  Then try booting with the 'noapic' option.\n");
2904 out:
2905         local_irq_restore(flags);
2906 }
2907
2908 /*
2909  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
2910  * to devices.  However there may be an I/O APIC pin available for
2911  * this interrupt regardless.  The pin may be left unconnected, but
2912  * typically it will be reused as an ExtINT cascade interrupt for
2913  * the master 8259A.  In the MPS case such a pin will normally be
2914  * reported as an ExtINT interrupt in the MP table.  With ACPI
2915  * there is no provision for ExtINT interrupts, and in the absence
2916  * of an override it would be treated as an ordinary ISA I/O APIC
2917  * interrupt, that is edge-triggered and unmasked by default.  We
2918  * used to do this, but it caused problems on some systems because
2919  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
2920  * the same ExtINT cascade interrupt to drive the local APIC of the
2921  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
2922  * the I/O APIC in all cases now.  No actual device should request
2923  * it anyway.  --macro
2924  */
2925 #define PIC_IRQS        (1UL << PIC_CASCADE_IR)
2926
2927 static int mp_irqdomain_create(int ioapic)
2928 {
2929         size_t size;
2930         int hwirqs = mp_ioapic_pin_count(ioapic);
2931         struct ioapic *ip = &ioapics[ioapic];
2932         struct ioapic_domain_cfg *cfg = &ip->irqdomain_cfg;
2933         struct mp_ioapic_gsi *gsi_cfg = mp_ioapic_gsi_routing(ioapic);
2934
2935         size = sizeof(struct mp_pin_info) * mp_ioapic_pin_count(ioapic);
2936         ip->pin_info = kzalloc(size, GFP_KERNEL);
2937         if (!ip->pin_info)
2938                 return -ENOMEM;
2939
2940         if (cfg->type == IOAPIC_DOMAIN_INVALID)
2941                 return 0;
2942
2943         ip->irqdomain = irq_domain_add_linear(cfg->dev, hwirqs, cfg->ops,
2944                                               (void *)(long)ioapic);
2945         if(!ip->irqdomain) {
2946                 kfree(ip->pin_info);
2947                 ip->pin_info = NULL;
2948                 return -ENOMEM;
2949         }
2950
2951         if (cfg->type == IOAPIC_DOMAIN_LEGACY ||
2952             cfg->type == IOAPIC_DOMAIN_STRICT)
2953                 ioapic_dynirq_base = max(ioapic_dynirq_base,
2954                                          gsi_cfg->gsi_end + 1);
2955
2956         if (gsi_cfg->gsi_base == 0)
2957                 irq_set_default_host(ip->irqdomain);
2958
2959         return 0;
2960 }
2961
2962 void __init setup_IO_APIC(void)
2963 {
2964         int ioapic;
2965
2966         /*
2967          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
2968          */
2969         io_apic_irqs = nr_legacy_irqs() ? ~PIC_IRQS : ~0UL;
2970
2971         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
2972         for_each_ioapic(ioapic)
2973                 BUG_ON(mp_irqdomain_create(ioapic));
2974
2975         /*
2976          * Set up IO-APIC IRQ routing.
2977          */
2978         x86_init.mpparse.setup_ioapic_ids();
2979
2980         sync_Arb_IDs();
2981         setup_IO_APIC_irqs();
2982         init_IO_APIC_traps();
2983         if (nr_legacy_irqs())
2984                 check_timer();
2985
2986         ioapic_initialized = 1;
2987 }
2988
2989 /*
2990  *      Called after all the initialization is done. If we didn't find any
2991  *      APIC bugs then we can allow the modify fast path
2992  */
2993
2994 static int __init io_apic_bug_finalize(void)
2995 {
2996         if (sis_apic_bug == -1)
2997                 sis_apic_bug = 0;
2998         return 0;
2999 }
3000
3001 late_initcall(io_apic_bug_finalize);
3002
3003 static void resume_ioapic_id(int ioapic_idx)
3004 {
3005         unsigned long flags;
3006         union IO_APIC_reg_00 reg_00;
3007
3008         raw_spin_lock_irqsave(&ioapic_lock, flags);
3009         reg_00.raw = io_apic_read(ioapic_idx, 0);
3010         if (reg_00.bits.ID != mpc_ioapic_id(ioapic_idx)) {
3011                 reg_00.bits.ID = mpc_ioapic_id(ioapic_idx);
3012                 io_apic_write(ioapic_idx, 0, reg_00.raw);
3013         }
3014         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3015 }
3016
3017 static void ioapic_resume(void)
3018 {
3019         int ioapic_idx;
3020
3021         for_each_ioapic_reverse(ioapic_idx)
3022                 resume_ioapic_id(ioapic_idx);
3023
3024         restore_ioapic_entries();
3025 }
3026
3027 static struct syscore_ops ioapic_syscore_ops = {
3028         .suspend = save_ioapic_entries,
3029         .resume = ioapic_resume,
3030 };
3031
3032 static int __init ioapic_init_ops(void)
3033 {
3034         register_syscore_ops(&ioapic_syscore_ops);
3035
3036         return 0;
3037 }
3038
3039 device_initcall(ioapic_init_ops);
3040
3041 /*
3042  * Dynamic irq allocate and deallocation. Should be replaced by irq domains!
3043  */
3044 int arch_setup_hwirq(unsigned int irq, int node)
3045 {
3046         struct irq_cfg *cfg;
3047         unsigned long flags;
3048         int ret;
3049
3050         cfg = alloc_irq_cfg(irq, node);
3051         if (!cfg)
3052                 return -ENOMEM;
3053
3054         raw_spin_lock_irqsave(&vector_lock, flags);
3055         ret = __assign_irq_vector(irq, cfg, apic->target_cpus());
3056         raw_spin_unlock_irqrestore(&vector_lock, flags);
3057
3058         if (!ret)
3059                 irq_set_chip_data(irq, cfg);
3060         else
3061                 free_irq_cfg(irq, cfg);
3062         return ret;
3063 }
3064
3065 void arch_teardown_hwirq(unsigned int irq)
3066 {
3067         struct irq_cfg *cfg = irq_cfg(irq);
3068         unsigned long flags;
3069
3070         free_remapped_irq(irq);
3071         raw_spin_lock_irqsave(&vector_lock, flags);
3072         __clear_irq_vector(irq, cfg);
3073         raw_spin_unlock_irqrestore(&vector_lock, flags);
3074         free_irq_cfg(irq, cfg);
3075 }
3076
3077 /*
3078  * MSI message composition
3079  */
3080 void native_compose_msi_msg(struct pci_dev *pdev,
3081                             unsigned int irq, unsigned int dest,
3082                             struct msi_msg *msg, u8 hpet_id)
3083 {
3084         struct irq_cfg *cfg = irq_cfg(irq);
3085
3086         msg->address_hi = MSI_ADDR_BASE_HI;
3087
3088         if (x2apic_enabled())
3089                 msg->address_hi |= MSI_ADDR_EXT_DEST_ID(dest);
3090
3091         msg->address_lo =
3092                 MSI_ADDR_BASE_LO |
3093                 ((apic->irq_dest_mode == 0) ?
3094                         MSI_ADDR_DEST_MODE_PHYSICAL:
3095                         MSI_ADDR_DEST_MODE_LOGICAL) |
3096                 ((apic->irq_delivery_mode != dest_LowestPrio) ?
3097                         MSI_ADDR_REDIRECTION_CPU:
3098                         MSI_ADDR_REDIRECTION_LOWPRI) |
3099                 MSI_ADDR_DEST_ID(dest);
3100
3101         msg->data =
3102                 MSI_DATA_TRIGGER_EDGE |
3103                 MSI_DATA_LEVEL_ASSERT |
3104                 ((apic->irq_delivery_mode != dest_LowestPrio) ?
3105                         MSI_DATA_DELIVERY_FIXED:
3106                         MSI_DATA_DELIVERY_LOWPRI) |
3107                 MSI_DATA_VECTOR(cfg->vector);
3108 }
3109
3110 #ifdef CONFIG_PCI_MSI
3111 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq,
3112                            struct msi_msg *msg, u8 hpet_id)
3113 {
3114         struct irq_cfg *cfg;
3115         int err;
3116         unsigned dest;
3117
3118         if (disable_apic)
3119                 return -ENXIO;
3120
3121         cfg = irq_cfg(irq);
3122         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3123         if (err)
3124                 return err;
3125
3126         err = apic->cpu_mask_to_apicid_and(cfg->domain,
3127                                            apic->target_cpus(), &dest);
3128         if (err)
3129                 return err;
3130
3131         x86_msi.compose_msi_msg(pdev, irq, dest, msg, hpet_id);
3132
3133         return 0;
3134 }
3135
3136 static int
3137 msi_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3138 {
3139         struct irq_cfg *cfg = data->chip_data;
3140         struct msi_msg msg;
3141         unsigned int dest;
3142         int ret;
3143
3144         ret = __ioapic_set_affinity(data, mask, &dest);
3145         if (ret)
3146                 return ret;
3147
3148         __get_cached_msi_msg(data->msi_desc, &msg);
3149
3150         msg.data &= ~MSI_DATA_VECTOR_MASK;
3151         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3152         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3153         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3154
3155         __write_msi_msg(data->msi_desc, &msg);
3156
3157         return IRQ_SET_MASK_OK_NOCOPY;
3158 }
3159
3160 /*
3161  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3162  * which implement the MSI or MSI-X Capability Structure.
3163  */
3164 static struct irq_chip msi_chip = {
3165         .name                   = "PCI-MSI",
3166         .irq_unmask             = unmask_msi_irq,
3167         .irq_mask               = mask_msi_irq,
3168         .irq_ack                = ack_apic_edge,
3169         .irq_set_affinity       = msi_set_affinity,
3170         .irq_retrigger          = ioapic_retrigger_irq,
3171 };
3172
3173 int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc,
3174                   unsigned int irq_base, unsigned int irq_offset)
3175 {
3176         struct irq_chip *chip = &msi_chip;
3177         struct msi_msg msg;
3178         unsigned int irq = irq_base + irq_offset;
3179         int ret;
3180
3181         ret = msi_compose_msg(dev, irq, &msg, -1);
3182         if (ret < 0)
3183                 return ret;
3184
3185         irq_set_msi_desc_off(irq_base, irq_offset, msidesc);
3186
3187         /*
3188          * MSI-X message is written per-IRQ, the offset is always 0.
3189          * MSI message denotes a contiguous group of IRQs, written for 0th IRQ.
3190          */
3191         if (!irq_offset)
3192                 write_msi_msg(irq, &msg);
3193
3194         setup_remapped_irq(irq, irq_cfg(irq), chip);
3195
3196         irq_set_chip_and_handler_name(irq, chip, handle_edge_irq, "edge");
3197
3198         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3199
3200         return 0;
3201 }
3202
3203 int native_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3204 {
3205         struct msi_desc *msidesc;
3206         unsigned int irq;
3207         int node, ret;
3208
3209         /* Multiple MSI vectors only supported with interrupt remapping */
3210         if (type == PCI_CAP_ID_MSI && nvec > 1)
3211                 return 1;
3212
3213         node = dev_to_node(&dev->dev);
3214
3215         list_for_each_entry(msidesc, &dev->msi_list, list) {
3216                 irq = irq_alloc_hwirq(node);
3217                 if (!irq)
3218                         return -ENOSPC;
3219
3220                 ret = setup_msi_irq(dev, msidesc, irq, 0);
3221                 if (ret < 0) {
3222                         irq_free_hwirq(irq);
3223                         return ret;
3224                 }
3225
3226         }
3227         return 0;
3228 }
3229
3230 void native_teardown_msi_irq(unsigned int irq)
3231 {
3232         irq_free_hwirq(irq);
3233 }
3234
3235 #ifdef CONFIG_DMAR_TABLE
3236 static int
3237 dmar_msi_set_affinity(struct irq_data *data, const struct cpumask *mask,
3238                       bool force)
3239 {
3240         struct irq_cfg *cfg = data->chip_data;
3241         unsigned int dest, irq = data->irq;
3242         struct msi_msg msg;
3243         int ret;
3244
3245         ret = __ioapic_set_affinity(data, mask, &dest);
3246         if (ret)
3247                 return ret;
3248
3249         dmar_msi_read(irq, &msg);
3250
3251         msg.data &= ~MSI_DATA_VECTOR_MASK;
3252         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3253         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3254         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3255         msg.address_hi = MSI_ADDR_BASE_HI | MSI_ADDR_EXT_DEST_ID(dest);
3256
3257         dmar_msi_write(irq, &msg);
3258
3259         return IRQ_SET_MASK_OK_NOCOPY;
3260 }
3261
3262 static struct irq_chip dmar_msi_type = {
3263         .name                   = "DMAR_MSI",
3264         .irq_unmask             = dmar_msi_unmask,
3265         .irq_mask               = dmar_msi_mask,
3266         .irq_ack                = ack_apic_edge,
3267         .irq_set_affinity       = dmar_msi_set_affinity,
3268         .irq_retrigger          = ioapic_retrigger_irq,
3269 };
3270
3271 int arch_setup_dmar_msi(unsigned int irq)
3272 {
3273         int ret;
3274         struct msi_msg msg;
3275
3276         ret = msi_compose_msg(NULL, irq, &msg, -1);
3277         if (ret < 0)
3278                 return ret;
3279         dmar_msi_write(irq, &msg);
3280         irq_set_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3281                                       "edge");
3282         return 0;
3283 }
3284 #endif
3285
3286 #ifdef CONFIG_HPET_TIMER
3287
3288 static int hpet_msi_set_affinity(struct irq_data *data,
3289                                  const struct cpumask *mask, bool force)
3290 {
3291         struct irq_cfg *cfg = data->chip_data;
3292         struct msi_msg msg;
3293         unsigned int dest;
3294         int ret;
3295
3296         ret = __ioapic_set_affinity(data, mask, &dest);
3297         if (ret)
3298                 return ret;
3299
3300         hpet_msi_read(data->handler_data, &msg);
3301
3302         msg.data &= ~MSI_DATA_VECTOR_MASK;
3303         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3304         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3305         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3306
3307         hpet_msi_write(data->handler_data, &msg);
3308
3309         return IRQ_SET_MASK_OK_NOCOPY;
3310 }
3311
3312 static struct irq_chip hpet_msi_type = {
3313         .name = "HPET_MSI",
3314         .irq_unmask = hpet_msi_unmask,
3315         .irq_mask = hpet_msi_mask,
3316         .irq_ack = ack_apic_edge,
3317         .irq_set_affinity = hpet_msi_set_affinity,
3318         .irq_retrigger = ioapic_retrigger_irq,
3319 };
3320
3321 int default_setup_hpet_msi(unsigned int irq, unsigned int id)
3322 {
3323         struct irq_chip *chip = &hpet_msi_type;
3324         struct msi_msg msg;
3325         int ret;
3326
3327         ret = msi_compose_msg(NULL, irq, &msg, id);
3328         if (ret < 0)
3329                 return ret;
3330
3331         hpet_msi_write(irq_get_handler_data(irq), &msg);
3332         irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
3333         setup_remapped_irq(irq, irq_cfg(irq), chip);
3334
3335         irq_set_chip_and_handler_name(irq, chip, handle_edge_irq, "edge");
3336         return 0;
3337 }
3338 #endif
3339
3340 #endif /* CONFIG_PCI_MSI */
3341 /*
3342  * Hypertransport interrupt support
3343  */
3344 #ifdef CONFIG_HT_IRQ
3345
3346 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3347 {
3348         struct ht_irq_msg msg;
3349         fetch_ht_irq_msg(irq, &msg);
3350
3351         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3352         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3353
3354         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3355         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3356
3357         write_ht_irq_msg(irq, &msg);
3358 }
3359
3360 static int
3361 ht_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3362 {
3363         struct irq_cfg *cfg = data->chip_data;
3364         unsigned int dest;
3365         int ret;
3366
3367         ret = __ioapic_set_affinity(data, mask, &dest);
3368         if (ret)
3369                 return ret;
3370
3371         target_ht_irq(data->irq, dest, cfg->vector);
3372         return IRQ_SET_MASK_OK_NOCOPY;
3373 }
3374
3375 static struct irq_chip ht_irq_chip = {
3376         .name                   = "PCI-HT",
3377         .irq_mask               = mask_ht_irq,
3378         .irq_unmask             = unmask_ht_irq,
3379         .irq_ack                = ack_apic_edge,
3380         .irq_set_affinity       = ht_set_affinity,
3381         .irq_retrigger          = ioapic_retrigger_irq,
3382 };
3383
3384 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3385 {
3386         struct irq_cfg *cfg;
3387         struct ht_irq_msg msg;
3388         unsigned dest;
3389         int err;
3390
3391         if (disable_apic)
3392                 return -ENXIO;
3393
3394         cfg = irq_cfg(irq);
3395         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3396         if (err)
3397                 return err;
3398
3399         err = apic->cpu_mask_to_apicid_and(cfg->domain,
3400                                            apic->target_cpus(), &dest);
3401         if (err)
3402                 return err;
3403
3404         msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3405
3406         msg.address_lo =
3407                 HT_IRQ_LOW_BASE |
3408                 HT_IRQ_LOW_DEST_ID(dest) |
3409                 HT_IRQ_LOW_VECTOR(cfg->vector) |
3410                 ((apic->irq_dest_mode == 0) ?
3411                         HT_IRQ_LOW_DM_PHYSICAL :
3412                         HT_IRQ_LOW_DM_LOGICAL) |
3413                 HT_IRQ_LOW_RQEOI_EDGE |
3414                 ((apic->irq_delivery_mode != dest_LowestPrio) ?
3415                         HT_IRQ_LOW_MT_FIXED :
3416                         HT_IRQ_LOW_MT_ARBITRATED) |
3417                 HT_IRQ_LOW_IRQ_MASKED;
3418
3419         write_ht_irq_msg(irq, &msg);
3420
3421         irq_set_chip_and_handler_name(irq, &ht_irq_chip,
3422                                       handle_edge_irq, "edge");
3423
3424         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3425
3426         return 0;
3427 }
3428 #endif /* CONFIG_HT_IRQ */
3429
3430 static int
3431 io_apic_setup_irq_pin(unsigned int irq, int node, struct io_apic_irq_attr *attr)
3432 {
3433         struct irq_cfg *cfg = alloc_irq_and_cfg_at(irq, node);
3434         int ret;
3435
3436         if (!cfg)
3437                 return -EINVAL;
3438         ret = __add_pin_to_irq_node(cfg, node, attr->ioapic, attr->ioapic_pin);
3439         if (!ret)
3440                 setup_ioapic_irq(irq, cfg, attr);
3441         return ret;
3442 }
3443
3444 static int __init io_apic_get_redir_entries(int ioapic)
3445 {
3446         union IO_APIC_reg_01    reg_01;
3447         unsigned long flags;
3448
3449         raw_spin_lock_irqsave(&ioapic_lock, flags);
3450         reg_01.raw = io_apic_read(ioapic, 1);
3451         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3452
3453         /* The register returns the maximum index redir index
3454          * supported, which is one less than the total number of redir
3455          * entries.
3456          */
3457         return reg_01.bits.entries + 1;
3458 }
3459
3460 unsigned int arch_dynirq_lower_bound(unsigned int from)
3461 {
3462         /*
3463          * dmar_alloc_hwirq() may be called before setup_IO_APIC(), so use
3464          * gsi_top if ioapic_dynirq_base hasn't been initialized yet.
3465          */
3466         return ioapic_initialized ? ioapic_dynirq_base : gsi_top;
3467 }
3468
3469 int __init arch_probe_nr_irqs(void)
3470 {
3471         int nr;
3472
3473         if (nr_irqs > (NR_VECTORS * nr_cpu_ids))
3474                 nr_irqs = NR_VECTORS * nr_cpu_ids;
3475
3476         nr = (gsi_top + nr_legacy_irqs()) + 8 * nr_cpu_ids;
3477 #if defined(CONFIG_PCI_MSI) || defined(CONFIG_HT_IRQ)
3478         /*
3479          * for MSI and HT dyn irq
3480          */
3481         nr += gsi_top * 16;
3482 #endif
3483         if (nr < nr_irqs)
3484                 nr_irqs = nr;
3485
3486         return 0;
3487 }
3488
3489 #ifdef CONFIG_X86_32
3490 static int __init io_apic_get_unique_id(int ioapic, int apic_id)
3491 {
3492         union IO_APIC_reg_00 reg_00;
3493         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
3494         physid_mask_t tmp;
3495         unsigned long flags;
3496         int i = 0;
3497
3498         /*
3499          * The P4 platform supports up to 256 APIC IDs on two separate APIC
3500          * buses (one for LAPICs, one for IOAPICs), where predecessors only
3501          * supports up to 16 on one shared APIC bus.
3502          *
3503          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
3504          *      advantage of new APIC bus architecture.
3505          */
3506
3507         if (physids_empty(apic_id_map))
3508                 apic->ioapic_phys_id_map(&phys_cpu_present_map, &apic_id_map);
3509
3510         raw_spin_lock_irqsave(&ioapic_lock, flags);
3511         reg_00.raw = io_apic_read(ioapic, 0);
3512         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3513
3514         if (apic_id >= get_physical_broadcast()) {
3515                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
3516                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
3517                 apic_id = reg_00.bits.ID;
3518         }
3519
3520         /*
3521          * Every APIC in a system must have a unique ID or we get lots of nice
3522          * 'stuck on smp_invalidate_needed IPI wait' messages.
3523          */
3524         if (apic->check_apicid_used(&apic_id_map, apic_id)) {
3525
3526                 for (i = 0; i < get_physical_broadcast(); i++) {
3527                         if (!apic->check_apicid_used(&apic_id_map, i))
3528                                 break;
3529                 }
3530
3531                 if (i == get_physical_broadcast())
3532                         panic("Max apic_id exceeded!\n");
3533
3534                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
3535                         "trying %d\n", ioapic, apic_id, i);
3536
3537                 apic_id = i;
3538         }
3539
3540         apic->apicid_to_cpu_present(apic_id, &tmp);
3541         physids_or(apic_id_map, apic_id_map, tmp);
3542
3543         if (reg_00.bits.ID != apic_id) {
3544                 reg_00.bits.ID = apic_id;
3545
3546                 raw_spin_lock_irqsave(&ioapic_lock, flags);
3547                 io_apic_write(ioapic, 0, reg_00.raw);
3548                 reg_00.raw = io_apic_read(ioapic, 0);
3549                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3550
3551                 /* Sanity check */
3552                 if (reg_00.bits.ID != apic_id) {
3553                         pr_err("IOAPIC[%d]: Unable to change apic_id!\n",
3554                                ioapic);
3555                         return -1;
3556                 }
3557         }
3558
3559         apic_printk(APIC_VERBOSE, KERN_INFO
3560                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
3561
3562         return apic_id;
3563 }
3564
3565 static u8 __init io_apic_unique_id(u8 id)
3566 {
3567         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
3568             !APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
3569                 return io_apic_get_unique_id(nr_ioapics, id);
3570         else
3571                 return id;
3572 }
3573 #else
3574 static u8 __init io_apic_unique_id(u8 id)
3575 {
3576         int i;
3577         DECLARE_BITMAP(used, 256);
3578
3579         bitmap_zero(used, 256);
3580         for_each_ioapic(i)
3581                 __set_bit(mpc_ioapic_id(i), used);
3582         if (!test_bit(id, used))
3583                 return id;
3584         return find_first_zero_bit(used, 256);
3585 }
3586 #endif
3587
3588 static int __init io_apic_get_version(int ioapic)
3589 {
3590         union IO_APIC_reg_01    reg_01;
3591         unsigned long flags;
3592
3593         raw_spin_lock_irqsave(&ioapic_lock, flags);
3594         reg_01.raw = io_apic_read(ioapic, 1);
3595         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3596
3597         return reg_01.bits.version;
3598 }
3599
3600 int acpi_get_override_irq(u32 gsi, int *trigger, int *polarity)
3601 {
3602         int ioapic, pin, idx;
3603
3604         if (skip_ioapic_setup)
3605                 return -1;
3606
3607         ioapic = mp_find_ioapic(gsi);
3608         if (ioapic < 0)
3609                 return -1;
3610
3611         pin = mp_find_ioapic_pin(ioapic, gsi);
3612         if (pin < 0)
3613                 return -1;
3614
3615         idx = find_irq_entry(ioapic, pin, mp_INT);
3616         if (idx < 0)
3617                 return -1;
3618
3619         *trigger = irq_trigger(idx);
3620         *polarity = irq_polarity(idx);
3621         return 0;
3622 }
3623
3624 /*
3625  * This function currently is only a helper for the i386 smp boot process where
3626  * we need to reprogram the ioredtbls to cater for the cpus which have come online
3627  * so mask in all cases should simply be apic->target_cpus()
3628  */
3629 #ifdef CONFIG_SMP
3630 void __init setup_ioapic_dest(void)
3631 {
3632         int pin, ioapic, irq, irq_entry;
3633         const struct cpumask *mask;
3634         struct irq_data *idata;
3635
3636         if (skip_ioapic_setup == 1)
3637                 return;
3638
3639         for_each_ioapic_pin(ioapic, pin) {
3640                 irq_entry = find_irq_entry(ioapic, pin, mp_INT);
3641                 if (irq_entry == -1)
3642                         continue;
3643
3644                 irq = pin_2_irq(irq_entry, ioapic, pin, 0);
3645                 if (irq < 0 || !mp_init_irq_at_boot(ioapic, irq))
3646                         continue;
3647
3648                 idata = irq_get_irq_data(irq);
3649
3650                 /*
3651                  * Honour affinities which have been set in early boot
3652                  */
3653                 if (!irqd_can_balance(idata) || irqd_affinity_was_set(idata))
3654                         mask = idata->affinity;
3655                 else
3656                         mask = apic->target_cpus();
3657
3658                 x86_io_apic_ops.set_affinity(idata, mask, false);
3659         }
3660
3661 }
3662 #endif
3663
3664 #define IOAPIC_RESOURCE_NAME_SIZE 11
3665
3666 static struct resource *ioapic_resources;
3667
3668 static struct resource * __init ioapic_setup_resources(void)
3669 {
3670         unsigned long n;
3671         struct resource *res;
3672         char *mem;
3673         int i, num = 0;
3674
3675         for_each_ioapic(i)
3676                 num++;
3677         if (num == 0)
3678                 return NULL;
3679
3680         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
3681         n *= num;
3682
3683         mem = alloc_bootmem(n);
3684         res = (void *)mem;
3685
3686         mem += sizeof(struct resource) * num;
3687
3688         num = 0;
3689         for_each_ioapic(i) {
3690                 res[num].name = mem;
3691                 res[num].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
3692                 snprintf(mem, IOAPIC_RESOURCE_NAME_SIZE, "IOAPIC %u", i);
3693                 mem += IOAPIC_RESOURCE_NAME_SIZE;
3694                 num++;
3695         }
3696
3697         ioapic_resources = res;
3698
3699         return res;
3700 }
3701
3702 void __init native_io_apic_init_mappings(void)
3703 {
3704         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
3705         struct resource *ioapic_res;
3706         int i;
3707
3708         ioapic_res = ioapic_setup_resources();
3709         for_each_ioapic(i) {
3710                 if (smp_found_config) {
3711                         ioapic_phys = mpc_ioapic_addr(i);
3712 #ifdef CONFIG_X86_32
3713                         if (!ioapic_phys) {
3714                                 printk(KERN_ERR
3715                                        "WARNING: bogus zero IO-APIC "
3716                                        "address found in MPTABLE, "
3717                                        "disabling IO/APIC support!\n");
3718                                 smp_found_config = 0;
3719                                 skip_ioapic_setup = 1;
3720                                 goto fake_ioapic_page;
3721                         }
3722 #endif
3723                 } else {
3724 #ifdef CONFIG_X86_32
3725 fake_ioapic_page:
3726 #endif
3727                         ioapic_phys = (unsigned long)alloc_bootmem_pages(PAGE_SIZE);
3728                         ioapic_phys = __pa(ioapic_phys);
3729                 }
3730                 set_fixmap_nocache(idx, ioapic_phys);
3731                 apic_printk(APIC_VERBOSE, "mapped IOAPIC to %08lx (%08lx)\n",
3732                         __fix_to_virt(idx) + (ioapic_phys & ~PAGE_MASK),
3733                         ioapic_phys);
3734                 idx++;
3735
3736                 ioapic_res->start = ioapic_phys;
3737                 ioapic_res->end = ioapic_phys + IO_APIC_SLOT_SIZE - 1;
3738                 ioapic_res++;
3739         }
3740 }
3741
3742 void __init ioapic_insert_resources(void)
3743 {
3744         int i;
3745         struct resource *r = ioapic_resources;
3746
3747         if (!r) {
3748                 if (nr_ioapics > 0)
3749                         printk(KERN_ERR
3750                                 "IO APIC resources couldn't be allocated.\n");
3751                 return;
3752         }
3753
3754         for_each_ioapic(i) {
3755                 insert_resource(&iomem_resource, r);
3756                 r++;
3757         }
3758 }
3759
3760 int mp_find_ioapic(u32 gsi)
3761 {
3762         int i;
3763
3764         if (nr_ioapics == 0)
3765                 return -1;
3766
3767         /* Find the IOAPIC that manages this GSI. */
3768         for_each_ioapic(i) {
3769                 struct mp_ioapic_gsi *gsi_cfg = mp_ioapic_gsi_routing(i);
3770                 if (gsi >= gsi_cfg->gsi_base && gsi <= gsi_cfg->gsi_end)
3771                         return i;
3772         }
3773
3774         printk(KERN_ERR "ERROR: Unable to locate IOAPIC for GSI %d\n", gsi);
3775         return -1;
3776 }
3777
3778 int mp_find_ioapic_pin(int ioapic, u32 gsi)
3779 {
3780         struct mp_ioapic_gsi *gsi_cfg;
3781
3782         if (WARN_ON(ioapic < 0))
3783                 return -1;
3784
3785         gsi_cfg = mp_ioapic_gsi_routing(ioapic);
3786         if (WARN_ON(gsi > gsi_cfg->gsi_end))
3787                 return -1;
3788
3789         return gsi - gsi_cfg->gsi_base;
3790 }
3791
3792 static __init int bad_ioapic(unsigned long address)
3793 {
3794         if (nr_ioapics >= MAX_IO_APICS) {
3795                 pr_warn("WARNING: Max # of I/O APICs (%d) exceeded (found %d), skipping\n",
3796                         MAX_IO_APICS, nr_ioapics);
3797                 return 1;
3798         }
3799         if (!address) {
3800                 pr_warn("WARNING: Bogus (zero) I/O APIC address found in table, skipping!\n");
3801                 return 1;
3802         }
3803         return 0;
3804 }
3805
3806 static __init int bad_ioapic_register(int idx)
3807 {
3808         union IO_APIC_reg_00 reg_00;
3809         union IO_APIC_reg_01 reg_01;
3810         union IO_APIC_reg_02 reg_02;
3811
3812         reg_00.raw = io_apic_read(idx, 0);
3813         reg_01.raw = io_apic_read(idx, 1);
3814         reg_02.raw = io_apic_read(idx, 2);
3815
3816         if (reg_00.raw == -1 && reg_01.raw == -1 && reg_02.raw == -1) {
3817                 pr_warn("I/O APIC 0x%x registers return all ones, skipping!\n",
3818                         mpc_ioapic_addr(idx));
3819                 return 1;
3820         }
3821
3822         return 0;
3823 }
3824
3825 void __init mp_register_ioapic(int id, u32 address, u32 gsi_base,
3826                                struct ioapic_domain_cfg *cfg)
3827 {
3828         int idx = 0;
3829         int entries;
3830         struct mp_ioapic_gsi *gsi_cfg;
3831
3832         if (bad_ioapic(address))
3833                 return;
3834
3835         idx = nr_ioapics;
3836
3837         ioapics[idx].mp_config.type = MP_IOAPIC;
3838         ioapics[idx].mp_config.flags = MPC_APIC_USABLE;
3839         ioapics[idx].mp_config.apicaddr = address;
3840         ioapics[idx].irqdomain = NULL;
3841         ioapics[idx].irqdomain_cfg = *cfg;
3842
3843         set_fixmap_nocache(FIX_IO_APIC_BASE_0 + idx, address);
3844
3845         if (bad_ioapic_register(idx)) {
3846                 clear_fixmap(FIX_IO_APIC_BASE_0 + idx);
3847                 return;
3848         }
3849
3850         ioapics[idx].mp_config.apicid = io_apic_unique_id(id);
3851         ioapics[idx].mp_config.apicver = io_apic_get_version(idx);
3852
3853         /*
3854          * Build basic GSI lookup table to facilitate gsi->io_apic lookups
3855          * and to prevent reprogramming of IOAPIC pins (PCI GSIs).
3856          */
3857         entries = io_apic_get_redir_entries(idx);
3858         gsi_cfg = mp_ioapic_gsi_routing(idx);
3859         gsi_cfg->gsi_base = gsi_base;
3860         gsi_cfg->gsi_end = gsi_base + entries - 1;
3861
3862         /*
3863          * The number of IO-APIC IRQ registers (== #pins):
3864          */
3865         ioapics[idx].nr_registers = entries;
3866
3867         if (gsi_cfg->gsi_end >= gsi_top)
3868                 gsi_top = gsi_cfg->gsi_end + 1;
3869
3870         pr_info("IOAPIC[%d]: apic_id %d, version %d, address 0x%x, GSI %d-%d\n",
3871                 idx, mpc_ioapic_id(idx),
3872                 mpc_ioapic_ver(idx), mpc_ioapic_addr(idx),
3873                 gsi_cfg->gsi_base, gsi_cfg->gsi_end);
3874
3875         nr_ioapics++;
3876 }
3877
3878 int mp_irqdomain_map(struct irq_domain *domain, unsigned int virq,
3879                      irq_hw_number_t hwirq)
3880 {
3881         int ioapic = (int)(long)domain->host_data;
3882         struct mp_pin_info *info = mp_pin_info(ioapic, hwirq);
3883         struct io_apic_irq_attr attr;
3884
3885         /* Get default attribute if not set by caller yet */
3886         if (!info->set) {
3887                 u32 gsi = mp_pin_to_gsi(ioapic, hwirq);
3888
3889                 if (acpi_get_override_irq(gsi, &info->trigger,
3890                                           &info->polarity) < 0) {
3891                         /*
3892                          * PCI interrupts are always polarity one level
3893                          * triggered.
3894                          */
3895                         info->trigger = 1;
3896                         info->polarity = 1;
3897                 }
3898                 info->node = NUMA_NO_NODE;
3899                 info->set = 1;
3900         }
3901         set_io_apic_irq_attr(&attr, ioapic, hwirq, info->trigger,
3902                              info->polarity);
3903
3904         return io_apic_setup_irq_pin(virq, info->node, &attr);
3905 }
3906
3907 void mp_irqdomain_unmap(struct irq_domain *domain, unsigned int virq)
3908 {
3909         struct irq_data *data = irq_get_irq_data(virq);
3910         struct irq_cfg *cfg = irq_cfg(virq);
3911         int ioapic = (int)(long)domain->host_data;
3912         int pin = (int)data->hwirq;
3913
3914         ioapic_mask_entry(ioapic, pin);
3915         __remove_pin_from_irq(cfg, ioapic, pin);
3916         WARN_ON(cfg->irq_2_pin != NULL);
3917         arch_teardown_hwirq(virq);
3918 }
3919
3920 int mp_set_gsi_attr(u32 gsi, int trigger, int polarity, int node)
3921 {
3922         int ret = 0;
3923         int ioapic, pin;
3924         struct mp_pin_info *info;
3925
3926         ioapic = mp_find_ioapic(gsi);
3927         if (ioapic < 0)
3928                 return -ENODEV;
3929
3930         pin = mp_find_ioapic_pin(ioapic, gsi);
3931         info = mp_pin_info(ioapic, pin);
3932         trigger = trigger ? 1 : 0;
3933         polarity = polarity ? 1 : 0;
3934
3935         mutex_lock(&ioapic_mutex);
3936         if (!info->set) {
3937                 info->trigger = trigger;
3938                 info->polarity = polarity;
3939                 info->node = node;
3940                 info->set = 1;
3941         } else if (info->trigger != trigger || info->polarity != polarity) {
3942                 ret = -EBUSY;
3943         }
3944         mutex_unlock(&ioapic_mutex);
3945
3946         return ret;
3947 }
3948
3949 /* Enable IOAPIC early just for system timer */
3950 void __init pre_init_apic_IRQ0(void)
3951 {
3952         struct io_apic_irq_attr attr = { 0, 0, 0, 0 };
3953
3954         printk(KERN_INFO "Early APIC setup for system timer0\n");
3955 #ifndef CONFIG_SMP
3956         physid_set_mask_of_physid(boot_cpu_physical_apicid,
3957                                          &phys_cpu_present_map);
3958 #endif
3959         setup_local_APIC();
3960
3961         io_apic_setup_irq_pin(0, 0, &attr);
3962         irq_set_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq,
3963                                       "edge");
3964 }