arch/x86/kernel/cpu/common.c

   1 #include <linux/bootmem.h>
   2 #include <linux/linkage.h>
   3 #include <linux/bitops.h>
   4 #include <linux/kernel.h>
   5 #include <linux/module.h>
   6 #include <linux/percpu.h>
   7 #include <linux/string.h>
   8 #include <linux/ctype.h>
   9 #include <linux/delay.h>
  10 #include <linux/sched.h>
  11 #include <linux/init.h>
  12 #include <linux/kprobes.h>
  13 #include <linux/kgdb.h>
  14 #include <linux/smp.h>
  15 #include <linux/io.h>
  16 #include <linux/syscore_ops.h>
  17
  18 #include <asm/stackprotector.h>
  19 #include <asm/perf_event.h>
  20 #include <asm/mmu_context.h>
  21 #include <asm/archrandom.h>
  22 #include <asm/hypervisor.h>
  23 #include <asm/processor.h>
  24 #include <asm/tlbflush.h>
  25 #include <asm/debugreg.h>
  26 #include <asm/sections.h>
  27 #include <asm/vsyscall.h>
  28 #include <linux/topology.h>
  29 #include <linux/cpumask.h>
  30 #include <asm/pgtable.h>
  31 #include <linux/atomic.h>
  32 #include <asm/proto.h>
  33 #include <asm/setup.h>
  34 #include <asm/apic.h>
  35 #include <asm/desc.h>
  36 #include <asm/fpu/internal.h>
  37 #include <asm/mtrr.h>
  38 #include <linux/numa.h>
  39 #include <asm/asm.h>
  40 #include <asm/cpu.h>
  41 #include <asm/mce.h>
  42 #include <asm/msr.h>
  43 #include <asm/pat.h>
  44 #include <asm/microcode.h>
  45 #include <asm/microcode_intel.h>
  46
  47 #ifdef CONFIG_X86_LOCAL_APIC
  48 #include <asm/uv/uv.h>
  49 #endif
  50
  51 #include "cpu.h"
  52
  53 /* all of these masks are initialized in setup_cpu_local_masks() */
  54 cpumask_var_t cpu_initialized_mask;
  55 cpumask_var_t cpu_callout_mask;
  56 cpumask_var_t cpu_callin_mask;
  57
  58 /* representing cpus for which sibling maps can be computed */
  59 cpumask_var_t cpu_sibling_setup_mask;
  60
  61 /* correctly size the local cpu masks */
  62 void __init setup_cpu_local_masks(void)
  63 {
  64         alloc_bootmem_cpumask_var(&cpu_initialized_mask);
  65         alloc_bootmem_cpumask_var(&cpu_callin_mask);
  66         alloc_bootmem_cpumask_var(&cpu_callout_mask);
  67         alloc_bootmem_cpumask_var(&cpu_sibling_setup_mask);
  68 }
  69
  70 static void default_init(struct cpuinfo_x86 *c)
  71 {
  72 #ifdef CONFIG_X86_64
  73         cpu_detect_cache_sizes(c);
  74 #else
  75         /* Not much we can do here... */
  76         /* Check if at least it has cpuid */
  77         if (c->cpuid_level == -1) {
  78                 /* No cpuid. It must be an ancient CPU */
  79                 if (c->x86 == 4)
  80                         strcpy(c->x86_model_id, "486");
  81                 else if (c->x86 == 3)
  82                         strcpy(c->x86_model_id, "386");
  83         }
  84 #endif
  85 }
  86
  87 static const struct cpu_dev default_cpu = {
  88         .c_init         = default_init,
  89         .c_vendor       = "Unknown",
  90         .c_x86_vendor   = X86_VENDOR_UNKNOWN,
  91 };
  92
  93 static const struct cpu_dev *this_cpu = &default_cpu;
  94
  95 DEFINE_PER_CPU_PAGE_ALIGNED(struct gdt_page, gdt_page) = { .gdt = {
  96 #ifdef CONFIG_X86_64
  97         /*
  98          * We need valid kernel segments for data and code in long mode too
  99          * IRET will check the segment types  kkeil 2000/10/28
 100          * Also sysret mandates a special GDT layout
 101          *
 102          * TLS descriptors are currently at a different place compared to i386.
 103          * Hopefully nobody expects them at a fixed place (Wine?)
 104          */
 105         [GDT_ENTRY_KERNEL32_CS]         = GDT_ENTRY_INIT(0xc09b, 0, 0xfffff),
 106         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xa09b, 0, 0xfffff),
 107         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc093, 0, 0xfffff),
 108         [GDT_ENTRY_DEFAULT_USER32_CS]   = GDT_ENTRY_INIT(0xc0fb, 0, 0xfffff),
 109         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f3, 0, 0xfffff),
 110         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xa0fb, 0, 0xfffff),
 111 #else
 112         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xc09a, 0, 0xfffff),
 113         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 114         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xc0fa, 0, 0xfffff),
 115         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f2, 0, 0xfffff),
 116         /*
 117          * Segments used for calling PnP BIOS have byte granularity.
 118          * They code segments and data segments have fixed 64k limits,
 119          * the transfer segment sizes are set at run time.
 120          */
 121         /* 32-bit code */
 122         [GDT_ENTRY_PNPBIOS_CS32]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 123         /* 16-bit code */
 124         [GDT_ENTRY_PNPBIOS_CS16]        = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 125         /* 16-bit data */
 126         [GDT_ENTRY_PNPBIOS_DS]          = GDT_ENTRY_INIT(0x0092, 0, 0xffff),
 127         /* 16-bit data */
 128         [GDT_ENTRY_PNPBIOS_TS1]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 129         /* 16-bit data */
 130         [GDT_ENTRY_PNPBIOS_TS2]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 131         /*
 132          * The APM segments have byte granularity and their bases
 133          * are set at run time.  All have 64k limits.
 134          */
 135         /* 32-bit code */
 136         [GDT_ENTRY_APMBIOS_BASE]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 137         /* 16-bit code */
 138         [GDT_ENTRY_APMBIOS_BASE+1]      = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 139         /* data */
 140         [GDT_ENTRY_APMBIOS_BASE+2]      = GDT_ENTRY_INIT(0x4092, 0, 0xffff),
 141
 142         [GDT_ENTRY_ESPFIX_SS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 143         [GDT_ENTRY_PERCPU]              = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 144         GDT_STACK_CANARY_INIT
 145 #endif
 146 } };
 147 EXPORT_PER_CPU_SYMBOL_GPL(gdt_page);
 148
 149 static int __init x86_mpx_setup(char *s)
 150 {
 151         /* require an exact match without trailing characters */
 152         if (strlen(s))
 153                 return 0;
 154
 155         /* do not emit a message if the feature is not present */
 156         if (!boot_cpu_has(X86_FEATURE_MPX))
 157                 return 1;
 158
 159         setup_clear_cpu_cap(X86_FEATURE_MPX);
 160         pr_info("nompx: Intel Memory Protection Extensions (MPX) disabled\n");
 161         return 1;
 162 }
 163 __setup("nompx", x86_mpx_setup);
 164
 165 static int __init x86_noinvpcid_setup(char *s)
 166 {
 167         /* noinvpcid doesn't accept parameters */
 168         if (s)
 169                 return -EINVAL;
 170
 171         /* do not emit a message if the feature is not present */
 172         if (!boot_cpu_has(X86_FEATURE_INVPCID))
 173                 return 0;
 174
 175         setup_clear_cpu_cap(X86_FEATURE_INVPCID);
 176         pr_info("noinvpcid: INVPCID feature disabled\n");
 177         return 0;
 178 }
 179 early_param("noinvpcid", x86_noinvpcid_setup);
 180
 181 #ifdef CONFIG_X86_32
 182 static int cachesize_override = -1;
 183 static int disable_x86_serial_nr = 1;
 184
 185 static int __init cachesize_setup(char *str)
 186 {
 187         get_option(&str, &cachesize_override);
 188         return 1;
 189 }
 190 __setup("cachesize=", cachesize_setup);
 191
 192 static int __init x86_sep_setup(char *s)
 193 {
 194         setup_clear_cpu_cap(X86_FEATURE_SEP);
 195         return 1;
 196 }
 197 __setup("nosep", x86_sep_setup);
 198
 199 /* Standard macro to see if a specific flag is changeable */
 200 static inline int flag_is_changeable_p(u32 flag)
 201 {
 202         u32 f1, f2;
 203
 204         /*
 205          * Cyrix and IDT cpus allow disabling of CPUID
 206          * so the code below may return different results
 207          * when it is executed before and after enabling
 208          * the CPUID. Add "volatile" to not allow gcc to
 209          * optimize the subsequent calls to this function.
 210          */
 211         asm volatile ("pushfl           \n\t"
 212                       "pushfl           \n\t"
 213                       "popl %0          \n\t"
 214                       "movl %0, %1      \n\t"
 215                       "xorl %2, %0      \n\t"
 216                       "pushl %0         \n\t"
 217                       "popfl            \n\t"
 218                       "pushfl           \n\t"
 219                       "popl %0          \n\t"
 220                       "popfl            \n\t"
 221
 222                       : "=&r" (f1), "=&r" (f2)
 223                       : "ir" (flag));
 224
 225         return ((f1^f2) & flag) != 0;
 226 }
 227
 228 /* Probe for the CPUID instruction */
 229 int have_cpuid_p(void)
 230 {
 231         return flag_is_changeable_p(X86_EFLAGS_ID);
 232 }
 233
 234 static void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 235 {
 236         unsigned long lo, hi;
 237
 238         if (!cpu_has(c, X86_FEATURE_PN) || !disable_x86_serial_nr)
 239                 return;
 240
 241         /* Disable processor serial number: */
 242
 243         rdmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 244         lo |= 0x200000;
 245         wrmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 246
 247         printk(KERN_NOTICE "CPU serial number disabled.\n");
 248         clear_cpu_cap(c, X86_FEATURE_PN);
 249
 250         /* Disabling the serial number may affect the cpuid level */
 251         c->cpuid_level = cpuid_eax(0);
 252 }
 253
 254 static int __init x86_serial_nr_setup(char *s)
 255 {
 256         disable_x86_serial_nr = 0;
 257         return 1;
 258 }
 259 __setup("serialnumber", x86_serial_nr_setup);
 260 #else
 261 static inline int flag_is_changeable_p(u32 flag)
 262 {
 263         return 1;
 264 }
 265 static inline void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 266 {
 267 }
 268 #endif
 269
 270 static __init int setup_disable_smep(char *arg)
 271 {
 272         setup_clear_cpu_cap(X86_FEATURE_SMEP);
 273         return 1;
 274 }
 275 __setup("nosmep", setup_disable_smep);
 276
 277 static __always_inline void setup_smep(struct cpuinfo_x86 *c)
 278 {
 279         if (cpu_has(c, X86_FEATURE_SMEP))
 280                 cr4_set_bits(X86_CR4_SMEP);
 281 }
 282
 283 static __init int setup_disable_smap(char *arg)
 284 {
 285         setup_clear_cpu_cap(X86_FEATURE_SMAP);
 286         return 1;
 287 }
 288 __setup("nosmap", setup_disable_smap);
 289
 290 static __always_inline void setup_smap(struct cpuinfo_x86 *c)
 291 {
 292         unsigned long eflags = native_save_fl();
 293
 294         /* This should have been cleared long ago */
 295         BUG_ON(eflags & X86_EFLAGS_AC);
 296
 297         if (cpu_has(c, X86_FEATURE_SMAP)) {
 298 #ifdef CONFIG_X86_SMAP
 299                 cr4_set_bits(X86_CR4_SMAP);
 300 #else
 301                 cr4_clear_bits(X86_CR4_SMAP);
 302 #endif
 303         }
 304 }
 305
 306 /*
 307  * Some CPU features depend on higher CPUID levels, which may not always
 308  * be available due to CPUID level capping or broken virtualization
 309  * software.  Add those features to this table to auto-disable them.
 310  */
 311 struct cpuid_dependent_feature {
 312         u32 feature;
 313         u32 level;
 314 };
 315
 316 static const struct cpuid_dependent_feature
 317 cpuid_dependent_features[] = {
 318         { X86_FEATURE_MWAIT,            0x00000005 },
 319         { X86_FEATURE_DCA,              0x00000009 },
 320         { X86_FEATURE_XSAVE,            0x0000000d },
 321         { 0, 0 }
 322 };
 323
 324 static void filter_cpuid_features(struct cpuinfo_x86 *c, bool warn)
 325 {
 326         const struct cpuid_dependent_feature *df;
 327
 328         for (df = cpuid_dependent_features; df->feature; df++) {
 329
 330                 if (!cpu_has(c, df->feature))
 331                         continue;
 332                 /*
 333                  * Note: cpuid_level is set to -1 if unavailable, but
 334                  * extended_extended_level is set to 0 if unavailable
 335                  * and the legitimate extended levels are all negative
 336                  * when signed; hence the weird messing around with
 337                  * signs here...
 338                  */
 339                 if (!((s32)df->level < 0 ?
 340                      (u32)df->level > (u32)c->extended_cpuid_level :
 341                      (s32)df->level > (s32)c->cpuid_level))
 342                         continue;
 343
 344                 clear_cpu_cap(c, df->feature);
 345                 if (!warn)
 346                         continue;
 347
 348                 printk(KERN_WARNING
 349                        "CPU: CPU feature " X86_CAP_FMT " disabled, no CPUID level 0x%x\n",
 350                                 x86_cap_flag(df->feature), df->level);
 351         }
 352 }
 353
 354 /*
 355  * Naming convention should be: <Name> [(<Codename>)]
 356  * This table only is used unless init_<vendor>() below doesn't set it;
 357  * in particular, if CPUID levels 0x80000002..4 are supported, this
 358  * isn't used
 359  */
 360
 361 /* Look up CPU names by table lookup. */
 362 static const char *table_lookup_model(struct cpuinfo_x86 *c)
 363 {
 364 #ifdef CONFIG_X86_32
 365         const struct legacy_cpu_model_info *info;
 366
 367         if (c->x86_model >= 16)
 368                 return NULL;    /* Range check */
 369
 370         if (!this_cpu)
 371                 return NULL;
 372
 373         info = this_cpu->legacy_models;
 374
 375         while (info->family) {
 376                 if (info->family == c->x86)
 377                         return info->model_names[c->x86_model];
 378                 info++;
 379         }
 380 #endif
 381         return NULL;            /* Not found */
 382 }
 383
 384 __u32 cpu_caps_cleared[NCAPINTS];
 385 __u32 cpu_caps_set[NCAPINTS];
 386
 387 void load_percpu_segment(int cpu)
 388 {
 389 #ifdef CONFIG_X86_32
 390         loadsegment(fs, __KERNEL_PERCPU);
 391 #else
 392         loadsegment(gs, 0);
 393         wrmsrl(MSR_GS_BASE, (unsigned long)per_cpu(irq_stack_union.gs_base, cpu));
 394 #endif
 395         load_stack_canary_segment();
 396 }
 397
 398 /*
 399  * Current gdt points %fs at the "master" per-cpu area: after this,
 400  * it's on the real one.
 401  */
 402 void switch_to_new_gdt(int cpu)
 403 {
 404         struct desc_ptr gdt_descr;
 405
 406         gdt_descr.address = (long)get_cpu_gdt_table(cpu);
 407         gdt_descr.size = GDT_SIZE - 1;
 408         load_gdt(&gdt_descr);
 409         /* Reload the per-cpu base */
 410
 411         load_percpu_segment(cpu);
 412 }
 413
 414 static const struct cpu_dev *cpu_devs[X86_VENDOR_NUM] = {};
 415
 416 static void get_model_name(struct cpuinfo_x86 *c)
 417 {
 418         unsigned int *v;
 419         char *p, *q, *s;
 420
 421         if (c->extended_cpuid_level < 0x80000004)
 422                 return;
 423
 424         v = (unsigned int *)c->x86_model_id;
 425         cpuid(0x80000002, &v[0], &v[1], &v[2], &v[3]);
 426         cpuid(0x80000003, &v[4], &v[5], &v[6], &v[7]);
 427         cpuid(0x80000004, &v[8], &v[9], &v[10], &v[11]);
 428         c->x86_model_id[48] = 0;
 429
 430         /* Trim whitespace */
 431         p = q = s = &c->x86_model_id[0];
 432
 433         while (*p == ' ')
 434                 p++;
 435
 436         while (*p) {
 437                 /* Note the last non-whitespace index */
 438                 if (!isspace(*p))
 439                         s = q;
 440
 441                 *q++ = *p++;
 442         }
 443
 444         *(s + 1) = '\0';
 445 }
 446
 447 void cpu_detect_cache_sizes(struct cpuinfo_x86 *c)
 448 {
 449         unsigned int n, dummy, ebx, ecx, edx, l2size;
 450
 451         n = c->extended_cpuid_level;
 452
 453         if (n >= 0x80000005) {
 454                 cpuid(0x80000005, &dummy, &ebx, &ecx, &edx);
 455                 c->x86_cache_size = (ecx>>24) + (edx>>24);
 456 #ifdef CONFIG_X86_64
 457                 /* On K8 L1 TLB is inclusive, so don't count it */
 458                 c->x86_tlbsize = 0;
 459 #endif
 460         }
 461
 462         if (n < 0x80000006)     /* Some chips just has a large L1. */
 463                 return;
 464
 465         cpuid(0x80000006, &dummy, &ebx, &ecx, &edx);
 466         l2size = ecx >> 16;
 467
 468 #ifdef CONFIG_X86_64
 469         c->x86_tlbsize += ((ebx >> 16) & 0xfff) + (ebx & 0xfff);
 470 #else
 471         /* do processor-specific cache resizing */
 472         if (this_cpu->legacy_cache_size)
 473                 l2size = this_cpu->legacy_cache_size(c, l2size);
 474
 475         /* Allow user to override all this if necessary. */
 476         if (cachesize_override != -1)
 477                 l2size = cachesize_override;
 478
 479         if (l2size == 0)
 480                 return;         /* Again, no L2 cache is possible */
 481 #endif
 482
 483         c->x86_cache_size = l2size;
 484 }
 485
 486 u16 __read_mostly tlb_lli_4k[NR_INFO];
 487 u16 __read_mostly tlb_lli_2m[NR_INFO];
 488 u16 __read_mostly tlb_lli_4m[NR_INFO];
 489 u16 __read_mostly tlb_lld_4k[NR_INFO];
 490 u16 __read_mostly tlb_lld_2m[NR_INFO];
 491 u16 __read_mostly tlb_lld_4m[NR_INFO];
 492 u16 __read_mostly tlb_lld_1g[NR_INFO];
 493
 494 static void cpu_detect_tlb(struct cpuinfo_x86 *c)
 495 {
 496         if (this_cpu->c_detect_tlb)
 497                 this_cpu->c_detect_tlb(c);
 498
 499         pr_info("Last level iTLB entries: 4KB %d, 2MB %d, 4MB %d\n",
 500                 tlb_lli_4k[ENTRIES], tlb_lli_2m[ENTRIES],
 501                 tlb_lli_4m[ENTRIES]);
 502
 503         pr_info("Last level dTLB entries: 4KB %d, 2MB %d, 4MB %d, 1GB %d\n",
 504                 tlb_lld_4k[ENTRIES], tlb_lld_2m[ENTRIES],
 505                 tlb_lld_4m[ENTRIES], tlb_lld_1g[ENTRIES]);
 506 }
 507
 508 void detect_ht(struct cpuinfo_x86 *c)
 509 {
 510 #ifdef CONFIG_SMP
 511         u32 eax, ebx, ecx, edx;
 512         int index_msb, core_bits;
 513         static bool printed;
 514
 515         if (!cpu_has(c, X86_FEATURE_HT))
 516                 return;
 517
 518         if (cpu_has(c, X86_FEATURE_CMP_LEGACY))
 519                 goto out;
 520
 521         if (cpu_has(c, X86_FEATURE_XTOPOLOGY))
 522                 return;
 523
 524         cpuid(1, &eax, &ebx, &ecx, &edx);
 525
 526         smp_num_siblings = (ebx & 0xff0000) >> 16;
 527
 528         if (smp_num_siblings == 1) {
 529                 printk_once(KERN_INFO "CPU0: Hyper-Threading is disabled\n");
 530                 goto out;
 531         }
 532
 533         if (smp_num_siblings <= 1)
 534                 goto out;
 535
 536         index_msb = get_count_order(smp_num_siblings);
 537         c->phys_proc_id = apic->phys_pkg_id(c->initial_apicid, index_msb);
 538
 539         smp_num_siblings = smp_num_siblings / c->x86_max_cores;
 540
 541         index_msb = get_count_order(smp_num_siblings);
 542
 543         core_bits = get_count_order(c->x86_max_cores);
 544
 545         c->cpu_core_id = apic->phys_pkg_id(c->initial_apicid, index_msb) &
 546                                        ((1 << core_bits) - 1);
 547
 548 out:
 549         if (!printed && (c->x86_max_cores * smp_num_siblings) > 1) {
 550                 printk(KERN_INFO  "CPU: Physical Processor ID: %d\n",
 551                        c->phys_proc_id);
 552                 printk(KERN_INFO  "CPU: Processor Core ID: %d\n",
 553                        c->cpu_core_id);
 554                 printed = 1;
 555         }
 556 #endif
 557 }
 558
 559 static void get_cpu_vendor(struct cpuinfo_x86 *c)
 560 {
 561         char *v = c->x86_vendor_id;
 562         int i;
 563
 564         for (i = 0; i < X86_VENDOR_NUM; i++) {
 565                 if (!cpu_devs[i])
 566                         break;
 567
 568                 if (!strcmp(v, cpu_devs[i]->c_ident[0]) ||
 569                     (cpu_devs[i]->c_ident[1] &&
 570                      !strcmp(v, cpu_devs[i]->c_ident[1]))) {
 571
 572                         this_cpu = cpu_devs[i];
 573                         c->x86_vendor = this_cpu->c_x86_vendor;
 574                         return;
 575                 }
 576         }
 577
 578         printk_once(KERN_ERR
 579                         "CPU: vendor_id '%s' unknown, using generic init.\n" \
 580                         "CPU: Your system may be unstable.\n", v);
 581
 582         c->x86_vendor = X86_VENDOR_UNKNOWN;
 583         this_cpu = &default_cpu;
 584 }
 585
 586 void cpu_detect(struct cpuinfo_x86 *c)
 587 {
 588         /* Get vendor name */
 589         cpuid(0x00000000, (unsigned int *)&c->cpuid_level,
 590               (unsigned int *)&c->x86_vendor_id[0],
 591               (unsigned int *)&c->x86_vendor_id[8],
 592               (unsigned int *)&c->x86_vendor_id[4]);
 593
 594         c->x86 = 4;
 595         /* Intel-defined flags: level 0x00000001 */
 596         if (c->cpuid_level >= 0x00000001) {
 597                 u32 junk, tfms, cap0, misc;
 598
 599                 cpuid(0x00000001, &tfms, &misc, &junk, &cap0);
 600                 c->x86          = x86_family(tfms);
 601                 c->x86_model    = x86_model(tfms);
 602                 c->x86_mask     = x86_stepping(tfms);
 603
 604                 if (cap0 & (1<<19)) {
 605                         c->x86_clflush_size = ((misc >> 8) & 0xff) * 8;
 606                         c->x86_cache_alignment = c->x86_clflush_size;
 607                 }
 608         }
 609 }
 610
 611 void get_cpu_cap(struct cpuinfo_x86 *c)
 612 {
 613         u32 eax, ebx, ecx, edx;
 614
 615         /* Intel-defined flags: level 0x00000001 */
 616         if (c->cpuid_level >= 0x00000001) {
 617                 cpuid(0x00000001, &eax, &ebx, &ecx, &edx);
 618
 619                 c->x86_capability[CPUID_1_ECX] = ecx;
 620                 c->x86_capability[CPUID_1_EDX] = edx;
 621         }
 622
 623         /* Additional Intel-defined flags: level 0x00000007 */
 624         if (c->cpuid_level >= 0x00000007) {
 625                 cpuid_count(0x00000007, 0, &eax, &ebx, &ecx, &edx);
 626
 627                 c->x86_capability[CPUID_7_0_EBX] = ebx;
 628
 629                 c->x86_capability[CPUID_6_EAX] = cpuid_eax(0x00000006);
 630                 c->x86_capability[CPUID_7_ECX] = ecx;
 631         }
 632
 633         /* Extended state features: level 0x0000000d */
 634         if (c->cpuid_level >= 0x0000000d) {
 635                 cpuid_count(0x0000000d, 1, &eax, &ebx, &ecx, &edx);
 636
 637                 c->x86_capability[CPUID_D_1_EAX] = eax;
 638         }
 639
 640         /* Additional Intel-defined flags: level 0x0000000F */
 641         if (c->cpuid_level >= 0x0000000F) {
 642
 643                 /* QoS sub-leaf, EAX=0Fh, ECX=0 */
 644                 cpuid_count(0x0000000F, 0, &eax, &ebx, &ecx, &edx);
 645                 c->x86_capability[CPUID_F_0_EDX] = edx;
 646
 647                 if (cpu_has(c, X86_FEATURE_CQM_LLC)) {
 648                         /* will be overridden if occupancy monitoring exists */
 649                         c->x86_cache_max_rmid = ebx;
 650
 651                         /* QoS sub-leaf, EAX=0Fh, ECX=1 */
 652                         cpuid_count(0x0000000F, 1, &eax, &ebx, &ecx, &edx);
 653                         c->x86_capability[CPUID_F_1_EDX] = edx;
 654
 655                         if (cpu_has(c, X86_FEATURE_CQM_OCCUP_LLC)) {
 656                                 c->x86_cache_max_rmid = ecx;
 657                                 c->x86_cache_occ_scale = ebx;
 658                         }
 659                 } else {
 660                         c->x86_cache_max_rmid = -1;
 661                         c->x86_cache_occ_scale = -1;
 662                 }
 663         }
 664
 665         /* AMD-defined flags: level 0x80000001 */
 666         eax = cpuid_eax(0x80000000);
 667         c->extended_cpuid_level = eax;
 668
 669         if ((eax & 0xffff0000) == 0x80000000) {
 670                 if (eax >= 0x80000001) {
 671                         cpuid(0x80000001, &eax, &ebx, &ecx, &edx);
 672
 673                         c->x86_capability[CPUID_8000_0001_ECX] = ecx;
 674                         c->x86_capability[CPUID_8000_0001_EDX] = edx;
 675                 }
 676         }
 677
 678         if (c->extended_cpuid_level >= 0x80000008) {
 679                 cpuid(0x80000008, &eax, &ebx, &ecx, &edx);
 680
 681                 c->x86_virt_bits = (eax >> 8) & 0xff;
 682                 c->x86_phys_bits = eax & 0xff;
 683                 c->x86_capability[CPUID_8000_0008_EBX] = ebx;
 684         }
 685 #ifdef CONFIG_X86_32
 686         else if (cpu_has(c, X86_FEATURE_PAE) || cpu_has(c, X86_FEATURE_PSE36))
 687                 c->x86_phys_bits = 36;
 688 #endif
 689
 690         if (c->extended_cpuid_level >= 0x80000007)
 691                 c->x86_power = cpuid_edx(0x80000007);
 692
 693         if (c->extended_cpuid_level >= 0x8000000a)
 694                 c->x86_capability[CPUID_8000_000A_EDX] = cpuid_edx(0x8000000a);
 695
 696         init_scattered_cpuid_features(c);
 697 }
 698
 699 static void identify_cpu_without_cpuid(struct cpuinfo_x86 *c)
 700 {
 701 #ifdef CONFIG_X86_32
 702         int i;
 703
 704         /*
 705          * First of all, decide if this is a 486 or higher
 706          * It's a 486 if we can modify the AC flag
 707          */
 708         if (flag_is_changeable_p(X86_EFLAGS_AC))
 709                 c->x86 = 4;
 710         else
 711                 c->x86 = 3;
 712
 713         for (i = 0; i < X86_VENDOR_NUM; i++)
 714                 if (cpu_devs[i] && cpu_devs[i]->c_identify) {
 715                         c->x86_vendor_id[0] = 0;
 716                         cpu_devs[i]->c_identify(c);
 717                         if (c->x86_vendor_id[0]) {
 718                                 get_cpu_vendor(c);
 719                                 break;
 720                         }
 721                 }
 722 #endif
 723 }
 724
 725 /*
 726  * Do minimum CPU detection early.
 727  * Fields really needed: vendor, cpuid_level, family, model, mask,
 728  * cache alignment.
 729  * The others are not touched to avoid unwanted side effects.
 730  *
 731  * WARNING: this function is only called on the BP.  Don't add code here
 732  * that is supposed to run on all CPUs.
 733  */
 734 static void __init early_identify_cpu(struct cpuinfo_x86 *c)
 735 {
 736 #ifdef CONFIG_X86_64
 737         c->x86_clflush_size = 64;
 738         c->x86_phys_bits = 36;
 739         c->x86_virt_bits = 48;
 740 #else
 741         c->x86_clflush_size = 32;
 742         c->x86_phys_bits = 32;
 743         c->x86_virt_bits = 32;
 744 #endif
 745         c->x86_cache_alignment = c->x86_clflush_size;
 746
 747         memset(&c->x86_capability, 0, sizeof c->x86_capability);
 748         c->extended_cpuid_level = 0;
 749
 750         if (!have_cpuid_p())
 751                 identify_cpu_without_cpuid(c);
 752
 753         /* cyrix could have cpuid enabled via c_identify()*/
 754         if (!have_cpuid_p())
 755                 return;
 756
 757         cpu_detect(c);
 758         get_cpu_vendor(c);
 759         get_cpu_cap(c);
 760
 761         if (this_cpu->c_early_init)
 762                 this_cpu->c_early_init(c);
 763
 764         c->cpu_index = 0;
 765         filter_cpuid_features(c, false);
 766
 767         if (this_cpu->c_bsp_init)
 768                 this_cpu->c_bsp_init(c);
 769
 770         setup_force_cpu_cap(X86_FEATURE_ALWAYS);
 771         fpu__init_system(c);
 772 }
 773
 774 void __init early_cpu_init(void)
 775 {
 776         const struct cpu_dev *const *cdev;
 777         int count = 0;
 778
 779 #ifdef CONFIG_PROCESSOR_SELECT
 780         printk(KERN_INFO "KERNEL supported cpus:\n");
 781 #endif
 782
 783         for (cdev = __x86_cpu_dev_start; cdev < __x86_cpu_dev_end; cdev++) {
 784                 const struct cpu_dev *cpudev = *cdev;
 785
 786                 if (count >= X86_VENDOR_NUM)
 787                         break;
 788                 cpu_devs[count] = cpudev;
 789                 count++;
 790
 791 #ifdef CONFIG_PROCESSOR_SELECT
 792                 {
 793                         unsigned int j;
 794
 795                         for (j = 0; j < 2; j++) {
 796                                 if (!cpudev->c_ident[j])
 797                                         continue;
 798                                 printk(KERN_INFO "  %s %s\n", cpudev->c_vendor,
 799                                         cpudev->c_ident[j]);
 800                         }
 801                 }
 802 #endif
 803         }
 804         early_identify_cpu(&boot_cpu_data);
 805 }
 806
 807 /*
 808  * The NOPL instruction is supposed to exist on all CPUs of family >= 6;
 809  * unfortunately, that's not true in practice because of early VIA
 810  * chips and (more importantly) broken virtualizers that are not easy
 811  * to detect. In the latter case it doesn't even *fail* reliably, so
 812  * probing for it doesn't even work. Disable it completely on 32-bit
 813  * unless we can find a reliable way to detect all the broken cases.
 814  * Enable it explicitly on 64-bit for non-constant inputs of cpu_has().
 815  */
 816 static void detect_nopl(struct cpuinfo_x86 *c)
 817 {
 818 #ifdef CONFIG_X86_32
 819         clear_cpu_cap(c, X86_FEATURE_NOPL);
 820 #else
 821         set_cpu_cap(c, X86_FEATURE_NOPL);
 822 #endif
 823 }
 824
 825 static void generic_identify(struct cpuinfo_x86 *c)
 826 {
 827         c->extended_cpuid_level = 0;
 828
 829         if (!have_cpuid_p())
 830                 identify_cpu_without_cpuid(c);
 831
 832         /* cyrix could have cpuid enabled via c_identify()*/
 833         if (!have_cpuid_p())
 834                 return;
 835
 836         cpu_detect(c);
 837
 838         get_cpu_vendor(c);
 839
 840         get_cpu_cap(c);
 841
 842         if (c->cpuid_level >= 0x00000001) {
 843                 c->initial_apicid = (cpuid_ebx(1) >> 24) & 0xFF;
 844 #ifdef CONFIG_X86_32
 845 # ifdef CONFIG_SMP
 846                 c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
 847 # else
 848                 c->apicid = c->initial_apicid;
 849 # endif
 850 #endif
 851                 c->phys_proc_id = c->initial_apicid;
 852         }
 853
 854         get_model_name(c); /* Default name */
 855
 856         detect_nopl(c);
 857 }
 858
 859 static void x86_init_cache_qos(struct cpuinfo_x86 *c)
 860 {
 861         /*
 862          * The heavy lifting of max_rmid and cache_occ_scale are handled
 863          * in get_cpu_cap().  Here we just set the max_rmid for the boot_cpu
 864          * in case CQM bits really aren't there in this CPU.
 865          */
 866         if (c != &boot_cpu_data) {
 867                 boot_cpu_data.x86_cache_max_rmid =
 868                         min(boot_cpu_data.x86_cache_max_rmid,
 869                             c->x86_cache_max_rmid);
 870         }
 871 }
 872
 873 /*
 874  * This does the hard work of actually picking apart the CPU stuff...
 875  */
 876 static void identify_cpu(struct cpuinfo_x86 *c)
 877 {
 878         int i;
 879
 880         c->loops_per_jiffy = loops_per_jiffy;
 881         c->x86_cache_size = -1;
 882         c->x86_vendor = X86_VENDOR_UNKNOWN;
 883         c->x86_model = c->x86_mask = 0; /* So far unknown... */
 884         c->x86_vendor_id[0] = '\0'; /* Unset */
 885         c->x86_model_id[0] = '\0';  /* Unset */
 886         c->x86_max_cores = 1;
 887         c->x86_coreid_bits = 0;
 888 #ifdef CONFIG_X86_64
 889         c->x86_clflush_size = 64;
 890         c->x86_phys_bits = 36;
 891         c->x86_virt_bits = 48;
 892 #else
 893         c->cpuid_level = -1;    /* CPUID not detected */
 894         c->x86_clflush_size = 32;
 895         c->x86_phys_bits = 32;
 896         c->x86_virt_bits = 32;
 897 #endif
 898         c->x86_cache_alignment = c->x86_clflush_size;
 899         memset(&c->x86_capability, 0, sizeof c->x86_capability);
 900
 901         generic_identify(c);
 902
 903         if (this_cpu->c_identify)
 904                 this_cpu->c_identify(c);
 905
 906         /* Clear/Set all flags overriden by options, after probe */
 907         for (i = 0; i < NCAPINTS; i++) {
 908                 c->x86_capability[i] &= ~cpu_caps_cleared[i];
 909                 c->x86_capability[i] |= cpu_caps_set[i];
 910         }
 911
 912 #ifdef CONFIG_X86_64
 913         c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
 914 #endif
 915
 916         /*
 917          * Vendor-specific initialization.  In this section we
 918          * canonicalize the feature flags, meaning if there are
 919          * features a certain CPU supports which CPUID doesn't
 920          * tell us, CPUID claiming incorrect flags, or other bugs,
 921          * we handle them here.
 922          *
 923          * At the end of this section, c->x86_capability better
 924          * indicate the features this CPU genuinely supports!
 925          */
 926         if (this_cpu->c_init)
 927                 this_cpu->c_init(c);
 928
 929         /* Disable the PN if appropriate */
 930         squash_the_stupid_serial_number(c);
 931
 932         /* Set up SMEP/SMAP */
 933         setup_smep(c);
 934         setup_smap(c);
 935
 936         /*
 937          * The vendor-specific functions might have changed features.
 938          * Now we do "generic changes."
 939          */
 940
 941         /* Filter out anything that depends on CPUID levels we don't have */
 942         filter_cpuid_features(c, true);
 943
 944         /* If the model name is still unset, do table lookup. */
 945         if (!c->x86_model_id[0]) {
 946                 const char *p;
 947                 p = table_lookup_model(c);
 948                 if (p)
 949                         strcpy(c->x86_model_id, p);
 950                 else
 951                         /* Last resort... */
 952                         sprintf(c->x86_model_id, "%02x/%02x",
 953                                 c->x86, c->x86_model);
 954         }
 955
 956 #ifdef CONFIG_X86_64
 957         detect_ht(c);
 958 #endif
 959
 960         init_hypervisor(c);
 961         x86_init_rdrand(c);
 962         x86_init_cache_qos(c);
 963
 964         /*
 965          * Clear/Set all flags overriden by options, need do it
 966          * before following smp all cpus cap AND.
 967          */
 968         for (i = 0; i < NCAPINTS; i++) {
 969                 c->x86_capability[i] &= ~cpu_caps_cleared[i];
 970                 c->x86_capability[i] |= cpu_caps_set[i];
 971         }
 972
 973         /*
 974          * On SMP, boot_cpu_data holds the common feature set between
 975          * all CPUs; so make sure that we indicate which features are
 976          * common between the CPUs.  The first time this routine gets
 977          * executed, c == &boot_cpu_data.
 978          */
 979         if (c != &boot_cpu_data) {
 980                 /* AND the already accumulated flags with these */
 981                 for (i = 0; i < NCAPINTS; i++)
 982                         boot_cpu_data.x86_capability[i] &= c->x86_capability[i];
 983
 984                 /* OR, i.e. replicate the bug flags */
 985                 for (i = NCAPINTS; i < NCAPINTS + NBUGINTS; i++)
 986                         c->x86_capability[i] |= boot_cpu_data.x86_capability[i];
 987         }
 988
 989         /* Init Machine Check Exception if available. */
 990         mcheck_cpu_init(c);
 991
 992         select_idle_routine(c);
 993
 994 #ifdef CONFIG_NUMA
 995         numa_add_cpu(smp_processor_id());
 996 #endif
 997 }
 998
 999 /*
1000  * Set up the CPU state needed to execute SYSENTER/SYSEXIT instructions
1001  * on 32-bit kernels:
1002  */
1003 #ifdef CONFIG_X86_32
1004 void enable_sep_cpu(void)
1005 {
1006         struct tss_struct *tss;
1007         int cpu;
1008
1009         cpu = get_cpu();
1010         tss = &per_cpu(cpu_tss, cpu);
1011
1012         if (!boot_cpu_has(X86_FEATURE_SEP))
1013                 goto out;
1014
1015         /*
1016          * We cache MSR_IA32_SYSENTER_CS's value in the TSS's ss1 field --
1017          * see the big comment in struct x86_hw_tss's definition.
1018          */
1019
1020         tss->x86_tss.ss1 = __KERNEL_CS;
1021         wrmsr(MSR_IA32_SYSENTER_CS, tss->x86_tss.ss1, 0);
1022
1023         wrmsr(MSR_IA32_SYSENTER_ESP,
1024               (unsigned long)tss + offsetofend(struct tss_struct, SYSENTER_stack),
1025               0);
1026
1027         wrmsr(MSR_IA32_SYSENTER_EIP, (unsigned long)entry_SYSENTER_32, 0);
1028
1029 out:
1030         put_cpu();
1031 }
1032 #endif
1033
1034 void __init identify_boot_cpu(void)
1035 {
1036         identify_cpu(&boot_cpu_data);
1037         init_amd_e400_c1e_mask();
1038 #ifdef CONFIG_X86_32
1039         sysenter_setup();
1040         enable_sep_cpu();
1041 #endif
1042         cpu_detect_tlb(&boot_cpu_data);
1043 }
1044
1045 void identify_secondary_cpu(struct cpuinfo_x86 *c)
1046 {
1047         BUG_ON(c == &boot_cpu_data);
1048         identify_cpu(c);
1049 #ifdef CONFIG_X86_32
1050         enable_sep_cpu();
1051 #endif
1052         mtrr_ap_init();
1053 }
1054
1055 struct msr_range {
1056         unsigned        min;
1057         unsigned        max;
1058 };
1059
1060 static const struct msr_range msr_range_array[] = {
1061         { 0x00000000, 0x00000418},
1062         { 0xc0000000, 0xc000040b},
1063         { 0xc0010000, 0xc0010142},
1064         { 0xc0011000, 0xc001103b},
1065 };
1066
1067 static void __print_cpu_msr(void)
1068 {
1069         unsigned index_min, index_max;
1070         unsigned index;
1071         u64 val;
1072         int i;
1073
1074         for (i = 0; i < ARRAY_SIZE(msr_range_array); i++) {
1075                 index_min = msr_range_array[i].min;
1076                 index_max = msr_range_array[i].max;
1077
1078                 for (index = index_min; index < index_max; index++) {
1079                         if (rdmsrl_safe(index, &val))
1080                                 continue;
1081                         printk(KERN_INFO " MSR%08x: %016llx\n", index, val);
1082                 }
1083         }
1084 }
1085
1086 static int show_msr;
1087
1088 static __init int setup_show_msr(char *arg)
1089 {
1090         int num;
1091
1092         get_option(&arg, &num);
1093
1094         if (num > 0)
1095                 show_msr = num;
1096         return 1;
1097 }
1098 __setup("show_msr=", setup_show_msr);
1099
1100 static __init int setup_noclflush(char *arg)
1101 {
1102         setup_clear_cpu_cap(X86_FEATURE_CLFLUSH);
1103         setup_clear_cpu_cap(X86_FEATURE_CLFLUSHOPT);
1104         return 1;
1105 }
1106 __setup("noclflush", setup_noclflush);
1107
1108 void print_cpu_info(struct cpuinfo_x86 *c)
1109 {
1110         const char *vendor = NULL;
1111
1112         if (c->x86_vendor < X86_VENDOR_NUM) {
1113                 vendor = this_cpu->c_vendor;
1114         } else {
1115                 if (c->cpuid_level >= 0)
1116                         vendor = c->x86_vendor_id;
1117         }
1118
1119         if (vendor && !strstr(c->x86_model_id, vendor))
1120                 printk(KERN_CONT "%s ", vendor);
1121
1122         if (c->x86_model_id[0])
1123                 printk(KERN_CONT "%s", c->x86_model_id);
1124         else
1125                 printk(KERN_CONT "%d86", c->x86);
1126
1127         printk(KERN_CONT " (family: 0x%x, model: 0x%x", c->x86, c->x86_model);
1128
1129         if (c->x86_mask || c->cpuid_level >= 0)
1130                 printk(KERN_CONT ", stepping: 0x%x)\n", c->x86_mask);
1131         else
1132                 printk(KERN_CONT ")\n");
1133
1134         print_cpu_msr(c);
1135 }
1136
1137 void print_cpu_msr(struct cpuinfo_x86 *c)
1138 {
1139         if (c->cpu_index < show_msr)
1140                 __print_cpu_msr();
1141 }
1142
1143 static __init int setup_disablecpuid(char *arg)
1144 {
1145         int bit;
1146
1147         if (get_option(&arg, &bit) && bit < NCAPINTS*32)
1148                 setup_clear_cpu_cap(bit);
1149         else
1150                 return 0;
1151
1152         return 1;
1153 }
1154 __setup("clearcpuid=", setup_disablecpuid);
1155
1156 #ifdef CONFIG_X86_64
1157 struct desc_ptr idt_descr = { NR_VECTORS * 16 - 1, (unsigned long) idt_table };
1158 struct desc_ptr debug_idt_descr = { NR_VECTORS * 16 - 1,
1159                                     (unsigned long) debug_idt_table };
1160
1161 DEFINE_PER_CPU_FIRST(union irq_stack_union,
1162                      irq_stack_union) __aligned(PAGE_SIZE) __visible;
1163
1164 /*
1165  * The following percpu variables are hot.  Align current_task to
1166  * cacheline size such that they fall in the same cacheline.
1167  */
1168 DEFINE_PER_CPU(struct task_struct *, current_task) ____cacheline_aligned =
1169         &init_task;
1170 EXPORT_PER_CPU_SYMBOL(current_task);
1171
1172 DEFINE_PER_CPU(char *, irq_stack_ptr) =
1173         init_per_cpu_var(irq_stack_union.irq_stack) + IRQ_STACK_SIZE - 64;
1174
1175 DEFINE_PER_CPU(unsigned int, irq_count) __visible = -1;
1176
1177 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1178 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1179
1180 /*
1181  * Special IST stacks which the CPU switches to when it calls
1182  * an IST-marked descriptor entry. Up to 7 stacks (hardware
1183  * limit), all of them are 4K, except the debug stack which
1184  * is 8K.
1185  */
1186 static const unsigned int exception_stack_sizes[N_EXCEPTION_STACKS] = {
1187           [0 ... N_EXCEPTION_STACKS - 1]        = EXCEPTION_STKSZ,
1188           [DEBUG_STACK - 1]                     = DEBUG_STKSZ
1189 };
1190
1191 static DEFINE_PER_CPU_PAGE_ALIGNED(char, exception_stacks
1192         [(N_EXCEPTION_STACKS - 1) * EXCEPTION_STKSZ + DEBUG_STKSZ]);
1193
1194 /* May not be marked __init: used by software suspend */
1195 void syscall_init(void)
1196 {
1197         /*
1198          * LSTAR and STAR live in a bit strange symbiosis.
1199          * They both write to the same internal register. STAR allows to
1200          * set CS/DS but only a 32bit target. LSTAR sets the 64bit rip.
1201          */
1202         wrmsr(MSR_STAR, 0, (__USER32_CS << 16) | __KERNEL_CS);
1203         wrmsrl(MSR_LSTAR, (unsigned long)entry_SYSCALL_64);
1204
1205 #ifdef CONFIG_IA32_EMULATION
1206         wrmsrl(MSR_CSTAR, (unsigned long)entry_SYSCALL_compat);
1207         /*
1208          * This only works on Intel CPUs.
1209          * On AMD CPUs these MSRs are 32-bit, CPU truncates MSR_IA32_SYSENTER_EIP.
1210          * This does not cause SYSENTER to jump to the wrong location, because
1211          * AMD doesn't allow SYSENTER in long mode (either 32- or 64-bit).
1212          */
1213         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)__KERNEL_CS);
1214         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, 0ULL);
1215         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, (u64)entry_SYSENTER_compat);
1216 #else
1217         wrmsrl(MSR_CSTAR, (unsigned long)ignore_sysret);
1218         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)GDT_ENTRY_INVALID_SEG);
1219         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, 0ULL);
1220         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, 0ULL);
1221 #endif
1222
1223         /* Flags to clear on syscall */
1224         wrmsrl(MSR_SYSCALL_MASK,
1225                X86_EFLAGS_TF|X86_EFLAGS_DF|X86_EFLAGS_IF|
1226                X86_EFLAGS_IOPL|X86_EFLAGS_AC|X86_EFLAGS_NT);
1227 }
1228
1229 /*
1230  * Copies of the original ist values from the tss are only accessed during
1231  * debugging, no special alignment required.
1232  */
1233 DEFINE_PER_CPU(struct orig_ist, orig_ist);
1234
1235 static DEFINE_PER_CPU(unsigned long, debug_stack_addr);
1236 DEFINE_PER_CPU(int, debug_stack_usage);
1237
1238 int is_debug_stack(unsigned long addr)
1239 {
1240         return __this_cpu_read(debug_stack_usage) ||
1241                 (addr <= __this_cpu_read(debug_stack_addr) &&
1242                  addr > (__this_cpu_read(debug_stack_addr) - DEBUG_STKSZ));
1243 }
1244 NOKPROBE_SYMBOL(is_debug_stack);
1245
1246 DEFINE_PER_CPU(u32, debug_idt_ctr);
1247
1248 void debug_stack_set_zero(void)
1249 {
1250         this_cpu_inc(debug_idt_ctr);
1251         load_current_idt();
1252 }
1253 NOKPROBE_SYMBOL(debug_stack_set_zero);
1254
1255 void debug_stack_reset(void)
1256 {
1257         if (WARN_ON(!this_cpu_read(debug_idt_ctr)))
1258                 return;
1259         if (this_cpu_dec_return(debug_idt_ctr) == 0)
1260                 load_current_idt();
1261 }
1262 NOKPROBE_SYMBOL(debug_stack_reset);
1263
1264 #else   /* CONFIG_X86_64 */
1265
1266 DEFINE_PER_CPU(struct task_struct *, current_task) = &init_task;
1267 EXPORT_PER_CPU_SYMBOL(current_task);
1268 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1269 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1270
1271 /*
1272  * On x86_32, vm86 modifies tss.sp0, so sp0 isn't a reliable way to find
1273  * the top of the kernel stack.  Use an extra percpu variable to track the
1274  * top of the kernel stack directly.
1275  */
1276 DEFINE_PER_CPU(unsigned long, cpu_current_top_of_stack) =
1277         (unsigned long)&init_thread_union + THREAD_SIZE;
1278 EXPORT_PER_CPU_SYMBOL(cpu_current_top_of_stack);
1279
1280 #ifdef CONFIG_CC_STACKPROTECTOR
1281 DEFINE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
1282 #endif
1283
1284 #endif  /* CONFIG_X86_64 */
1285
1286 /*
1287  * Clear all 6 debug registers:
1288  */
1289 static void clear_all_debug_regs(void)
1290 {
1291         int i;
1292
1293         for (i = 0; i < 8; i++) {
1294                 /* Ignore db4, db5 */
1295                 if ((i == 4) || (i == 5))
1296                         continue;
1297
1298                 set_debugreg(0, i);
1299         }
1300 }
1301
1302 #ifdef CONFIG_KGDB
1303 /*
1304  * Restore debug regs if using kgdbwait and you have a kernel debugger
1305  * connection established.
1306  */
1307 static void dbg_restore_debug_regs(void)
1308 {
1309         if (unlikely(kgdb_connected && arch_kgdb_ops.correct_hw_break))
1310                 arch_kgdb_ops.correct_hw_break();
1311 }
1312 #else /* ! CONFIG_KGDB */
1313 #define dbg_restore_debug_regs()
1314 #endif /* ! CONFIG_KGDB */
1315
1316 static void wait_for_master_cpu(int cpu)
1317 {
1318 #ifdef CONFIG_SMP
1319         /*
1320          * wait for ACK from master CPU before continuing
1321          * with AP initialization
1322          */
1323         WARN_ON(cpumask_test_and_set_cpu(cpu, cpu_initialized_mask));
1324         while (!cpumask_test_cpu(cpu, cpu_callout_mask))
1325                 cpu_relax();
1326 #endif
1327 }
1328
1329 /*
1330  * cpu_init() initializes state that is per-CPU. Some data is already
1331  * initialized (naturally) in the bootstrap process, such as the GDT
1332  * and IDT. We reload them nevertheless, this function acts as a
1333  * 'CPU state barrier', nothing should get across.
1334  * A lot of state is already set up in PDA init for 64 bit
1335  */
1336 #ifdef CONFIG_X86_64
1337
1338 void cpu_init(void)
1339 {
1340         struct orig_ist *oist;
1341         struct task_struct *me;
1342         struct tss_struct *t;
1343         unsigned long v;
1344         int cpu = stack_smp_processor_id();
1345         int i;
1346
1347         wait_for_master_cpu(cpu);
1348
1349         /*
1350          * Initialize the CR4 shadow before doing anything that could
1351          * try to read it.
1352          */
1353         cr4_init_shadow();
1354
1355         /*
1356          * Load microcode on this cpu if a valid microcode is available.
1357          * This is early microcode loading procedure.
1358          */
1359         load_ucode_ap();
1360
1361         t = &per_cpu(cpu_tss, cpu);
1362         oist = &per_cpu(orig_ist, cpu);
1363
1364 #ifdef CONFIG_NUMA
1365         if (this_cpu_read(numa_node) == 0 &&
1366             early_cpu_to_node(cpu) != NUMA_NO_NODE)
1367                 set_numa_node(early_cpu_to_node(cpu));
1368 #endif
1369
1370         me = current;
1371
1372         pr_debug("Initializing CPU#%d\n", cpu);
1373
1374         cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1375
1376         /*
1377          * Initialize the per-CPU GDT with the boot GDT,
1378          * and set up the GDT descriptor:
1379          */
1380
1381         switch_to_new_gdt(cpu);
1382         loadsegment(fs, 0);
1383
1384         load_current_idt();
1385
1386         memset(me->thread.tls_array, 0, GDT_ENTRY_TLS_ENTRIES * 8);
1387         syscall_init();
1388
1389         wrmsrl(MSR_FS_BASE, 0);
1390         wrmsrl(MSR_KERNEL_GS_BASE, 0);
1391         barrier();
1392
1393         x86_configure_nx();
1394         x2apic_setup();
1395
1396         /*
1397          * set up and load the per-CPU TSS
1398          */
1399         if (!oist->ist[0]) {
1400                 char *estacks = per_cpu(exception_stacks, cpu);
1401
1402                 for (v = 0; v < N_EXCEPTION_STACKS; v++) {
1403                         estacks += exception_stack_sizes[v];
1404                         oist->ist[v] = t->x86_tss.ist[v] =
1405                                         (unsigned long)estacks;
1406                         if (v == DEBUG_STACK-1)
1407                                 per_cpu(debug_stack_addr, cpu) = (unsigned long)estacks;
1408                 }
1409         }
1410
1411         t->x86_tss.io_bitmap_base = offsetof(struct tss_struct, io_bitmap);
1412
1413         /*
1414          * <= is required because the CPU will access up to
1415          * 8 bits beyond the end of the IO permission bitmap.
1416          */
1417         for (i = 0; i <= IO_BITMAP_LONGS; i++)
1418                 t->io_bitmap[i] = ~0UL;
1419
1420         atomic_inc(&init_mm.mm_count);
1421         me->active_mm = &init_mm;
1422         BUG_ON(me->mm);
1423         enter_lazy_tlb(&init_mm, me);
1424
1425         load_sp0(t, &current->thread);
1426         set_tss_desc(cpu, t);
1427         load_TR_desc();
1428         load_mm_ldt(&init_mm);
1429
1430         clear_all_debug_regs();
1431         dbg_restore_debug_regs();
1432
1433         fpu__init_cpu();
1434
1435         if (is_uv_system())
1436                 uv_cpu_init();
1437 }
1438
1439 #else
1440
1441 void cpu_init(void)
1442 {
1443         int cpu = smp_processor_id();
1444         struct task_struct *curr = current;
1445         struct tss_struct *t = &per_cpu(cpu_tss, cpu);
1446         struct thread_struct *thread = &curr->thread;
1447
1448         wait_for_master_cpu(cpu);
1449
1450         /*
1451          * Initialize the CR4 shadow before doing anything that could
1452          * try to read it.
1453          */
1454         cr4_init_shadow();
1455
1456         show_ucode_info_early();
1457
1458         printk(KERN_INFO "Initializing CPU#%d\n", cpu);
1459
1460         if (cpu_feature_enabled(X86_FEATURE_VME) ||
1461             cpu_has_tsc ||
1462             boot_cpu_has(X86_FEATURE_DE))
1463                 cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1464
1465         load_current_idt();
1466         switch_to_new_gdt(cpu);
1467
1468         /*
1469          * Set up and load the per-CPU TSS and LDT
1470          */
1471         atomic_inc(&init_mm.mm_count);
1472         curr->active_mm = &init_mm;
1473         BUG_ON(curr->mm);
1474         enter_lazy_tlb(&init_mm, curr);
1475
1476         load_sp0(t, thread);
1477         set_tss_desc(cpu, t);
1478         load_TR_desc();
1479         load_mm_ldt(&init_mm);
1480
1481         t->x86_tss.io_bitmap_base = offsetof(struct tss_struct, io_bitmap);
1482
1483 #ifdef CONFIG_DOUBLEFAULT
1484         /* Set up doublefault TSS pointer in the GDT */
1485         __set_tss_desc(cpu, GDT_ENTRY_DOUBLEFAULT_TSS, &doublefault_tss);
1486 #endif
1487
1488         clear_all_debug_regs();
1489         dbg_restore_debug_regs();
1490
1491         fpu__init_cpu();
1492 }
1493 #endif
1494
1495 static void bsp_resume(void)
1496 {
1497         if (this_cpu->c_bsp_resume)
1498                 this_cpu->c_bsp_resume(&boot_cpu_data);
1499 }
1500
1501 static struct syscore_ops cpu_syscore_ops = {
1502         .resume         = bsp_resume,
1503 };
1504
1505 static int __init init_cpu_syscore(void)
1506 {
1507         register_syscore_ops(&cpu_syscore_ops);
1508         return 0;
1509 }
1510 core_initcall(init_cpu_syscore);