drivers/gpio/gpio-pxa.c

   1 /*
   2  *  linux/arch/arm/plat-pxa/gpio.c
   3  *
   4  *  Generic PXA GPIO handling
   5  *
   6  *  Author:     Nicolas Pitre
   7  *  Created:    Jun 15, 2001
   8  *  Copyright:  MontaVista Software Inc.
   9  *
  10  *  This program is free software; you can redistribute it and/or modify
  11  *  it under the terms of the GNU General Public License version 2 as
  12  *  published by the Free Software Foundation.
  13  */
  14 #include <linux/module.h>
  15 #include <linux/clk.h>
  16 #include <linux/err.h>
  17 #include <linux/gpio.h>
  18 #include <linux/gpio-pxa.h>
  19 #include <linux/init.h>
  20 #include <linux/irq.h>
  21 #include <linux/irqdomain.h>
  22 #include <linux/io.h>
  23 #include <linux/of.h>
  24 #include <linux/of_device.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/syscore_ops.h>
  27 #include <linux/slab.h>
  28
  29 #include <asm/mach/irq.h>
  30
  31 #include <mach/irqs.h>
  32
  33 /*
  34  * We handle the GPIOs by banks, each bank covers up to 32 GPIOs with
  35  * one set of registers. The register offsets are organized below:
  36  *
  37  *           GPLR    GPDR    GPSR    GPCR    GRER    GFER    GEDR
  38  * BANK 0 - 0x0000  0x000C  0x0018  0x0024  0x0030  0x003C  0x0048
  39  * BANK 1 - 0x0004  0x0010  0x001C  0x0028  0x0034  0x0040  0x004C
  40  * BANK 2 - 0x0008  0x0014  0x0020  0x002C  0x0038  0x0044  0x0050
  41  *
  42  * BANK 3 - 0x0100  0x010C  0x0118  0x0124  0x0130  0x013C  0x0148
  43  * BANK 4 - 0x0104  0x0110  0x011C  0x0128  0x0134  0x0140  0x014C
  44  * BANK 5 - 0x0108  0x0114  0x0120  0x012C  0x0138  0x0144  0x0150
  45  *
  46  * NOTE:
  47  *   BANK 3 is only available on PXA27x and later processors.
  48  *   BANK 4 and 5 are only available on PXA935
  49  */
  50
  51 #define GPLR_OFFSET     0x00
  52 #define GPDR_OFFSET     0x0C
  53 #define GPSR_OFFSET     0x18
  54 #define GPCR_OFFSET     0x24
  55 #define GRER_OFFSET     0x30
  56 #define GFER_OFFSET     0x3C
  57 #define GEDR_OFFSET     0x48
  58 #define GAFR_OFFSET     0x54
  59 #define ED_MASK_OFFSET  0x9C    /* GPIO edge detection for AP side */
  60
  61 #define BANK_OFF(n)     (((n) < 3) ? (n) << 2 : 0x100 + (((n) - 3) << 2))
  62
  63 int pxa_last_gpio;
  64 static int irq_base;
  65
  66 #ifdef CONFIG_OF
  67 static struct irq_domain *domain;
  68 static struct device_node *pxa_gpio_of_node;
  69 #endif
  70
  71 struct pxa_gpio_chip {
  72         struct gpio_chip chip;
  73         void __iomem    *regbase;
  74         char label[10];
  75
  76         unsigned long   irq_mask;
  77         unsigned long   irq_edge_rise;
  78         unsigned long   irq_edge_fall;
  79         int (*set_wake)(unsigned int gpio, unsigned int on);
  80
  81 #ifdef CONFIG_PM
  82         unsigned long   saved_gplr;
  83         unsigned long   saved_gpdr;
  84         unsigned long   saved_grer;
  85         unsigned long   saved_gfer;
  86 #endif
  87 };
  88
  89 enum pxa_gpio_type {
  90         PXA25X_GPIO = 0,
  91         PXA26X_GPIO,
  92         PXA27X_GPIO,
  93         PXA3XX_GPIO,
  94         PXA93X_GPIO,
  95         MMP_GPIO = 0x10,
  96         MMP2_GPIO,
  97 };
  98
  99 struct pxa_gpio_id {
 100         enum pxa_gpio_type      type;
 101         int                     gpio_nums;
 102 };
 103
 104 static DEFINE_SPINLOCK(gpio_lock);
 105 static struct pxa_gpio_chip *pxa_gpio_chips;
 106 static enum pxa_gpio_type gpio_type;
 107 static void __iomem *gpio_reg_base;
 108
 109 static struct pxa_gpio_id pxa25x_id = {
 110         .type           = PXA25X_GPIO,
 111         .gpio_nums      = 85,
 112 };
 113
 114 static struct pxa_gpio_id pxa26x_id = {
 115         .type           = PXA26X_GPIO,
 116         .gpio_nums      = 90,
 117 };
 118
 119 static struct pxa_gpio_id pxa27x_id = {
 120         .type           = PXA27X_GPIO,
 121         .gpio_nums      = 121,
 122 };
 123
 124 static struct pxa_gpio_id pxa3xx_id = {
 125         .type           = PXA3XX_GPIO,
 126         .gpio_nums      = 128,
 127 };
 128
 129 static struct pxa_gpio_id pxa93x_id = {
 130         .type           = PXA93X_GPIO,
 131         .gpio_nums      = 192,
 132 };
 133
 134 static struct pxa_gpio_id mmp_id = {
 135         .type           = MMP_GPIO,
 136         .gpio_nums      = 128,
 137 };
 138
 139 static struct pxa_gpio_id mmp2_id = {
 140         .type           = MMP2_GPIO,
 141         .gpio_nums      = 192,
 142 };
 143
 144 #define for_each_gpio_chip(i, c)                        \
 145         for (i = 0, c = &pxa_gpio_chips[0]; i <= pxa_last_gpio; i += 32, c++)
 146
 147 static inline void __iomem *gpio_chip_base(struct gpio_chip *c)
 148 {
 149         return container_of(c, struct pxa_gpio_chip, chip)->regbase;
 150 }
 151
 152 static inline struct pxa_gpio_chip *gpio_to_pxachip(unsigned gpio)
 153 {
 154         return &pxa_gpio_chips[gpio_to_bank(gpio)];
 155 }
 156
 157 static inline int gpio_is_pxa_type(int type)
 158 {
 159         return (type & MMP_GPIO) == 0;
 160 }
 161
 162 static inline int gpio_is_mmp_type(int type)
 163 {
 164         return (type & MMP_GPIO) != 0;
 165 }
 166
 167 /* GPIO86/87/88/89 on PXA26x have their direction bits in PXA_GPDR(2 inverted,
 168  * as well as their Alternate Function value being '1' for GPIO in GAFRx.
 169  */
 170 static inline int __gpio_is_inverted(int gpio)
 171 {
 172         if ((gpio_type == PXA26X_GPIO) && (gpio > 85))
 173                 return 1;
 174         return 0;
 175 }
 176
 177 /*
 178  * On PXA25x and PXA27x, GAFRx and GPDRx together decide the alternate
 179  * function of a GPIO, and GPDRx cannot be altered once configured. It
 180  * is attributed as "occupied" here (I know this terminology isn't
 181  * accurate, you are welcome to propose a better one :-)
 182  */
 183 static inline int __gpio_is_occupied(unsigned gpio)
 184 {
 185         struct pxa_gpio_chip *pxachip;
 186         void __iomem *base;
 187         unsigned long gafr = 0, gpdr = 0;
 188         int ret, af = 0, dir = 0;
 189
 190         pxachip = gpio_to_pxachip(gpio);
 191         base = gpio_chip_base(&pxachip->chip);
 192         gpdr = readl_relaxed(base + GPDR_OFFSET);
 193
 194         switch (gpio_type) {
 195         case PXA25X_GPIO:
 196         case PXA26X_GPIO:
 197         case PXA27X_GPIO:
 198                 gafr = readl_relaxed(base + GAFR_OFFSET);
 199                 af = (gafr >> ((gpio & 0xf) * 2)) & 0x3;
 200                 dir = gpdr & GPIO_bit(gpio);
 201
 202                 if (__gpio_is_inverted(gpio))
 203                         ret = (af != 1) || (dir == 0);
 204                 else
 205                         ret = (af != 0) || (dir != 0);
 206                 break;
 207         default:
 208                 ret = gpdr & GPIO_bit(gpio);
 209                 break;
 210         }
 211         return ret;
 212 }
 213
 214 static int pxa_gpio_to_irq(struct gpio_chip *chip, unsigned offset)
 215 {
 216         return chip->base + offset + irq_base;
 217 }
 218
 219 int pxa_irq_to_gpio(int irq)
 220 {
 221         return irq - irq_base;
 222 }
 223
 224 static int pxa_gpio_direction_input(struct gpio_chip *chip, unsigned offset)
 225 {
 226         void __iomem *base = gpio_chip_base(chip);
 227         uint32_t value, mask = 1 << offset;
 228         unsigned long flags;
 229
 230         spin_lock_irqsave(&gpio_lock, flags);
 231
 232         value = readl_relaxed(base + GPDR_OFFSET);
 233         if (__gpio_is_inverted(chip->base + offset))
 234                 value |= mask;
 235         else
 236                 value &= ~mask;
 237         writel_relaxed(value, base + GPDR_OFFSET);
 238
 239         spin_unlock_irqrestore(&gpio_lock, flags);
 240         return 0;
 241 }
 242
 243 static int pxa_gpio_direction_output(struct gpio_chip *chip,
 244                                      unsigned offset, int value)
 245 {
 246         void __iomem *base = gpio_chip_base(chip);
 247         uint32_t tmp, mask = 1 << offset;
 248         unsigned long flags;
 249
 250         writel_relaxed(mask, base + (value ? GPSR_OFFSET : GPCR_OFFSET));
 251
 252         spin_lock_irqsave(&gpio_lock, flags);
 253
 254         tmp = readl_relaxed(base + GPDR_OFFSET);
 255         if (__gpio_is_inverted(chip->base + offset))
 256                 tmp &= ~mask;
 257         else
 258                 tmp |= mask;
 259         writel_relaxed(tmp, base + GPDR_OFFSET);
 260
 261         spin_unlock_irqrestore(&gpio_lock, flags);
 262         return 0;
 263 }
 264
 265 static int pxa_gpio_get(struct gpio_chip *chip, unsigned offset)
 266 {
 267         return readl_relaxed(gpio_chip_base(chip) + GPLR_OFFSET) & (1 << offset);
 268 }
 269
 270 static void pxa_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
 271 {
 272         writel_relaxed(1 << offset, gpio_chip_base(chip) +
 273                                 (value ? GPSR_OFFSET : GPCR_OFFSET));
 274 }
 275
 276 #ifdef CONFIG_OF_GPIO
 277 static int pxa_gpio_of_xlate(struct gpio_chip *gc,
 278                              const struct of_phandle_args *gpiospec,
 279                              u32 *flags)
 280 {
 281         if (gpiospec->args[0] > pxa_last_gpio)
 282                 return -EINVAL;
 283
 284         if (gc != &pxa_gpio_chips[gpiospec->args[0] / 32].chip)
 285                 return -EINVAL;
 286
 287         if (flags)
 288                 *flags = gpiospec->args[1];
 289
 290         return gpiospec->args[0] % 32;
 291 }
 292 #endif
 293
 294 static int pxa_init_gpio_chip(int gpio_end,
 295                                         int (*set_wake)(unsigned int, unsigned int))
 296 {
 297         int i, gpio, nbanks = gpio_to_bank(gpio_end) + 1;
 298         struct pxa_gpio_chip *chips;
 299
 300         chips = kzalloc(nbanks * sizeof(struct pxa_gpio_chip), GFP_KERNEL);
 301         if (chips == NULL) {
 302                 pr_err("%s: failed to allocate GPIO chips\n", __func__);
 303                 return -ENOMEM;
 304         }
 305
 306         for (i = 0, gpio = 0; i < nbanks; i++, gpio += 32) {
 307                 struct gpio_chip *c = &chips[i].chip;
 308
 309                 sprintf(chips[i].label, "gpio-%d", i);
 310                 chips[i].regbase = gpio_reg_base + BANK_OFF(i);
 311                 chips[i].set_wake = set_wake;
 312
 313                 c->base  = gpio;
 314                 c->label = chips[i].label;
 315
 316                 c->direction_input  = pxa_gpio_direction_input;
 317                 c->direction_output = pxa_gpio_direction_output;
 318                 c->get = pxa_gpio_get;
 319                 c->set = pxa_gpio_set;
 320                 c->to_irq = pxa_gpio_to_irq;
 321 #ifdef CONFIG_OF_GPIO
 322                 c->of_node = pxa_gpio_of_node;
 323                 c->of_xlate = pxa_gpio_of_xlate;
 324                 c->of_gpio_n_cells = 2;
 325 #endif
 326
 327                 /* number of GPIOs on last bank may be less than 32 */
 328                 c->ngpio = (gpio + 31 > gpio_end) ? (gpio_end - gpio + 1) : 32;
 329                 gpiochip_add(c);
 330         }
 331         pxa_gpio_chips = chips;
 332         return 0;
 333 }
 334
 335 /* Update only those GRERx and GFERx edge detection register bits if those
 336  * bits are set in c->irq_mask
 337  */
 338 static inline void update_edge_detect(struct pxa_gpio_chip *c)
 339 {
 340         uint32_t grer, gfer;
 341
 342         grer = readl_relaxed(c->regbase + GRER_OFFSET) & ~c->irq_mask;
 343         gfer = readl_relaxed(c->regbase + GFER_OFFSET) & ~c->irq_mask;
 344         grer |= c->irq_edge_rise & c->irq_mask;
 345         gfer |= c->irq_edge_fall & c->irq_mask;
 346         writel_relaxed(grer, c->regbase + GRER_OFFSET);
 347         writel_relaxed(gfer, c->regbase + GFER_OFFSET);
 348 }
 349
 350 static int pxa_gpio_irq_type(struct irq_data *d, unsigned int type)
 351 {
 352         struct pxa_gpio_chip *c;
 353         int gpio = pxa_irq_to_gpio(d->irq);
 354         unsigned long gpdr, mask = GPIO_bit(gpio);
 355
 356         c = gpio_to_pxachip(gpio);
 357
 358         if (type == IRQ_TYPE_PROBE) {
 359                 /* Don't mess with enabled GPIOs using preconfigured edges or
 360                  * GPIOs set to alternate function or to output during probe
 361                  */
 362                 if ((c->irq_edge_rise | c->irq_edge_fall) & GPIO_bit(gpio))
 363                         return 0;
 364
 365                 if (__gpio_is_occupied(gpio))
 366                         return 0;
 367
 368                 type = IRQ_TYPE_EDGE_RISING | IRQ_TYPE_EDGE_FALLING;
 369         }
 370
 371         gpdr = readl_relaxed(c->regbase + GPDR_OFFSET);
 372
 373         if (__gpio_is_inverted(gpio))
 374                 writel_relaxed(gpdr | mask,  c->regbase + GPDR_OFFSET);
 375         else
 376                 writel_relaxed(gpdr & ~mask, c->regbase + GPDR_OFFSET);
 377
 378         if (type & IRQ_TYPE_EDGE_RISING)
 379                 c->irq_edge_rise |= mask;
 380         else
 381                 c->irq_edge_rise &= ~mask;
 382
 383         if (type & IRQ_TYPE_EDGE_FALLING)
 384                 c->irq_edge_fall |= mask;
 385         else
 386                 c->irq_edge_fall &= ~mask;
 387
 388         update_edge_detect(c);
 389
 390         pr_debug("%s: IRQ%d (GPIO%d) - edge%s%s\n", __func__, d->irq, gpio,
 391                 ((type & IRQ_TYPE_EDGE_RISING)  ? " rising"  : ""),
 392                 ((type & IRQ_TYPE_EDGE_FALLING) ? " falling" : ""));
 393         return 0;
 394 }
 395
 396 static void pxa_gpio_demux_handler(unsigned int irq, struct irq_desc *desc)
 397 {
 398         struct pxa_gpio_chip *c;
 399         int loop, gpio, gpio_base, n;
 400         unsigned long gedr;
 401         struct irq_chip *chip = irq_desc_get_chip(desc);
 402
 403         chained_irq_enter(chip, desc);
 404
 405         do {
 406                 loop = 0;
 407                 for_each_gpio_chip(gpio, c) {
 408                         gpio_base = c->chip.base;
 409
 410                         gedr = readl_relaxed(c->regbase + GEDR_OFFSET);
 411                         gedr = gedr & c->irq_mask;
 412                         writel_relaxed(gedr, c->regbase + GEDR_OFFSET);
 413
 414                         for_each_set_bit(n, &gedr, BITS_PER_LONG) {
 415                                 loop = 1;
 416
 417                                 generic_handle_irq(gpio_to_irq(gpio_base + n));
 418                         }
 419                 }
 420         } while (loop);
 421
 422         chained_irq_exit(chip, desc);
 423 }
 424
 425 static void pxa_ack_muxed_gpio(struct irq_data *d)
 426 {
 427         int gpio = pxa_irq_to_gpio(d->irq);
 428         struct pxa_gpio_chip *c = gpio_to_pxachip(gpio);
 429
 430         writel_relaxed(GPIO_bit(gpio), c->regbase + GEDR_OFFSET);
 431 }
 432
 433 static void pxa_mask_muxed_gpio(struct irq_data *d)
 434 {
 435         int gpio = pxa_irq_to_gpio(d->irq);
 436         struct pxa_gpio_chip *c = gpio_to_pxachip(gpio);
 437         uint32_t grer, gfer;
 438
 439         c->irq_mask &= ~GPIO_bit(gpio);
 440
 441         grer = readl_relaxed(c->regbase + GRER_OFFSET) & ~GPIO_bit(gpio);
 442         gfer = readl_relaxed(c->regbase + GFER_OFFSET) & ~GPIO_bit(gpio);
 443         writel_relaxed(grer, c->regbase + GRER_OFFSET);
 444         writel_relaxed(gfer, c->regbase + GFER_OFFSET);
 445 }
 446
 447 static int pxa_gpio_set_wake(struct irq_data *d, unsigned int on)
 448 {
 449         int gpio = pxa_irq_to_gpio(d->irq);
 450         struct pxa_gpio_chip *c = gpio_to_pxachip(gpio);
 451
 452         if (c->set_wake)
 453                 return c->set_wake(gpio, on);
 454         else
 455                 return 0;
 456 }
 457
 458 static void pxa_unmask_muxed_gpio(struct irq_data *d)
 459 {
 460         int gpio = pxa_irq_to_gpio(d->irq);
 461         struct pxa_gpio_chip *c = gpio_to_pxachip(gpio);
 462
 463         c->irq_mask |= GPIO_bit(gpio);
 464         update_edge_detect(c);
 465 }
 466
 467 static struct irq_chip pxa_muxed_gpio_chip = {
 468         .name           = "GPIO",
 469         .irq_ack        = pxa_ack_muxed_gpio,
 470         .irq_mask       = pxa_mask_muxed_gpio,
 471         .irq_unmask     = pxa_unmask_muxed_gpio,
 472         .irq_set_type   = pxa_gpio_irq_type,
 473         .irq_set_wake   = pxa_gpio_set_wake,
 474 };
 475
 476 static int pxa_gpio_nums(struct platform_device *pdev)
 477 {
 478         const struct platform_device_id *id = platform_get_device_id(pdev);
 479         struct pxa_gpio_id *pxa_id = (struct pxa_gpio_id *)id->driver_data;
 480         int count = 0;
 481
 482         switch (pxa_id->type) {
 483         case PXA25X_GPIO:
 484         case PXA26X_GPIO:
 485         case PXA27X_GPIO:
 486         case PXA3XX_GPIO:
 487         case PXA93X_GPIO:
 488         case MMP_GPIO:
 489         case MMP2_GPIO:
 490                 gpio_type = pxa_id->type;
 491                 count = pxa_id->gpio_nums - 1;
 492                 break;
 493         default:
 494                 count = -EINVAL;
 495                 break;
 496         }
 497         return count;
 498 }
 499
 500 #ifdef CONFIG_OF
 501 static struct of_device_id pxa_gpio_dt_ids[] = {
 502         { .compatible = "mrvl,pxa-gpio" },
 503         { .compatible = "mrvl,mmp-gpio", .data = (void *)MMP_GPIO },
 504         {}
 505 };
 506
 507 static int pxa_irq_domain_map(struct irq_domain *d, unsigned int irq,
 508                               irq_hw_number_t hw)
 509 {
 510         irq_set_chip_and_handler(irq, &pxa_muxed_gpio_chip,
 511                                  handle_edge_irq);
 512         set_irq_flags(irq, IRQF_VALID | IRQF_PROBE);
 513         return 0;
 514 }
 515
 516 const struct irq_domain_ops pxa_irq_domain_ops = {
 517         .map    = pxa_irq_domain_map,
 518         .xlate  = irq_domain_xlate_twocell,
 519 };
 520
 521 static int pxa_gpio_probe_dt(struct platform_device *pdev)
 522 {
 523         int ret, nr_banks, nr_gpios;
 524         struct device_node *prev, *next, *np = pdev->dev.of_node;
 525         const struct of_device_id *of_id =
 526                                 of_match_device(pxa_gpio_dt_ids, &pdev->dev);
 527
 528         if (!of_id) {
 529                 dev_err(&pdev->dev, "Failed to find gpio controller\n");
 530                 return -EFAULT;
 531         }
 532         gpio_type = (int)of_id->data;
 533
 534         next = of_get_next_child(np, NULL);
 535         prev = next;
 536         if (!next) {
 537                 dev_err(&pdev->dev, "Failed to find child gpio node\n");
 538                 ret = -EINVAL;
 539                 goto err;
 540         }
 541         for (nr_banks = 1; ; nr_banks++) {
 542                 next = of_get_next_child(np, prev);
 543                 if (!next)
 544                         break;
 545                 prev = next;
 546         }
 547         of_node_put(prev);
 548         nr_gpios = nr_banks << 5;
 549         pxa_last_gpio = nr_gpios - 1;
 550
 551         irq_base = irq_alloc_descs(-1, 0, nr_gpios, 0);
 552         if (irq_base < 0) {
 553                 dev_err(&pdev->dev, "Failed to allocate IRQ numbers\n");
 554                 goto err;
 555         }
 556         domain = irq_domain_add_legacy(np, nr_gpios, irq_base, 0,
 557                                        &pxa_irq_domain_ops, NULL);
 558         pxa_gpio_of_node = np;
 559         return 0;
 560 err:
 561         iounmap(gpio_reg_base);
 562         return ret;
 563 }
 564 #else
 565 #define pxa_gpio_probe_dt(pdev)         (-1)
 566 #endif
 567
 568 static int pxa_gpio_probe(struct platform_device *pdev)
 569 {
 570         struct pxa_gpio_chip *c;
 571         struct resource *res;
 572         struct clk *clk;
 573         struct pxa_gpio_platform_data *info;
 574         int gpio, irq, ret, use_of = 0;
 575         int irq0 = 0, irq1 = 0, irq_mux, gpio_offset = 0;
 576
 577         info = dev_get_platdata(&pdev->dev);
 578         if (info) {
 579                 irq_base = info->irq_base;
 580                 if (irq_base <= 0)
 581                         return -EINVAL;
 582                 pxa_last_gpio = pxa_gpio_nums(pdev);
 583         } else {
 584                 irq_base = 0;
 585                 use_of = 1;
 586                 ret = pxa_gpio_probe_dt(pdev);
 587                 if (ret < 0)
 588                         return -EINVAL;
 589         }
 590
 591         if (!pxa_last_gpio)
 592                 return -EINVAL;
 593
 594         irq0 = platform_get_irq_byname(pdev, "gpio0");
 595         irq1 = platform_get_irq_byname(pdev, "gpio1");
 596         irq_mux = platform_get_irq_byname(pdev, "gpio_mux");
 597         if ((irq0 > 0 && irq1 <= 0) || (irq0 <= 0 && irq1 > 0)
 598                 || (irq_mux <= 0))
 599                 return -EINVAL;
 600         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 601         if (!res)
 602                 return -EINVAL;
 603         gpio_reg_base = ioremap(res->start, resource_size(res));
 604         if (!gpio_reg_base)
 605                 return -EINVAL;
 606
 607         if (irq0 > 0)
 608                 gpio_offset = 2;
 609
 610         clk = clk_get(&pdev->dev, NULL);
 611         if (IS_ERR(clk)) {
 612                 dev_err(&pdev->dev, "Error %ld to get gpio clock\n",
 613                         PTR_ERR(clk));
 614                 iounmap(gpio_reg_base);
 615                 return PTR_ERR(clk);
 616         }
 617         ret = clk_prepare_enable(clk);
 618         if (ret) {
 619                 clk_put(clk);
 620                 iounmap(gpio_reg_base);
 621                 return ret;
 622         }
 623
 624         /* Initialize GPIO chips */
 625         pxa_init_gpio_chip(pxa_last_gpio, info ? info->gpio_set_wake : NULL);
 626
 627         /* clear all GPIO edge detects */
 628         for_each_gpio_chip(gpio, c) {
 629                 writel_relaxed(0, c->regbase + GFER_OFFSET);
 630                 writel_relaxed(0, c->regbase + GRER_OFFSET);
 631                 writel_relaxed(~0,c->regbase + GEDR_OFFSET);
 632                 /* unmask GPIO edge detect for AP side */
 633                 if (gpio_is_mmp_type(gpio_type))
 634                         writel_relaxed(~0, c->regbase + ED_MASK_OFFSET);
 635         }
 636
 637         if (!use_of) {
 638 #ifdef CONFIG_ARCH_PXA
 639                 irq = gpio_to_irq(0);
 640                 irq_set_chip_and_handler(irq, &pxa_muxed_gpio_chip,
 641                                          handle_edge_irq);
 642                 set_irq_flags(irq, IRQF_VALID | IRQF_PROBE);
 643                 irq_set_chained_handler(IRQ_GPIO0, pxa_gpio_demux_handler);
 644
 645                 irq = gpio_to_irq(1);
 646                 irq_set_chip_and_handler(irq, &pxa_muxed_gpio_chip,
 647                                          handle_edge_irq);
 648                 set_irq_flags(irq, IRQF_VALID | IRQF_PROBE);
 649                 irq_set_chained_handler(IRQ_GPIO1, pxa_gpio_demux_handler);
 650 #endif
 651
 652                 for (irq  = gpio_to_irq(gpio_offset);
 653                         irq <= gpio_to_irq(pxa_last_gpio); irq++) {
 654                         irq_set_chip_and_handler(irq, &pxa_muxed_gpio_chip,
 655                                                  handle_edge_irq);
 656                         set_irq_flags(irq, IRQF_VALID | IRQF_PROBE);
 657                 }
 658         }
 659
 660         irq_set_chained_handler(irq_mux, pxa_gpio_demux_handler);
 661         return 0;
 662 }
 663
 664 static const struct platform_device_id gpio_id_table[] = {
 665         { "pxa25x-gpio",        (unsigned long)&pxa25x_id },
 666         { "pxa26x-gpio",        (unsigned long)&pxa26x_id },
 667         { "pxa27x-gpio",        (unsigned long)&pxa27x_id },
 668         { "pxa3xx-gpio",        (unsigned long)&pxa3xx_id },
 669         { "pxa93x-gpio",        (unsigned long)&pxa93x_id },
 670         { "mmp-gpio",           (unsigned long)&mmp_id },
 671         { "mmp2-gpio",          (unsigned long)&mmp2_id },
 672         { },
 673 };
 674
 675 static struct platform_driver pxa_gpio_driver = {
 676         .probe          = pxa_gpio_probe,
 677         .driver         = {
 678                 .name   = "pxa-gpio",
 679                 .of_match_table = of_match_ptr(pxa_gpio_dt_ids),
 680         },
 681         .id_table       = gpio_id_table,
 682 };
 683 module_platform_driver(pxa_gpio_driver);
 684
 685 #ifdef CONFIG_PM
 686 static int pxa_gpio_suspend(void)
 687 {
 688         struct pxa_gpio_chip *c;
 689         int gpio;
 690
 691         for_each_gpio_chip(gpio, c) {
 692                 c->saved_gplr = readl_relaxed(c->regbase + GPLR_OFFSET);
 693                 c->saved_gpdr = readl_relaxed(c->regbase + GPDR_OFFSET);
 694                 c->saved_grer = readl_relaxed(c->regbase + GRER_OFFSET);
 695                 c->saved_gfer = readl_relaxed(c->regbase + GFER_OFFSET);
 696
 697                 /* Clear GPIO transition detect bits */
 698                 writel_relaxed(0xffffffff, c->regbase + GEDR_OFFSET);
 699         }
 700         return 0;
 701 }
 702
 703 static void pxa_gpio_resume(void)
 704 {
 705         struct pxa_gpio_chip *c;
 706         int gpio;
 707
 708         for_each_gpio_chip(gpio, c) {
 709                 /* restore level with set/clear */
 710                 writel_relaxed( c->saved_gplr, c->regbase + GPSR_OFFSET);
 711                 writel_relaxed(~c->saved_gplr, c->regbase + GPCR_OFFSET);
 712
 713                 writel_relaxed(c->saved_grer, c->regbase + GRER_OFFSET);
 714                 writel_relaxed(c->saved_gfer, c->regbase + GFER_OFFSET);
 715                 writel_relaxed(c->saved_gpdr, c->regbase + GPDR_OFFSET);
 716         }
 717 }
 718 #else
 719 #define pxa_gpio_suspend        NULL
 720 #define pxa_gpio_resume         NULL
 721 #endif
 722
 723 struct syscore_ops pxa_gpio_syscore_ops = {
 724         .suspend        = pxa_gpio_suspend,
 725         .resume         = pxa_gpio_resume,
 726 };
 727
 728 static int __init pxa_gpio_sysinit(void)
 729 {
 730         register_syscore_ops(&pxa_gpio_syscore_ops);
 731         return 0;
 732 }
 733 postcore_initcall(pxa_gpio_sysinit);