drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34 #include <uapi/drm/drm_fourcc.h>
  35
  36 #include "i915_reg.h"
  37 #include "intel_bios.h"
  38 #include "intel_ringbuffer.h"
  39 #include "intel_lrc.h"
  40 #include "i915_gem_gtt.h"
  41 #include "i915_gem_render_state.h"
  42 #include <linux/io-mapping.h>
  43 #include <linux/i2c.h>
  44 #include <linux/i2c-algo-bit.h>
  45 #include <drm/intel-gtt.h>
  46 #include <drm/drm_legacy.h> /* for struct drm_dma_handle */
  47 #include <drm/drm_gem.h>
  48 #include <linux/backlight.h>
  49 #include <linux/hashtable.h>
  50 #include <linux/intel-iommu.h>
  51 #include <linux/kref.h>
  52 #include <linux/pm_qos.h>
  53
  54 /* General customization:
  55  */
  56
  57 #define DRIVER_NAME             "i915"
  58 #define DRIVER_DESC             "Intel Graphics"
  59 #define DRIVER_DATE             "20150214"
  60
  61 #undef WARN_ON
  62 /* Many gcc seem to no see through this and fall over :( */
  63 #if 0
  64 #define WARN_ON(x) ({ \
  65         bool __i915_warn_cond = (x); \
  66         if (__builtin_constant_p(__i915_warn_cond)) \
  67                 BUILD_BUG_ON(__i915_warn_cond); \
  68         WARN(__i915_warn_cond, "WARN_ON(" #x ")"); })
  69 #else
  70 #define WARN_ON(x) WARN((x), "WARN_ON(" #x ")")
  71 #endif
  72
  73 #define MISSING_CASE(x) WARN(1, "Missing switch case (%lu) in %s\n", \
  74                              (long) (x), __func__);
  75
  76 /* Use I915_STATE_WARN(x) and I915_STATE_WARN_ON() (rather than WARN() and
  77  * WARN_ON()) for hw state sanity checks to check for unexpected conditions
  78  * which may not necessarily be a user visible problem.  This will either
  79  * WARN() or DRM_ERROR() depending on the verbose_checks moduleparam, to
  80  * enable distros and users to tailor their preferred amount of i915 abrt
  81  * spam.
  82  */
  83 #define I915_STATE_WARN(condition, format...) ({                        \
  84         int __ret_warn_on = !!(condition);                              \
  85         if (unlikely(__ret_warn_on)) {                                  \
  86                 if (i915.verbose_state_checks)                          \
  87                         WARN(1, format);                                \
  88                 else                                                    \
  89                         DRM_ERROR(format);                              \
  90         }                                                               \
  91         unlikely(__ret_warn_on);                                        \
  92 })
  93
  94 #define I915_STATE_WARN_ON(condition) ({                                \
  95         int __ret_warn_on = !!(condition);                              \
  96         if (unlikely(__ret_warn_on)) {                                  \
  97                 if (i915.verbose_state_checks)                          \
  98                         WARN(1, "WARN_ON(" #condition ")\n");           \
  99                 else                                                    \
 100                         DRM_ERROR("WARN_ON(" #condition ")\n");         \
 101         }                                                               \
 102         unlikely(__ret_warn_on);                                        \
 103 })
 104
 105 enum pipe {
 106         INVALID_PIPE = -1,
 107         PIPE_A = 0,
 108         PIPE_B,
 109         PIPE_C,
 110         _PIPE_EDP,
 111         I915_MAX_PIPES = _PIPE_EDP
 112 };
 113 #define pipe_name(p) ((p) + 'A')
 114
 115 enum transcoder {
 116         TRANSCODER_A = 0,
 117         TRANSCODER_B,
 118         TRANSCODER_C,
 119         TRANSCODER_EDP,
 120         I915_MAX_TRANSCODERS
 121 };
 122 #define transcoder_name(t) ((t) + 'A')
 123
 124 /*
 125  * This is the maximum (across all platforms) number of planes (primary +
 126  * sprites) that can be active at the same time on one pipe.
 127  *
 128  * This value doesn't count the cursor plane.
 129  */
 130 #define I915_MAX_PLANES 3
 131
 132 enum plane {
 133         PLANE_A = 0,
 134         PLANE_B,
 135         PLANE_C,
 136 };
 137 #define plane_name(p) ((p) + 'A')
 138
 139 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
 140
 141 enum port {
 142         PORT_A = 0,
 143         PORT_B,
 144         PORT_C,
 145         PORT_D,
 146         PORT_E,
 147         I915_MAX_PORTS
 148 };
 149 #define port_name(p) ((p) + 'A')
 150
 151 #define I915_NUM_PHYS_VLV 2
 152
 153 enum dpio_channel {
 154         DPIO_CH0,
 155         DPIO_CH1
 156 };
 157
 158 enum dpio_phy {
 159         DPIO_PHY0,
 160         DPIO_PHY1
 161 };
 162
 163 enum intel_display_power_domain {
 164         POWER_DOMAIN_PIPE_A,
 165         POWER_DOMAIN_PIPE_B,
 166         POWER_DOMAIN_PIPE_C,
 167         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 168         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 169         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 170         POWER_DOMAIN_TRANSCODER_A,
 171         POWER_DOMAIN_TRANSCODER_B,
 172         POWER_DOMAIN_TRANSCODER_C,
 173         POWER_DOMAIN_TRANSCODER_EDP,
 174         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 175         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 176         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 177         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 178         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 179         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 180         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 181         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 182         POWER_DOMAIN_PORT_DSI,
 183         POWER_DOMAIN_PORT_CRT,
 184         POWER_DOMAIN_PORT_OTHER,
 185         POWER_DOMAIN_VGA,
 186         POWER_DOMAIN_AUDIO,
 187         POWER_DOMAIN_PLLS,
 188         POWER_DOMAIN_AUX_A,
 189         POWER_DOMAIN_AUX_B,
 190         POWER_DOMAIN_AUX_C,
 191         POWER_DOMAIN_AUX_D,
 192         POWER_DOMAIN_INIT,
 193
 194         POWER_DOMAIN_NUM,
 195 };
 196
 197 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 198 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 199                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 200 #define POWER_DOMAIN_TRANSCODER(tran) \
 201         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 202          (tran) + POWER_DOMAIN_TRANSCODER_A)
 203
 204 enum hpd_pin {
 205         HPD_NONE = 0,
 206         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 207         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 208         HPD_CRT,
 209         HPD_SDVO_B,
 210         HPD_SDVO_C,
 211         HPD_PORT_B,
 212         HPD_PORT_C,
 213         HPD_PORT_D,
 214         HPD_NUM_PINS
 215 };
 216
 217 #define I915_GEM_GPU_DOMAINS \
 218         (I915_GEM_DOMAIN_RENDER | \
 219          I915_GEM_DOMAIN_SAMPLER | \
 220          I915_GEM_DOMAIN_COMMAND | \
 221          I915_GEM_DOMAIN_INSTRUCTION | \
 222          I915_GEM_DOMAIN_VERTEX)
 223
 224 #define for_each_pipe(__dev_priv, __p) \
 225         for ((__p) = 0; (__p) < INTEL_INFO(__dev_priv)->num_pipes; (__p)++)
 226 #define for_each_plane(pipe, p) \
 227         for ((p) = 0; (p) < INTEL_INFO(dev)->num_sprites[(pipe)] + 1; (p)++)
 228 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 229
 230 #define for_each_crtc(dev, crtc) \
 231         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
 232
 233 #define for_each_intel_crtc(dev, intel_crtc) \
 234         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
 235
 236 #define for_each_intel_encoder(dev, intel_encoder)              \
 237         list_for_each_entry(intel_encoder,                      \
 238                             &(dev)->mode_config.encoder_list,   \
 239                             base.head)
 240
 241 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 242         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 243                 if ((intel_encoder)->base.crtc == (__crtc))
 244
 245 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 246         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 247                 if ((intel_connector)->base.encoder == (__encoder))
 248
 249 #define for_each_power_domain(domain, mask)                             \
 250         for ((domain) = 0; (domain) < POWER_DOMAIN_NUM; (domain)++)     \
 251                 if ((1 << (domain)) & (mask))
 252
 253 struct drm_i915_private;
 254 struct i915_mm_struct;
 255 struct i915_mmu_object;
 256
 257 enum intel_dpll_id {
 258         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 259         /* real shared dpll ids must be >= 0 */
 260         DPLL_ID_PCH_PLL_A = 0,
 261         DPLL_ID_PCH_PLL_B = 1,
 262         /* hsw/bdw */
 263         DPLL_ID_WRPLL1 = 0,
 264         DPLL_ID_WRPLL2 = 1,
 265         /* skl */
 266         DPLL_ID_SKL_DPLL1 = 0,
 267         DPLL_ID_SKL_DPLL2 = 1,
 268         DPLL_ID_SKL_DPLL3 = 2,
 269 };
 270 #define I915_NUM_PLLS 3
 271
 272 struct intel_dpll_hw_state {
 273         /* i9xx, pch plls */
 274         uint32_t dpll;
 275         uint32_t dpll_md;
 276         uint32_t fp0;
 277         uint32_t fp1;
 278
 279         /* hsw, bdw */
 280         uint32_t wrpll;
 281
 282         /* skl */
 283         /*
 284          * DPLL_CTRL1 has 6 bits for each each this DPLL. We store those in
 285          * lower part of crtl1 and they get shifted into position when writing
 286          * the register.  This allows us to easily compare the state to share
 287          * the DPLL.
 288          */
 289         uint32_t ctrl1;
 290         /* HDMI only, 0 when used for DP */
 291         uint32_t cfgcr1, cfgcr2;
 292 };
 293
 294 struct intel_shared_dpll_config {
 295         unsigned crtc_mask; /* mask of CRTCs sharing this PLL */
 296         struct intel_dpll_hw_state hw_state;
 297 };
 298
 299 struct intel_shared_dpll {
 300         struct intel_shared_dpll_config config;
 301         struct intel_shared_dpll_config *new_config;
 302
 303         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 304         bool on; /* is the PLL actually active? Disabled during modeset */
 305         const char *name;
 306         /* should match the index in the dev_priv->shared_dplls array */
 307         enum intel_dpll_id id;
 308         /* The mode_set hook is optional and should be used together with the
 309          * intel_prepare_shared_dpll function. */
 310         void (*mode_set)(struct drm_i915_private *dev_priv,
 311                          struct intel_shared_dpll *pll);
 312         void (*enable)(struct drm_i915_private *dev_priv,
 313                        struct intel_shared_dpll *pll);
 314         void (*disable)(struct drm_i915_private *dev_priv,
 315                         struct intel_shared_dpll *pll);
 316         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 317                              struct intel_shared_dpll *pll,
 318                              struct intel_dpll_hw_state *hw_state);
 319 };
 320
 321 #define SKL_DPLL0 0
 322 #define SKL_DPLL1 1
 323 #define SKL_DPLL2 2
 324 #define SKL_DPLL3 3
 325
 326 /* Used by dp and fdi links */
 327 struct intel_link_m_n {
 328         uint32_t        tu;
 329         uint32_t        gmch_m;
 330         uint32_t        gmch_n;
 331         uint32_t        link_m;
 332         uint32_t        link_n;
 333 };
 334
 335 void intel_link_compute_m_n(int bpp, int nlanes,
 336                             int pixel_clock, int link_clock,
 337                             struct intel_link_m_n *m_n);
 338
 339 /* Interface history:
 340  *
 341  * 1.1: Original.
 342  * 1.2: Add Power Management
 343  * 1.3: Add vblank support
 344  * 1.4: Fix cmdbuffer path, add heap destroy
 345  * 1.5: Add vblank pipe configuration
 346  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 347  *      - Support vertical blank on secondary display pipe
 348  */
 349 #define DRIVER_MAJOR            1
 350 #define DRIVER_MINOR            6
 351 #define DRIVER_PATCHLEVEL       0
 352
 353 #define WATCH_LISTS     0
 354
 355 struct opregion_header;
 356 struct opregion_acpi;
 357 struct opregion_swsci;
 358 struct opregion_asle;
 359
 360 struct intel_opregion {
 361         struct opregion_header __iomem *header;
 362         struct opregion_acpi __iomem *acpi;
 363         struct opregion_swsci __iomem *swsci;
 364         u32 swsci_gbda_sub_functions;
 365         u32 swsci_sbcb_sub_functions;
 366         struct opregion_asle __iomem *asle;
 367         void __iomem *vbt;
 368         u32 __iomem *lid_state;
 369         struct work_struct asle_work;
 370 };
 371 #define OPREGION_SIZE            (8*1024)
 372
 373 struct intel_overlay;
 374 struct intel_overlay_error_state;
 375
 376 #define I915_FENCE_REG_NONE -1
 377 #define I915_MAX_NUM_FENCES 32
 378 /* 32 fences + sign bit for FENCE_REG_NONE */
 379 #define I915_MAX_NUM_FENCE_BITS 6
 380
 381 struct drm_i915_fence_reg {
 382         struct list_head lru_list;
 383         struct drm_i915_gem_object *obj;
 384         int pin_count;
 385 };
 386
 387 struct sdvo_device_mapping {
 388         u8 initialized;
 389         u8 dvo_port;
 390         u8 slave_addr;
 391         u8 dvo_wiring;
 392         u8 i2c_pin;
 393         u8 ddc_pin;
 394 };
 395
 396 struct intel_display_error_state;
 397
 398 struct drm_i915_error_state {
 399         struct kref ref;
 400         struct timeval time;
 401
 402         char error_msg[128];
 403         u32 reset_count;
 404         u32 suspend_count;
 405
 406         /* Generic register state */
 407         u32 eir;
 408         u32 pgtbl_er;
 409         u32 ier;
 410         u32 gtier[4];
 411         u32 ccid;
 412         u32 derrmr;
 413         u32 forcewake;
 414         u32 error; /* gen6+ */
 415         u32 err_int; /* gen7 */
 416         u32 done_reg;
 417         u32 gac_eco;
 418         u32 gam_ecochk;
 419         u32 gab_ctl;
 420         u32 gfx_mode;
 421         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 422         u64 fence[I915_MAX_NUM_FENCES];
 423         struct intel_overlay_error_state *overlay;
 424         struct intel_display_error_state *display;
 425         struct drm_i915_error_object *semaphore_obj;
 426
 427         struct drm_i915_error_ring {
 428                 bool valid;
 429                 /* Software tracked state */
 430                 bool waiting;
 431                 int hangcheck_score;
 432                 enum intel_ring_hangcheck_action hangcheck_action;
 433                 int num_requests;
 434
 435                 /* our own tracking of ring head and tail */
 436                 u32 cpu_ring_head;
 437                 u32 cpu_ring_tail;
 438
 439                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 440
 441                 /* Register state */
 442                 u32 tail;
 443                 u32 head;
 444                 u32 ctl;
 445                 u32 hws;
 446                 u32 ipeir;
 447                 u32 ipehr;
 448                 u32 instdone;
 449                 u32 bbstate;
 450                 u32 instpm;
 451                 u32 instps;
 452                 u32 seqno;
 453                 u64 bbaddr;
 454                 u64 acthd;
 455                 u32 fault_reg;
 456                 u64 faddr;
 457                 u32 rc_psmi; /* sleep state */
 458                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 459
 460                 struct drm_i915_error_object {
 461                         int page_count;
 462                         u32 gtt_offset;
 463                         u32 *pages[0];
 464                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 465
 466                 struct drm_i915_error_request {
 467                         long jiffies;
 468                         u32 seqno;
 469                         u32 tail;
 470                 } *requests;
 471
 472                 struct {
 473                         u32 gfx_mode;
 474                         union {
 475                                 u64 pdp[4];
 476                                 u32 pp_dir_base;
 477                         };
 478                 } vm_info;
 479
 480                 pid_t pid;
 481                 char comm[TASK_COMM_LEN];
 482         } ring[I915_NUM_RINGS];
 483
 484         struct drm_i915_error_buffer {
 485                 u32 size;
 486                 u32 name;
 487                 u32 rseqno, wseqno;
 488                 u32 gtt_offset;
 489                 u32 read_domains;
 490                 u32 write_domain;
 491                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 492                 s32 pinned:2;
 493                 u32 tiling:2;
 494                 u32 dirty:1;
 495                 u32 purgeable:1;
 496                 u32 userptr:1;
 497                 s32 ring:4;
 498                 u32 cache_level:3;
 499         } **active_bo, **pinned_bo;
 500
 501         u32 *active_bo_count, *pinned_bo_count;
 502         u32 vm_count;
 503 };
 504
 505 struct intel_connector;
 506 struct intel_encoder;
 507 struct intel_crtc_state;
 508 struct intel_initial_plane_config;
 509 struct intel_crtc;
 510 struct intel_limit;
 511 struct dpll;
 512
 513 struct drm_i915_display_funcs {
 514         bool (*fbc_enabled)(struct drm_device *dev);
 515         void (*enable_fbc)(struct drm_crtc *crtc);
 516         void (*disable_fbc)(struct drm_device *dev);
 517         int (*get_display_clock_speed)(struct drm_device *dev);
 518         int (*get_fifo_size)(struct drm_device *dev, int plane);
 519         /**
 520          * find_dpll() - Find the best values for the PLL
 521          * @limit: limits for the PLL
 522          * @crtc: current CRTC
 523          * @target: target frequency in kHz
 524          * @refclk: reference clock frequency in kHz
 525          * @match_clock: if provided, @best_clock P divider must
 526          *               match the P divider from @match_clock
 527          *               used for LVDS downclocking
 528          * @best_clock: best PLL values found
 529          *
 530          * Returns true on success, false on failure.
 531          */
 532         bool (*find_dpll)(const struct intel_limit *limit,
 533                           struct intel_crtc *crtc,
 534                           int target, int refclk,
 535                           struct dpll *match_clock,
 536                           struct dpll *best_clock);
 537         void (*update_wm)(struct drm_crtc *crtc);
 538         void (*update_sprite_wm)(struct drm_plane *plane,
 539                                  struct drm_crtc *crtc,
 540                                  uint32_t sprite_width, uint32_t sprite_height,
 541                                  int pixel_size, bool enable, bool scaled);
 542         void (*modeset_global_resources)(struct drm_device *dev);
 543         /* Returns the active state of the crtc, and if the crtc is active,
 544          * fills out the pipe-config with the hw state. */
 545         bool (*get_pipe_config)(struct intel_crtc *,
 546                                 struct intel_crtc_state *);
 547         void (*get_initial_plane_config)(struct intel_crtc *,
 548                                          struct intel_initial_plane_config *);
 549         int (*crtc_compute_clock)(struct intel_crtc *crtc,
 550                                   struct intel_crtc_state *crtc_state);
 551         void (*crtc_enable)(struct drm_crtc *crtc);
 552         void (*crtc_disable)(struct drm_crtc *crtc);
 553         void (*off)(struct drm_crtc *crtc);
 554         void (*audio_codec_enable)(struct drm_connector *connector,
 555                                    struct intel_encoder *encoder,
 556                                    struct drm_display_mode *mode);
 557         void (*audio_codec_disable)(struct intel_encoder *encoder);
 558         void (*fdi_link_train)(struct drm_crtc *crtc);
 559         void (*init_clock_gating)(struct drm_device *dev);
 560         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 561                           struct drm_framebuffer *fb,
 562                           struct drm_i915_gem_object *obj,
 563                           struct intel_engine_cs *ring,
 564                           uint32_t flags);
 565         void (*update_primary_plane)(struct drm_crtc *crtc,
 566                                      struct drm_framebuffer *fb,
 567                                      int x, int y);
 568         void (*hpd_irq_setup)(struct drm_device *dev);
 569         /* clock updates for mode set */
 570         /* cursor updates */
 571         /* render clock increase/decrease */
 572         /* display clock increase/decrease */
 573         /* pll clock increase/decrease */
 574
 575         int (*setup_backlight)(struct intel_connector *connector, enum pipe pipe);
 576         uint32_t (*get_backlight)(struct intel_connector *connector);
 577         void (*set_backlight)(struct intel_connector *connector,
 578                               uint32_t level);
 579         void (*disable_backlight)(struct intel_connector *connector);
 580         void (*enable_backlight)(struct intel_connector *connector);
 581 };
 582
 583 enum forcewake_domain_id {
 584         FW_DOMAIN_ID_RENDER = 0,
 585         FW_DOMAIN_ID_BLITTER,
 586         FW_DOMAIN_ID_MEDIA,
 587
 588         FW_DOMAIN_ID_COUNT
 589 };
 590
 591 enum forcewake_domains {
 592         FORCEWAKE_RENDER = (1 << FW_DOMAIN_ID_RENDER),
 593         FORCEWAKE_BLITTER = (1 << FW_DOMAIN_ID_BLITTER),
 594         FORCEWAKE_MEDIA = (1 << FW_DOMAIN_ID_MEDIA),
 595         FORCEWAKE_ALL = (FORCEWAKE_RENDER |
 596                          FORCEWAKE_BLITTER |
 597                          FORCEWAKE_MEDIA)
 598 };
 599
 600 struct intel_uncore_funcs {
 601         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 602                                                         enum forcewake_domains domains);
 603         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 604                                                         enum forcewake_domains domains);
 605
 606         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 607         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 608         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 609         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 610
 611         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 612                                 uint8_t val, bool trace);
 613         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 614                                 uint16_t val, bool trace);
 615         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 616                                 uint32_t val, bool trace);
 617         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 618                                 uint64_t val, bool trace);
 619 };
 620
 621 struct intel_uncore {
 622         spinlock_t lock; /** lock is also taken in irq contexts. */
 623
 624         struct intel_uncore_funcs funcs;
 625
 626         unsigned fifo_count;
 627         enum forcewake_domains fw_domains;
 628
 629         struct intel_uncore_forcewake_domain {
 630                 struct drm_i915_private *i915;
 631                 enum forcewake_domain_id id;
 632                 unsigned wake_count;
 633                 struct timer_list timer;
 634                 u32 reg_set;
 635                 u32 val_set;
 636                 u32 val_clear;
 637                 u32 reg_ack;
 638                 u32 reg_post;
 639                 u32 val_reset;
 640         } fw_domain[FW_DOMAIN_ID_COUNT];
 641 };
 642
 643 /* Iterate over initialised fw domains */
 644 #define for_each_fw_domain_mask(domain__, mask__, dev_priv__, i__) \
 645         for ((i__) = 0, (domain__) = &(dev_priv__)->uncore.fw_domain[0]; \
 646              (i__) < FW_DOMAIN_ID_COUNT; \
 647              (i__)++, (domain__) = &(dev_priv__)->uncore.fw_domain[i__]) \
 648                 if (((mask__) & (dev_priv__)->uncore.fw_domains) & (1 << (i__)))
 649
 650 #define for_each_fw_domain(domain__, dev_priv__, i__) \
 651         for_each_fw_domain_mask(domain__, FORCEWAKE_ALL, dev_priv__, i__)
 652
 653 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 654         func(is_mobile) sep \
 655         func(is_i85x) sep \
 656         func(is_i915g) sep \
 657         func(is_i945gm) sep \
 658         func(is_g33) sep \
 659         func(need_gfx_hws) sep \
 660         func(is_g4x) sep \
 661         func(is_pineview) sep \
 662         func(is_broadwater) sep \
 663         func(is_crestline) sep \
 664         func(is_ivybridge) sep \
 665         func(is_valleyview) sep \
 666         func(is_haswell) sep \
 667         func(is_skylake) sep \
 668         func(is_preliminary) sep \
 669         func(has_fbc) sep \
 670         func(has_pipe_cxsr) sep \
 671         func(has_hotplug) sep \
 672         func(cursor_needs_physical) sep \
 673         func(has_overlay) sep \
 674         func(overlay_needs_physical) sep \
 675         func(supports_tv) sep \
 676         func(has_llc) sep \
 677         func(has_ddi) sep \
 678         func(has_fpga_dbg)
 679
 680 #define DEFINE_FLAG(name) u8 name:1
 681 #define SEP_SEMICOLON ;
 682
 683 struct intel_device_info {
 684         u32 display_mmio_offset;
 685         u16 device_id;
 686         u8 num_pipes:3;
 687         u8 num_sprites[I915_MAX_PIPES];
 688         u8 gen;
 689         u8 ring_mask; /* Rings supported by the HW */
 690         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 691         /* Register offsets for the various display pipes and transcoders */
 692         int pipe_offsets[I915_MAX_TRANSCODERS];
 693         int trans_offsets[I915_MAX_TRANSCODERS];
 694         int palette_offsets[I915_MAX_PIPES];
 695         int cursor_offsets[I915_MAX_PIPES];
 696         unsigned int eu_total;
 697 };
 698
 699 #undef DEFINE_FLAG
 700 #undef SEP_SEMICOLON
 701
 702 enum i915_cache_level {
 703         I915_CACHE_NONE = 0,
 704         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 705         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 706                               caches, eg sampler/render caches, and the
 707                               large Last-Level-Cache. LLC is coherent with
 708                               the CPU, but L3 is only visible to the GPU. */
 709         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 710 };
 711
 712 struct i915_ctx_hang_stats {
 713         /* This context had batch pending when hang was declared */
 714         unsigned batch_pending;
 715
 716         /* This context had batch active when hang was declared */
 717         unsigned batch_active;
 718
 719         /* Time when this context was last blamed for a GPU reset */
 720         unsigned long guilty_ts;
 721
 722         /* If the contexts causes a second GPU hang within this time,
 723          * it is permanently banned from submitting any more work.
 724          */
 725         unsigned long ban_period_seconds;
 726
 727         /* This context is banned to submit more work */
 728         bool banned;
 729 };
 730
 731 /* This must match up with the value previously used for execbuf2.rsvd1. */
 732 #define DEFAULT_CONTEXT_HANDLE 0
 733 /**
 734  * struct intel_context - as the name implies, represents a context.
 735  * @ref: reference count.
 736  * @user_handle: userspace tracking identity for this context.
 737  * @remap_slice: l3 row remapping information.
 738  * @file_priv: filp associated with this context (NULL for global default
 739  *             context).
 740  * @hang_stats: information about the role of this context in possible GPU
 741  *              hangs.
 742  * @vm: virtual memory space used by this context.
 743  * @legacy_hw_ctx: render context backing object and whether it is correctly
 744  *                initialized (legacy ring submission mechanism only).
 745  * @link: link in the global list of contexts.
 746  *
 747  * Contexts are memory images used by the hardware to store copies of their
 748  * internal state.
 749  */
 750 struct intel_context {
 751         struct kref ref;
 752         int user_handle;
 753         uint8_t remap_slice;
 754         struct drm_i915_file_private *file_priv;
 755         struct i915_ctx_hang_stats hang_stats;
 756         struct i915_hw_ppgtt *ppgtt;
 757
 758         /* Legacy ring buffer submission */
 759         struct {
 760                 struct drm_i915_gem_object *rcs_state;
 761                 bool initialized;
 762         } legacy_hw_ctx;
 763
 764         /* Execlists */
 765         bool rcs_initialized;
 766         struct {
 767                 struct drm_i915_gem_object *state;
 768                 struct intel_ringbuffer *ringbuf;
 769                 int pin_count;
 770         } engine[I915_NUM_RINGS];
 771
 772         struct list_head link;
 773 };
 774
 775 struct i915_fbc {
 776         unsigned long uncompressed_size;
 777         unsigned threshold;
 778         unsigned int fb_id;
 779         struct intel_crtc *crtc;
 780         int y;
 781
 782         struct drm_mm_node compressed_fb;
 783         struct drm_mm_node *compressed_llb;
 784
 785         bool false_color;
 786
 787         /* Tracks whether the HW is actually enabled, not whether the feature is
 788          * possible. */
 789         bool enabled;
 790
 791         /* On gen8 some rings cannont perform fbc clean operation so for now
 792          * we are doing this on SW with mmio.
 793          * This variable works in the opposite information direction
 794          * of ring->fbc_dirty telling software on frontbuffer tracking
 795          * to perform the cache clean on sw side.
 796          */
 797         bool need_sw_cache_clean;
 798
 799         struct intel_fbc_work {
 800                 struct delayed_work work;
 801                 struct drm_crtc *crtc;
 802                 struct drm_framebuffer *fb;
 803         } *fbc_work;
 804
 805         enum no_fbc_reason {
 806                 FBC_OK, /* FBC is enabled */
 807                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 808                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 809                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 810                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 811                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 812                 FBC_BAD_PLANE, /* fbc not supported on plane */
 813                 FBC_NOT_TILED, /* buffer not tiled */
 814                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 815                 FBC_MODULE_PARAM,
 816                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 817         } no_fbc_reason;
 818 };
 819
 820 /**
 821  * HIGH_RR is the highest eDP panel refresh rate read from EDID
 822  * LOW_RR is the lowest eDP panel refresh rate found from EDID
 823  * parsing for same resolution.
 824  */
 825 enum drrs_refresh_rate_type {
 826         DRRS_HIGH_RR,
 827         DRRS_LOW_RR,
 828         DRRS_MAX_RR, /* RR count */
 829 };
 830
 831 enum drrs_support_type {
 832         DRRS_NOT_SUPPORTED = 0,
 833         STATIC_DRRS_SUPPORT = 1,
 834         SEAMLESS_DRRS_SUPPORT = 2
 835 };
 836
 837 struct intel_dp;
 838 struct i915_drrs {
 839         struct mutex mutex;
 840         struct delayed_work work;
 841         struct intel_dp *dp;
 842         unsigned busy_frontbuffer_bits;
 843         enum drrs_refresh_rate_type refresh_rate_type;
 844         enum drrs_support_type type;
 845 };
 846
 847 struct i915_psr {
 848         struct mutex lock;
 849         bool sink_support;
 850         bool source_ok;
 851         struct intel_dp *enabled;
 852         bool active;
 853         struct delayed_work work;
 854         unsigned busy_frontbuffer_bits;
 855         bool link_standby;
 856 };
 857
 858 enum intel_pch {
 859         PCH_NONE = 0,   /* No PCH present */
 860         PCH_IBX,        /* Ibexpeak PCH */
 861         PCH_CPT,        /* Cougarpoint PCH */
 862         PCH_LPT,        /* Lynxpoint PCH */
 863         PCH_SPT,        /* Sunrisepoint PCH */
 864         PCH_NOP,
 865 };
 866
 867 enum intel_sbi_destination {
 868         SBI_ICLK,
 869         SBI_MPHY,
 870 };
 871
 872 #define QUIRK_PIPEA_FORCE (1<<0)
 873 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 874 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 875 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
 876 #define QUIRK_PIPEB_FORCE (1<<4)
 877 #define QUIRK_PIN_SWIZZLED_PAGES (1<<5)
 878
 879 struct intel_fbdev;
 880 struct intel_fbc_work;
 881
 882 struct intel_gmbus {
 883         struct i2c_adapter adapter;
 884         u32 force_bit;
 885         u32 reg0;
 886         u32 gpio_reg;
 887         struct i2c_algo_bit_data bit_algo;
 888         struct drm_i915_private *dev_priv;
 889 };
 890
 891 struct i915_suspend_saved_registers {
 892         u8 saveLBB;
 893         u32 saveDSPACNTR;
 894         u32 saveDSPBCNTR;
 895         u32 saveDSPARB;
 896         u32 savePIPEACONF;
 897         u32 savePIPEBCONF;
 898         u32 savePIPEASRC;
 899         u32 savePIPEBSRC;
 900         u32 saveFPA0;
 901         u32 saveFPA1;
 902         u32 saveDPLL_A;
 903         u32 saveDPLL_A_MD;
 904         u32 saveHTOTAL_A;
 905         u32 saveHBLANK_A;
 906         u32 saveHSYNC_A;
 907         u32 saveVTOTAL_A;
 908         u32 saveVBLANK_A;
 909         u32 saveVSYNC_A;
 910         u32 saveBCLRPAT_A;
 911         u32 saveTRANSACONF;
 912         u32 saveTRANS_HTOTAL_A;
 913         u32 saveTRANS_HBLANK_A;
 914         u32 saveTRANS_HSYNC_A;
 915         u32 saveTRANS_VTOTAL_A;
 916         u32 saveTRANS_VBLANK_A;
 917         u32 saveTRANS_VSYNC_A;
 918         u32 savePIPEASTAT;
 919         u32 saveDSPASTRIDE;
 920         u32 saveDSPASIZE;
 921         u32 saveDSPAPOS;
 922         u32 saveDSPAADDR;
 923         u32 saveDSPASURF;
 924         u32 saveDSPATILEOFF;
 925         u32 savePFIT_PGM_RATIOS;
 926         u32 saveBLC_HIST_CTL;
 927         u32 saveBLC_PWM_CTL;
 928         u32 saveBLC_PWM_CTL2;
 929         u32 saveBLC_CPU_PWM_CTL;
 930         u32 saveBLC_CPU_PWM_CTL2;
 931         u32 saveFPB0;
 932         u32 saveFPB1;
 933         u32 saveDPLL_B;
 934         u32 saveDPLL_B_MD;
 935         u32 saveHTOTAL_B;
 936         u32 saveHBLANK_B;
 937         u32 saveHSYNC_B;
 938         u32 saveVTOTAL_B;
 939         u32 saveVBLANK_B;
 940         u32 saveVSYNC_B;
 941         u32 saveBCLRPAT_B;
 942         u32 saveTRANSBCONF;
 943         u32 saveTRANS_HTOTAL_B;
 944         u32 saveTRANS_HBLANK_B;
 945         u32 saveTRANS_HSYNC_B;
 946         u32 saveTRANS_VTOTAL_B;
 947         u32 saveTRANS_VBLANK_B;
 948         u32 saveTRANS_VSYNC_B;
 949         u32 savePIPEBSTAT;
 950         u32 saveDSPBSTRIDE;
 951         u32 saveDSPBSIZE;
 952         u32 saveDSPBPOS;
 953         u32 saveDSPBADDR;
 954         u32 saveDSPBSURF;
 955         u32 saveDSPBTILEOFF;
 956         u32 saveVGA0;
 957         u32 saveVGA1;
 958         u32 saveVGA_PD;
 959         u32 saveVGACNTRL;
 960         u32 saveADPA;
 961         u32 saveLVDS;
 962         u32 savePP_ON_DELAYS;
 963         u32 savePP_OFF_DELAYS;
 964         u32 saveDVOA;
 965         u32 saveDVOB;
 966         u32 saveDVOC;
 967         u32 savePP_ON;
 968         u32 savePP_OFF;
 969         u32 savePP_CONTROL;
 970         u32 savePP_DIVISOR;
 971         u32 savePFIT_CONTROL;
 972         u32 save_palette_a[256];
 973         u32 save_palette_b[256];
 974         u32 saveFBC_CONTROL;
 975         u32 saveIER;
 976         u32 saveIIR;
 977         u32 saveIMR;
 978         u32 saveDEIER;
 979         u32 saveDEIMR;
 980         u32 saveGTIER;
 981         u32 saveGTIMR;
 982         u32 saveFDI_RXA_IMR;
 983         u32 saveFDI_RXB_IMR;
 984         u32 saveCACHE_MODE_0;
 985         u32 saveMI_ARB_STATE;
 986         u32 saveSWF0[16];
 987         u32 saveSWF1[16];
 988         u32 saveSWF2[3];
 989         u8 saveMSR;
 990         u8 saveSR[8];
 991         u8 saveGR[25];
 992         u8 saveAR_INDEX;
 993         u8 saveAR[21];
 994         u8 saveDACMASK;
 995         u8 saveCR[37];
 996         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 997         u32 saveCURACNTR;
 998         u32 saveCURAPOS;
 999         u32 saveCURABASE;
1000         u32 saveCURBCNTR;
1001         u32 saveCURBPOS;
1002         u32 saveCURBBASE;
1003         u32 saveCURSIZE;
1004         u32 saveDP_B;
1005         u32 saveDP_C;
1006         u32 saveDP_D;
1007         u32 savePIPEA_GMCH_DATA_M;
1008         u32 savePIPEB_GMCH_DATA_M;
1009         u32 savePIPEA_GMCH_DATA_N;
1010         u32 savePIPEB_GMCH_DATA_N;
1011         u32 savePIPEA_DP_LINK_M;
1012         u32 savePIPEB_DP_LINK_M;
1013         u32 savePIPEA_DP_LINK_N;
1014         u32 savePIPEB_DP_LINK_N;
1015         u32 saveFDI_RXA_CTL;
1016         u32 saveFDI_TXA_CTL;
1017         u32 saveFDI_RXB_CTL;
1018         u32 saveFDI_TXB_CTL;
1019         u32 savePFA_CTL_1;
1020         u32 savePFB_CTL_1;
1021         u32 savePFA_WIN_SZ;
1022         u32 savePFB_WIN_SZ;
1023         u32 savePFA_WIN_POS;
1024         u32 savePFB_WIN_POS;
1025         u32 savePCH_DREF_CONTROL;
1026         u32 saveDISP_ARB_CTL;
1027         u32 savePIPEA_DATA_M1;
1028         u32 savePIPEA_DATA_N1;
1029         u32 savePIPEA_LINK_M1;
1030         u32 savePIPEA_LINK_N1;
1031         u32 savePIPEB_DATA_M1;
1032         u32 savePIPEB_DATA_N1;
1033         u32 savePIPEB_LINK_M1;
1034         u32 savePIPEB_LINK_N1;
1035         u32 saveMCHBAR_RENDER_STANDBY;
1036         u32 savePCH_PORT_HOTPLUG;
1037         u16 saveGCDGMBUS;
1038 };
1039
1040 struct vlv_s0ix_state {
1041         /* GAM */
1042         u32 wr_watermark;
1043         u32 gfx_prio_ctrl;
1044         u32 arb_mode;
1045         u32 gfx_pend_tlb0;
1046         u32 gfx_pend_tlb1;
1047         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
1048         u32 media_max_req_count;
1049         u32 gfx_max_req_count;
1050         u32 render_hwsp;
1051         u32 ecochk;
1052         u32 bsd_hwsp;
1053         u32 blt_hwsp;
1054         u32 tlb_rd_addr;
1055
1056         /* MBC */
1057         u32 g3dctl;
1058         u32 gsckgctl;
1059         u32 mbctl;
1060
1061         /* GCP */
1062         u32 ucgctl1;
1063         u32 ucgctl3;
1064         u32 rcgctl1;
1065         u32 rcgctl2;
1066         u32 rstctl;
1067         u32 misccpctl;
1068
1069         /* GPM */
1070         u32 gfxpause;
1071         u32 rpdeuhwtc;
1072         u32 rpdeuc;
1073         u32 ecobus;
1074         u32 pwrdwnupctl;
1075         u32 rp_down_timeout;
1076         u32 rp_deucsw;
1077         u32 rcubmabdtmr;
1078         u32 rcedata;
1079         u32 spare2gh;
1080
1081         /* Display 1 CZ domain */
1082         u32 gt_imr;
1083         u32 gt_ier;
1084         u32 pm_imr;
1085         u32 pm_ier;
1086         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
1087
1088         /* GT SA CZ domain */
1089         u32 tilectl;
1090         u32 gt_fifoctl;
1091         u32 gtlc_wake_ctrl;
1092         u32 gtlc_survive;
1093         u32 pmwgicz;
1094
1095         /* Display 2 CZ domain */
1096         u32 gu_ctl0;
1097         u32 gu_ctl1;
1098         u32 clock_gate_dis2;
1099 };
1100
1101 struct intel_rps_ei {
1102         u32 cz_clock;
1103         u32 render_c0;
1104         u32 media_c0;
1105 };
1106
1107 struct intel_gen6_power_mgmt {
1108         /*
1109          * work, interrupts_enabled and pm_iir are protected by
1110          * dev_priv->irq_lock
1111          */
1112         struct work_struct work;
1113         bool interrupts_enabled;
1114         u32 pm_iir;
1115
1116         /* Frequencies are stored in potentially platform dependent multiples.
1117          * In other words, *_freq needs to be multiplied by X to be interesting.
1118          * Soft limits are those which are used for the dynamic reclocking done
1119          * by the driver (raise frequencies under heavy loads, and lower for
1120          * lighter loads). Hard limits are those imposed by the hardware.
1121          *
1122          * A distinction is made for overclocking, which is never enabled by
1123          * default, and is considered to be above the hard limit if it's
1124          * possible at all.
1125          */
1126         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
1127         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
1128         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
1129         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
1130         u8 min_freq;            /* AKA RPn. Minimum frequency */
1131         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
1132         u8 rp1_freq;            /* "less than" RP0 power/freqency */
1133         u8 rp0_freq;            /* Non-overclocked max frequency. */
1134         u32 cz_freq;
1135
1136         u32 ei_interrupt_count;
1137
1138         int last_adj;
1139         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
1140
1141         bool enabled;
1142         struct delayed_work delayed_resume_work;
1143
1144         /* manual wa residency calculations */
1145         struct intel_rps_ei up_ei, down_ei;
1146
1147         /*
1148          * Protects RPS/RC6 register access and PCU communication.
1149          * Must be taken after struct_mutex if nested.
1150          */
1151         struct mutex hw_lock;
1152 };
1153
1154 /* defined intel_pm.c */
1155 extern spinlock_t mchdev_lock;
1156
1157 struct intel_ilk_power_mgmt {
1158         u8 cur_delay;
1159         u8 min_delay;
1160         u8 max_delay;
1161         u8 fmax;
1162         u8 fstart;
1163
1164         u64 last_count1;
1165         unsigned long last_time1;
1166         unsigned long chipset_power;
1167         u64 last_count2;
1168         u64 last_time2;
1169         unsigned long gfx_power;
1170         u8 corr;
1171
1172         int c_m;
1173         int r_t;
1174
1175         struct drm_i915_gem_object *pwrctx;
1176         struct drm_i915_gem_object *renderctx;
1177 };
1178
1179 struct drm_i915_private;
1180 struct i915_power_well;
1181
1182 struct i915_power_well_ops {
1183         /*
1184          * Synchronize the well's hw state to match the current sw state, for
1185          * example enable/disable it based on the current refcount. Called
1186          * during driver init and resume time, possibly after first calling
1187          * the enable/disable handlers.
1188          */
1189         void (*sync_hw)(struct drm_i915_private *dev_priv,
1190                         struct i915_power_well *power_well);
1191         /*
1192          * Enable the well and resources that depend on it (for example
1193          * interrupts located on the well). Called after the 0->1 refcount
1194          * transition.
1195          */
1196         void (*enable)(struct drm_i915_private *dev_priv,
1197                        struct i915_power_well *power_well);
1198         /*
1199          * Disable the well and resources that depend on it. Called after
1200          * the 1->0 refcount transition.
1201          */
1202         void (*disable)(struct drm_i915_private *dev_priv,
1203                         struct i915_power_well *power_well);
1204         /* Returns the hw enabled state. */
1205         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1206                            struct i915_power_well *power_well);
1207 };
1208
1209 /* Power well structure for haswell */
1210 struct i915_power_well {
1211         const char *name;
1212         bool always_on;
1213         /* power well enable/disable usage count */
1214         int count;
1215         /* cached hw enabled state */
1216         bool hw_enabled;
1217         unsigned long domains;
1218         unsigned long data;
1219         const struct i915_power_well_ops *ops;
1220 };
1221
1222 struct i915_power_domains {
1223         /*
1224          * Power wells needed for initialization at driver init and suspend
1225          * time are on. They are kept on until after the first modeset.
1226          */
1227         bool init_power_on;
1228         bool initializing;
1229         int power_well_count;
1230
1231         struct mutex lock;
1232         int domain_use_count[POWER_DOMAIN_NUM];
1233         struct i915_power_well *power_wells;
1234 };
1235
1236 #define MAX_L3_SLICES 2
1237 struct intel_l3_parity {
1238         u32 *remap_info[MAX_L3_SLICES];
1239         struct work_struct error_work;
1240         int which_slice;
1241 };
1242
1243 struct i915_gem_batch_pool {
1244         struct drm_device *dev;
1245         struct list_head cache_list;
1246 };
1247
1248 struct i915_gem_mm {
1249         /** Memory allocator for GTT stolen memory */
1250         struct drm_mm stolen;
1251         /** List of all objects in gtt_space. Used to restore gtt
1252          * mappings on resume */
1253         struct list_head bound_list;
1254         /**
1255          * List of objects which are not bound to the GTT (thus
1256          * are idle and not used by the GPU) but still have
1257          * (presumably uncached) pages still attached.
1258          */
1259         struct list_head unbound_list;
1260
1261         /*
1262          * A pool of objects to use as shadow copies of client batch buffers
1263          * when the command parser is enabled. Prevents the client from
1264          * modifying the batch contents after software parsing.
1265          */
1266         struct i915_gem_batch_pool batch_pool;
1267
1268         /** Usable portion of the GTT for GEM */
1269         unsigned long stolen_base; /* limited to low memory (32-bit) */
1270
1271         /** PPGTT used for aliasing the PPGTT with the GTT */
1272         struct i915_hw_ppgtt *aliasing_ppgtt;
1273
1274         struct notifier_block oom_notifier;
1275         struct shrinker shrinker;
1276         bool shrinker_no_lock_stealing;
1277
1278         /** LRU list of objects with fence regs on them. */
1279         struct list_head fence_list;
1280
1281         /**
1282          * We leave the user IRQ off as much as possible,
1283          * but this means that requests will finish and never
1284          * be retired once the system goes idle. Set a timer to
1285          * fire periodically while the ring is running. When it
1286          * fires, go retire requests.
1287          */
1288         struct delayed_work retire_work;
1289
1290         /**
1291          * When we detect an idle GPU, we want to turn on
1292          * powersaving features. So once we see that there
1293          * are no more requests outstanding and no more
1294          * arrive within a small period of time, we fire
1295          * off the idle_work.
1296          */
1297         struct delayed_work idle_work;
1298
1299         /**
1300          * Are we in a non-interruptible section of code like
1301          * modesetting?
1302          */
1303         bool interruptible;
1304
1305         /**
1306          * Is the GPU currently considered idle, or busy executing userspace
1307          * requests?  Whilst idle, we attempt to power down the hardware and
1308          * display clocks. In order to reduce the effect on performance, there
1309          * is a slight delay before we do so.
1310          */
1311         bool busy;
1312
1313         /* the indicator for dispatch video commands on two BSD rings */
1314         int bsd_ring_dispatch_index;
1315
1316         /** Bit 6 swizzling required for X tiling */
1317         uint32_t bit_6_swizzle_x;
1318         /** Bit 6 swizzling required for Y tiling */
1319         uint32_t bit_6_swizzle_y;
1320
1321         /* accounting, useful for userland debugging */
1322         spinlock_t object_stat_lock;
1323         size_t object_memory;
1324         u32 object_count;
1325 };
1326
1327 struct drm_i915_error_state_buf {
1328         struct drm_i915_private *i915;
1329         unsigned bytes;
1330         unsigned size;
1331         int err;
1332         u8 *buf;
1333         loff_t start;
1334         loff_t pos;
1335 };
1336
1337 struct i915_error_state_file_priv {
1338         struct drm_device *dev;
1339         struct drm_i915_error_state *error;
1340 };
1341
1342 struct i915_gpu_error {
1343         /* For hangcheck timer */
1344 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1345 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1346         /* Hang gpu twice in this window and your context gets banned */
1347 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1348
1349         struct workqueue_struct *hangcheck_wq;
1350         struct delayed_work hangcheck_work;
1351
1352         /* For reset and error_state handling. */
1353         spinlock_t lock;
1354         /* Protected by the above dev->gpu_error.lock. */
1355         struct drm_i915_error_state *first_error;
1356
1357         unsigned long missed_irq_rings;
1358
1359         /**
1360          * State variable controlling the reset flow and count
1361          *
1362          * This is a counter which gets incremented when reset is triggered,
1363          * and again when reset has been handled. So odd values (lowest bit set)
1364          * means that reset is in progress and even values that
1365          * (reset_counter >> 1):th reset was successfully completed.
1366          *
1367          * If reset is not completed succesfully, the I915_WEDGE bit is
1368          * set meaning that hardware is terminally sour and there is no
1369          * recovery. All waiters on the reset_queue will be woken when
1370          * that happens.
1371          *
1372          * This counter is used by the wait_seqno code to notice that reset
1373          * event happened and it needs to restart the entire ioctl (since most
1374          * likely the seqno it waited for won't ever signal anytime soon).
1375          *
1376          * This is important for lock-free wait paths, where no contended lock
1377          * naturally enforces the correct ordering between the bail-out of the
1378          * waiter and the gpu reset work code.
1379          */
1380         atomic_t reset_counter;
1381
1382 #define I915_RESET_IN_PROGRESS_FLAG     1
1383 #define I915_WEDGED                     (1 << 31)
1384
1385         /**
1386          * Waitqueue to signal when the reset has completed. Used by clients
1387          * that wait for dev_priv->mm.wedged to settle.
1388          */
1389         wait_queue_head_t reset_queue;
1390
1391         /* Userspace knobs for gpu hang simulation;
1392          * combines both a ring mask, and extra flags
1393          */
1394         u32 stop_rings;
1395 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1396 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1397
1398         /* For missed irq/seqno simulation. */
1399         unsigned int test_irq_rings;
1400
1401         /* Used to prevent gem_check_wedged returning -EAGAIN during gpu reset   */
1402         bool reload_in_reset;
1403 };
1404
1405 enum modeset_restore {
1406         MODESET_ON_LID_OPEN,
1407         MODESET_DONE,
1408         MODESET_SUSPENDED,
1409 };
1410
1411 struct ddi_vbt_port_info {
1412         /*
1413          * This is an index in the HDMI/DVI DDI buffer translation table.
1414          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1415          * populate this field.
1416          */
1417 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1418         uint8_t hdmi_level_shift;
1419
1420         uint8_t supports_dvi:1;
1421         uint8_t supports_hdmi:1;
1422         uint8_t supports_dp:1;
1423 };
1424
1425 enum psr_lines_to_wait {
1426         PSR_0_LINES_TO_WAIT = 0,
1427         PSR_1_LINE_TO_WAIT,
1428         PSR_4_LINES_TO_WAIT,
1429         PSR_8_LINES_TO_WAIT
1430 };
1431
1432 struct intel_vbt_data {
1433         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1434         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1435
1436         /* Feature bits */
1437         unsigned int int_tv_support:1;
1438         unsigned int lvds_dither:1;
1439         unsigned int lvds_vbt:1;
1440         unsigned int int_crt_support:1;
1441         unsigned int lvds_use_ssc:1;
1442         unsigned int display_clock_mode:1;
1443         unsigned int fdi_rx_polarity_inverted:1;
1444         unsigned int has_mipi:1;
1445         int lvds_ssc_freq;
1446         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1447
1448         enum drrs_support_type drrs_type;
1449
1450         /* eDP */
1451         int edp_rate;
1452         int edp_lanes;
1453         int edp_preemphasis;
1454         int edp_vswing;
1455         bool edp_initialized;
1456         bool edp_support;
1457         int edp_bpp;
1458         struct edp_power_seq edp_pps;
1459
1460         struct {
1461                 bool full_link;
1462                 bool require_aux_wakeup;
1463                 int idle_frames;
1464                 enum psr_lines_to_wait lines_to_wait;
1465                 int tp1_wakeup_time;
1466                 int tp2_tp3_wakeup_time;
1467         } psr;
1468
1469         struct {
1470                 u16 pwm_freq_hz;
1471                 bool present;
1472                 bool active_low_pwm;
1473                 u8 min_brightness;      /* min_brightness/255 of max */
1474         } backlight;
1475
1476         /* MIPI DSI */
1477         struct {
1478                 u16 port;
1479                 u16 panel_id;
1480                 struct mipi_config *config;
1481                 struct mipi_pps_data *pps;
1482                 u8 seq_version;
1483                 u32 size;
1484                 u8 *data;
1485                 u8 *sequence[MIPI_SEQ_MAX];
1486         } dsi;
1487
1488         int crt_ddc_pin;
1489
1490         int child_dev_num;
1491         union child_device_config *child_dev;
1492
1493         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1494 };
1495
1496 enum intel_ddb_partitioning {
1497         INTEL_DDB_PART_1_2,
1498         INTEL_DDB_PART_5_6, /* IVB+ */
1499 };
1500
1501 struct intel_wm_level {
1502         bool enable;
1503         uint32_t pri_val;
1504         uint32_t spr_val;
1505         uint32_t cur_val;
1506         uint32_t fbc_val;
1507 };
1508
1509 struct ilk_wm_values {
1510         uint32_t wm_pipe[3];
1511         uint32_t wm_lp[3];
1512         uint32_t wm_lp_spr[3];
1513         uint32_t wm_linetime[3];
1514         bool enable_fbc_wm;
1515         enum intel_ddb_partitioning partitioning;
1516 };
1517
1518 struct skl_ddb_entry {
1519         uint16_t start, end;    /* in number of blocks, 'end' is exclusive */
1520 };
1521
1522 static inline uint16_t skl_ddb_entry_size(const struct skl_ddb_entry *entry)
1523 {
1524         return entry->end - entry->start;
1525 }
1526
1527 static inline bool skl_ddb_entry_equal(const struct skl_ddb_entry *e1,
1528                                        const struct skl_ddb_entry *e2)
1529 {
1530         if (e1->start == e2->start && e1->end == e2->end)
1531                 return true;
1532
1533         return false;
1534 }
1535
1536 struct skl_ddb_allocation {
1537         struct skl_ddb_entry pipe[I915_MAX_PIPES];
1538         struct skl_ddb_entry plane[I915_MAX_PIPES][I915_MAX_PLANES];
1539         struct skl_ddb_entry cursor[I915_MAX_PIPES];
1540 };
1541
1542 struct skl_wm_values {
1543         bool dirty[I915_MAX_PIPES];
1544         struct skl_ddb_allocation ddb;
1545         uint32_t wm_linetime[I915_MAX_PIPES];
1546         uint32_t plane[I915_MAX_PIPES][I915_MAX_PLANES][8];
1547         uint32_t cursor[I915_MAX_PIPES][8];
1548         uint32_t plane_trans[I915_MAX_PIPES][I915_MAX_PLANES];
1549         uint32_t cursor_trans[I915_MAX_PIPES];
1550 };
1551
1552 struct skl_wm_level {
1553         bool plane_en[I915_MAX_PLANES];
1554         bool cursor_en;
1555         uint16_t plane_res_b[I915_MAX_PLANES];
1556         uint8_t plane_res_l[I915_MAX_PLANES];
1557         uint16_t cursor_res_b;
1558         uint8_t cursor_res_l;
1559 };
1560
1561 /*
1562  * This struct helps tracking the state needed for runtime PM, which puts the
1563  * device in PCI D3 state. Notice that when this happens, nothing on the
1564  * graphics device works, even register access, so we don't get interrupts nor
1565  * anything else.
1566  *
1567  * Every piece of our code that needs to actually touch the hardware needs to
1568  * either call intel_runtime_pm_get or call intel_display_power_get with the
1569  * appropriate power domain.
1570  *
1571  * Our driver uses the autosuspend delay feature, which means we'll only really
1572  * suspend if we stay with zero refcount for a certain amount of time. The
1573  * default value is currently very conservative (see intel_runtime_pm_enable), but
1574  * it can be changed with the standard runtime PM files from sysfs.
1575  *
1576  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1577  * goes back to false exactly before we reenable the IRQs. We use this variable
1578  * to check if someone is trying to enable/disable IRQs while they're supposed
1579  * to be disabled. This shouldn't happen and we'll print some error messages in
1580  * case it happens.
1581  *
1582  * For more, read the Documentation/power/runtime_pm.txt.
1583  */
1584 struct i915_runtime_pm {
1585         bool suspended;
1586         bool irqs_enabled;
1587 };
1588
1589 enum intel_pipe_crc_source {
1590         INTEL_PIPE_CRC_SOURCE_NONE,
1591         INTEL_PIPE_CRC_SOURCE_PLANE1,
1592         INTEL_PIPE_CRC_SOURCE_PLANE2,
1593         INTEL_PIPE_CRC_SOURCE_PF,
1594         INTEL_PIPE_CRC_SOURCE_PIPE,
1595         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1596         INTEL_PIPE_CRC_SOURCE_TV,
1597         INTEL_PIPE_CRC_SOURCE_DP_B,
1598         INTEL_PIPE_CRC_SOURCE_DP_C,
1599         INTEL_PIPE_CRC_SOURCE_DP_D,
1600         INTEL_PIPE_CRC_SOURCE_AUTO,
1601         INTEL_PIPE_CRC_SOURCE_MAX,
1602 };
1603
1604 struct intel_pipe_crc_entry {
1605         uint32_t frame;
1606         uint32_t crc[5];
1607 };
1608
1609 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1610 struct intel_pipe_crc {
1611         spinlock_t lock;
1612         bool opened;            /* exclusive access to the result file */
1613         struct intel_pipe_crc_entry *entries;
1614         enum intel_pipe_crc_source source;
1615         int head, tail;
1616         wait_queue_head_t wq;
1617 };
1618
1619 struct i915_frontbuffer_tracking {
1620         struct mutex lock;
1621
1622         /*
1623          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1624          * scheduled flips.
1625          */
1626         unsigned busy_bits;
1627         unsigned flip_bits;
1628 };
1629
1630 struct i915_wa_reg {
1631         u32 addr;
1632         u32 value;
1633         /* bitmask representing WA bits */
1634         u32 mask;
1635 };
1636
1637 #define I915_MAX_WA_REGS 16
1638
1639 struct i915_workarounds {
1640         struct i915_wa_reg reg[I915_MAX_WA_REGS];
1641         u32 count;
1642 };
1643
1644 struct i915_virtual_gpu {
1645         bool active;
1646 };
1647
1648 struct drm_i915_private {
1649         struct drm_device *dev;
1650         struct kmem_cache *slab;
1651
1652         const struct intel_device_info info;
1653
1654         int relative_constants_mode;
1655
1656         void __iomem *regs;
1657
1658         struct intel_uncore uncore;
1659
1660         struct i915_virtual_gpu vgpu;
1661
1662         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1663
1664
1665         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1666          * controller on different i2c buses. */
1667         struct mutex gmbus_mutex;
1668
1669         /**
1670          * Base address of the gmbus and gpio block.
1671          */
1672         uint32_t gpio_mmio_base;
1673
1674         /* MMIO base address for MIPI regs */
1675         uint32_t mipi_mmio_base;
1676
1677         wait_queue_head_t gmbus_wait_queue;
1678
1679         struct pci_dev *bridge_dev;
1680         struct intel_engine_cs ring[I915_NUM_RINGS];
1681         struct drm_i915_gem_object *semaphore_obj;
1682         uint32_t last_seqno, next_seqno;
1683
1684         struct drm_dma_handle *status_page_dmah;
1685         struct resource mch_res;
1686
1687         /* protects the irq masks */
1688         spinlock_t irq_lock;
1689
1690         /* protects the mmio flip data */
1691         spinlock_t mmio_flip_lock;
1692
1693         bool display_irqs_enabled;
1694
1695         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1696         struct pm_qos_request pm_qos;
1697
1698         /* DPIO indirect register protection */
1699         struct mutex dpio_lock;
1700
1701         /** Cached value of IMR to avoid reads in updating the bitfield */
1702         union {
1703                 u32 irq_mask;
1704                 u32 de_irq_mask[I915_MAX_PIPES];
1705         };
1706         u32 gt_irq_mask;
1707         u32 pm_irq_mask;
1708         u32 pm_rps_events;
1709         u32 pipestat_irq_mask[I915_MAX_PIPES];
1710
1711         struct work_struct hotplug_work;
1712         struct {
1713                 unsigned long hpd_last_jiffies;
1714                 int hpd_cnt;
1715                 enum {
1716                         HPD_ENABLED = 0,
1717                         HPD_DISABLED = 1,
1718                         HPD_MARK_DISABLED = 2
1719                 } hpd_mark;
1720         } hpd_stats[HPD_NUM_PINS];
1721         u32 hpd_event_bits;
1722         struct delayed_work hotplug_reenable_work;
1723
1724         struct i915_fbc fbc;
1725         struct i915_drrs drrs;
1726         struct intel_opregion opregion;
1727         struct intel_vbt_data vbt;
1728
1729         bool preserve_bios_swizzle;
1730
1731         /* overlay */
1732         struct intel_overlay *overlay;
1733
1734         /* backlight registers and fields in struct intel_panel */
1735         struct mutex backlight_lock;
1736
1737         /* LVDS info */
1738         bool no_aux_handshake;
1739
1740         /* protects panel power sequencer state */
1741         struct mutex pps_mutex;
1742
1743         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1744         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1745         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1746
1747         unsigned int fsb_freq, mem_freq, is_ddr3;
1748         unsigned int vlv_cdclk_freq;
1749         unsigned int hpll_freq;
1750
1751         /**
1752          * wq - Driver workqueue for GEM.
1753          *
1754          * NOTE: Work items scheduled here are not allowed to grab any modeset
1755          * locks, for otherwise the flushing done in the pageflip code will
1756          * result in deadlocks.
1757          */
1758         struct workqueue_struct *wq;
1759
1760         /* Display functions */
1761         struct drm_i915_display_funcs display;
1762
1763         /* PCH chipset type */
1764         enum intel_pch pch_type;
1765         unsigned short pch_id;
1766
1767         unsigned long quirks;
1768
1769         enum modeset_restore modeset_restore;
1770         struct mutex modeset_restore_lock;
1771
1772         struct list_head vm_list; /* Global list of all address spaces */
1773         struct i915_gtt gtt; /* VM representing the global address space */
1774
1775         struct i915_gem_mm mm;
1776         DECLARE_HASHTABLE(mm_structs, 7);
1777         struct mutex mm_lock;
1778
1779         /* Kernel Modesetting */
1780
1781         struct sdvo_device_mapping sdvo_mappings[2];
1782
1783         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1784         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1785         wait_queue_head_t pending_flip_queue;
1786
1787 #ifdef CONFIG_DEBUG_FS
1788         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1789 #endif
1790
1791         int num_shared_dpll;
1792         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1793         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1794
1795         struct i915_workarounds workarounds;
1796
1797         /* Reclocking support */
1798         bool render_reclock_avail;
1799         bool lvds_downclock_avail;
1800         /* indicates the reduced downclock for LVDS*/
1801         int lvds_downclock;
1802
1803         struct i915_frontbuffer_tracking fb_tracking;
1804
1805         u16 orig_clock;
1806
1807         bool mchbar_need_disable;
1808
1809         struct intel_l3_parity l3_parity;
1810
1811         /* Cannot be determined by PCIID. You must always read a register. */
1812         size_t ellc_size;
1813
1814         /* gen6+ rps state */
1815         struct intel_gen6_power_mgmt rps;
1816
1817         /* ilk-only ips/rps state. Everything in here is protected by the global
1818          * mchdev_lock in intel_pm.c */
1819         struct intel_ilk_power_mgmt ips;
1820
1821         struct i915_power_domains power_domains;
1822
1823         struct i915_psr psr;
1824
1825         struct i915_gpu_error gpu_error;
1826
1827         struct drm_i915_gem_object *vlv_pctx;
1828
1829 #ifdef CONFIG_DRM_I915_FBDEV
1830         /* list of fbdev register on this device */
1831         struct intel_fbdev *fbdev;
1832         struct work_struct fbdev_suspend_work;
1833 #endif
1834
1835         struct drm_property *broadcast_rgb_property;
1836         struct drm_property *force_audio_property;
1837
1838         /* hda/i915 audio component */
1839         bool audio_component_registered;
1840
1841         uint32_t hw_context_size;
1842         struct list_head context_list;
1843
1844         u32 fdi_rx_config;
1845
1846         u32 suspend_count;
1847         struct i915_suspend_saved_registers regfile;
1848         struct vlv_s0ix_state vlv_s0ix_state;
1849
1850         struct {
1851                 /*
1852                  * Raw watermark latency values:
1853                  * in 0.1us units for WM0,
1854                  * in 0.5us units for WM1+.
1855                  */
1856                 /* primary */
1857                 uint16_t pri_latency[5];
1858                 /* sprite */
1859                 uint16_t spr_latency[5];
1860                 /* cursor */
1861                 uint16_t cur_latency[5];
1862                 /*
1863                  * Raw watermark memory latency values
1864                  * for SKL for all 8 levels
1865                  * in 1us units.
1866                  */
1867                 uint16_t skl_latency[8];
1868
1869                 /*
1870                  * The skl_wm_values structure is a bit too big for stack
1871                  * allocation, so we keep the staging struct where we store
1872                  * intermediate results here instead.
1873                  */
1874                 struct skl_wm_values skl_results;
1875
1876                 /* current hardware state */
1877                 union {
1878                         struct ilk_wm_values hw;
1879                         struct skl_wm_values skl_hw;
1880                 };
1881         } wm;
1882
1883         struct i915_runtime_pm pm;
1884
1885         struct intel_digital_port *hpd_irq_port[I915_MAX_PORTS];
1886         u32 long_hpd_port_mask;
1887         u32 short_hpd_port_mask;
1888         struct work_struct dig_port_work;
1889
1890         /*
1891          * if we get a HPD irq from DP and a HPD irq from non-DP
1892          * the non-DP HPD could block the workqueue on a mode config
1893          * mutex getting, that userspace may have taken. However
1894          * userspace is waiting on the DP workqueue to run which is
1895          * blocked behind the non-DP one.
1896          */
1897         struct workqueue_struct *dp_wq;
1898
1899         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
1900         struct {
1901                 int (*do_execbuf)(struct drm_device *dev, struct drm_file *file,
1902                                   struct intel_engine_cs *ring,
1903                                   struct intel_context *ctx,
1904                                   struct drm_i915_gem_execbuffer2 *args,
1905                                   struct list_head *vmas,
1906                                   struct drm_i915_gem_object *batch_obj,
1907                                   u64 exec_start, u32 flags);
1908                 int (*init_rings)(struct drm_device *dev);
1909                 void (*cleanup_ring)(struct intel_engine_cs *ring);
1910                 void (*stop_ring)(struct intel_engine_cs *ring);
1911         } gt;
1912
1913         uint32_t request_uniq;
1914
1915         /*
1916          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1917          * will be rejected. Instead look for a better place.
1918          */
1919 };
1920
1921 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1922 {
1923         return dev->dev_private;
1924 }
1925
1926 static inline struct drm_i915_private *dev_to_i915(struct device *dev)
1927 {
1928         return to_i915(dev_get_drvdata(dev));
1929 }
1930
1931 /* Iterate over initialised rings */
1932 #define for_each_ring(ring__, dev_priv__, i__) \
1933         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1934                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1935
1936 enum hdmi_force_audio {
1937         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1938         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1939         HDMI_AUDIO_AUTO,                /* trust EDID */
1940         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1941 };
1942
1943 #define I915_GTT_OFFSET_NONE ((u32)-1)
1944
1945 struct drm_i915_gem_object_ops {
1946         /* Interface between the GEM object and its backing storage.
1947          * get_pages() is called once prior to the use of the associated set
1948          * of pages before to binding them into the GTT, and put_pages() is
1949          * called after we no longer need them. As we expect there to be
1950          * associated cost with migrating pages between the backing storage
1951          * and making them available for the GPU (e.g. clflush), we may hold
1952          * onto the pages after they are no longer referenced by the GPU
1953          * in case they may be used again shortly (for example migrating the
1954          * pages to a different memory domain within the GTT). put_pages()
1955          * will therefore most likely be called when the object itself is
1956          * being released or under memory pressure (where we attempt to
1957          * reap pages for the shrinker).
1958          */
1959         int (*get_pages)(struct drm_i915_gem_object *);
1960         void (*put_pages)(struct drm_i915_gem_object *);
1961         int (*dmabuf_export)(struct drm_i915_gem_object *);
1962         void (*release)(struct drm_i915_gem_object *);
1963 };
1964
1965 /*
1966  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1967  * considered to be the frontbuffer for the given plane interface-vise. This
1968  * doesn't mean that the hw necessarily already scans it out, but that any
1969  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1970  *
1971  * We have one bit per pipe and per scanout plane type.
1972  */
1973 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 4
1974 #define INTEL_FRONTBUFFER_BITS \
1975         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
1976 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
1977         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1978 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
1979         (1 << (1 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1980 #define INTEL_FRONTBUFFER_SPRITE(pipe) \
1981         (1 << (2 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1982 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1983         (1 << (3 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1984 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1985         (0xf << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1986
1987 struct drm_i915_gem_object {
1988         struct drm_gem_object base;
1989
1990         const struct drm_i915_gem_object_ops *ops;
1991
1992         /** List of VMAs backed by this object */
1993         struct list_head vma_list;
1994
1995         /** Stolen memory for this object, instead of being backed by shmem. */
1996         struct drm_mm_node *stolen;
1997         struct list_head global_list;
1998
1999         struct list_head ring_list;
2000         /** Used in execbuf to temporarily hold a ref */
2001         struct list_head obj_exec_link;
2002
2003         struct list_head batch_pool_list;
2004
2005         /**
2006          * This is set if the object is on the active lists (has pending
2007          * rendering and so a non-zero seqno), and is not set if it i s on
2008          * inactive (ready to be unbound) list.
2009          */
2010         unsigned int active:1;
2011
2012         /**
2013          * This is set if the object has been written to since last bound
2014          * to the GTT
2015          */
2016         unsigned int dirty:1;
2017
2018         /**
2019          * Fence register bits (if any) for this object.  Will be set
2020          * as needed when mapped into the GTT.
2021          * Protected by dev->struct_mutex.
2022          */
2023         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
2024
2025         /**
2026          * Advice: are the backing pages purgeable?
2027          */
2028         unsigned int madv:2;
2029
2030         /**
2031          * Current tiling mode for the object.
2032          */
2033         unsigned int tiling_mode:2;
2034         /**
2035          * Whether the tiling parameters for the currently associated fence
2036          * register have changed. Note that for the purposes of tracking
2037          * tiling changes we also treat the unfenced register, the register
2038          * slot that the object occupies whilst it executes a fenced
2039          * command (such as BLT on gen2/3), as a "fence".
2040          */
2041         unsigned int fence_dirty:1;
2042
2043         /**
2044          * Is the object at the current location in the gtt mappable and
2045          * fenceable? Used to avoid costly recalculations.
2046          */
2047         unsigned int map_and_fenceable:1;
2048
2049         /**
2050          * Whether the current gtt mapping needs to be mappable (and isn't just
2051          * mappable by accident). Track pin and fault separate for a more
2052          * accurate mappable working set.
2053          */
2054         unsigned int fault_mappable:1;
2055         unsigned int pin_mappable:1;
2056         unsigned int pin_display:1;
2057
2058         /*
2059          * Is the object to be mapped as read-only to the GPU
2060          * Only honoured if hardware has relevant pte bit
2061          */
2062         unsigned long gt_ro:1;
2063         unsigned int cache_level:3;
2064         unsigned int cache_dirty:1;
2065
2066         unsigned int has_dma_mapping:1;
2067
2068         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
2069
2070         struct sg_table *pages;
2071         int pages_pin_count;
2072
2073         /* prime dma-buf support */
2074         void *dma_buf_vmapping;
2075         int vmapping_count;
2076
2077         /** Breadcrumb of last rendering to the buffer. */
2078         struct drm_i915_gem_request *last_read_req;
2079         struct drm_i915_gem_request *last_write_req;
2080         /** Breadcrumb of last fenced GPU access to the buffer. */
2081         struct drm_i915_gem_request *last_fenced_req;
2082
2083         /** Current tiling stride for the object, if it's tiled. */
2084         uint32_t stride;
2085
2086         /** References from framebuffers, locks out tiling changes. */
2087         unsigned long framebuffer_references;
2088
2089         /** Record of address bit 17 of each page at last unbind. */
2090         unsigned long *bit_17;
2091
2092         union {
2093                 /** for phy allocated objects */
2094                 struct drm_dma_handle *phys_handle;
2095
2096                 struct i915_gem_userptr {
2097                         uintptr_t ptr;
2098                         unsigned read_only :1;
2099                         unsigned workers :4;
2100 #define I915_GEM_USERPTR_MAX_WORKERS 15
2101
2102                         struct i915_mm_struct *mm;
2103                         struct i915_mmu_object *mmu_object;
2104                         struct work_struct *work;
2105                 } userptr;
2106         };
2107 };
2108 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
2109
2110 void i915_gem_track_fb(struct drm_i915_gem_object *old,
2111                        struct drm_i915_gem_object *new,
2112                        unsigned frontbuffer_bits);
2113
2114 /**
2115  * Request queue structure.
2116  *
2117  * The request queue allows us to note sequence numbers that have been emitted
2118  * and may be associated with active buffers to be retired.
2119  *
2120  * By keeping this list, we can avoid having to do questionable sequence
2121  * number comparisons on buffer last_read|write_seqno. It also allows an
2122  * emission time to be associated with the request for tracking how far ahead
2123  * of the GPU the submission is.
2124  */
2125 struct drm_i915_gem_request {
2126         struct kref ref;
2127
2128         /** On Which ring this request was generated */
2129         struct intel_engine_cs *ring;
2130
2131         /** GEM sequence number associated with this request. */
2132         uint32_t seqno;
2133
2134         /** Position in the ringbuffer of the start of the request */
2135         u32 head;
2136
2137         /**
2138          * Position in the ringbuffer of the start of the postfix.
2139          * This is required to calculate the maximum available ringbuffer
2140          * space without overwriting the postfix.
2141          */
2142          u32 postfix;
2143
2144         /** Position in the ringbuffer of the end of the whole request */
2145         u32 tail;
2146
2147         /** Context related to this request */
2148         struct intel_context *ctx;
2149
2150         /** Batch buffer related to this request if any */
2151         struct drm_i915_gem_object *batch_obj;
2152
2153         /** Time at which this request was emitted, in jiffies. */
2154         unsigned long emitted_jiffies;
2155
2156         /** global list entry for this request */
2157         struct list_head list;
2158
2159         struct drm_i915_file_private *file_priv;
2160         /** file_priv list entry for this request */
2161         struct list_head client_list;
2162
2163         /** process identifier submitting this request */
2164         struct pid *pid;
2165
2166         uint32_t uniq;
2167
2168         /**
2169          * The ELSP only accepts two elements at a time, so we queue
2170          * context/tail pairs on a given queue (ring->execlist_queue) until the
2171          * hardware is available. The queue serves a double purpose: we also use
2172          * it to keep track of the up to 2 contexts currently in the hardware
2173          * (usually one in execution and the other queued up by the GPU): We
2174          * only remove elements from the head of the queue when the hardware
2175          * informs us that an element has been completed.
2176          *
2177          * All accesses to the queue are mediated by a spinlock
2178          * (ring->execlist_lock).
2179          */
2180
2181         /** Execlist link in the submission queue.*/
2182         struct list_head execlist_link;
2183
2184         /** Execlists no. of times this request has been sent to the ELSP */
2185         int elsp_submitted;
2186
2187 };
2188
2189 void i915_gem_request_free(struct kref *req_ref);
2190
2191 static inline uint32_t
2192 i915_gem_request_get_seqno(struct drm_i915_gem_request *req)
2193 {
2194         return req ? req->seqno : 0;
2195 }
2196
2197 static inline struct intel_engine_cs *
2198 i915_gem_request_get_ring(struct drm_i915_gem_request *req)
2199 {
2200         return req ? req->ring : NULL;
2201 }
2202
2203 static inline void
2204 i915_gem_request_reference(struct drm_i915_gem_request *req)
2205 {
2206         kref_get(&req->ref);
2207 }
2208
2209 static inline void
2210 i915_gem_request_unreference(struct drm_i915_gem_request *req)
2211 {
2212         WARN_ON(!mutex_is_locked(&req->ring->dev->struct_mutex));
2213         kref_put(&req->ref, i915_gem_request_free);
2214 }
2215
2216 static inline void i915_gem_request_assign(struct drm_i915_gem_request **pdst,
2217                                            struct drm_i915_gem_request *src)
2218 {
2219         if (src)
2220                 i915_gem_request_reference(src);
2221
2222         if (*pdst)
2223                 i915_gem_request_unreference(*pdst);
2224
2225         *pdst = src;
2226 }
2227
2228 /*
2229  * XXX: i915_gem_request_completed should be here but currently needs the
2230  * definition of i915_seqno_passed() which is below. It will be moved in
2231  * a later patch when the call to i915_seqno_passed() is obsoleted...
2232  */
2233
2234 struct drm_i915_file_private {
2235         struct drm_i915_private *dev_priv;
2236         struct drm_file *file;
2237
2238         struct {
2239                 spinlock_t lock;
2240                 struct list_head request_list;
2241                 struct delayed_work idle_work;
2242         } mm;
2243         struct idr context_idr;
2244
2245         atomic_t rps_wait_boost;
2246         struct  intel_engine_cs *bsd_ring;
2247 };
2248
2249 /*
2250  * A command that requires special handling by the command parser.
2251  */
2252 struct drm_i915_cmd_descriptor {
2253         /*
2254          * Flags describing how the command parser processes the command.
2255          *
2256          * CMD_DESC_FIXED: The command has a fixed length if this is set,
2257          *                 a length mask if not set
2258          * CMD_DESC_SKIP: The command is allowed but does not follow the
2259          *                standard length encoding for the opcode range in
2260          *                which it falls
2261          * CMD_DESC_REJECT: The command is never allowed
2262          * CMD_DESC_REGISTER: The command should be checked against the
2263          *                    register whitelist for the appropriate ring
2264          * CMD_DESC_MASTER: The command is allowed if the submitting process
2265          *                  is the DRM master
2266          */
2267         u32 flags;
2268 #define CMD_DESC_FIXED    (1<<0)
2269 #define CMD_DESC_SKIP     (1<<1)
2270 #define CMD_DESC_REJECT   (1<<2)
2271 #define CMD_DESC_REGISTER (1<<3)
2272 #define CMD_DESC_BITMASK  (1<<4)
2273 #define CMD_DESC_MASTER   (1<<5)
2274
2275         /*
2276          * The command's unique identification bits and the bitmask to get them.
2277          * This isn't strictly the opcode field as defined in the spec and may
2278          * also include type, subtype, and/or subop fields.
2279          */
2280         struct {
2281                 u32 value;
2282                 u32 mask;
2283         } cmd;
2284
2285         /*
2286          * The command's length. The command is either fixed length (i.e. does
2287          * not include a length field) or has a length field mask. The flag
2288          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
2289          * a length mask. All command entries in a command table must include
2290          * length information.
2291          */
2292         union {
2293                 u32 fixed;
2294                 u32 mask;
2295         } length;
2296
2297         /*
2298          * Describes where to find a register address in the command to check
2299          * against the ring's register whitelist. Only valid if flags has the
2300          * CMD_DESC_REGISTER bit set.
2301          */
2302         struct {
2303                 u32 offset;
2304                 u32 mask;
2305         } reg;
2306
2307 #define MAX_CMD_DESC_BITMASKS 3
2308         /*
2309          * Describes command checks where a particular dword is masked and
2310          * compared against an expected value. If the command does not match
2311          * the expected value, the parser rejects it. Only valid if flags has
2312          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
2313          * are valid.
2314          *
2315          * If the check specifies a non-zero condition_mask then the parser
2316          * only performs the check when the bits specified by condition_mask
2317          * are non-zero.
2318          */
2319         struct {
2320                 u32 offset;
2321                 u32 mask;
2322                 u32 expected;
2323                 u32 condition_offset;
2324                 u32 condition_mask;
2325         } bits[MAX_CMD_DESC_BITMASKS];
2326 };
2327
2328 /*
2329  * A table of commands requiring special handling by the command parser.
2330  *
2331  * Each ring has an array of tables. Each table consists of an array of command
2332  * descriptors, which must be sorted with command opcodes in ascending order.
2333  */
2334 struct drm_i915_cmd_table {
2335         const struct drm_i915_cmd_descriptor *table;
2336         int count;
2337 };
2338
2339 /* Note that the (struct drm_i915_private *) cast is just to shut up gcc. */
2340 #define __I915__(p) ({ \
2341         struct drm_i915_private *__p; \
2342         if (__builtin_types_compatible_p(typeof(*p), struct drm_i915_private)) \
2343                 __p = (struct drm_i915_private *)p; \
2344         else if (__builtin_types_compatible_p(typeof(*p), struct drm_device)) \
2345                 __p = to_i915((struct drm_device *)p); \
2346         else \
2347                 BUILD_BUG(); \
2348         __p; \
2349 })
2350 #define INTEL_INFO(p)   (&__I915__(p)->info)
2351 #define INTEL_DEVID(p)  (INTEL_INFO(p)->device_id)
2352 #define INTEL_REVID(p)  (__I915__(p)->dev->pdev->revision)
2353
2354 #define IS_I830(dev)            (INTEL_DEVID(dev) == 0x3577)
2355 #define IS_845G(dev)            (INTEL_DEVID(dev) == 0x2562)
2356 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
2357 #define IS_I865G(dev)           (INTEL_DEVID(dev) == 0x2572)
2358 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
2359 #define IS_I915GM(dev)          (INTEL_DEVID(dev) == 0x2592)
2360 #define IS_I945G(dev)           (INTEL_DEVID(dev) == 0x2772)
2361 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
2362 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
2363 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
2364 #define IS_GM45(dev)            (INTEL_DEVID(dev) == 0x2A42)
2365 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
2366 #define IS_PINEVIEW_G(dev)      (INTEL_DEVID(dev) == 0xa001)
2367 #define IS_PINEVIEW_M(dev)      (INTEL_DEVID(dev) == 0xa011)
2368 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
2369 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
2370 #define IS_IRONLAKE_M(dev)      (INTEL_DEVID(dev) == 0x0046)
2371 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
2372 #define IS_IVB_GT1(dev)         (INTEL_DEVID(dev) == 0x0156 || \
2373                                  INTEL_DEVID(dev) == 0x0152 || \
2374                                  INTEL_DEVID(dev) == 0x015a)
2375 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
2376 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2377 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
2378 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2379 #define IS_SKYLAKE(dev) (INTEL_INFO(dev)->is_skylake)
2380 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
2381 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
2382                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0C00)
2383 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
2384                                  ((INTEL_DEVID(dev) & 0xf) == 0x6 ||    \
2385                                  (INTEL_DEVID(dev) & 0xf) == 0xe))
2386 #define IS_BDW_GT3(dev)         (IS_BROADWELL(dev) && \
2387                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2388 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2389                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0A00)
2390 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2391                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2392 /* ULX machines are also considered ULT. */
2393 #define IS_HSW_ULX(dev)         (INTEL_DEVID(dev) == 0x0A0E || \
2394                                  INTEL_DEVID(dev) == 0x0A1E)
2395 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2396
2397 #define SKL_REVID_A0            (0x0)
2398 #define SKL_REVID_B0            (0x1)
2399 #define SKL_REVID_C0            (0x2)
2400 #define SKL_REVID_D0            (0x3)
2401 #define SKL_REVID_E0            (0x4)
2402
2403 /*
2404  * The genX designation typically refers to the render engine, so render
2405  * capability related checks should use IS_GEN, while display and other checks
2406  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2407  * chips, etc.).
2408  */
2409 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2410 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2411 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2412 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2413 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2414 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2415 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2416 #define IS_GEN9(dev)    (INTEL_INFO(dev)->gen == 9)
2417
2418 #define RENDER_RING             (1<<RCS)
2419 #define BSD_RING                (1<<VCS)
2420 #define BLT_RING                (1<<BCS)
2421 #define VEBOX_RING              (1<<VECS)
2422 #define BSD2_RING               (1<<VCS2)
2423 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2424 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2425 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2426 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2427 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2428 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2429                                  __I915__(dev)->ellc_size)
2430 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2431
2432 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2433 #define HAS_LOGICAL_RING_CONTEXTS(dev)  (INTEL_INFO(dev)->gen >= 8)
2434 #define USES_PPGTT(dev)         (i915.enable_ppgtt)
2435 #define USES_FULL_PPGTT(dev)    (i915.enable_ppgtt == 2)
2436
2437 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2438 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2439
2440 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2441 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2442 /*
2443  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2444  * even when in MSI mode. This results in spurious interrupt warnings if the
2445  * legacy irq no. is shared with another device. The kernel then disables that
2446  * interrupt source and so prevents the other device from working properly.
2447  */
2448 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2449 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2450
2451 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2452  * rows, which changed the alignment requirements and fence programming.
2453  */
2454 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2455                                                       IS_I915GM(dev)))
2456 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
2457 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
2458 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
2459 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2460 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2461
2462 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2463 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2464 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2465
2466 #define HAS_IPS(dev)            (IS_HSW_ULT(dev) || IS_BROADWELL(dev))
2467
2468 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2469 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2470 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev) || \
2471                                  IS_VALLEYVIEW(dev) || IS_CHERRYVIEW(dev) || \
2472                                  IS_SKYLAKE(dev))
2473 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2474                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev))
2475 #define HAS_RC6(dev)            (INTEL_INFO(dev)->gen >= 6)
2476 #define HAS_RC6p(dev)           (INTEL_INFO(dev)->gen == 6 || IS_IVYBRIDGE(dev))
2477
2478 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2479 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2480 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2481 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2482 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2483 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2484 #define INTEL_PCH_SPT_DEVICE_ID_TYPE            0xA100
2485 #define INTEL_PCH_SPT_LP_DEVICE_ID_TYPE         0x9D00
2486
2487 #define INTEL_PCH_TYPE(dev) (__I915__(dev)->pch_type)
2488 #define HAS_PCH_SPT(dev) (INTEL_PCH_TYPE(dev) == PCH_SPT)
2489 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2490 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2491 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2492 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2493 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2494
2495 #define HAS_GMCH_DISPLAY(dev) (INTEL_INFO(dev)->gen < 5 || IS_VALLEYVIEW(dev))
2496
2497 /* DPF == dynamic parity feature */
2498 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2499 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2500
2501 #define GT_FREQUENCY_MULTIPLIER 50
2502
2503 #include "i915_trace.h"
2504
2505 extern const struct drm_ioctl_desc i915_ioctls[];
2506 extern int i915_max_ioctl;
2507
2508 extern int i915_suspend_legacy(struct drm_device *dev, pm_message_t state);
2509 extern int i915_resume_legacy(struct drm_device *dev);
2510
2511 /* i915_params.c */
2512 struct i915_params {
2513         int modeset;
2514         int panel_ignore_lid;
2515         unsigned int powersave;
2516         int semaphores;
2517         unsigned int lvds_downclock;
2518         int lvds_channel_mode;
2519         int panel_use_ssc;
2520         int vbt_sdvo_panel_type;
2521         int enable_rc6;
2522         int enable_fbc;
2523         int enable_ppgtt;
2524         int enable_execlists;
2525         int enable_psr;
2526         unsigned int preliminary_hw_support;
2527         int disable_power_well;
2528         int enable_ips;
2529         int invert_brightness;
2530         int enable_cmd_parser;
2531         /* leave bools at the end to not create holes */
2532         bool enable_hangcheck;
2533         bool fastboot;
2534         bool prefault_disable;
2535         bool reset;
2536         bool disable_display;
2537         bool disable_vtd_wa;
2538         int use_mmio_flip;
2539         bool mmio_debug;
2540         bool verbose_state_checks;
2541         bool nuclear_pageflip;
2542 };
2543 extern struct i915_params i915 __read_mostly;
2544
2545                                 /* i915_dma.c */
2546 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2547 extern int i915_driver_unload(struct drm_device *);
2548 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2549 extern void i915_driver_lastclose(struct drm_device * dev);
2550 extern void i915_driver_preclose(struct drm_device *dev,
2551                                  struct drm_file *file);
2552 extern void i915_driver_postclose(struct drm_device *dev,
2553                                   struct drm_file *file);
2554 extern int i915_driver_device_is_agp(struct drm_device * dev);
2555 #ifdef CONFIG_COMPAT
2556 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2557                               unsigned long arg);
2558 #endif
2559 extern int intel_gpu_reset(struct drm_device *dev);
2560 extern int i915_reset(struct drm_device *dev);
2561 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2562 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2563 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2564 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2565 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2566 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2567
2568 /* i915_irq.c */
2569 void i915_queue_hangcheck(struct drm_device *dev);
2570 __printf(3, 4)
2571 void i915_handle_error(struct drm_device *dev, bool wedged,
2572                        const char *fmt, ...);
2573
2574 extern void intel_irq_init(struct drm_i915_private *dev_priv);
2575 extern void intel_hpd_init(struct drm_i915_private *dev_priv);
2576 int intel_irq_install(struct drm_i915_private *dev_priv);
2577 void intel_irq_uninstall(struct drm_i915_private *dev_priv);
2578
2579 extern void intel_uncore_sanitize(struct drm_device *dev);
2580 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2581                                         bool restore_forcewake);
2582 extern void intel_uncore_init(struct drm_device *dev);
2583 extern void intel_uncore_check_errors(struct drm_device *dev);
2584 extern void intel_uncore_fini(struct drm_device *dev);
2585 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2586 const char *intel_uncore_forcewake_domain_to_str(const enum forcewake_domain_id id);
2587 void intel_uncore_forcewake_get(struct drm_i915_private *dev_priv,
2588                                 enum forcewake_domains domains);
2589 void intel_uncore_forcewake_put(struct drm_i915_private *dev_priv,
2590                                 enum forcewake_domains domains);
2591 void assert_forcewakes_inactive(struct drm_i915_private *dev_priv);
2592 static inline bool intel_vgpu_active(struct drm_device *dev)
2593 {
2594         return to_i915(dev)->vgpu.active;
2595 }
2596
2597 void
2598 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2599                      u32 status_mask);
2600
2601 void
2602 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2603                       u32 status_mask);
2604
2605 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2606 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2607 void
2608 ironlake_enable_display_irq(struct drm_i915_private *dev_priv, u32 mask);
2609 void
2610 ironlake_disable_display_irq(struct drm_i915_private *dev_priv, u32 mask);
2611 void ibx_display_interrupt_update(struct drm_i915_private *dev_priv,
2612                                   uint32_t interrupt_mask,
2613                                   uint32_t enabled_irq_mask);
2614 #define ibx_enable_display_interrupt(dev_priv, bits) \
2615         ibx_display_interrupt_update((dev_priv), (bits), (bits))
2616 #define ibx_disable_display_interrupt(dev_priv, bits) \
2617         ibx_display_interrupt_update((dev_priv), (bits), 0)
2618
2619 /* i915_gem.c */
2620 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2621                           struct drm_file *file_priv);
2622 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2623                          struct drm_file *file_priv);
2624 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2625                           struct drm_file *file_priv);
2626 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2627                         struct drm_file *file_priv);
2628 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2629                         struct drm_file *file_priv);
2630 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2631                               struct drm_file *file_priv);
2632 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2633                              struct drm_file *file_priv);
2634 void i915_gem_execbuffer_move_to_active(struct list_head *vmas,
2635                                         struct intel_engine_cs *ring);
2636 void i915_gem_execbuffer_retire_commands(struct drm_device *dev,
2637                                          struct drm_file *file,
2638                                          struct intel_engine_cs *ring,
2639                                          struct drm_i915_gem_object *obj);
2640 int i915_gem_ringbuffer_submission(struct drm_device *dev,
2641                                    struct drm_file *file,
2642                                    struct intel_engine_cs *ring,
2643                                    struct intel_context *ctx,
2644                                    struct drm_i915_gem_execbuffer2 *args,
2645                                    struct list_head *vmas,
2646                                    struct drm_i915_gem_object *batch_obj,
2647                                    u64 exec_start, u32 flags);
2648 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2649                         struct drm_file *file_priv);
2650 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2651                          struct drm_file *file_priv);
2652 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2653                         struct drm_file *file_priv);
2654 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2655                                struct drm_file *file);
2656 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2657                                struct drm_file *file);
2658 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2659                             struct drm_file *file_priv);
2660 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2661                            struct drm_file *file_priv);
2662 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2663                         struct drm_file *file_priv);
2664 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2665                         struct drm_file *file_priv);
2666 int i915_gem_init_userptr(struct drm_device *dev);
2667 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2668                            struct drm_file *file);
2669 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2670                                 struct drm_file *file_priv);
2671 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2672                         struct drm_file *file_priv);
2673 void i915_gem_load(struct drm_device *dev);
2674 unsigned long i915_gem_shrink(struct drm_i915_private *dev_priv,
2675                               long target,
2676                               unsigned flags);
2677 #define I915_SHRINK_PURGEABLE 0x1
2678 #define I915_SHRINK_UNBOUND 0x2
2679 #define I915_SHRINK_BOUND 0x4
2680 void *i915_gem_object_alloc(struct drm_device *dev);
2681 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2682 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2683                          const struct drm_i915_gem_object_ops *ops);
2684 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2685                                                   size_t size);
2686 void i915_init_vm(struct drm_i915_private *dev_priv,
2687                   struct i915_address_space *vm);
2688 void i915_gem_free_object(struct drm_gem_object *obj);
2689 void i915_gem_vma_destroy(struct i915_vma *vma);
2690
2691 #define PIN_MAPPABLE 0x1
2692 #define PIN_NONBLOCK 0x2
2693 #define PIN_GLOBAL 0x4
2694 #define PIN_OFFSET_BIAS 0x8
2695 #define PIN_OFFSET_MASK (~4095)
2696 int __must_check i915_gem_object_pin_view(struct drm_i915_gem_object *obj,
2697                                           struct i915_address_space *vm,
2698                                           uint32_t alignment,
2699                                           uint64_t flags,
2700                                           const struct i915_ggtt_view *view);
2701 static inline
2702 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2703                                      struct i915_address_space *vm,
2704                                      uint32_t alignment,
2705                                      uint64_t flags)
2706 {
2707         return i915_gem_object_pin_view(obj, vm, alignment, flags,
2708                                                 &i915_ggtt_view_normal);
2709 }
2710
2711 int i915_vma_bind(struct i915_vma *vma, enum i915_cache_level cache_level,
2712                   u32 flags);
2713 int __must_check i915_vma_unbind(struct i915_vma *vma);
2714 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2715 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2716 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2717
2718 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2719                                     int *needs_clflush);
2720
2721 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2722 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2723 {
2724         struct sg_page_iter sg_iter;
2725
2726         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2727                 return sg_page_iter_page(&sg_iter);
2728
2729         return NULL;
2730 }
2731 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2732 {
2733         BUG_ON(obj->pages == NULL);
2734         obj->pages_pin_count++;
2735 }
2736 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2737 {
2738         BUG_ON(obj->pages_pin_count == 0);
2739         obj->pages_pin_count--;
2740 }
2741
2742 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2743 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2744                          struct intel_engine_cs *to);
2745 void i915_vma_move_to_active(struct i915_vma *vma,
2746                              struct intel_engine_cs *ring);
2747 int i915_gem_dumb_create(struct drm_file *file_priv,
2748                          struct drm_device *dev,
2749                          struct drm_mode_create_dumb *args);
2750 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2751                       uint32_t handle, uint64_t *offset);
2752 /**
2753  * Returns true if seq1 is later than seq2.
2754  */
2755 static inline bool
2756 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2757 {
2758         return (int32_t)(seq1 - seq2) >= 0;
2759 }
2760
2761 static inline bool i915_gem_request_completed(struct drm_i915_gem_request *req,
2762                                               bool lazy_coherency)
2763 {
2764         u32 seqno;
2765
2766         BUG_ON(req == NULL);
2767
2768         seqno = req->ring->get_seqno(req->ring, lazy_coherency);
2769
2770         return i915_seqno_passed(seqno, req->seqno);
2771 }
2772
2773 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2774 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2775 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2776 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2777
2778 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
2779 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
2780
2781 struct drm_i915_gem_request *
2782 i915_gem_find_active_request(struct intel_engine_cs *ring);
2783
2784 bool i915_gem_retire_requests(struct drm_device *dev);
2785 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
2786 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2787                                       bool interruptible);
2788 int __must_check i915_gem_check_olr(struct drm_i915_gem_request *req);
2789
2790 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2791 {
2792         return unlikely(atomic_read(&error->reset_counter)
2793                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2794 }
2795
2796 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2797 {
2798         return atomic_read(&error->reset_counter) & I915_WEDGED;
2799 }
2800
2801 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2802 {
2803         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2804 }
2805
2806 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2807 {
2808         return dev_priv->gpu_error.stop_rings == 0 ||
2809                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2810 }
2811
2812 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2813 {
2814         return dev_priv->gpu_error.stop_rings == 0 ||
2815                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2816 }
2817
2818 void i915_gem_reset(struct drm_device *dev);
2819 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2820 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2821 int __must_check i915_gem_init(struct drm_device *dev);
2822 int i915_gem_init_rings(struct drm_device *dev);
2823 int __must_check i915_gem_init_hw(struct drm_device *dev);
2824 int i915_gem_l3_remap(struct intel_engine_cs *ring, int slice);
2825 void i915_gem_init_swizzling(struct drm_device *dev);
2826 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2827 int __must_check i915_gpu_idle(struct drm_device *dev);
2828 int __must_check i915_gem_suspend(struct drm_device *dev);
2829 int __i915_add_request(struct intel_engine_cs *ring,
2830                        struct drm_file *file,
2831                        struct drm_i915_gem_object *batch_obj);
2832 #define i915_add_request(ring) \
2833         __i915_add_request(ring, NULL, NULL)
2834 int __i915_wait_request(struct drm_i915_gem_request *req,
2835                         unsigned reset_counter,
2836                         bool interruptible,
2837                         s64 *timeout,
2838                         struct drm_i915_file_private *file_priv);
2839 int __must_check i915_wait_request(struct drm_i915_gem_request *req);
2840 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2841 int __must_check
2842 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2843                                   bool write);
2844 int __must_check
2845 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2846 int __must_check
2847 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2848                                      u32 alignment,
2849                                      struct intel_engine_cs *pipelined);
2850 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2851 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
2852                                 int align);
2853 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2854 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2855
2856 uint32_t
2857 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2858 uint32_t
2859 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2860                             int tiling_mode, bool fenced);
2861
2862 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2863                                     enum i915_cache_level cache_level);
2864
2865 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2866                                 struct dma_buf *dma_buf);
2867
2868 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2869                                 struct drm_gem_object *gem_obj, int flags);
2870
2871 void i915_gem_restore_fences(struct drm_device *dev);
2872
2873 unsigned long i915_gem_obj_offset_view(struct drm_i915_gem_object *o,
2874                                        struct i915_address_space *vm,
2875                                        enum i915_ggtt_view_type view);
2876 static inline
2877 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2878                                   struct i915_address_space *vm)
2879 {
2880         return i915_gem_obj_offset_view(o, vm, I915_GGTT_VIEW_NORMAL);
2881 }
2882 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2883 bool i915_gem_obj_bound_view(struct drm_i915_gem_object *o,
2884                              struct i915_address_space *vm,
2885                              enum i915_ggtt_view_type view);
2886 static inline
2887 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2888                         struct i915_address_space *vm)
2889 {
2890         return i915_gem_obj_bound_view(o, vm, I915_GGTT_VIEW_NORMAL);
2891 }
2892
2893 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2894                                 struct i915_address_space *vm);
2895 struct i915_vma *i915_gem_obj_to_vma_view(struct drm_i915_gem_object *obj,
2896                                           struct i915_address_space *vm,
2897                                           const struct i915_ggtt_view *view);
2898 static inline
2899 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2900                                      struct i915_address_space *vm)
2901 {
2902         return i915_gem_obj_to_vma_view(obj, vm, &i915_ggtt_view_normal);
2903 }
2904
2905 struct i915_vma *
2906 i915_gem_obj_lookup_or_create_vma_view(struct drm_i915_gem_object *obj,
2907                                        struct i915_address_space *vm,
2908                                        const struct i915_ggtt_view *view);
2909
2910 static inline
2911 struct i915_vma *
2912 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2913                                   struct i915_address_space *vm)
2914 {
2915         return i915_gem_obj_lookup_or_create_vma_view(obj, vm,
2916                                                 &i915_ggtt_view_normal);
2917 }
2918
2919 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2920 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2921         struct i915_vma *vma;
2922         list_for_each_entry(vma, &obj->vma_list, vma_link)
2923                 if (vma->pin_count > 0)
2924                         return true;
2925         return false;
2926 }
2927
2928 /* Some GGTT VM helpers */
2929 #define i915_obj_to_ggtt(obj) \
2930         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2931 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2932 {
2933         struct i915_address_space *ggtt =
2934                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2935         return vm == ggtt;
2936 }
2937
2938 static inline struct i915_hw_ppgtt *
2939 i915_vm_to_ppgtt(struct i915_address_space *vm)
2940 {
2941         WARN_ON(i915_is_ggtt(vm));
2942
2943         return container_of(vm, struct i915_hw_ppgtt, base);
2944 }
2945
2946
2947 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2948 {
2949         return i915_gem_obj_bound(obj, i915_obj_to_ggtt(obj));
2950 }
2951
2952 static inline unsigned long
2953 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2954 {
2955         return i915_gem_obj_offset(obj, i915_obj_to_ggtt(obj));
2956 }
2957
2958 static inline unsigned long
2959 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2960 {
2961         return i915_gem_obj_size(obj, i915_obj_to_ggtt(obj));
2962 }
2963
2964 static inline int __must_check
2965 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2966                       uint32_t alignment,
2967                       unsigned flags)
2968 {
2969         return i915_gem_object_pin(obj, i915_obj_to_ggtt(obj),
2970                                    alignment, flags | PIN_GLOBAL);
2971 }
2972
2973 static inline int
2974 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2975 {
2976         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2977 }
2978
2979 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2980
2981 /* i915_gem_context.c */
2982 int __must_check i915_gem_context_init(struct drm_device *dev);
2983 void i915_gem_context_fini(struct drm_device *dev);
2984 void i915_gem_context_reset(struct drm_device *dev);
2985 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2986 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2987 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2988 int i915_switch_context(struct intel_engine_cs *ring,
2989                         struct intel_context *to);
2990 struct intel_context *
2991 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2992 void i915_gem_context_free(struct kref *ctx_ref);
2993 struct drm_i915_gem_object *
2994 i915_gem_alloc_context_obj(struct drm_device *dev, size_t size);
2995 static inline void i915_gem_context_reference(struct intel_context *ctx)
2996 {
2997         kref_get(&ctx->ref);
2998 }
2999
3000 static inline void i915_gem_context_unreference(struct intel_context *ctx)
3001 {
3002         kref_put(&ctx->ref, i915_gem_context_free);
3003 }
3004
3005 static inline bool i915_gem_context_is_default(const struct intel_context *c)
3006 {
3007         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
3008 }
3009
3010 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
3011                                   struct drm_file *file);
3012 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
3013                                    struct drm_file *file);
3014 int i915_gem_context_getparam_ioctl(struct drm_device *dev, void *data,
3015                                     struct drm_file *file_priv);
3016 int i915_gem_context_setparam_ioctl(struct drm_device *dev, void *data,
3017                                     struct drm_file *file_priv);
3018
3019 /* i915_gem_evict.c */
3020 int __must_check i915_gem_evict_something(struct drm_device *dev,
3021                                           struct i915_address_space *vm,
3022                                           int min_size,
3023                                           unsigned alignment,
3024                                           unsigned cache_level,
3025                                           unsigned long start,
3026                                           unsigned long end,
3027                                           unsigned flags);
3028 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
3029 int i915_gem_evict_everything(struct drm_device *dev);
3030
3031 /* belongs in i915_gem_gtt.h */
3032 static inline void i915_gem_chipset_flush(struct drm_device *dev)
3033 {
3034         if (INTEL_INFO(dev)->gen < 6)
3035                 intel_gtt_chipset_flush();
3036 }
3037
3038 /* i915_gem_stolen.c */
3039 int i915_gem_init_stolen(struct drm_device *dev);
3040 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size, int fb_cpp);
3041 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
3042 void i915_gem_cleanup_stolen(struct drm_device *dev);
3043 struct drm_i915_gem_object *
3044 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
3045 struct drm_i915_gem_object *
3046 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
3047                                                u32 stolen_offset,
3048                                                u32 gtt_offset,
3049                                                u32 size);
3050
3051 /* i915_gem_tiling.c */
3052 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
3053 {
3054         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
3055
3056         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
3057                 obj->tiling_mode != I915_TILING_NONE;
3058 }
3059
3060 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
3061 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
3062 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
3063
3064 /* i915_gem_debug.c */
3065 #if WATCH_LISTS
3066 int i915_verify_lists(struct drm_device *dev);
3067 #else
3068 #define i915_verify_lists(dev) 0
3069 #endif
3070
3071 /* i915_debugfs.c */
3072 int i915_debugfs_init(struct drm_minor *minor);
3073 void i915_debugfs_cleanup(struct drm_minor *minor);
3074 #ifdef CONFIG_DEBUG_FS
3075 void intel_display_crc_init(struct drm_device *dev);
3076 #else
3077 static inline void intel_display_crc_init(struct drm_device *dev) {}
3078 #endif
3079
3080 /* i915_gpu_error.c */
3081 __printf(2, 3)
3082 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
3083 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
3084                             const struct i915_error_state_file_priv *error);
3085 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
3086                               struct drm_i915_private *i915,
3087                               size_t count, loff_t pos);
3088 static inline void i915_error_state_buf_release(
3089         struct drm_i915_error_state_buf *eb)
3090 {
3091         kfree(eb->buf);
3092 }
3093 void i915_capture_error_state(struct drm_device *dev, bool wedge,
3094                               const char *error_msg);
3095 void i915_error_state_get(struct drm_device *dev,
3096                           struct i915_error_state_file_priv *error_priv);
3097 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
3098 void i915_destroy_error_state(struct drm_device *dev);
3099
3100 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
3101 const char *i915_cache_level_str(struct drm_i915_private *i915, int type);
3102
3103 /* i915_gem_batch_pool.c */
3104 void i915_gem_batch_pool_init(struct drm_device *dev,
3105                               struct i915_gem_batch_pool *pool);
3106 void i915_gem_batch_pool_fini(struct i915_gem_batch_pool *pool);
3107 struct drm_i915_gem_object*
3108 i915_gem_batch_pool_get(struct i915_gem_batch_pool *pool, size_t size);
3109
3110 /* i915_cmd_parser.c */
3111 int i915_cmd_parser_get_version(void);
3112 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
3113 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
3114 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
3115 int i915_parse_cmds(struct intel_engine_cs *ring,
3116                     struct drm_i915_gem_object *batch_obj,
3117                     struct drm_i915_gem_object *shadow_batch_obj,
3118                     u32 batch_start_offset,
3119                     u32 batch_len,
3120                     bool is_master);
3121
3122 /* i915_suspend.c */
3123 extern int i915_save_state(struct drm_device *dev);
3124 extern int i915_restore_state(struct drm_device *dev);
3125
3126 /* i915_ums.c */
3127 void i915_save_display_reg(struct drm_device *dev);
3128 void i915_restore_display_reg(struct drm_device *dev);
3129
3130 /* i915_sysfs.c */
3131 void i915_setup_sysfs(struct drm_device *dev_priv);
3132 void i915_teardown_sysfs(struct drm_device *dev_priv);
3133
3134 /* intel_i2c.c */
3135 extern int intel_setup_gmbus(struct drm_device *dev);
3136 extern void intel_teardown_gmbus(struct drm_device *dev);
3137 static inline bool intel_gmbus_is_port_valid(unsigned port)
3138 {
3139         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
3140 }
3141
3142 extern struct i2c_adapter *intel_gmbus_get_adapter(
3143                 struct drm_i915_private *dev_priv, unsigned port);
3144 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
3145 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
3146 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
3147 {
3148         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
3149 }
3150 extern void intel_i2c_reset(struct drm_device *dev);
3151
3152 /* intel_opregion.c */
3153 #ifdef CONFIG_ACPI
3154 extern int intel_opregion_setup(struct drm_device *dev);
3155 extern void intel_opregion_init(struct drm_device *dev);
3156 extern void intel_opregion_fini(struct drm_device *dev);
3157 extern void intel_opregion_asle_intr(struct drm_device *dev);
3158 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
3159                                          bool enable);
3160 extern int intel_opregion_notify_adapter(struct drm_device *dev,
3161                                          pci_power_t state);
3162 #else
3163 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
3164 static inline void intel_opregion_init(struct drm_device *dev) { return; }
3165 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
3166 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
3167 static inline int
3168 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
3169 {
3170         return 0;
3171 }
3172 static inline int
3173 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
3174 {
3175         return 0;
3176 }
3177 #endif
3178
3179 /* intel_acpi.c */
3180 #ifdef CONFIG_ACPI
3181 extern void intel_register_dsm_handler(void);
3182 extern void intel_unregister_dsm_handler(void);
3183 #else
3184 static inline void intel_register_dsm_handler(void) { return; }
3185 static inline void intel_unregister_dsm_handler(void) { return; }
3186 #endif /* CONFIG_ACPI */
3187
3188 /* modesetting */
3189 extern void intel_modeset_init_hw(struct drm_device *dev);
3190 extern void intel_modeset_init(struct drm_device *dev);
3191 extern void intel_modeset_gem_init(struct drm_device *dev);
3192 extern void intel_modeset_cleanup(struct drm_device *dev);
3193 extern void intel_connector_unregister(struct intel_connector *);
3194 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
3195 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
3196                                          bool force_restore);
3197 extern void i915_redisable_vga(struct drm_device *dev);
3198 extern void i915_redisable_vga_power_on(struct drm_device *dev);
3199 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
3200 extern void intel_init_pch_refclk(struct drm_device *dev);
3201 extern void intel_set_rps(struct drm_device *dev, u8 val);
3202 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
3203                                   bool enable);
3204 extern void intel_detect_pch(struct drm_device *dev);
3205 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
3206 extern int intel_enable_rc6(const struct drm_device *dev);
3207
3208 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
3209 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
3210                         struct drm_file *file);
3211 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
3212                                struct drm_file *file);
3213
3214 /* overlay */
3215 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
3216 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
3217                                             struct intel_overlay_error_state *error);
3218
3219 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
3220 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
3221                                             struct drm_device *dev,
3222                                             struct intel_display_error_state *error);
3223
3224 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u32 mbox, u32 *val);
3225 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u32 mbox, u32 val);
3226
3227 /* intel_sideband.c */
3228 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u32 addr);
3229 void vlv_punit_write(struct drm_i915_private *dev_priv, u32 addr, u32 val);
3230 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
3231 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
3232 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3233 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
3234 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3235 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
3236 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3237 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
3238 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3239 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
3240 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3241 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
3242 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
3243 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
3244                    enum intel_sbi_destination destination);
3245 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
3246                      enum intel_sbi_destination destination);
3247 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
3248 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3249
3250 int intel_gpu_freq(struct drm_i915_private *dev_priv, int val);
3251 int intel_freq_opcode(struct drm_i915_private *dev_priv, int val);
3252
3253 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
3254 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
3255
3256 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
3257 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
3258 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
3259 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
3260
3261 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
3262 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
3263 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
3264 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
3265
3266 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
3267  * will be implemented using 2 32-bit writes in an arbitrary order with
3268  * an arbitrary delay between them. This can cause the hardware to
3269  * act upon the intermediate value, possibly leading to corruption and
3270  * machine death. You have been warned.
3271  */
3272 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
3273 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
3274
3275 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
3276                 u32 upper = I915_READ(upper_reg);                       \
3277                 u32 lower = I915_READ(lower_reg);                       \
3278                 u32 tmp = I915_READ(upper_reg);                         \
3279                 if (upper != tmp) {                                     \
3280                         upper = tmp;                                    \
3281                         lower = I915_READ(lower_reg);                   \
3282                         WARN_ON(I915_READ(upper_reg) != upper);         \
3283                 }                                                       \
3284                 (u64)upper << 32 | lower; })
3285
3286 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
3287 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
3288
3289 /* "Broadcast RGB" property */
3290 #define INTEL_BROADCAST_RGB_AUTO 0
3291 #define INTEL_BROADCAST_RGB_FULL 1
3292 #define INTEL_BROADCAST_RGB_LIMITED 2
3293
3294 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
3295 {
3296         if (IS_VALLEYVIEW(dev))
3297                 return VLV_VGACNTRL;
3298         else if (INTEL_INFO(dev)->gen >= 5)
3299                 return CPU_VGACNTRL;
3300         else
3301                 return VGACNTRL;
3302 }
3303
3304 static inline void __user *to_user_ptr(u64 address)
3305 {
3306         return (void __user *)(uintptr_t)address;
3307 }
3308
3309 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
3310 {
3311         unsigned long j = msecs_to_jiffies(m);
3312
3313         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3314 }
3315
3316 static inline unsigned long nsecs_to_jiffies_timeout(const u64 n)
3317 {
3318         return min_t(u64, MAX_JIFFY_OFFSET, nsecs_to_jiffies64(n) + 1);
3319 }
3320
3321 static inline unsigned long
3322 timespec_to_jiffies_timeout(const struct timespec *value)
3323 {
3324         unsigned long j = timespec_to_jiffies(value);
3325
3326         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3327 }
3328
3329 /*
3330  * If you need to wait X milliseconds between events A and B, but event B
3331  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
3332  * when event A happened, then just before event B you call this function and
3333  * pass the timestamp as the first argument, and X as the second argument.
3334  */
3335 static inline void
3336 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
3337 {
3338         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
3339
3340         /*
3341          * Don't re-read the value of "jiffies" every time since it may change
3342          * behind our back and break the math.
3343          */
3344         tmp_jiffies = jiffies;
3345         target_jiffies = timestamp_jiffies +
3346                          msecs_to_jiffies_timeout(to_wait_ms);
3347
3348         if (time_after(target_jiffies, tmp_jiffies)) {
3349                 remaining_jiffies = target_jiffies - tmp_jiffies;
3350                 while (remaining_jiffies)
3351                         remaining_jiffies =
3352                             schedule_timeout_uninterruptible(remaining_jiffies);
3353         }
3354 }
3355
3356 static inline void i915_trace_irq_get(struct intel_engine_cs *ring,
3357                                       struct drm_i915_gem_request *req)
3358 {
3359         if (ring->trace_irq_req == NULL && ring->irq_get(ring))
3360                 i915_gem_request_assign(&ring->trace_irq_req, req);
3361 }
3362
3363 #endif