drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include "intel_lrc.h"
  39 #include "i915_gem_gtt.h"
  40 #include "i915_gem_render_state.h"
  41 #include <linux/io-mapping.h>
  42 #include <linux/i2c.h>
  43 #include <linux/i2c-algo-bit.h>
  44 #include <drm/intel-gtt.h>
  45 #include <drm/drm_legacy.h> /* for struct drm_dma_handle */
  46 #include <drm/drm_gem.h>
  47 #include <linux/backlight.h>
  48 #include <linux/hashtable.h>
  49 #include <linux/intel-iommu.h>
  50 #include <linux/kref.h>
  51 #include <linux/pm_qos.h>
  52
  53 /* General customization:
  54  */
  55
  56 #define DRIVER_NAME             "i915"
  57 #define DRIVER_DESC             "Intel Graphics"
  58 #define DRIVER_DATE             "20141219"
  59
  60 #undef WARN_ON
  61 /* Many gcc seem to no see through this and fall over :( */
  62 #if 0
  63 #define WARN_ON(x) ({ \
  64         bool __i915_warn_cond = (x); \
  65         if (__builtin_constant_p(__i915_warn_cond)) \
  66                 BUILD_BUG_ON(__i915_warn_cond); \
  67         WARN(__i915_warn_cond, "WARN_ON(" #x ")"); })
  68 #else
  69 #define WARN_ON(x) WARN((x), "WARN_ON(" #x ")")
  70 #endif
  71
  72 #define MISSING_CASE(x) WARN(1, "Missing switch case (%lu) in %s\n", \
  73                              (long) (x), __func__);
  74
  75 /* Use I915_STATE_WARN(x) and I915_STATE_WARN_ON() (rather than WARN() and
  76  * WARN_ON()) for hw state sanity checks to check for unexpected conditions
  77  * which may not necessarily be a user visible problem.  This will either
  78  * WARN() or DRM_ERROR() depending on the verbose_checks moduleparam, to
  79  * enable distros and users to tailor their preferred amount of i915 abrt
  80  * spam.
  81  */
  82 #define I915_STATE_WARN(condition, format...) ({                        \
  83         int __ret_warn_on = !!(condition);                              \
  84         if (unlikely(__ret_warn_on)) {                                  \
  85                 if (i915.verbose_state_checks)                          \
  86                         __WARN_printf(format);                          \
  87                 else                                                    \
  88                         DRM_ERROR(format);                              \
  89         }                                                               \
  90         unlikely(__ret_warn_on);                                        \
  91 })
  92
  93 #define I915_STATE_WARN_ON(condition) ({                                \
  94         int __ret_warn_on = !!(condition);                              \
  95         if (unlikely(__ret_warn_on)) {                                  \
  96                 if (i915.verbose_state_checks)                          \
  97                         __WARN_printf("WARN_ON(" #condition ")\n");     \
  98                 else                                                    \
  99                         DRM_ERROR("WARN_ON(" #condition ")\n");         \
 100         }                                                               \
 101         unlikely(__ret_warn_on);                                        \
 102 })
 103
 104 enum pipe {
 105         INVALID_PIPE = -1,
 106         PIPE_A = 0,
 107         PIPE_B,
 108         PIPE_C,
 109         _PIPE_EDP,
 110         I915_MAX_PIPES = _PIPE_EDP
 111 };
 112 #define pipe_name(p) ((p) + 'A')
 113
 114 enum transcoder {
 115         TRANSCODER_A = 0,
 116         TRANSCODER_B,
 117         TRANSCODER_C,
 118         TRANSCODER_EDP,
 119         I915_MAX_TRANSCODERS
 120 };
 121 #define transcoder_name(t) ((t) + 'A')
 122
 123 /*
 124  * This is the maximum (across all platforms) number of planes (primary +
 125  * sprites) that can be active at the same time on one pipe.
 126  *
 127  * This value doesn't count the cursor plane.
 128  */
 129 #define I915_MAX_PLANES 3
 130
 131 enum plane {
 132         PLANE_A = 0,
 133         PLANE_B,
 134         PLANE_C,
 135 };
 136 #define plane_name(p) ((p) + 'A')
 137
 138 #define sprite_name(p, s) ((p) * INTEL_INFO(dev)->num_sprites[(p)] + (s) + 'A')
 139
 140 enum port {
 141         PORT_A = 0,
 142         PORT_B,
 143         PORT_C,
 144         PORT_D,
 145         PORT_E,
 146         I915_MAX_PORTS
 147 };
 148 #define port_name(p) ((p) + 'A')
 149
 150 #define I915_NUM_PHYS_VLV 2
 151
 152 enum dpio_channel {
 153         DPIO_CH0,
 154         DPIO_CH1
 155 };
 156
 157 enum dpio_phy {
 158         DPIO_PHY0,
 159         DPIO_PHY1
 160 };
 161
 162 enum intel_display_power_domain {
 163         POWER_DOMAIN_PIPE_A,
 164         POWER_DOMAIN_PIPE_B,
 165         POWER_DOMAIN_PIPE_C,
 166         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
 167         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
 168         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
 169         POWER_DOMAIN_TRANSCODER_A,
 170         POWER_DOMAIN_TRANSCODER_B,
 171         POWER_DOMAIN_TRANSCODER_C,
 172         POWER_DOMAIN_TRANSCODER_EDP,
 173         POWER_DOMAIN_PORT_DDI_A_2_LANES,
 174         POWER_DOMAIN_PORT_DDI_A_4_LANES,
 175         POWER_DOMAIN_PORT_DDI_B_2_LANES,
 176         POWER_DOMAIN_PORT_DDI_B_4_LANES,
 177         POWER_DOMAIN_PORT_DDI_C_2_LANES,
 178         POWER_DOMAIN_PORT_DDI_C_4_LANES,
 179         POWER_DOMAIN_PORT_DDI_D_2_LANES,
 180         POWER_DOMAIN_PORT_DDI_D_4_LANES,
 181         POWER_DOMAIN_PORT_DSI,
 182         POWER_DOMAIN_PORT_CRT,
 183         POWER_DOMAIN_PORT_OTHER,
 184         POWER_DOMAIN_VGA,
 185         POWER_DOMAIN_AUDIO,
 186         POWER_DOMAIN_PLLS,
 187         POWER_DOMAIN_INIT,
 188
 189         POWER_DOMAIN_NUM,
 190 };
 191
 192 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 193 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 194                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 195 #define POWER_DOMAIN_TRANSCODER(tran) \
 196         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
 197          (tran) + POWER_DOMAIN_TRANSCODER_A)
 198
 199 enum hpd_pin {
 200         HPD_NONE = 0,
 201         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 202         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 203         HPD_CRT,
 204         HPD_SDVO_B,
 205         HPD_SDVO_C,
 206         HPD_PORT_B,
 207         HPD_PORT_C,
 208         HPD_PORT_D,
 209         HPD_NUM_PINS
 210 };
 211
 212 #define I915_GEM_GPU_DOMAINS \
 213         (I915_GEM_DOMAIN_RENDER | \
 214          I915_GEM_DOMAIN_SAMPLER | \
 215          I915_GEM_DOMAIN_COMMAND | \
 216          I915_GEM_DOMAIN_INSTRUCTION | \
 217          I915_GEM_DOMAIN_VERTEX)
 218
 219 #define for_each_pipe(__dev_priv, __p) \
 220         for ((__p) = 0; (__p) < INTEL_INFO(__dev_priv)->num_pipes; (__p)++)
 221 #define for_each_plane(pipe, p) \
 222         for ((p) = 0; (p) < INTEL_INFO(dev)->num_sprites[(pipe)] + 1; (p)++)
 223 #define for_each_sprite(p, s) for ((s) = 0; (s) < INTEL_INFO(dev)->num_sprites[(p)]; (s)++)
 224
 225 #define for_each_crtc(dev, crtc) \
 226         list_for_each_entry(crtc, &dev->mode_config.crtc_list, head)
 227
 228 #define for_each_intel_crtc(dev, intel_crtc) \
 229         list_for_each_entry(intel_crtc, &dev->mode_config.crtc_list, base.head)
 230
 231 #define for_each_intel_encoder(dev, intel_encoder)              \
 232         list_for_each_entry(intel_encoder,                      \
 233                             &(dev)->mode_config.encoder_list,   \
 234                             base.head)
 235
 236 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 237         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 238                 if ((intel_encoder)->base.crtc == (__crtc))
 239
 240 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
 241         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
 242                 if ((intel_connector)->base.encoder == (__encoder))
 243
 244 #define for_each_power_domain(domain, mask)                             \
 245         for ((domain) = 0; (domain) < POWER_DOMAIN_NUM; (domain)++)     \
 246                 if ((1 << (domain)) & (mask))
 247
 248 struct drm_i915_private;
 249 struct i915_mm_struct;
 250 struct i915_mmu_object;
 251
 252 enum intel_dpll_id {
 253         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 254         /* real shared dpll ids must be >= 0 */
 255         DPLL_ID_PCH_PLL_A = 0,
 256         DPLL_ID_PCH_PLL_B = 1,
 257         /* hsw/bdw */
 258         DPLL_ID_WRPLL1 = 0,
 259         DPLL_ID_WRPLL2 = 1,
 260         /* skl */
 261         DPLL_ID_SKL_DPLL1 = 0,
 262         DPLL_ID_SKL_DPLL2 = 1,
 263         DPLL_ID_SKL_DPLL3 = 2,
 264 };
 265 #define I915_NUM_PLLS 3
 266
 267 struct intel_dpll_hw_state {
 268         /* i9xx, pch plls */
 269         uint32_t dpll;
 270         uint32_t dpll_md;
 271         uint32_t fp0;
 272         uint32_t fp1;
 273
 274         /* hsw, bdw */
 275         uint32_t wrpll;
 276
 277         /* skl */
 278         /*
 279          * DPLL_CTRL1 has 6 bits for each each this DPLL. We store those in
 280          * lower part of crtl1 and they get shifted into position when writing
 281          * the register.  This allows us to easily compare the state to share
 282          * the DPLL.
 283          */
 284         uint32_t ctrl1;
 285         /* HDMI only, 0 when used for DP */
 286         uint32_t cfgcr1, cfgcr2;
 287 };
 288
 289 struct intel_shared_dpll_config {
 290         unsigned crtc_mask; /* mask of CRTCs sharing this PLL */
 291         struct intel_dpll_hw_state hw_state;
 292 };
 293
 294 struct intel_shared_dpll {
 295         struct intel_shared_dpll_config config;
 296         struct intel_shared_dpll_config *new_config;
 297
 298         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 299         bool on; /* is the PLL actually active? Disabled during modeset */
 300         const char *name;
 301         /* should match the index in the dev_priv->shared_dplls array */
 302         enum intel_dpll_id id;
 303         /* The mode_set hook is optional and should be used together with the
 304          * intel_prepare_shared_dpll function. */
 305         void (*mode_set)(struct drm_i915_private *dev_priv,
 306                          struct intel_shared_dpll *pll);
 307         void (*enable)(struct drm_i915_private *dev_priv,
 308                        struct intel_shared_dpll *pll);
 309         void (*disable)(struct drm_i915_private *dev_priv,
 310                         struct intel_shared_dpll *pll);
 311         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 312                              struct intel_shared_dpll *pll,
 313                              struct intel_dpll_hw_state *hw_state);
 314 };
 315
 316 #define SKL_DPLL0 0
 317 #define SKL_DPLL1 1
 318 #define SKL_DPLL2 2
 319 #define SKL_DPLL3 3
 320
 321 /* Used by dp and fdi links */
 322 struct intel_link_m_n {
 323         uint32_t        tu;
 324         uint32_t        gmch_m;
 325         uint32_t        gmch_n;
 326         uint32_t        link_m;
 327         uint32_t        link_n;
 328 };
 329
 330 void intel_link_compute_m_n(int bpp, int nlanes,
 331                             int pixel_clock, int link_clock,
 332                             struct intel_link_m_n *m_n);
 333
 334 /* Interface history:
 335  *
 336  * 1.1: Original.
 337  * 1.2: Add Power Management
 338  * 1.3: Add vblank support
 339  * 1.4: Fix cmdbuffer path, add heap destroy
 340  * 1.5: Add vblank pipe configuration
 341  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 342  *      - Support vertical blank on secondary display pipe
 343  */
 344 #define DRIVER_MAJOR            1
 345 #define DRIVER_MINOR            6
 346 #define DRIVER_PATCHLEVEL       0
 347
 348 #define WATCH_LISTS     0
 349
 350 struct opregion_header;
 351 struct opregion_acpi;
 352 struct opregion_swsci;
 353 struct opregion_asle;
 354
 355 struct intel_opregion {
 356         struct opregion_header __iomem *header;
 357         struct opregion_acpi __iomem *acpi;
 358         struct opregion_swsci __iomem *swsci;
 359         u32 swsci_gbda_sub_functions;
 360         u32 swsci_sbcb_sub_functions;
 361         struct opregion_asle __iomem *asle;
 362         void __iomem *vbt;
 363         u32 __iomem *lid_state;
 364         struct work_struct asle_work;
 365 };
 366 #define OPREGION_SIZE            (8*1024)
 367
 368 struct intel_overlay;
 369 struct intel_overlay_error_state;
 370
 371 #define I915_FENCE_REG_NONE -1
 372 #define I915_MAX_NUM_FENCES 32
 373 /* 32 fences + sign bit for FENCE_REG_NONE */
 374 #define I915_MAX_NUM_FENCE_BITS 6
 375
 376 struct drm_i915_fence_reg {
 377         struct list_head lru_list;
 378         struct drm_i915_gem_object *obj;
 379         int pin_count;
 380 };
 381
 382 struct sdvo_device_mapping {
 383         u8 initialized;
 384         u8 dvo_port;
 385         u8 slave_addr;
 386         u8 dvo_wiring;
 387         u8 i2c_pin;
 388         u8 ddc_pin;
 389 };
 390
 391 struct intel_display_error_state;
 392
 393 struct drm_i915_error_state {
 394         struct kref ref;
 395         struct timeval time;
 396
 397         char error_msg[128];
 398         u32 reset_count;
 399         u32 suspend_count;
 400
 401         /* Generic register state */
 402         u32 eir;
 403         u32 pgtbl_er;
 404         u32 ier;
 405         u32 gtier[4];
 406         u32 ccid;
 407         u32 derrmr;
 408         u32 forcewake;
 409         u32 error; /* gen6+ */
 410         u32 err_int; /* gen7 */
 411         u32 done_reg;
 412         u32 gac_eco;
 413         u32 gam_ecochk;
 414         u32 gab_ctl;
 415         u32 gfx_mode;
 416         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 417         u64 fence[I915_MAX_NUM_FENCES];
 418         struct intel_overlay_error_state *overlay;
 419         struct intel_display_error_state *display;
 420         struct drm_i915_error_object *semaphore_obj;
 421
 422         struct drm_i915_error_ring {
 423                 bool valid;
 424                 /* Software tracked state */
 425                 bool waiting;
 426                 int hangcheck_score;
 427                 enum intel_ring_hangcheck_action hangcheck_action;
 428                 int num_requests;
 429
 430                 /* our own tracking of ring head and tail */
 431                 u32 cpu_ring_head;
 432                 u32 cpu_ring_tail;
 433
 434                 u32 semaphore_seqno[I915_NUM_RINGS - 1];
 435
 436                 /* Register state */
 437                 u32 tail;
 438                 u32 head;
 439                 u32 ctl;
 440                 u32 hws;
 441                 u32 ipeir;
 442                 u32 ipehr;
 443                 u32 instdone;
 444                 u32 bbstate;
 445                 u32 instpm;
 446                 u32 instps;
 447                 u32 seqno;
 448                 u64 bbaddr;
 449                 u64 acthd;
 450                 u32 fault_reg;
 451                 u64 faddr;
 452                 u32 rc_psmi; /* sleep state */
 453                 u32 semaphore_mboxes[I915_NUM_RINGS - 1];
 454
 455                 struct drm_i915_error_object {
 456                         int page_count;
 457                         u32 gtt_offset;
 458                         u32 *pages[0];
 459                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
 460
 461                 struct drm_i915_error_request {
 462                         long jiffies;
 463                         u32 seqno;
 464                         u32 tail;
 465                 } *requests;
 466
 467                 struct {
 468                         u32 gfx_mode;
 469                         union {
 470                                 u64 pdp[4];
 471                                 u32 pp_dir_base;
 472                         };
 473                 } vm_info;
 474
 475                 pid_t pid;
 476                 char comm[TASK_COMM_LEN];
 477         } ring[I915_NUM_RINGS];
 478
 479         struct drm_i915_error_buffer {
 480                 u32 size;
 481                 u32 name;
 482                 u32 rseqno, wseqno;
 483                 u32 gtt_offset;
 484                 u32 read_domains;
 485                 u32 write_domain;
 486                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 487                 s32 pinned:2;
 488                 u32 tiling:2;
 489                 u32 dirty:1;
 490                 u32 purgeable:1;
 491                 u32 userptr:1;
 492                 s32 ring:4;
 493                 u32 cache_level:3;
 494         } **active_bo, **pinned_bo;
 495
 496         u32 *active_bo_count, *pinned_bo_count;
 497         u32 vm_count;
 498 };
 499
 500 struct intel_connector;
 501 struct intel_encoder;
 502 struct intel_crtc_config;
 503 struct intel_plane_config;
 504 struct intel_crtc;
 505 struct intel_limit;
 506 struct dpll;
 507
 508 struct drm_i915_display_funcs {
 509         bool (*fbc_enabled)(struct drm_device *dev);
 510         void (*enable_fbc)(struct drm_crtc *crtc);
 511         void (*disable_fbc)(struct drm_device *dev);
 512         int (*get_display_clock_speed)(struct drm_device *dev);
 513         int (*get_fifo_size)(struct drm_device *dev, int plane);
 514         /**
 515          * find_dpll() - Find the best values for the PLL
 516          * @limit: limits for the PLL
 517          * @crtc: current CRTC
 518          * @target: target frequency in kHz
 519          * @refclk: reference clock frequency in kHz
 520          * @match_clock: if provided, @best_clock P divider must
 521          *               match the P divider from @match_clock
 522          *               used for LVDS downclocking
 523          * @best_clock: best PLL values found
 524          *
 525          * Returns true on success, false on failure.
 526          */
 527         bool (*find_dpll)(const struct intel_limit *limit,
 528                           struct intel_crtc *crtc,
 529                           int target, int refclk,
 530                           struct dpll *match_clock,
 531                           struct dpll *best_clock);
 532         void (*update_wm)(struct drm_crtc *crtc);
 533         void (*update_sprite_wm)(struct drm_plane *plane,
 534                                  struct drm_crtc *crtc,
 535                                  uint32_t sprite_width, uint32_t sprite_height,
 536                                  int pixel_size, bool enable, bool scaled);
 537         void (*modeset_global_resources)(struct drm_device *dev);
 538         /* Returns the active state of the crtc, and if the crtc is active,
 539          * fills out the pipe-config with the hw state. */
 540         bool (*get_pipe_config)(struct intel_crtc *,
 541                                 struct intel_crtc_config *);
 542         void (*get_plane_config)(struct intel_crtc *,
 543                                  struct intel_plane_config *);
 544         int (*crtc_compute_clock)(struct intel_crtc *crtc);
 545         void (*crtc_enable)(struct drm_crtc *crtc);
 546         void (*crtc_disable)(struct drm_crtc *crtc);
 547         void (*off)(struct drm_crtc *crtc);
 548         void (*audio_codec_enable)(struct drm_connector *connector,
 549                                    struct intel_encoder *encoder,
 550                                    struct drm_display_mode *mode);
 551         void (*audio_codec_disable)(struct intel_encoder *encoder);
 552         void (*fdi_link_train)(struct drm_crtc *crtc);
 553         void (*init_clock_gating)(struct drm_device *dev);
 554         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 555                           struct drm_framebuffer *fb,
 556                           struct drm_i915_gem_object *obj,
 557                           struct intel_engine_cs *ring,
 558                           uint32_t flags);
 559         void (*update_primary_plane)(struct drm_crtc *crtc,
 560                                      struct drm_framebuffer *fb,
 561                                      int x, int y);
 562         void (*hpd_irq_setup)(struct drm_device *dev);
 563         /* clock updates for mode set */
 564         /* cursor updates */
 565         /* render clock increase/decrease */
 566         /* display clock increase/decrease */
 567         /* pll clock increase/decrease */
 568
 569         int (*setup_backlight)(struct intel_connector *connector, enum pipe pipe);
 570         uint32_t (*get_backlight)(struct intel_connector *connector);
 571         void (*set_backlight)(struct intel_connector *connector,
 572                               uint32_t level);
 573         void (*disable_backlight)(struct intel_connector *connector);
 574         void (*enable_backlight)(struct intel_connector *connector);
 575 };
 576
 577 struct intel_uncore_funcs {
 578         void (*force_wake_get)(struct drm_i915_private *dev_priv,
 579                                                         int fw_engine);
 580         void (*force_wake_put)(struct drm_i915_private *dev_priv,
 581                                                         int fw_engine);
 582
 583         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 584         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 585         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 586         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, off_t offset, bool trace);
 587
 588         void (*mmio_writeb)(struct drm_i915_private *dev_priv, off_t offset,
 589                                 uint8_t val, bool trace);
 590         void (*mmio_writew)(struct drm_i915_private *dev_priv, off_t offset,
 591                                 uint16_t val, bool trace);
 592         void (*mmio_writel)(struct drm_i915_private *dev_priv, off_t offset,
 593                                 uint32_t val, bool trace);
 594         void (*mmio_writeq)(struct drm_i915_private *dev_priv, off_t offset,
 595                                 uint64_t val, bool trace);
 596 };
 597
 598 struct intel_uncore {
 599         spinlock_t lock; /** lock is also taken in irq contexts. */
 600
 601         struct intel_uncore_funcs funcs;
 602
 603         unsigned fifo_count;
 604         unsigned forcewake_count;
 605
 606         unsigned fw_rendercount;
 607         unsigned fw_mediacount;
 608         unsigned fw_blittercount;
 609
 610         struct timer_list force_wake_timer;
 611 };
 612
 613 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 614         func(is_mobile) sep \
 615         func(is_i85x) sep \
 616         func(is_i915g) sep \
 617         func(is_i945gm) sep \
 618         func(is_g33) sep \
 619         func(need_gfx_hws) sep \
 620         func(is_g4x) sep \
 621         func(is_pineview) sep \
 622         func(is_broadwater) sep \
 623         func(is_crestline) sep \
 624         func(is_ivybridge) sep \
 625         func(is_valleyview) sep \
 626         func(is_haswell) sep \
 627         func(is_skylake) sep \
 628         func(is_preliminary) sep \
 629         func(has_fbc) sep \
 630         func(has_pipe_cxsr) sep \
 631         func(has_hotplug) sep \
 632         func(cursor_needs_physical) sep \
 633         func(has_overlay) sep \
 634         func(overlay_needs_physical) sep \
 635         func(supports_tv) sep \
 636         func(has_llc) sep \
 637         func(has_ddi) sep \
 638         func(has_fpga_dbg)
 639
 640 #define DEFINE_FLAG(name) u8 name:1
 641 #define SEP_SEMICOLON ;
 642
 643 struct intel_device_info {
 644         u32 display_mmio_offset;
 645         u16 device_id;
 646         u8 num_pipes:3;
 647         u8 num_sprites[I915_MAX_PIPES];
 648         u8 gen;
 649         u8 ring_mask; /* Rings supported by the HW */
 650         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 651         /* Register offsets for the various display pipes and transcoders */
 652         int pipe_offsets[I915_MAX_TRANSCODERS];
 653         int trans_offsets[I915_MAX_TRANSCODERS];
 654         int palette_offsets[I915_MAX_PIPES];
 655         int cursor_offsets[I915_MAX_PIPES];
 656 };
 657
 658 #undef DEFINE_FLAG
 659 #undef SEP_SEMICOLON
 660
 661 enum i915_cache_level {
 662         I915_CACHE_NONE = 0,
 663         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 664         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 665                               caches, eg sampler/render caches, and the
 666                               large Last-Level-Cache. LLC is coherent with
 667                               the CPU, but L3 is only visible to the GPU. */
 668         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
 669 };
 670
 671 struct i915_ctx_hang_stats {
 672         /* This context had batch pending when hang was declared */
 673         unsigned batch_pending;
 674
 675         /* This context had batch active when hang was declared */
 676         unsigned batch_active;
 677
 678         /* Time when this context was last blamed for a GPU reset */
 679         unsigned long guilty_ts;
 680
 681         /* This context is banned to submit more work */
 682         bool banned;
 683 };
 684
 685 /* This must match up with the value previously used for execbuf2.rsvd1. */
 686 #define DEFAULT_CONTEXT_HANDLE 0
 687 /**
 688  * struct intel_context - as the name implies, represents a context.
 689  * @ref: reference count.
 690  * @user_handle: userspace tracking identity for this context.
 691  * @remap_slice: l3 row remapping information.
 692  * @file_priv: filp associated with this context (NULL for global default
 693  *             context).
 694  * @hang_stats: information about the role of this context in possible GPU
 695  *              hangs.
 696  * @vm: virtual memory space used by this context.
 697  * @legacy_hw_ctx: render context backing object and whether it is correctly
 698  *                initialized (legacy ring submission mechanism only).
 699  * @link: link in the global list of contexts.
 700  *
 701  * Contexts are memory images used by the hardware to store copies of their
 702  * internal state.
 703  */
 704 struct intel_context {
 705         struct kref ref;
 706         int user_handle;
 707         uint8_t remap_slice;
 708         struct drm_i915_file_private *file_priv;
 709         struct i915_ctx_hang_stats hang_stats;
 710         struct i915_hw_ppgtt *ppgtt;
 711
 712         /* Legacy ring buffer submission */
 713         struct {
 714                 struct drm_i915_gem_object *rcs_state;
 715                 bool initialized;
 716         } legacy_hw_ctx;
 717
 718         /* Execlists */
 719         bool rcs_initialized;
 720         struct {
 721                 struct drm_i915_gem_object *state;
 722                 struct intel_ringbuffer *ringbuf;
 723                 int unpin_count;
 724         } engine[I915_NUM_RINGS];
 725
 726         struct list_head link;
 727 };
 728
 729 struct i915_fbc {
 730         unsigned long size;
 731         unsigned threshold;
 732         unsigned int fb_id;
 733         enum plane plane;
 734         int y;
 735
 736         struct drm_mm_node compressed_fb;
 737         struct drm_mm_node *compressed_llb;
 738
 739         bool false_color;
 740
 741         /* Tracks whether the HW is actually enabled, not whether the feature is
 742          * possible. */
 743         bool enabled;
 744
 745         /* On gen8 some rings cannont perform fbc clean operation so for now
 746          * we are doing this on SW with mmio.
 747          * This variable works in the opposite information direction
 748          * of ring->fbc_dirty telling software on frontbuffer tracking
 749          * to perform the cache clean on sw side.
 750          */
 751         bool need_sw_cache_clean;
 752
 753         struct intel_fbc_work {
 754                 struct delayed_work work;
 755                 struct drm_crtc *crtc;
 756                 struct drm_framebuffer *fb;
 757         } *fbc_work;
 758
 759         enum no_fbc_reason {
 760                 FBC_OK, /* FBC is enabled */
 761                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 762                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 763                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 764                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 765                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 766                 FBC_BAD_PLANE, /* fbc not supported on plane */
 767                 FBC_NOT_TILED, /* buffer not tiled */
 768                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 769                 FBC_MODULE_PARAM,
 770                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 771         } no_fbc_reason;
 772 };
 773
 774 struct i915_drrs {
 775         struct intel_connector *connector;
 776 };
 777
 778 struct intel_dp;
 779 struct i915_psr {
 780         struct mutex lock;
 781         bool sink_support;
 782         bool source_ok;
 783         struct intel_dp *enabled;
 784         bool active;
 785         struct delayed_work work;
 786         unsigned busy_frontbuffer_bits;
 787 };
 788
 789 enum intel_pch {
 790         PCH_NONE = 0,   /* No PCH present */
 791         PCH_IBX,        /* Ibexpeak PCH */
 792         PCH_CPT,        /* Cougarpoint PCH */
 793         PCH_LPT,        /* Lynxpoint PCH */
 794         PCH_SPT,        /* Sunrisepoint PCH */
 795         PCH_NOP,
 796 };
 797
 798 enum intel_sbi_destination {
 799         SBI_ICLK,
 800         SBI_MPHY,
 801 };
 802
 803 #define QUIRK_PIPEA_FORCE (1<<0)
 804 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 805 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 806 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
 807 #define QUIRK_PIPEB_FORCE (1<<4)
 808 #define QUIRK_PIN_SWIZZLED_PAGES (1<<5)
 809
 810 struct intel_fbdev;
 811 struct intel_fbc_work;
 812
 813 struct intel_gmbus {
 814         struct i2c_adapter adapter;
 815         u32 force_bit;
 816         u32 reg0;
 817         u32 gpio_reg;
 818         struct i2c_algo_bit_data bit_algo;
 819         struct drm_i915_private *dev_priv;
 820 };
 821
 822 struct i915_suspend_saved_registers {
 823         u8 saveLBB;
 824         u32 saveDSPACNTR;
 825         u32 saveDSPBCNTR;
 826         u32 saveDSPARB;
 827         u32 savePIPEACONF;
 828         u32 savePIPEBCONF;
 829         u32 savePIPEASRC;
 830         u32 savePIPEBSRC;
 831         u32 saveFPA0;
 832         u32 saveFPA1;
 833         u32 saveDPLL_A;
 834         u32 saveDPLL_A_MD;
 835         u32 saveHTOTAL_A;
 836         u32 saveHBLANK_A;
 837         u32 saveHSYNC_A;
 838         u32 saveVTOTAL_A;
 839         u32 saveVBLANK_A;
 840         u32 saveVSYNC_A;
 841         u32 saveBCLRPAT_A;
 842         u32 saveTRANSACONF;
 843         u32 saveTRANS_HTOTAL_A;
 844         u32 saveTRANS_HBLANK_A;
 845         u32 saveTRANS_HSYNC_A;
 846         u32 saveTRANS_VTOTAL_A;
 847         u32 saveTRANS_VBLANK_A;
 848         u32 saveTRANS_VSYNC_A;
 849         u32 savePIPEASTAT;
 850         u32 saveDSPASTRIDE;
 851         u32 saveDSPASIZE;
 852         u32 saveDSPAPOS;
 853         u32 saveDSPAADDR;
 854         u32 saveDSPASURF;
 855         u32 saveDSPATILEOFF;
 856         u32 savePFIT_PGM_RATIOS;
 857         u32 saveBLC_HIST_CTL;
 858         u32 saveBLC_PWM_CTL;
 859         u32 saveBLC_PWM_CTL2;
 860         u32 saveBLC_CPU_PWM_CTL;
 861         u32 saveBLC_CPU_PWM_CTL2;
 862         u32 saveFPB0;
 863         u32 saveFPB1;
 864         u32 saveDPLL_B;
 865         u32 saveDPLL_B_MD;
 866         u32 saveHTOTAL_B;
 867         u32 saveHBLANK_B;
 868         u32 saveHSYNC_B;
 869         u32 saveVTOTAL_B;
 870         u32 saveVBLANK_B;
 871         u32 saveVSYNC_B;
 872         u32 saveBCLRPAT_B;
 873         u32 saveTRANSBCONF;
 874         u32 saveTRANS_HTOTAL_B;
 875         u32 saveTRANS_HBLANK_B;
 876         u32 saveTRANS_HSYNC_B;
 877         u32 saveTRANS_VTOTAL_B;
 878         u32 saveTRANS_VBLANK_B;
 879         u32 saveTRANS_VSYNC_B;
 880         u32 savePIPEBSTAT;
 881         u32 saveDSPBSTRIDE;
 882         u32 saveDSPBSIZE;
 883         u32 saveDSPBPOS;
 884         u32 saveDSPBADDR;
 885         u32 saveDSPBSURF;
 886         u32 saveDSPBTILEOFF;
 887         u32 saveVGA0;
 888         u32 saveVGA1;
 889         u32 saveVGA_PD;
 890         u32 saveVGACNTRL;
 891         u32 saveADPA;
 892         u32 saveLVDS;
 893         u32 savePP_ON_DELAYS;
 894         u32 savePP_OFF_DELAYS;
 895         u32 saveDVOA;
 896         u32 saveDVOB;
 897         u32 saveDVOC;
 898         u32 savePP_ON;
 899         u32 savePP_OFF;
 900         u32 savePP_CONTROL;
 901         u32 savePP_DIVISOR;
 902         u32 savePFIT_CONTROL;
 903         u32 save_palette_a[256];
 904         u32 save_palette_b[256];
 905         u32 saveFBC_CONTROL;
 906         u32 saveIER;
 907         u32 saveIIR;
 908         u32 saveIMR;
 909         u32 saveDEIER;
 910         u32 saveDEIMR;
 911         u32 saveGTIER;
 912         u32 saveGTIMR;
 913         u32 saveFDI_RXA_IMR;
 914         u32 saveFDI_RXB_IMR;
 915         u32 saveCACHE_MODE_0;
 916         u32 saveMI_ARB_STATE;
 917         u32 saveSWF0[16];
 918         u32 saveSWF1[16];
 919         u32 saveSWF2[3];
 920         u8 saveMSR;
 921         u8 saveSR[8];
 922         u8 saveGR[25];
 923         u8 saveAR_INDEX;
 924         u8 saveAR[21];
 925         u8 saveDACMASK;
 926         u8 saveCR[37];
 927         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 928         u32 saveCURACNTR;
 929         u32 saveCURAPOS;
 930         u32 saveCURABASE;
 931         u32 saveCURBCNTR;
 932         u32 saveCURBPOS;
 933         u32 saveCURBBASE;
 934         u32 saveCURSIZE;
 935         u32 saveDP_B;
 936         u32 saveDP_C;
 937         u32 saveDP_D;
 938         u32 savePIPEA_GMCH_DATA_M;
 939         u32 savePIPEB_GMCH_DATA_M;
 940         u32 savePIPEA_GMCH_DATA_N;
 941         u32 savePIPEB_GMCH_DATA_N;
 942         u32 savePIPEA_DP_LINK_M;
 943         u32 savePIPEB_DP_LINK_M;
 944         u32 savePIPEA_DP_LINK_N;
 945         u32 savePIPEB_DP_LINK_N;
 946         u32 saveFDI_RXA_CTL;
 947         u32 saveFDI_TXA_CTL;
 948         u32 saveFDI_RXB_CTL;
 949         u32 saveFDI_TXB_CTL;
 950         u32 savePFA_CTL_1;
 951         u32 savePFB_CTL_1;
 952         u32 savePFA_WIN_SZ;
 953         u32 savePFB_WIN_SZ;
 954         u32 savePFA_WIN_POS;
 955         u32 savePFB_WIN_POS;
 956         u32 savePCH_DREF_CONTROL;
 957         u32 saveDISP_ARB_CTL;
 958         u32 savePIPEA_DATA_M1;
 959         u32 savePIPEA_DATA_N1;
 960         u32 savePIPEA_LINK_M1;
 961         u32 savePIPEA_LINK_N1;
 962         u32 savePIPEB_DATA_M1;
 963         u32 savePIPEB_DATA_N1;
 964         u32 savePIPEB_LINK_M1;
 965         u32 savePIPEB_LINK_N1;
 966         u32 saveMCHBAR_RENDER_STANDBY;
 967         u32 savePCH_PORT_HOTPLUG;
 968         u16 saveGCDGMBUS;
 969 };
 970
 971 struct vlv_s0ix_state {
 972         /* GAM */
 973         u32 wr_watermark;
 974         u32 gfx_prio_ctrl;
 975         u32 arb_mode;
 976         u32 gfx_pend_tlb0;
 977         u32 gfx_pend_tlb1;
 978         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
 979         u32 media_max_req_count;
 980         u32 gfx_max_req_count;
 981         u32 render_hwsp;
 982         u32 ecochk;
 983         u32 bsd_hwsp;
 984         u32 blt_hwsp;
 985         u32 tlb_rd_addr;
 986
 987         /* MBC */
 988         u32 g3dctl;
 989         u32 gsckgctl;
 990         u32 mbctl;
 991
 992         /* GCP */
 993         u32 ucgctl1;
 994         u32 ucgctl3;
 995         u32 rcgctl1;
 996         u32 rcgctl2;
 997         u32 rstctl;
 998         u32 misccpctl;
 999
1000         /* GPM */
1001         u32 gfxpause;
1002         u32 rpdeuhwtc;
1003         u32 rpdeuc;
1004         u32 ecobus;
1005         u32 pwrdwnupctl;
1006         u32 rp_down_timeout;
1007         u32 rp_deucsw;
1008         u32 rcubmabdtmr;
1009         u32 rcedata;
1010         u32 spare2gh;
1011
1012         /* Display 1 CZ domain */
1013         u32 gt_imr;
1014         u32 gt_ier;
1015         u32 pm_imr;
1016         u32 pm_ier;
1017         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
1018
1019         /* GT SA CZ domain */
1020         u32 tilectl;
1021         u32 gt_fifoctl;
1022         u32 gtlc_wake_ctrl;
1023         u32 gtlc_survive;
1024         u32 pmwgicz;
1025
1026         /* Display 2 CZ domain */
1027         u32 gu_ctl0;
1028         u32 gu_ctl1;
1029         u32 clock_gate_dis2;
1030 };
1031
1032 struct intel_rps_ei {
1033         u32 cz_clock;
1034         u32 render_c0;
1035         u32 media_c0;
1036 };
1037
1038 struct intel_gen6_power_mgmt {
1039         /*
1040          * work, interrupts_enabled and pm_iir are protected by
1041          * dev_priv->irq_lock
1042          */
1043         struct work_struct work;
1044         bool interrupts_enabled;
1045         u32 pm_iir;
1046
1047         /* Frequencies are stored in potentially platform dependent multiples.
1048          * In other words, *_freq needs to be multiplied by X to be interesting.
1049          * Soft limits are those which are used for the dynamic reclocking done
1050          * by the driver (raise frequencies under heavy loads, and lower for
1051          * lighter loads). Hard limits are those imposed by the hardware.
1052          *
1053          * A distinction is made for overclocking, which is never enabled by
1054          * default, and is considered to be above the hard limit if it's
1055          * possible at all.
1056          */
1057         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
1058         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
1059         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
1060         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
1061         u8 min_freq;            /* AKA RPn. Minimum frequency */
1062         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
1063         u8 rp1_freq;            /* "less than" RP0 power/freqency */
1064         u8 rp0_freq;            /* Non-overclocked max frequency. */
1065         u32 cz_freq;
1066
1067         u32 ei_interrupt_count;
1068
1069         int last_adj;
1070         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
1071
1072         bool enabled;
1073         struct delayed_work delayed_resume_work;
1074
1075         /* manual wa residency calculations */
1076         struct intel_rps_ei up_ei, down_ei;
1077
1078         /*
1079          * Protects RPS/RC6 register access and PCU communication.
1080          * Must be taken after struct_mutex if nested.
1081          */
1082         struct mutex hw_lock;
1083 };
1084
1085 /* defined intel_pm.c */
1086 extern spinlock_t mchdev_lock;
1087
1088 struct intel_ilk_power_mgmt {
1089         u8 cur_delay;
1090         u8 min_delay;
1091         u8 max_delay;
1092         u8 fmax;
1093         u8 fstart;
1094
1095         u64 last_count1;
1096         unsigned long last_time1;
1097         unsigned long chipset_power;
1098         u64 last_count2;
1099         u64 last_time2;
1100         unsigned long gfx_power;
1101         u8 corr;
1102
1103         int c_m;
1104         int r_t;
1105
1106         struct drm_i915_gem_object *pwrctx;
1107         struct drm_i915_gem_object *renderctx;
1108 };
1109
1110 struct drm_i915_private;
1111 struct i915_power_well;
1112
1113 struct i915_power_well_ops {
1114         /*
1115          * Synchronize the well's hw state to match the current sw state, for
1116          * example enable/disable it based on the current refcount. Called
1117          * during driver init and resume time, possibly after first calling
1118          * the enable/disable handlers.
1119          */
1120         void (*sync_hw)(struct drm_i915_private *dev_priv,
1121                         struct i915_power_well *power_well);
1122         /*
1123          * Enable the well and resources that depend on it (for example
1124          * interrupts located on the well). Called after the 0->1 refcount
1125          * transition.
1126          */
1127         void (*enable)(struct drm_i915_private *dev_priv,
1128                        struct i915_power_well *power_well);
1129         /*
1130          * Disable the well and resources that depend on it. Called after
1131          * the 1->0 refcount transition.
1132          */
1133         void (*disable)(struct drm_i915_private *dev_priv,
1134                         struct i915_power_well *power_well);
1135         /* Returns the hw enabled state. */
1136         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1137                            struct i915_power_well *power_well);
1138 };
1139
1140 /* Power well structure for haswell */
1141 struct i915_power_well {
1142         const char *name;
1143         bool always_on;
1144         /* power well enable/disable usage count */
1145         int count;
1146         /* cached hw enabled state */
1147         bool hw_enabled;
1148         unsigned long domains;
1149         unsigned long data;
1150         const struct i915_power_well_ops *ops;
1151 };
1152
1153 struct i915_power_domains {
1154         /*
1155          * Power wells needed for initialization at driver init and suspend
1156          * time are on. They are kept on until after the first modeset.
1157          */
1158         bool init_power_on;
1159         bool initializing;
1160         int power_well_count;
1161
1162         struct mutex lock;
1163         int domain_use_count[POWER_DOMAIN_NUM];
1164         struct i915_power_well *power_wells;
1165 };
1166
1167 #define MAX_L3_SLICES 2
1168 struct intel_l3_parity {
1169         u32 *remap_info[MAX_L3_SLICES];
1170         struct work_struct error_work;
1171         int which_slice;
1172 };
1173
1174 struct i915_gem_batch_pool {
1175         struct drm_device *dev;
1176         struct list_head cache_list;
1177 };
1178
1179 struct i915_gem_mm {
1180         /** Memory allocator for GTT stolen memory */
1181         struct drm_mm stolen;
1182         /** List of all objects in gtt_space. Used to restore gtt
1183          * mappings on resume */
1184         struct list_head bound_list;
1185         /**
1186          * List of objects which are not bound to the GTT (thus
1187          * are idle and not used by the GPU) but still have
1188          * (presumably uncached) pages still attached.
1189          */
1190         struct list_head unbound_list;
1191
1192         /*
1193          * A pool of objects to use as shadow copies of client batch buffers
1194          * when the command parser is enabled. Prevents the client from
1195          * modifying the batch contents after software parsing.
1196          */
1197         struct i915_gem_batch_pool batch_pool;
1198
1199         /** Usable portion of the GTT for GEM */
1200         unsigned long stolen_base; /* limited to low memory (32-bit) */
1201
1202         /** PPGTT used for aliasing the PPGTT with the GTT */
1203         struct i915_hw_ppgtt *aliasing_ppgtt;
1204
1205         struct notifier_block oom_notifier;
1206         struct shrinker shrinker;
1207         bool shrinker_no_lock_stealing;
1208
1209         /** LRU list of objects with fence regs on them. */
1210         struct list_head fence_list;
1211
1212         /**
1213          * We leave the user IRQ off as much as possible,
1214          * but this means that requests will finish and never
1215          * be retired once the system goes idle. Set a timer to
1216          * fire periodically while the ring is running. When it
1217          * fires, go retire requests.
1218          */
1219         struct delayed_work retire_work;
1220
1221         /**
1222          * When we detect an idle GPU, we want to turn on
1223          * powersaving features. So once we see that there
1224          * are no more requests outstanding and no more
1225          * arrive within a small period of time, we fire
1226          * off the idle_work.
1227          */
1228         struct delayed_work idle_work;
1229
1230         /**
1231          * Are we in a non-interruptible section of code like
1232          * modesetting?
1233          */
1234         bool interruptible;
1235
1236         /**
1237          * Is the GPU currently considered idle, or busy executing userspace
1238          * requests?  Whilst idle, we attempt to power down the hardware and
1239          * display clocks. In order to reduce the effect on performance, there
1240          * is a slight delay before we do so.
1241          */
1242         bool busy;
1243
1244         /* the indicator for dispatch video commands on two BSD rings */
1245         int bsd_ring_dispatch_index;
1246
1247         /** Bit 6 swizzling required for X tiling */
1248         uint32_t bit_6_swizzle_x;
1249         /** Bit 6 swizzling required for Y tiling */
1250         uint32_t bit_6_swizzle_y;
1251
1252         /* accounting, useful for userland debugging */
1253         spinlock_t object_stat_lock;
1254         size_t object_memory;
1255         u32 object_count;
1256 };
1257
1258 struct drm_i915_error_state_buf {
1259         struct drm_i915_private *i915;
1260         unsigned bytes;
1261         unsigned size;
1262         int err;
1263         u8 *buf;
1264         loff_t start;
1265         loff_t pos;
1266 };
1267
1268 struct i915_error_state_file_priv {
1269         struct drm_device *dev;
1270         struct drm_i915_error_state *error;
1271 };
1272
1273 struct i915_gpu_error {
1274         /* For hangcheck timer */
1275 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1276 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1277         /* Hang gpu twice in this window and your context gets banned */
1278 #define DRM_I915_CTX_BAN_PERIOD DIV_ROUND_UP(8*DRM_I915_HANGCHECK_PERIOD, 1000)
1279
1280         struct timer_list hangcheck_timer;
1281
1282         /* For reset and error_state handling. */
1283         spinlock_t lock;
1284         /* Protected by the above dev->gpu_error.lock. */
1285         struct drm_i915_error_state *first_error;
1286         struct work_struct work;
1287
1288
1289         unsigned long missed_irq_rings;
1290
1291         /**
1292          * State variable controlling the reset flow and count
1293          *
1294          * This is a counter which gets incremented when reset is triggered,
1295          * and again when reset has been handled. So odd values (lowest bit set)
1296          * means that reset is in progress and even values that
1297          * (reset_counter >> 1):th reset was successfully completed.
1298          *
1299          * If reset is not completed succesfully, the I915_WEDGE bit is
1300          * set meaning that hardware is terminally sour and there is no
1301          * recovery. All waiters on the reset_queue will be woken when
1302          * that happens.
1303          *
1304          * This counter is used by the wait_seqno code to notice that reset
1305          * event happened and it needs to restart the entire ioctl (since most
1306          * likely the seqno it waited for won't ever signal anytime soon).
1307          *
1308          * This is important for lock-free wait paths, where no contended lock
1309          * naturally enforces the correct ordering between the bail-out of the
1310          * waiter and the gpu reset work code.
1311          */
1312         atomic_t reset_counter;
1313
1314 #define I915_RESET_IN_PROGRESS_FLAG     1
1315 #define I915_WEDGED                     (1 << 31)
1316
1317         /**
1318          * Waitqueue to signal when the reset has completed. Used by clients
1319          * that wait for dev_priv->mm.wedged to settle.
1320          */
1321         wait_queue_head_t reset_queue;
1322
1323         /* Userspace knobs for gpu hang simulation;
1324          * combines both a ring mask, and extra flags
1325          */
1326         u32 stop_rings;
1327 #define I915_STOP_RING_ALLOW_BAN       (1 << 31)
1328 #define I915_STOP_RING_ALLOW_WARN      (1 << 30)
1329
1330         /* For missed irq/seqno simulation. */
1331         unsigned int test_irq_rings;
1332
1333         /* Used to prevent gem_check_wedged returning -EAGAIN during gpu reset   */
1334         bool reload_in_reset;
1335 };
1336
1337 enum modeset_restore {
1338         MODESET_ON_LID_OPEN,
1339         MODESET_DONE,
1340         MODESET_SUSPENDED,
1341 };
1342
1343 struct ddi_vbt_port_info {
1344         /*
1345          * This is an index in the HDMI/DVI DDI buffer translation table.
1346          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1347          * populate this field.
1348          */
1349 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1350         uint8_t hdmi_level_shift;
1351
1352         uint8_t supports_dvi:1;
1353         uint8_t supports_hdmi:1;
1354         uint8_t supports_dp:1;
1355 };
1356
1357 enum drrs_support_type {
1358         DRRS_NOT_SUPPORTED = 0,
1359         STATIC_DRRS_SUPPORT = 1,
1360         SEAMLESS_DRRS_SUPPORT = 2
1361 };
1362
1363 enum psr_lines_to_wait {
1364         PSR_0_LINES_TO_WAIT = 0,
1365         PSR_1_LINE_TO_WAIT,
1366         PSR_4_LINES_TO_WAIT,
1367         PSR_8_LINES_TO_WAIT
1368 };
1369
1370 struct intel_vbt_data {
1371         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1372         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1373
1374         /* Feature bits */
1375         unsigned int int_tv_support:1;
1376         unsigned int lvds_dither:1;
1377         unsigned int lvds_vbt:1;
1378         unsigned int int_crt_support:1;
1379         unsigned int lvds_use_ssc:1;
1380         unsigned int display_clock_mode:1;
1381         unsigned int fdi_rx_polarity_inverted:1;
1382         unsigned int has_mipi:1;
1383         int lvds_ssc_freq;
1384         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1385
1386         enum drrs_support_type drrs_type;
1387
1388         /* eDP */
1389         int edp_rate;
1390         int edp_lanes;
1391         int edp_preemphasis;
1392         int edp_vswing;
1393         bool edp_initialized;
1394         bool edp_support;
1395         int edp_bpp;
1396         struct edp_power_seq edp_pps;
1397
1398         struct {
1399                 bool full_link;
1400                 bool require_aux_wakeup;
1401                 int idle_frames;
1402                 enum psr_lines_to_wait lines_to_wait;
1403                 int tp1_wakeup_time;
1404                 int tp2_tp3_wakeup_time;
1405         } psr;
1406
1407         struct {
1408                 u16 pwm_freq_hz;
1409                 bool present;
1410                 bool active_low_pwm;
1411                 u8 min_brightness;      /* min_brightness/255 of max */
1412                 u8 controller;          /* brightness controller number */
1413         } backlight;
1414
1415         /* MIPI DSI */
1416         struct {
1417                 u16 port;
1418                 u16 panel_id;
1419                 struct mipi_config *config;
1420                 struct mipi_pps_data *pps;
1421                 u8 seq_version;
1422                 u32 size;
1423                 u8 *data;
1424                 u8 *sequence[MIPI_SEQ_MAX];
1425         } dsi;
1426
1427         int crt_ddc_pin;
1428
1429         int child_dev_num;
1430         union child_device_config *child_dev;
1431
1432         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1433 };
1434
1435 enum intel_ddb_partitioning {
1436         INTEL_DDB_PART_1_2,
1437         INTEL_DDB_PART_5_6, /* IVB+ */
1438 };
1439
1440 struct intel_wm_level {
1441         bool enable;
1442         uint32_t pri_val;
1443         uint32_t spr_val;
1444         uint32_t cur_val;
1445         uint32_t fbc_val;
1446 };
1447
1448 struct ilk_wm_values {
1449         uint32_t wm_pipe[3];
1450         uint32_t wm_lp[3];
1451         uint32_t wm_lp_spr[3];
1452         uint32_t wm_linetime[3];
1453         bool enable_fbc_wm;
1454         enum intel_ddb_partitioning partitioning;
1455 };
1456
1457 struct skl_ddb_entry {
1458         uint16_t start, end;    /* in number of blocks, 'end' is exclusive */
1459 };
1460
1461 static inline uint16_t skl_ddb_entry_size(const struct skl_ddb_entry *entry)
1462 {
1463         return entry->end - entry->start;
1464 }
1465
1466 static inline bool skl_ddb_entry_equal(const struct skl_ddb_entry *e1,
1467                                        const struct skl_ddb_entry *e2)
1468 {
1469         if (e1->start == e2->start && e1->end == e2->end)
1470                 return true;
1471
1472         return false;
1473 }
1474
1475 struct skl_ddb_allocation {
1476         struct skl_ddb_entry pipe[I915_MAX_PIPES];
1477         struct skl_ddb_entry plane[I915_MAX_PIPES][I915_MAX_PLANES];
1478         struct skl_ddb_entry cursor[I915_MAX_PIPES];
1479 };
1480
1481 struct skl_wm_values {
1482         bool dirty[I915_MAX_PIPES];
1483         struct skl_ddb_allocation ddb;
1484         uint32_t wm_linetime[I915_MAX_PIPES];
1485         uint32_t plane[I915_MAX_PIPES][I915_MAX_PLANES][8];
1486         uint32_t cursor[I915_MAX_PIPES][8];
1487         uint32_t plane_trans[I915_MAX_PIPES][I915_MAX_PLANES];
1488         uint32_t cursor_trans[I915_MAX_PIPES];
1489 };
1490
1491 struct skl_wm_level {
1492         bool plane_en[I915_MAX_PLANES];
1493         bool cursor_en;
1494         uint16_t plane_res_b[I915_MAX_PLANES];
1495         uint8_t plane_res_l[I915_MAX_PLANES];
1496         uint16_t cursor_res_b;
1497         uint8_t cursor_res_l;
1498 };
1499
1500 /*
1501  * This struct helps tracking the state needed for runtime PM, which puts the
1502  * device in PCI D3 state. Notice that when this happens, nothing on the
1503  * graphics device works, even register access, so we don't get interrupts nor
1504  * anything else.
1505  *
1506  * Every piece of our code that needs to actually touch the hardware needs to
1507  * either call intel_runtime_pm_get or call intel_display_power_get with the
1508  * appropriate power domain.
1509  *
1510  * Our driver uses the autosuspend delay feature, which means we'll only really
1511  * suspend if we stay with zero refcount for a certain amount of time. The
1512  * default value is currently very conservative (see intel_runtime_pm_enable), but
1513  * it can be changed with the standard runtime PM files from sysfs.
1514  *
1515  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1516  * goes back to false exactly before we reenable the IRQs. We use this variable
1517  * to check if someone is trying to enable/disable IRQs while they're supposed
1518  * to be disabled. This shouldn't happen and we'll print some error messages in
1519  * case it happens.
1520  *
1521  * For more, read the Documentation/power/runtime_pm.txt.
1522  */
1523 struct i915_runtime_pm {
1524         bool suspended;
1525         bool irqs_enabled;
1526 };
1527
1528 enum intel_pipe_crc_source {
1529         INTEL_PIPE_CRC_SOURCE_NONE,
1530         INTEL_PIPE_CRC_SOURCE_PLANE1,
1531         INTEL_PIPE_CRC_SOURCE_PLANE2,
1532         INTEL_PIPE_CRC_SOURCE_PF,
1533         INTEL_PIPE_CRC_SOURCE_PIPE,
1534         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1535         INTEL_PIPE_CRC_SOURCE_TV,
1536         INTEL_PIPE_CRC_SOURCE_DP_B,
1537         INTEL_PIPE_CRC_SOURCE_DP_C,
1538         INTEL_PIPE_CRC_SOURCE_DP_D,
1539         INTEL_PIPE_CRC_SOURCE_AUTO,
1540         INTEL_PIPE_CRC_SOURCE_MAX,
1541 };
1542
1543 struct intel_pipe_crc_entry {
1544         uint32_t frame;
1545         uint32_t crc[5];
1546 };
1547
1548 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1549 struct intel_pipe_crc {
1550         spinlock_t lock;
1551         bool opened;            /* exclusive access to the result file */
1552         struct intel_pipe_crc_entry *entries;
1553         enum intel_pipe_crc_source source;
1554         int head, tail;
1555         wait_queue_head_t wq;
1556 };
1557
1558 struct i915_frontbuffer_tracking {
1559         struct mutex lock;
1560
1561         /*
1562          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1563          * scheduled flips.
1564          */
1565         unsigned busy_bits;
1566         unsigned flip_bits;
1567 };
1568
1569 struct i915_wa_reg {
1570         u32 addr;
1571         u32 value;
1572         /* bitmask representing WA bits */
1573         u32 mask;
1574 };
1575
1576 #define I915_MAX_WA_REGS 16
1577
1578 struct i915_workarounds {
1579         struct i915_wa_reg reg[I915_MAX_WA_REGS];
1580         u32 count;
1581 };
1582
1583 struct drm_i915_private {
1584         struct drm_device *dev;
1585         struct kmem_cache *slab;
1586
1587         const struct intel_device_info info;
1588
1589         int relative_constants_mode;
1590
1591         void __iomem *regs;
1592
1593         struct intel_uncore uncore;
1594
1595         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1596
1597
1598         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1599          * controller on different i2c buses. */
1600         struct mutex gmbus_mutex;
1601
1602         /**
1603          * Base address of the gmbus and gpio block.
1604          */
1605         uint32_t gpio_mmio_base;
1606
1607         /* MMIO base address for MIPI regs */
1608         uint32_t mipi_mmio_base;
1609
1610         wait_queue_head_t gmbus_wait_queue;
1611
1612         struct pci_dev *bridge_dev;
1613         struct intel_engine_cs ring[I915_NUM_RINGS];
1614         struct drm_i915_gem_object *semaphore_obj;
1615         uint32_t last_seqno, next_seqno;
1616
1617         struct drm_dma_handle *status_page_dmah;
1618         struct resource mch_res;
1619
1620         /* protects the irq masks */
1621         spinlock_t irq_lock;
1622
1623         /* protects the mmio flip data */
1624         spinlock_t mmio_flip_lock;
1625
1626         bool display_irqs_enabled;
1627
1628         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1629         struct pm_qos_request pm_qos;
1630
1631         /* DPIO indirect register protection */
1632         struct mutex dpio_lock;
1633
1634         /** Cached value of IMR to avoid reads in updating the bitfield */
1635         union {
1636                 u32 irq_mask;
1637                 u32 de_irq_mask[I915_MAX_PIPES];
1638         };
1639         u32 gt_irq_mask;
1640         u32 pm_irq_mask;
1641         u32 pm_rps_events;
1642         u32 pipestat_irq_mask[I915_MAX_PIPES];
1643
1644         struct work_struct hotplug_work;
1645         struct {
1646                 unsigned long hpd_last_jiffies;
1647                 int hpd_cnt;
1648                 enum {
1649                         HPD_ENABLED = 0,
1650                         HPD_DISABLED = 1,
1651                         HPD_MARK_DISABLED = 2
1652                 } hpd_mark;
1653         } hpd_stats[HPD_NUM_PINS];
1654         u32 hpd_event_bits;
1655         struct delayed_work hotplug_reenable_work;
1656
1657         struct i915_fbc fbc;
1658         struct i915_drrs drrs;
1659         struct intel_opregion opregion;
1660         struct intel_vbt_data vbt;
1661
1662         bool preserve_bios_swizzle;
1663
1664         /* overlay */
1665         struct intel_overlay *overlay;
1666
1667         /* backlight registers and fields in struct intel_panel */
1668         struct mutex backlight_lock;
1669
1670         /* LVDS info */
1671         bool no_aux_handshake;
1672
1673         /* protects panel power sequencer state */
1674         struct mutex pps_mutex;
1675
1676         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1677         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1678         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1679
1680         unsigned int fsb_freq, mem_freq, is_ddr3;
1681         unsigned int vlv_cdclk_freq;
1682         unsigned int hpll_freq;
1683
1684         /**
1685          * wq - Driver workqueue for GEM.
1686          *
1687          * NOTE: Work items scheduled here are not allowed to grab any modeset
1688          * locks, for otherwise the flushing done in the pageflip code will
1689          * result in deadlocks.
1690          */
1691         struct workqueue_struct *wq;
1692
1693         /* Display functions */
1694         struct drm_i915_display_funcs display;
1695
1696         /* PCH chipset type */
1697         enum intel_pch pch_type;
1698         unsigned short pch_id;
1699
1700         unsigned long quirks;
1701
1702         enum modeset_restore modeset_restore;
1703         struct mutex modeset_restore_lock;
1704
1705         struct list_head vm_list; /* Global list of all address spaces */
1706         struct i915_gtt gtt; /* VM representing the global address space */
1707
1708         struct i915_gem_mm mm;
1709         DECLARE_HASHTABLE(mm_structs, 7);
1710         struct mutex mm_lock;
1711
1712         /* Kernel Modesetting */
1713
1714         struct sdvo_device_mapping sdvo_mappings[2];
1715
1716         struct drm_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
1717         struct drm_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
1718         wait_queue_head_t pending_flip_queue;
1719
1720 #ifdef CONFIG_DEBUG_FS
1721         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
1722 #endif
1723
1724         int num_shared_dpll;
1725         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1726         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
1727
1728         struct i915_workarounds workarounds;
1729
1730         /* Reclocking support */
1731         bool render_reclock_avail;
1732         bool lvds_downclock_avail;
1733         /* indicates the reduced downclock for LVDS*/
1734         int lvds_downclock;
1735
1736         struct i915_frontbuffer_tracking fb_tracking;
1737
1738         u16 orig_clock;
1739
1740         bool mchbar_need_disable;
1741
1742         struct intel_l3_parity l3_parity;
1743
1744         /* Cannot be determined by PCIID. You must always read a register. */
1745         size_t ellc_size;
1746
1747         /* gen6+ rps state */
1748         struct intel_gen6_power_mgmt rps;
1749
1750         /* ilk-only ips/rps state. Everything in here is protected by the global
1751          * mchdev_lock in intel_pm.c */
1752         struct intel_ilk_power_mgmt ips;
1753
1754         struct i915_power_domains power_domains;
1755
1756         struct i915_psr psr;
1757
1758         struct i915_gpu_error gpu_error;
1759
1760         struct drm_i915_gem_object *vlv_pctx;
1761
1762 #ifdef CONFIG_DRM_I915_FBDEV
1763         /* list of fbdev register on this device */
1764         struct intel_fbdev *fbdev;
1765         struct work_struct fbdev_suspend_work;
1766 #endif
1767
1768         struct drm_property *broadcast_rgb_property;
1769         struct drm_property *force_audio_property;
1770
1771         uint32_t hw_context_size;
1772         struct list_head context_list;
1773
1774         u32 fdi_rx_config;
1775
1776         u32 suspend_count;
1777         struct i915_suspend_saved_registers regfile;
1778         struct vlv_s0ix_state vlv_s0ix_state;
1779
1780         struct {
1781                 /*
1782                  * Raw watermark latency values:
1783                  * in 0.1us units for WM0,
1784                  * in 0.5us units for WM1+.
1785                  */
1786                 /* primary */
1787                 uint16_t pri_latency[5];
1788                 /* sprite */
1789                 uint16_t spr_latency[5];
1790                 /* cursor */
1791                 uint16_t cur_latency[5];
1792                 /*
1793                  * Raw watermark memory latency values
1794                  * for SKL for all 8 levels
1795                  * in 1us units.
1796                  */
1797                 uint16_t skl_latency[8];
1798
1799                 /*
1800                  * The skl_wm_values structure is a bit too big for stack
1801                  * allocation, so we keep the staging struct where we store
1802                  * intermediate results here instead.
1803                  */
1804                 struct skl_wm_values skl_results;
1805
1806                 /* current hardware state */
1807                 union {
1808                         struct ilk_wm_values hw;
1809                         struct skl_wm_values skl_hw;
1810                 };
1811         } wm;
1812
1813         struct i915_runtime_pm pm;
1814
1815         struct intel_digital_port *hpd_irq_port[I915_MAX_PORTS];
1816         u32 long_hpd_port_mask;
1817         u32 short_hpd_port_mask;
1818         struct work_struct dig_port_work;
1819
1820         /*
1821          * if we get a HPD irq from DP and a HPD irq from non-DP
1822          * the non-DP HPD could block the workqueue on a mode config
1823          * mutex getting, that userspace may have taken. However
1824          * userspace is waiting on the DP workqueue to run which is
1825          * blocked behind the non-DP one.
1826          */
1827         struct workqueue_struct *dp_wq;
1828
1829         uint32_t bios_vgacntr;
1830
1831         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
1832         struct {
1833                 int (*do_execbuf)(struct drm_device *dev, struct drm_file *file,
1834                                   struct intel_engine_cs *ring,
1835                                   struct intel_context *ctx,
1836                                   struct drm_i915_gem_execbuffer2 *args,
1837                                   struct list_head *vmas,
1838                                   struct drm_i915_gem_object *batch_obj,
1839                                   u64 exec_start, u32 flags);
1840                 int (*init_rings)(struct drm_device *dev);
1841                 void (*cleanup_ring)(struct intel_engine_cs *ring);
1842                 void (*stop_ring)(struct intel_engine_cs *ring);
1843         } gt;
1844
1845         uint32_t request_uniq;
1846
1847         /*
1848          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
1849          * will be rejected. Instead look for a better place.
1850          */
1851 };
1852
1853 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1854 {
1855         return dev->dev_private;
1856 }
1857
1858 /* Iterate over initialised rings */
1859 #define for_each_ring(ring__, dev_priv__, i__) \
1860         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1861                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1862
1863 enum hdmi_force_audio {
1864         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1865         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1866         HDMI_AUDIO_AUTO,                /* trust EDID */
1867         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1868 };
1869
1870 #define I915_GTT_OFFSET_NONE ((u32)-1)
1871
1872 struct drm_i915_gem_object_ops {
1873         /* Interface between the GEM object and its backing storage.
1874          * get_pages() is called once prior to the use of the associated set
1875          * of pages before to binding them into the GTT, and put_pages() is
1876          * called after we no longer need them. As we expect there to be
1877          * associated cost with migrating pages between the backing storage
1878          * and making them available for the GPU (e.g. clflush), we may hold
1879          * onto the pages after they are no longer referenced by the GPU
1880          * in case they may be used again shortly (for example migrating the
1881          * pages to a different memory domain within the GTT). put_pages()
1882          * will therefore most likely be called when the object itself is
1883          * being released or under memory pressure (where we attempt to
1884          * reap pages for the shrinker).
1885          */
1886         int (*get_pages)(struct drm_i915_gem_object *);
1887         void (*put_pages)(struct drm_i915_gem_object *);
1888         int (*dmabuf_export)(struct drm_i915_gem_object *);
1889         void (*release)(struct drm_i915_gem_object *);
1890 };
1891
1892 /*
1893  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1894  * considered to be the frontbuffer for the given plane interface-vise. This
1895  * doesn't mean that the hw necessarily already scans it out, but that any
1896  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1897  *
1898  * We have one bit per pipe and per scanout plane type.
1899  */
1900 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 4
1901 #define INTEL_FRONTBUFFER_BITS \
1902         (INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES)
1903 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
1904         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1905 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
1906         (1 << (1 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1907 #define INTEL_FRONTBUFFER_SPRITE(pipe) \
1908         (1 << (2 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1909 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1910         (1 << (3 +(INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
1911 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1912         (0xf << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
1913
1914 struct drm_i915_gem_object {
1915         struct drm_gem_object base;
1916
1917         const struct drm_i915_gem_object_ops *ops;
1918
1919         /** List of VMAs backed by this object */
1920         struct list_head vma_list;
1921
1922         /** Stolen memory for this object, instead of being backed by shmem. */
1923         struct drm_mm_node *stolen;
1924         struct list_head global_list;
1925
1926         struct list_head ring_list;
1927         /** Used in execbuf to temporarily hold a ref */
1928         struct list_head obj_exec_link;
1929
1930         struct list_head batch_pool_list;
1931
1932         /**
1933          * This is set if the object is on the active lists (has pending
1934          * rendering and so a non-zero seqno), and is not set if it i s on
1935          * inactive (ready to be unbound) list.
1936          */
1937         unsigned int active:1;
1938
1939         /**
1940          * This is set if the object has been written to since last bound
1941          * to the GTT
1942          */
1943         unsigned int dirty:1;
1944
1945         /**
1946          * Fence register bits (if any) for this object.  Will be set
1947          * as needed when mapped into the GTT.
1948          * Protected by dev->struct_mutex.
1949          */
1950         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1951
1952         /**
1953          * Advice: are the backing pages purgeable?
1954          */
1955         unsigned int madv:2;
1956
1957         /**
1958          * Current tiling mode for the object.
1959          */
1960         unsigned int tiling_mode:2;
1961         /**
1962          * Whether the tiling parameters for the currently associated fence
1963          * register have changed. Note that for the purposes of tracking
1964          * tiling changes we also treat the unfenced register, the register
1965          * slot that the object occupies whilst it executes a fenced
1966          * command (such as BLT on gen2/3), as a "fence".
1967          */
1968         unsigned int fence_dirty:1;
1969
1970         /**
1971          * Is the object at the current location in the gtt mappable and
1972          * fenceable? Used to avoid costly recalculations.
1973          */
1974         unsigned int map_and_fenceable:1;
1975
1976         /**
1977          * Whether the current gtt mapping needs to be mappable (and isn't just
1978          * mappable by accident). Track pin and fault separate for a more
1979          * accurate mappable working set.
1980          */
1981         unsigned int fault_mappable:1;
1982         unsigned int pin_mappable:1;
1983         unsigned int pin_display:1;
1984
1985         /*
1986          * Is the object to be mapped as read-only to the GPU
1987          * Only honoured if hardware has relevant pte bit
1988          */
1989         unsigned long gt_ro:1;
1990         unsigned int cache_level:3;
1991
1992         unsigned int has_dma_mapping:1;
1993
1994         unsigned int frontbuffer_bits:INTEL_FRONTBUFFER_BITS;
1995
1996         struct sg_table *pages;
1997         int pages_pin_count;
1998
1999         /* prime dma-buf support */
2000         void *dma_buf_vmapping;
2001         int vmapping_count;
2002
2003         /** Breadcrumb of last rendering to the buffer. */
2004         struct drm_i915_gem_request *last_read_req;
2005         struct drm_i915_gem_request *last_write_req;
2006         /** Breadcrumb of last fenced GPU access to the buffer. */
2007         struct drm_i915_gem_request *last_fenced_req;
2008
2009         /** Current tiling stride for the object, if it's tiled. */
2010         uint32_t stride;
2011
2012         /** References from framebuffers, locks out tiling changes. */
2013         unsigned long framebuffer_references;
2014
2015         /** Record of address bit 17 of each page at last unbind. */
2016         unsigned long *bit_17;
2017
2018         union {
2019                 /** for phy allocated objects */
2020                 struct drm_dma_handle *phys_handle;
2021
2022                 struct i915_gem_userptr {
2023                         uintptr_t ptr;
2024                         unsigned read_only :1;
2025                         unsigned workers :4;
2026 #define I915_GEM_USERPTR_MAX_WORKERS 15
2027
2028                         struct i915_mm_struct *mm;
2029                         struct i915_mmu_object *mmu_object;
2030                         struct work_struct *work;
2031                 } userptr;
2032         };
2033 };
2034 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
2035
2036 void i915_gem_track_fb(struct drm_i915_gem_object *old,
2037                        struct drm_i915_gem_object *new,
2038                        unsigned frontbuffer_bits);
2039
2040 /**
2041  * Request queue structure.
2042  *
2043  * The request queue allows us to note sequence numbers that have been emitted
2044  * and may be associated with active buffers to be retired.
2045  *
2046  * By keeping this list, we can avoid having to do questionable sequence
2047  * number comparisons on buffer last_read|write_seqno. It also allows an
2048  * emission time to be associated with the request for tracking how far ahead
2049  * of the GPU the submission is.
2050  */
2051 struct drm_i915_gem_request {
2052         struct kref ref;
2053
2054         /** On Which ring this request was generated */
2055         struct intel_engine_cs *ring;
2056
2057         /** GEM sequence number associated with this request. */
2058         uint32_t seqno;
2059
2060         /** Position in the ringbuffer of the start of the request */
2061         u32 head;
2062
2063         /** Position in the ringbuffer of the end of the request */
2064         u32 tail;
2065
2066         /** Context related to this request */
2067         struct intel_context *ctx;
2068
2069         /** Batch buffer related to this request if any */
2070         struct drm_i915_gem_object *batch_obj;
2071
2072         /** Time at which this request was emitted, in jiffies. */
2073         unsigned long emitted_jiffies;
2074
2075         /** global list entry for this request */
2076         struct list_head list;
2077
2078         struct drm_i915_file_private *file_priv;
2079         /** file_priv list entry for this request */
2080         struct list_head client_list;
2081
2082         uint32_t uniq;
2083 };
2084
2085 void i915_gem_request_free(struct kref *req_ref);
2086
2087 static inline uint32_t
2088 i915_gem_request_get_seqno(struct drm_i915_gem_request *req)
2089 {
2090         return req ? req->seqno : 0;
2091 }
2092
2093 static inline struct intel_engine_cs *
2094 i915_gem_request_get_ring(struct drm_i915_gem_request *req)
2095 {
2096         return req ? req->ring : NULL;
2097 }
2098
2099 static inline void
2100 i915_gem_request_reference(struct drm_i915_gem_request *req)
2101 {
2102         kref_get(&req->ref);
2103 }
2104
2105 static inline void
2106 i915_gem_request_unreference(struct drm_i915_gem_request *req)
2107 {
2108         WARN_ON(!mutex_is_locked(&req->ring->dev->struct_mutex));
2109         kref_put(&req->ref, i915_gem_request_free);
2110 }
2111
2112 static inline void i915_gem_request_assign(struct drm_i915_gem_request **pdst,
2113                                            struct drm_i915_gem_request *src)
2114 {
2115         if (src)
2116                 i915_gem_request_reference(src);
2117
2118         if (*pdst)
2119                 i915_gem_request_unreference(*pdst);
2120
2121         *pdst = src;
2122 }
2123
2124 /*
2125  * XXX: i915_gem_request_completed should be here but currently needs the
2126  * definition of i915_seqno_passed() which is below. It will be moved in
2127  * a later patch when the call to i915_seqno_passed() is obsoleted...
2128  */
2129
2130 struct drm_i915_file_private {
2131         struct drm_i915_private *dev_priv;
2132         struct drm_file *file;
2133
2134         struct {
2135                 spinlock_t lock;
2136                 struct list_head request_list;
2137                 struct delayed_work idle_work;
2138         } mm;
2139         struct idr context_idr;
2140
2141         atomic_t rps_wait_boost;
2142         struct  intel_engine_cs *bsd_ring;
2143 };
2144
2145 /*
2146  * A command that requires special handling by the command parser.
2147  */
2148 struct drm_i915_cmd_descriptor {
2149         /*
2150          * Flags describing how the command parser processes the command.
2151          *
2152          * CMD_DESC_FIXED: The command has a fixed length if this is set,
2153          *                 a length mask if not set
2154          * CMD_DESC_SKIP: The command is allowed but does not follow the
2155          *                standard length encoding for the opcode range in
2156          *                which it falls
2157          * CMD_DESC_REJECT: The command is never allowed
2158          * CMD_DESC_REGISTER: The command should be checked against the
2159          *                    register whitelist for the appropriate ring
2160          * CMD_DESC_MASTER: The command is allowed if the submitting process
2161          *                  is the DRM master
2162          */
2163         u32 flags;
2164 #define CMD_DESC_FIXED    (1<<0)
2165 #define CMD_DESC_SKIP     (1<<1)
2166 #define CMD_DESC_REJECT   (1<<2)
2167 #define CMD_DESC_REGISTER (1<<3)
2168 #define CMD_DESC_BITMASK  (1<<4)
2169 #define CMD_DESC_MASTER   (1<<5)
2170
2171         /*
2172          * The command's unique identification bits and the bitmask to get them.
2173          * This isn't strictly the opcode field as defined in the spec and may
2174          * also include type, subtype, and/or subop fields.
2175          */
2176         struct {
2177                 u32 value;
2178                 u32 mask;
2179         } cmd;
2180
2181         /*
2182          * The command's length. The command is either fixed length (i.e. does
2183          * not include a length field) or has a length field mask. The flag
2184          * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
2185          * a length mask. All command entries in a command table must include
2186          * length information.
2187          */
2188         union {
2189                 u32 fixed;
2190                 u32 mask;
2191         } length;
2192
2193         /*
2194          * Describes where to find a register address in the command to check
2195          * against the ring's register whitelist. Only valid if flags has the
2196          * CMD_DESC_REGISTER bit set.
2197          */
2198         struct {
2199                 u32 offset;
2200                 u32 mask;
2201         } reg;
2202
2203 #define MAX_CMD_DESC_BITMASKS 3
2204         /*
2205          * Describes command checks where a particular dword is masked and
2206          * compared against an expected value. If the command does not match
2207          * the expected value, the parser rejects it. Only valid if flags has
2208          * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
2209          * are valid.
2210          *
2211          * If the check specifies a non-zero condition_mask then the parser
2212          * only performs the check when the bits specified by condition_mask
2213          * are non-zero.
2214          */
2215         struct {
2216                 u32 offset;
2217                 u32 mask;
2218                 u32 expected;
2219                 u32 condition_offset;
2220                 u32 condition_mask;
2221         } bits[MAX_CMD_DESC_BITMASKS];
2222 };
2223
2224 /*
2225  * A table of commands requiring special handling by the command parser.
2226  *
2227  * Each ring has an array of tables. Each table consists of an array of command
2228  * descriptors, which must be sorted with command opcodes in ascending order.
2229  */
2230 struct drm_i915_cmd_table {
2231         const struct drm_i915_cmd_descriptor *table;
2232         int count;
2233 };
2234
2235 /* Note that the (struct drm_i915_private *) cast is just to shut up gcc. */
2236 #define __I915__(p) ({ \
2237         struct drm_i915_private *__p; \
2238         if (__builtin_types_compatible_p(typeof(*p), struct drm_i915_private)) \
2239                 __p = (struct drm_i915_private *)p; \
2240         else if (__builtin_types_compatible_p(typeof(*p), struct drm_device)) \
2241                 __p = to_i915((struct drm_device *)p); \
2242         else \
2243                 BUILD_BUG(); \
2244         __p; \
2245 })
2246 #define INTEL_INFO(p)   (&__I915__(p)->info)
2247 #define INTEL_DEVID(p)  (INTEL_INFO(p)->device_id)
2248
2249 #define IS_I830(dev)            (INTEL_DEVID(dev) == 0x3577)
2250 #define IS_845G(dev)            (INTEL_DEVID(dev) == 0x2562)
2251 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
2252 #define IS_I865G(dev)           (INTEL_DEVID(dev) == 0x2572)
2253 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
2254 #define IS_I915GM(dev)          (INTEL_DEVID(dev) == 0x2592)
2255 #define IS_I945G(dev)           (INTEL_DEVID(dev) == 0x2772)
2256 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
2257 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
2258 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
2259 #define IS_GM45(dev)            (INTEL_DEVID(dev) == 0x2A42)
2260 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
2261 #define IS_PINEVIEW_G(dev)      (INTEL_DEVID(dev) == 0xa001)
2262 #define IS_PINEVIEW_M(dev)      (INTEL_DEVID(dev) == 0xa011)
2263 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
2264 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
2265 #define IS_IRONLAKE_M(dev)      (INTEL_DEVID(dev) == 0x0046)
2266 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
2267 #define IS_IVB_GT1(dev)         (INTEL_DEVID(dev) == 0x0156 || \
2268                                  INTEL_DEVID(dev) == 0x0152 || \
2269                                  INTEL_DEVID(dev) == 0x015a)
2270 #define IS_SNB_GT1(dev)         (INTEL_DEVID(dev) == 0x0102 || \
2271                                  INTEL_DEVID(dev) == 0x0106 || \
2272                                  INTEL_DEVID(dev) == 0x010A)
2273 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
2274 #define IS_CHERRYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2275 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
2276 #define IS_BROADWELL(dev)       (!INTEL_INFO(dev)->is_valleyview && IS_GEN8(dev))
2277 #define IS_SKYLAKE(dev) (INTEL_INFO(dev)->is_skylake)
2278 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
2279 #define IS_HSW_EARLY_SDV(dev)   (IS_HASWELL(dev) && \
2280                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0C00)
2281 #define IS_BDW_ULT(dev)         (IS_BROADWELL(dev) && \
2282                                  ((INTEL_DEVID(dev) & 0xf) == 0x2  || \
2283                                  (INTEL_DEVID(dev) & 0xf) == 0x6 || \
2284                                  (INTEL_DEVID(dev) & 0xf) == 0xe))
2285 #define IS_BDW_GT3(dev)         (IS_BROADWELL(dev) && \
2286                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2287 #define IS_HSW_ULT(dev)         (IS_HASWELL(dev) && \
2288                                  (INTEL_DEVID(dev) & 0xFF00) == 0x0A00)
2289 #define IS_HSW_GT3(dev)         (IS_HASWELL(dev) && \
2290                                  (INTEL_DEVID(dev) & 0x00F0) == 0x0020)
2291 /* ULX machines are also considered ULT. */
2292 #define IS_HSW_ULX(dev)         (INTEL_DEVID(dev) == 0x0A0E || \
2293                                  INTEL_DEVID(dev) == 0x0A1E)
2294 #define IS_PRELIMINARY_HW(intel_info) ((intel_info)->is_preliminary)
2295
2296 /*
2297  * The genX designation typically refers to the render engine, so render
2298  * capability related checks should use IS_GEN, while display and other checks
2299  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2300  * chips, etc.).
2301  */
2302 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
2303 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
2304 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
2305 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
2306 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
2307 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
2308 #define IS_GEN8(dev)    (INTEL_INFO(dev)->gen == 8)
2309 #define IS_GEN9(dev)    (INTEL_INFO(dev)->gen == 9)
2310
2311 #define RENDER_RING             (1<<RCS)
2312 #define BSD_RING                (1<<VCS)
2313 #define BLT_RING                (1<<BCS)
2314 #define VEBOX_RING              (1<<VECS)
2315 #define BSD2_RING               (1<<VCS2)
2316 #define HAS_BSD(dev)            (INTEL_INFO(dev)->ring_mask & BSD_RING)
2317 #define HAS_BSD2(dev)           (INTEL_INFO(dev)->ring_mask & BSD2_RING)
2318 #define HAS_BLT(dev)            (INTEL_INFO(dev)->ring_mask & BLT_RING)
2319 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->ring_mask & VEBOX_RING)
2320 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
2321 #define HAS_WT(dev)             ((IS_HASWELL(dev) || IS_BROADWELL(dev)) && \
2322                                  __I915__(dev)->ellc_size)
2323 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
2324
2325 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
2326 #define HAS_LOGICAL_RING_CONTEXTS(dev)  (INTEL_INFO(dev)->gen >= 8)
2327 #define USES_PPGTT(dev)         (i915.enable_ppgtt)
2328 #define USES_FULL_PPGTT(dev)    (i915.enable_ppgtt == 2)
2329
2330 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
2331 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
2332
2333 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2334 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
2335 /*
2336  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2337  * even when in MSI mode. This results in spurious interrupt warnings if the
2338  * legacy irq no. is shared with another device. The kernel then disables that
2339  * interrupt source and so prevents the other device from working properly.
2340  */
2341 #define HAS_AUX_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2342 #define HAS_GMBUS_IRQ(dev) (INTEL_INFO(dev)->gen >= 5)
2343
2344 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2345  * rows, which changed the alignment requirements and fence programming.
2346  */
2347 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
2348                                                       IS_I915GM(dev)))
2349 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
2350 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
2351 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
2352 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
2353 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
2354
2355 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
2356 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
2357 #define HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
2358
2359 #define HAS_IPS(dev)            (IS_HSW_ULT(dev) || IS_BROADWELL(dev))
2360
2361 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
2362 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
2363 #define HAS_PSR(dev)            (IS_HASWELL(dev) || IS_BROADWELL(dev) || \
2364                                  IS_VALLEYVIEW(dev) || IS_CHERRYVIEW(dev))
2365 #define HAS_RUNTIME_PM(dev)     (IS_GEN6(dev) || IS_HASWELL(dev) || \
2366                                  IS_BROADWELL(dev) || IS_VALLEYVIEW(dev))
2367 #define HAS_RC6(dev)            (INTEL_INFO(dev)->gen >= 6)
2368 #define HAS_RC6p(dev)           (INTEL_INFO(dev)->gen == 6 || IS_IVYBRIDGE(dev))
2369
2370 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2371 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2372 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2373 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2374 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2375 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2376 #define INTEL_PCH_SPT_DEVICE_ID_TYPE            0xA100
2377 #define INTEL_PCH_SPT_LP_DEVICE_ID_TYPE         0x9D00
2378
2379 #define INTEL_PCH_TYPE(dev) (__I915__(dev)->pch_type)
2380 #define HAS_PCH_SPT(dev) (INTEL_PCH_TYPE(dev) == PCH_SPT)
2381 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
2382 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
2383 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
2384 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
2385 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
2386
2387 #define HAS_GMCH_DISPLAY(dev) (INTEL_INFO(dev)->gen < 5 || IS_VALLEYVIEW(dev))
2388
2389 /* DPF == dynamic parity feature */
2390 #define HAS_L3_DPF(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
2391 #define NUM_L3_SLICES(dev) (IS_HSW_GT3(dev) ? 2 : HAS_L3_DPF(dev))
2392
2393 #define GT_FREQUENCY_MULTIPLIER 50
2394
2395 #include "i915_trace.h"
2396
2397 extern const struct drm_ioctl_desc i915_ioctls[];
2398 extern int i915_max_ioctl;
2399
2400 extern int i915_suspend_legacy(struct drm_device *dev, pm_message_t state);
2401 extern int i915_resume_legacy(struct drm_device *dev);
2402 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
2403 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
2404
2405 /* i915_params.c */
2406 struct i915_params {
2407         int modeset;
2408         int panel_ignore_lid;
2409         unsigned int powersave;
2410         int semaphores;
2411         unsigned int lvds_downclock;
2412         int lvds_channel_mode;
2413         int panel_use_ssc;
2414         int vbt_sdvo_panel_type;
2415         int enable_rc6;
2416         int enable_fbc;
2417         int enable_ppgtt;
2418         int enable_execlists;
2419         int enable_psr;
2420         unsigned int preliminary_hw_support;
2421         int disable_power_well;
2422         int enable_ips;
2423         int invert_brightness;
2424         int enable_cmd_parser;
2425         /* leave bools at the end to not create holes */
2426         bool enable_hangcheck;
2427         bool fastboot;
2428         bool prefault_disable;
2429         bool reset;
2430         bool disable_display;
2431         bool disable_vtd_wa;
2432         int use_mmio_flip;
2433         bool mmio_debug;
2434         bool verbose_state_checks;
2435 };
2436 extern struct i915_params i915 __read_mostly;
2437
2438                                 /* i915_dma.c */
2439 extern int i915_driver_load(struct drm_device *, unsigned long flags);
2440 extern int i915_driver_unload(struct drm_device *);
2441 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file);
2442 extern void i915_driver_lastclose(struct drm_device * dev);
2443 extern void i915_driver_preclose(struct drm_device *dev,
2444                                  struct drm_file *file);
2445 extern void i915_driver_postclose(struct drm_device *dev,
2446                                   struct drm_file *file);
2447 extern int i915_driver_device_is_agp(struct drm_device * dev);
2448 #ifdef CONFIG_COMPAT
2449 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2450                               unsigned long arg);
2451 #endif
2452 extern int intel_gpu_reset(struct drm_device *dev);
2453 extern int i915_reset(struct drm_device *dev);
2454 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2455 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2456 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2457 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2458 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2459 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2460
2461 /* i915_irq.c */
2462 void i915_queue_hangcheck(struct drm_device *dev);
2463 __printf(3, 4)
2464 void i915_handle_error(struct drm_device *dev, bool wedged,
2465                        const char *fmt, ...);
2466
2467 extern void intel_irq_init(struct drm_i915_private *dev_priv);
2468 extern void intel_hpd_init(struct drm_i915_private *dev_priv);
2469 int intel_irq_install(struct drm_i915_private *dev_priv);
2470 void intel_irq_uninstall(struct drm_i915_private *dev_priv);
2471
2472 extern void intel_uncore_sanitize(struct drm_device *dev);
2473 extern void intel_uncore_early_sanitize(struct drm_device *dev,
2474                                         bool restore_forcewake);
2475 extern void intel_uncore_init(struct drm_device *dev);
2476 extern void intel_uncore_check_errors(struct drm_device *dev);
2477 extern void intel_uncore_fini(struct drm_device *dev);
2478 extern void intel_uncore_forcewake_reset(struct drm_device *dev, bool restore);
2479
2480 void
2481 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2482                      u32 status_mask);
2483
2484 void
2485 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
2486                       u32 status_mask);
2487
2488 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
2489 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
2490 void
2491 ironlake_enable_display_irq(struct drm_i915_private *dev_priv, u32 mask);
2492 void
2493 ironlake_disable_display_irq(struct drm_i915_private *dev_priv, u32 mask);
2494 void ibx_display_interrupt_update(struct drm_i915_private *dev_priv,
2495                                   uint32_t interrupt_mask,
2496                                   uint32_t enabled_irq_mask);
2497 #define ibx_enable_display_interrupt(dev_priv, bits) \
2498         ibx_display_interrupt_update((dev_priv), (bits), (bits))
2499 #define ibx_disable_display_interrupt(dev_priv, bits) \
2500         ibx_display_interrupt_update((dev_priv), (bits), 0)
2501
2502 /* i915_gem.c */
2503 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
2504                           struct drm_file *file_priv);
2505 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
2506                          struct drm_file *file_priv);
2507 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
2508                           struct drm_file *file_priv);
2509 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
2510                         struct drm_file *file_priv);
2511 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
2512                         struct drm_file *file_priv);
2513 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
2514                               struct drm_file *file_priv);
2515 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
2516                              struct drm_file *file_priv);
2517 void i915_gem_execbuffer_move_to_active(struct list_head *vmas,
2518                                         struct intel_engine_cs *ring);
2519 void i915_gem_execbuffer_retire_commands(struct drm_device *dev,
2520                                          struct drm_file *file,
2521                                          struct intel_engine_cs *ring,
2522                                          struct drm_i915_gem_object *obj);
2523 int i915_gem_ringbuffer_submission(struct drm_device *dev,
2524                                    struct drm_file *file,
2525                                    struct intel_engine_cs *ring,
2526                                    struct intel_context *ctx,
2527                                    struct drm_i915_gem_execbuffer2 *args,
2528                                    struct list_head *vmas,
2529                                    struct drm_i915_gem_object *batch_obj,
2530                                    u64 exec_start, u32 flags);
2531 int i915_gem_execbuffer(struct drm_device *dev, void *data,
2532                         struct drm_file *file_priv);
2533 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
2534                          struct drm_file *file_priv);
2535 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
2536                         struct drm_file *file_priv);
2537 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
2538                                struct drm_file *file);
2539 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
2540                                struct drm_file *file);
2541 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
2542                             struct drm_file *file_priv);
2543 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
2544                            struct drm_file *file_priv);
2545 int i915_gem_set_tiling(struct drm_device *dev, void *data,
2546                         struct drm_file *file_priv);
2547 int i915_gem_get_tiling(struct drm_device *dev, void *data,
2548                         struct drm_file *file_priv);
2549 int i915_gem_init_userptr(struct drm_device *dev);
2550 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
2551                            struct drm_file *file);
2552 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
2553                                 struct drm_file *file_priv);
2554 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
2555                         struct drm_file *file_priv);
2556 void i915_gem_load(struct drm_device *dev);
2557 unsigned long i915_gem_shrink(struct drm_i915_private *dev_priv,
2558                               long target,
2559                               unsigned flags);
2560 #define I915_SHRINK_PURGEABLE 0x1
2561 #define I915_SHRINK_UNBOUND 0x2
2562 #define I915_SHRINK_BOUND 0x4
2563 void *i915_gem_object_alloc(struct drm_device *dev);
2564 void i915_gem_object_free(struct drm_i915_gem_object *obj);
2565 void i915_gem_object_init(struct drm_i915_gem_object *obj,
2566                          const struct drm_i915_gem_object_ops *ops);
2567 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
2568                                                   size_t size);
2569 void i915_init_vm(struct drm_i915_private *dev_priv,
2570                   struct i915_address_space *vm);
2571 void i915_gem_free_object(struct drm_gem_object *obj);
2572 void i915_gem_vma_destroy(struct i915_vma *vma);
2573
2574 #define PIN_MAPPABLE 0x1
2575 #define PIN_NONBLOCK 0x2
2576 #define PIN_GLOBAL 0x4
2577 #define PIN_OFFSET_BIAS 0x8
2578 #define PIN_OFFSET_MASK (~4095)
2579 int __must_check i915_gem_object_pin_view(struct drm_i915_gem_object *obj,
2580                                           struct i915_address_space *vm,
2581                                           uint32_t alignment,
2582                                           uint64_t flags,
2583                                           const struct i915_ggtt_view *view);
2584 static inline
2585 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
2586                                      struct i915_address_space *vm,
2587                                      uint32_t alignment,
2588                                      uint64_t flags)
2589 {
2590         return i915_gem_object_pin_view(obj, vm, alignment, flags,
2591                                                 &i915_ggtt_view_normal);
2592 }
2593
2594 int i915_vma_bind(struct i915_vma *vma, enum i915_cache_level cache_level,
2595                   u32 flags);
2596 int __must_check i915_vma_unbind(struct i915_vma *vma);
2597 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
2598 void i915_gem_release_all_mmaps(struct drm_i915_private *dev_priv);
2599 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
2600
2601 int i915_gem_obj_prepare_shmem_read(struct drm_i915_gem_object *obj,
2602                                     int *needs_clflush);
2603
2604 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
2605 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
2606 {
2607         struct sg_page_iter sg_iter;
2608
2609         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
2610                 return sg_page_iter_page(&sg_iter);
2611
2612         return NULL;
2613 }
2614 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
2615 {
2616         BUG_ON(obj->pages == NULL);
2617         obj->pages_pin_count++;
2618 }
2619 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
2620 {
2621         BUG_ON(obj->pages_pin_count == 0);
2622         obj->pages_pin_count--;
2623 }
2624
2625 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
2626 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
2627                          struct intel_engine_cs *to);
2628 void i915_vma_move_to_active(struct i915_vma *vma,
2629                              struct intel_engine_cs *ring);
2630 int i915_gem_dumb_create(struct drm_file *file_priv,
2631                          struct drm_device *dev,
2632                          struct drm_mode_create_dumb *args);
2633 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
2634                       uint32_t handle, uint64_t *offset);
2635 /**
2636  * Returns true if seq1 is later than seq2.
2637  */
2638 static inline bool
2639 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
2640 {
2641         return (int32_t)(seq1 - seq2) >= 0;
2642 }
2643
2644 static inline bool i915_gem_request_completed(struct drm_i915_gem_request *req,
2645                                               bool lazy_coherency)
2646 {
2647         u32 seqno;
2648
2649         BUG_ON(req == NULL);
2650
2651         seqno = req->ring->get_seqno(req->ring, lazy_coherency);
2652
2653         return i915_seqno_passed(seqno, req->seqno);
2654 }
2655
2656 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
2657 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
2658 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
2659 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
2660
2661 bool i915_gem_object_pin_fence(struct drm_i915_gem_object *obj);
2662 void i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj);
2663
2664 struct drm_i915_gem_request *
2665 i915_gem_find_active_request(struct intel_engine_cs *ring);
2666
2667 bool i915_gem_retire_requests(struct drm_device *dev);
2668 void i915_gem_retire_requests_ring(struct intel_engine_cs *ring);
2669 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
2670                                       bool interruptible);
2671 int __must_check i915_gem_check_olr(struct drm_i915_gem_request *req);
2672
2673 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
2674 {
2675         return unlikely(atomic_read(&error->reset_counter)
2676                         & (I915_RESET_IN_PROGRESS_FLAG | I915_WEDGED));
2677 }
2678
2679 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
2680 {
2681         return atomic_read(&error->reset_counter) & I915_WEDGED;
2682 }
2683
2684 static inline u32 i915_reset_count(struct i915_gpu_error *error)
2685 {
2686         return ((atomic_read(&error->reset_counter) & ~I915_WEDGED) + 1) / 2;
2687 }
2688
2689 static inline bool i915_stop_ring_allow_ban(struct drm_i915_private *dev_priv)
2690 {
2691         return dev_priv->gpu_error.stop_rings == 0 ||
2692                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_BAN;
2693 }
2694
2695 static inline bool i915_stop_ring_allow_warn(struct drm_i915_private *dev_priv)
2696 {
2697         return dev_priv->gpu_error.stop_rings == 0 ||
2698                 dev_priv->gpu_error.stop_rings & I915_STOP_RING_ALLOW_WARN;
2699 }
2700
2701 void i915_gem_reset(struct drm_device *dev);
2702 bool i915_gem_clflush_object(struct drm_i915_gem_object *obj, bool force);
2703 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
2704 int __must_check i915_gem_init(struct drm_device *dev);
2705 int i915_gem_init_rings(struct drm_device *dev);
2706 int __must_check i915_gem_init_hw(struct drm_device *dev);
2707 int i915_gem_l3_remap(struct intel_engine_cs *ring, int slice);
2708 void i915_gem_init_swizzling(struct drm_device *dev);
2709 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
2710 int __must_check i915_gpu_idle(struct drm_device *dev);
2711 int __must_check i915_gem_suspend(struct drm_device *dev);
2712 int __i915_add_request(struct intel_engine_cs *ring,
2713                        struct drm_file *file,
2714                        struct drm_i915_gem_object *batch_obj);
2715 #define i915_add_request(ring) \
2716         __i915_add_request(ring, NULL, NULL)
2717 int __i915_wait_request(struct drm_i915_gem_request *req,
2718                         unsigned reset_counter,
2719                         bool interruptible,
2720                         s64 *timeout,
2721                         struct drm_i915_file_private *file_priv);
2722 int __must_check i915_wait_request(struct drm_i915_gem_request *req);
2723 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
2724 int __must_check
2725 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
2726                                   bool write);
2727 int __must_check
2728 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
2729 int __must_check
2730 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
2731                                      u32 alignment,
2732                                      struct intel_engine_cs *pipelined);
2733 void i915_gem_object_unpin_from_display_plane(struct drm_i915_gem_object *obj);
2734 int i915_gem_object_attach_phys(struct drm_i915_gem_object *obj,
2735                                 int align);
2736 int i915_gem_open(struct drm_device *dev, struct drm_file *file);
2737 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
2738
2739 uint32_t
2740 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
2741 uint32_t
2742 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
2743                             int tiling_mode, bool fenced);
2744
2745 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
2746                                     enum i915_cache_level cache_level);
2747
2748 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
2749                                 struct dma_buf *dma_buf);
2750
2751 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
2752                                 struct drm_gem_object *gem_obj, int flags);
2753
2754 void i915_gem_restore_fences(struct drm_device *dev);
2755
2756 unsigned long i915_gem_obj_offset_view(struct drm_i915_gem_object *o,
2757                                        struct i915_address_space *vm,
2758                                        enum i915_ggtt_view_type view);
2759 static inline
2760 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
2761                                   struct i915_address_space *vm)
2762 {
2763         return i915_gem_obj_offset_view(o, vm, I915_GGTT_VIEW_NORMAL);
2764 }
2765 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
2766 bool i915_gem_obj_bound_view(struct drm_i915_gem_object *o,
2767                              struct i915_address_space *vm,
2768                              enum i915_ggtt_view_type view);
2769 static inline
2770 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
2771                         struct i915_address_space *vm)
2772 {
2773         return i915_gem_obj_bound_view(o, vm, I915_GGTT_VIEW_NORMAL);
2774 }
2775
2776 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
2777                                 struct i915_address_space *vm);
2778 struct i915_vma *i915_gem_obj_to_vma_view(struct drm_i915_gem_object *obj,
2779                                           struct i915_address_space *vm,
2780                                           const struct i915_ggtt_view *view);
2781 static inline
2782 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
2783                                      struct i915_address_space *vm)
2784 {
2785         return i915_gem_obj_to_vma_view(obj, vm, &i915_ggtt_view_normal);
2786 }
2787
2788 struct i915_vma *
2789 i915_gem_obj_lookup_or_create_vma_view(struct drm_i915_gem_object *obj,
2790                                        struct i915_address_space *vm,
2791                                        const struct i915_ggtt_view *view);
2792
2793 static inline
2794 struct i915_vma *
2795 i915_gem_obj_lookup_or_create_vma(struct drm_i915_gem_object *obj,
2796                                   struct i915_address_space *vm)
2797 {
2798         return i915_gem_obj_lookup_or_create_vma_view(obj, vm,
2799                                                 &i915_ggtt_view_normal);
2800 }
2801
2802 struct i915_vma *i915_gem_obj_to_ggtt(struct drm_i915_gem_object *obj);
2803 static inline bool i915_gem_obj_is_pinned(struct drm_i915_gem_object *obj) {
2804         struct i915_vma *vma;
2805         list_for_each_entry(vma, &obj->vma_list, vma_link)
2806                 if (vma->pin_count > 0)
2807                         return true;
2808         return false;
2809 }
2810
2811 /* Some GGTT VM helpers */
2812 #define i915_obj_to_ggtt(obj) \
2813         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
2814 static inline bool i915_is_ggtt(struct i915_address_space *vm)
2815 {
2816         struct i915_address_space *ggtt =
2817                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
2818         return vm == ggtt;
2819 }
2820
2821 static inline struct i915_hw_ppgtt *
2822 i915_vm_to_ppgtt(struct i915_address_space *vm)
2823 {
2824         WARN_ON(i915_is_ggtt(vm));
2825
2826         return container_of(vm, struct i915_hw_ppgtt, base);
2827 }
2828
2829
2830 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
2831 {
2832         return i915_gem_obj_bound(obj, i915_obj_to_ggtt(obj));
2833 }
2834
2835 static inline unsigned long
2836 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
2837 {
2838         return i915_gem_obj_offset(obj, i915_obj_to_ggtt(obj));
2839 }
2840
2841 static inline unsigned long
2842 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
2843 {
2844         return i915_gem_obj_size(obj, i915_obj_to_ggtt(obj));
2845 }
2846
2847 static inline int __must_check
2848 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
2849                       uint32_t alignment,
2850                       unsigned flags)
2851 {
2852         return i915_gem_object_pin(obj, i915_obj_to_ggtt(obj),
2853                                    alignment, flags | PIN_GLOBAL);
2854 }
2855
2856 static inline int
2857 i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj)
2858 {
2859         return i915_vma_unbind(i915_gem_obj_to_ggtt(obj));
2860 }
2861
2862 void i915_gem_object_ggtt_unpin(struct drm_i915_gem_object *obj);
2863
2864 /* i915_gem_context.c */
2865 int __must_check i915_gem_context_init(struct drm_device *dev);
2866 void i915_gem_context_fini(struct drm_device *dev);
2867 void i915_gem_context_reset(struct drm_device *dev);
2868 int i915_gem_context_open(struct drm_device *dev, struct drm_file *file);
2869 int i915_gem_context_enable(struct drm_i915_private *dev_priv);
2870 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
2871 int i915_switch_context(struct intel_engine_cs *ring,
2872                         struct intel_context *to);
2873 struct intel_context *
2874 i915_gem_context_get(struct drm_i915_file_private *file_priv, u32 id);
2875 void i915_gem_context_free(struct kref *ctx_ref);
2876 struct drm_i915_gem_object *
2877 i915_gem_alloc_context_obj(struct drm_device *dev, size_t size);
2878 static inline void i915_gem_context_reference(struct intel_context *ctx)
2879 {
2880         kref_get(&ctx->ref);
2881 }
2882
2883 static inline void i915_gem_context_unreference(struct intel_context *ctx)
2884 {
2885         kref_put(&ctx->ref, i915_gem_context_free);
2886 }
2887
2888 static inline bool i915_gem_context_is_default(const struct intel_context *c)
2889 {
2890         return c->user_handle == DEFAULT_CONTEXT_HANDLE;
2891 }
2892
2893 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
2894                                   struct drm_file *file);
2895 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
2896                                    struct drm_file *file);
2897
2898 /* i915_gem_evict.c */
2899 int __must_check i915_gem_evict_something(struct drm_device *dev,
2900                                           struct i915_address_space *vm,
2901                                           int min_size,
2902                                           unsigned alignment,
2903                                           unsigned cache_level,
2904                                           unsigned long start,
2905                                           unsigned long end,
2906                                           unsigned flags);
2907 int i915_gem_evict_vm(struct i915_address_space *vm, bool do_idle);
2908 int i915_gem_evict_everything(struct drm_device *dev);
2909
2910 /* belongs in i915_gem_gtt.h */
2911 static inline void i915_gem_chipset_flush(struct drm_device *dev)
2912 {
2913         if (INTEL_INFO(dev)->gen < 6)
2914                 intel_gtt_chipset_flush();
2915 }
2916
2917 /* i915_gem_stolen.c */
2918 int i915_gem_init_stolen(struct drm_device *dev);
2919 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size, int fb_cpp);
2920 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2921 void i915_gem_cleanup_stolen(struct drm_device *dev);
2922 struct drm_i915_gem_object *
2923 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2924 struct drm_i915_gem_object *
2925 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2926                                                u32 stolen_offset,
2927                                                u32 gtt_offset,
2928                                                u32 size);
2929
2930 /* i915_gem_tiling.c */
2931 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2932 {
2933         struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
2934
2935         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2936                 obj->tiling_mode != I915_TILING_NONE;
2937 }
2938
2939 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2940 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2941 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2942
2943 /* i915_gem_debug.c */
2944 #if WATCH_LISTS
2945 int i915_verify_lists(struct drm_device *dev);
2946 #else
2947 #define i915_verify_lists(dev) 0
2948 #endif
2949
2950 /* i915_debugfs.c */
2951 int i915_debugfs_init(struct drm_minor *minor);
2952 void i915_debugfs_cleanup(struct drm_minor *minor);
2953 #ifdef CONFIG_DEBUG_FS
2954 void intel_display_crc_init(struct drm_device *dev);
2955 #else
2956 static inline void intel_display_crc_init(struct drm_device *dev) {}
2957 #endif
2958
2959 /* i915_gpu_error.c */
2960 __printf(2, 3)
2961 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2962 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2963                             const struct i915_error_state_file_priv *error);
2964 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2965                               struct drm_i915_private *i915,
2966                               size_t count, loff_t pos);
2967 static inline void i915_error_state_buf_release(
2968         struct drm_i915_error_state_buf *eb)
2969 {
2970         kfree(eb->buf);
2971 }
2972 void i915_capture_error_state(struct drm_device *dev, bool wedge,
2973                               const char *error_msg);
2974 void i915_error_state_get(struct drm_device *dev,
2975                           struct i915_error_state_file_priv *error_priv);
2976 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2977 void i915_destroy_error_state(struct drm_device *dev);
2978
2979 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2980 const char *i915_cache_level_str(struct drm_i915_private *i915, int type);
2981
2982 /* i915_gem_batch_pool.c */
2983 void i915_gem_batch_pool_init(struct drm_device *dev,
2984                               struct i915_gem_batch_pool *pool);
2985 void i915_gem_batch_pool_fini(struct i915_gem_batch_pool *pool);
2986 struct drm_i915_gem_object*
2987 i915_gem_batch_pool_get(struct i915_gem_batch_pool *pool, size_t size);
2988
2989 /* i915_cmd_parser.c */
2990 int i915_cmd_parser_get_version(void);
2991 int i915_cmd_parser_init_ring(struct intel_engine_cs *ring);
2992 void i915_cmd_parser_fini_ring(struct intel_engine_cs *ring);
2993 bool i915_needs_cmd_parser(struct intel_engine_cs *ring);
2994 int i915_parse_cmds(struct intel_engine_cs *ring,
2995                     struct drm_i915_gem_object *batch_obj,
2996                     struct drm_i915_gem_object *shadow_batch_obj,
2997                     u32 batch_start_offset,
2998                     u32 batch_len,
2999                     bool is_master);
3000
3001 /* i915_suspend.c */
3002 extern int i915_save_state(struct drm_device *dev);
3003 extern int i915_restore_state(struct drm_device *dev);
3004
3005 /* i915_ums.c */
3006 void i915_save_display_reg(struct drm_device *dev);
3007 void i915_restore_display_reg(struct drm_device *dev);
3008
3009 /* i915_sysfs.c */
3010 void i915_setup_sysfs(struct drm_device *dev_priv);
3011 void i915_teardown_sysfs(struct drm_device *dev_priv);
3012
3013 /* intel_i2c.c */
3014 extern int intel_setup_gmbus(struct drm_device *dev);
3015 extern void intel_teardown_gmbus(struct drm_device *dev);
3016 static inline bool intel_gmbus_is_port_valid(unsigned port)
3017 {
3018         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
3019 }
3020
3021 extern struct i2c_adapter *intel_gmbus_get_adapter(
3022                 struct drm_i915_private *dev_priv, unsigned port);
3023 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
3024 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
3025 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
3026 {
3027         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
3028 }
3029 extern void intel_i2c_reset(struct drm_device *dev);
3030
3031 /* intel_opregion.c */
3032 #ifdef CONFIG_ACPI
3033 extern int intel_opregion_setup(struct drm_device *dev);
3034 extern void intel_opregion_init(struct drm_device *dev);
3035 extern void intel_opregion_fini(struct drm_device *dev);
3036 extern void intel_opregion_asle_intr(struct drm_device *dev);
3037 extern int intel_opregion_notify_encoder(struct intel_encoder *intel_encoder,
3038                                          bool enable);
3039 extern int intel_opregion_notify_adapter(struct drm_device *dev,
3040                                          pci_power_t state);
3041 #else
3042 static inline int intel_opregion_setup(struct drm_device *dev) { return 0; }
3043 static inline void intel_opregion_init(struct drm_device *dev) { return; }
3044 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
3045 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
3046 static inline int
3047 intel_opregion_notify_encoder(struct intel_encoder *intel_encoder, bool enable)
3048 {
3049         return 0;
3050 }
3051 static inline int
3052 intel_opregion_notify_adapter(struct drm_device *dev, pci_power_t state)
3053 {
3054         return 0;
3055 }
3056 #endif
3057
3058 /* intel_acpi.c */
3059 #ifdef CONFIG_ACPI
3060 extern void intel_register_dsm_handler(void);
3061 extern void intel_unregister_dsm_handler(void);
3062 #else
3063 static inline void intel_register_dsm_handler(void) { return; }
3064 static inline void intel_unregister_dsm_handler(void) { return; }
3065 #endif /* CONFIG_ACPI */
3066
3067 /* modesetting */
3068 extern void intel_modeset_init_hw(struct drm_device *dev);
3069 extern void intel_modeset_init(struct drm_device *dev);
3070 extern void intel_modeset_gem_init(struct drm_device *dev);
3071 extern void intel_modeset_cleanup(struct drm_device *dev);
3072 extern void intel_connector_unregister(struct intel_connector *);
3073 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
3074 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
3075                                          bool force_restore);
3076 extern void i915_redisable_vga(struct drm_device *dev);
3077 extern void i915_redisable_vga_power_on(struct drm_device *dev);
3078 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
3079 extern void intel_init_pch_refclk(struct drm_device *dev);
3080 extern void gen6_set_rps(struct drm_device *dev, u8 val);
3081 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
3082 extern void intel_set_memory_cxsr(struct drm_i915_private *dev_priv,
3083                                   bool enable);
3084 extern void intel_detect_pch(struct drm_device *dev);
3085 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
3086 extern int intel_enable_rc6(const struct drm_device *dev);
3087
3088 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
3089 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
3090                         struct drm_file *file);
3091 int i915_get_reset_stats_ioctl(struct drm_device *dev, void *data,
3092                                struct drm_file *file);
3093
3094 void intel_notify_mmio_flip(struct intel_engine_cs *ring);
3095
3096 /* overlay */
3097 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
3098 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
3099                                             struct intel_overlay_error_state *error);
3100
3101 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
3102 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
3103                                             struct drm_device *dev,
3104                                             struct intel_display_error_state *error);
3105
3106 /* On SNB platform, before reading ring registers forcewake bit
3107  * must be set to prevent GT core from power down and stale values being
3108  * returned.
3109  */
3110 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv, int fw_engine);
3111 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv, int fw_engine);
3112 void assert_force_wake_inactive(struct drm_i915_private *dev_priv);
3113
3114 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u32 mbox, u32 *val);
3115 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u32 mbox, u32 val);
3116
3117 /* intel_sideband.c */
3118 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
3119 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
3120 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
3121 u32 vlv_gpio_nc_read(struct drm_i915_private *dev_priv, u32 reg);
3122 void vlv_gpio_nc_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3123 u32 vlv_cck_read(struct drm_i915_private *dev_priv, u32 reg);
3124 void vlv_cck_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3125 u32 vlv_ccu_read(struct drm_i915_private *dev_priv, u32 reg);
3126 void vlv_ccu_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3127 u32 vlv_bunit_read(struct drm_i915_private *dev_priv, u32 reg);
3128 void vlv_bunit_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3129 u32 vlv_gps_core_read(struct drm_i915_private *dev_priv, u32 reg);
3130 void vlv_gps_core_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3131 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, enum pipe pipe, int reg);
3132 void vlv_dpio_write(struct drm_i915_private *dev_priv, enum pipe pipe, int reg, u32 val);
3133 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
3134                    enum intel_sbi_destination destination);
3135 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
3136                      enum intel_sbi_destination destination);
3137 u32 vlv_flisdsi_read(struct drm_i915_private *dev_priv, u32 reg);
3138 void vlv_flisdsi_write(struct drm_i915_private *dev_priv, u32 reg, u32 val);
3139
3140 int vlv_gpu_freq(struct drm_i915_private *dev_priv, int val);
3141 int vlv_freq_opcode(struct drm_i915_private *dev_priv, int val);
3142
3143 #define FORCEWAKE_RENDER        (1 << 0)
3144 #define FORCEWAKE_MEDIA         (1 << 1)
3145 #define FORCEWAKE_BLITTER       (1 << 2)
3146 #define FORCEWAKE_ALL           (FORCEWAKE_RENDER | FORCEWAKE_MEDIA | \
3147                                         FORCEWAKE_BLITTER)
3148
3149
3150 #define I915_READ8(reg)         dev_priv->uncore.funcs.mmio_readb(dev_priv, (reg), true)
3151 #define I915_WRITE8(reg, val)   dev_priv->uncore.funcs.mmio_writeb(dev_priv, (reg), (val), true)
3152
3153 #define I915_READ16(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), true)
3154 #define I915_WRITE16(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), true)
3155 #define I915_READ16_NOTRACE(reg)        dev_priv->uncore.funcs.mmio_readw(dev_priv, (reg), false)
3156 #define I915_WRITE16_NOTRACE(reg, val)  dev_priv->uncore.funcs.mmio_writew(dev_priv, (reg), (val), false)
3157
3158 #define I915_READ(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), true)
3159 #define I915_WRITE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), true)
3160 #define I915_READ_NOTRACE(reg)          dev_priv->uncore.funcs.mmio_readl(dev_priv, (reg), false)
3161 #define I915_WRITE_NOTRACE(reg, val)    dev_priv->uncore.funcs.mmio_writel(dev_priv, (reg), (val), false)
3162
3163 /* Be very careful with read/write 64-bit values. On 32-bit machines, they
3164  * will be implemented using 2 32-bit writes in an arbitrary order with
3165  * an arbitrary delay between them. This can cause the hardware to
3166  * act upon the intermediate value, possibly leading to corruption and
3167  * machine death. You have been warned.
3168  */
3169 #define I915_WRITE64(reg, val)  dev_priv->uncore.funcs.mmio_writeq(dev_priv, (reg), (val), true)
3170 #define I915_READ64(reg)        dev_priv->uncore.funcs.mmio_readq(dev_priv, (reg), true)
3171
3172 #define I915_READ64_2x32(lower_reg, upper_reg) ({                       \
3173                 u32 upper = I915_READ(upper_reg);                       \
3174                 u32 lower = I915_READ(lower_reg);                       \
3175                 u32 tmp = I915_READ(upper_reg);                         \
3176                 if (upper != tmp) {                                     \
3177                         upper = tmp;                                    \
3178                         lower = I915_READ(lower_reg);                   \
3179                         WARN_ON(I915_READ(upper_reg) != upper);         \
3180                 }                                                       \
3181                 (u64)upper << 32 | lower; })
3182
3183 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
3184 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
3185
3186 /* "Broadcast RGB" property */
3187 #define INTEL_BROADCAST_RGB_AUTO 0
3188 #define INTEL_BROADCAST_RGB_FULL 1
3189 #define INTEL_BROADCAST_RGB_LIMITED 2
3190
3191 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
3192 {
3193         if (IS_VALLEYVIEW(dev))
3194                 return VLV_VGACNTRL;
3195         else if (INTEL_INFO(dev)->gen >= 5)
3196                 return CPU_VGACNTRL;
3197         else
3198                 return VGACNTRL;
3199 }
3200
3201 static inline void __user *to_user_ptr(u64 address)
3202 {
3203         return (void __user *)(uintptr_t)address;
3204 }
3205
3206 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
3207 {
3208         unsigned long j = msecs_to_jiffies(m);
3209
3210         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3211 }
3212
3213 static inline unsigned long nsecs_to_jiffies_timeout(const u64 n)
3214 {
3215         return min_t(u64, MAX_JIFFY_OFFSET, nsecs_to_jiffies64(n) + 1);
3216 }
3217
3218 static inline unsigned long
3219 timespec_to_jiffies_timeout(const struct timespec *value)
3220 {
3221         unsigned long j = timespec_to_jiffies(value);
3222
3223         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
3224 }
3225
3226 /*
3227  * If you need to wait X milliseconds between events A and B, but event B
3228  * doesn't happen exactly after event A, you record the timestamp (jiffies) of
3229  * when event A happened, then just before event B you call this function and
3230  * pass the timestamp as the first argument, and X as the second argument.
3231  */
3232 static inline void
3233 wait_remaining_ms_from_jiffies(unsigned long timestamp_jiffies, int to_wait_ms)
3234 {
3235         unsigned long target_jiffies, tmp_jiffies, remaining_jiffies;
3236
3237         /*
3238          * Don't re-read the value of "jiffies" every time since it may change
3239          * behind our back and break the math.
3240          */
3241         tmp_jiffies = jiffies;
3242         target_jiffies = timestamp_jiffies +
3243                          msecs_to_jiffies_timeout(to_wait_ms);
3244
3245         if (time_after(target_jiffies, tmp_jiffies)) {
3246                 remaining_jiffies = target_jiffies - tmp_jiffies;
3247                 while (remaining_jiffies)
3248                         remaining_jiffies =
3249                             schedule_timeout_uninterruptible(remaining_jiffies);
3250         }
3251 }
3252
3253 static inline void i915_trace_irq_get(struct intel_engine_cs *ring,
3254                                       struct drm_i915_gem_request *req)
3255 {
3256         if (ring->trace_irq_req == NULL && ring->irq_get(ring))
3257                 i915_gem_request_assign(&ring->trace_irq_req, req);
3258 }
3259
3260 #endif