drivers/infiniband/hw/qib/qib_pcie.c

   1 /*
   2  * Copyright (c) 2008, 2009 QLogic Corporation. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/pci.h>
  34 #include <linux/io.h>
  35 #include <linux/delay.h>
  36 #include <linux/vmalloc.h>
  37 #include <linux/aer.h>
  38
  39 #include "qib.h"
  40
  41 /*
  42  * This file contains PCIe utility routines that are common to the
  43  * various QLogic InfiniPath adapters
  44  */
  45
  46 /*
  47  * Code to adjust PCIe capabilities.
  48  * To minimize the change footprint, we call it
  49  * from qib_pcie_params, which every chip-specific
  50  * file calls, even though this violates some
  51  * expectations of harmlessness.
  52  */
  53 static int qib_tune_pcie_caps(struct qib_devdata *);
  54 static int qib_tune_pcie_coalesce(struct qib_devdata *);
  55
  56 /*
  57  * Do all the common PCIe setup and initialization.
  58  * devdata is not yet allocated, and is not allocated until after this
  59  * routine returns success.  Therefore qib_dev_err() can't be used for error
  60  * printing.
  61  */
  62 int qib_pcie_init(struct pci_dev *pdev, const struct pci_device_id *ent)
  63 {
  64         int ret;
  65
  66         ret = pci_enable_device(pdev);
  67         if (ret) {
  68                 /*
  69                  * This can happen (in theory) iff:
  70                  * We did a chip reset, and then failed to reprogram the
  71                  * BAR, or the chip reset due to an internal error.  We then
  72                  * unloaded the driver and reloaded it.
  73                  *
  74                  * Both reset cases set the BAR back to initial state.  For
  75                  * the latter case, the AER sticky error bit at offset 0x718
  76                  * should be set, but the Linux kernel doesn't yet know
  77                  * about that, it appears.  If the original BAR was retained
  78                  * in the kernel data structures, this may be OK.
  79                  */
  80                 qib_early_err(&pdev->dev, "pci enable failed: error %d\n",
  81                               -ret);
  82                 goto done;
  83         }
  84
  85         ret = pci_request_regions(pdev, QIB_DRV_NAME);
  86         if (ret) {
  87                 qib_devinfo(pdev, "pci_request_regions fails: err %d\n", -ret);
  88                 goto bail;
  89         }
  90
  91         ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(64));
  92         if (ret) {
  93                 /*
  94                  * If the 64 bit setup fails, try 32 bit.  Some systems
  95                  * do not setup 64 bit maps on systems with 2GB or less
  96                  * memory installed.
  97                  */
  98                 ret = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
  99                 if (ret) {
 100                         qib_devinfo(pdev, "Unable to set DMA mask: %d\n", ret);
 101                         goto bail;
 102                 }
 103                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
 104         } else
 105                 ret = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
 106         if (ret)
 107                 qib_early_err(&pdev->dev,
 108                               "Unable to set DMA consistent mask: %d\n", ret);
 109
 110         pci_set_master(pdev);
 111         ret = pci_enable_pcie_error_reporting(pdev);
 112         if (ret) {
 113                 qib_early_err(&pdev->dev,
 114                               "Unable to enable pcie error reporting: %d\n",
 115                               ret);
 116                 ret = 0;
 117         }
 118         goto done;
 119
 120 bail:
 121         pci_disable_device(pdev);
 122         pci_release_regions(pdev);
 123 done:
 124         return ret;
 125 }
 126
 127 /*
 128  * Do remaining PCIe setup, once dd is allocated, and save away
 129  * fields required to re-initialize after a chip reset, or for
 130  * various other purposes
 131  */
 132 int qib_pcie_ddinit(struct qib_devdata *dd, struct pci_dev *pdev,
 133                     const struct pci_device_id *ent)
 134 {
 135         unsigned long len;
 136         resource_size_t addr;
 137
 138         dd->pcidev = pdev;
 139         pci_set_drvdata(pdev, dd);
 140
 141         addr = pci_resource_start(pdev, 0);
 142         len = pci_resource_len(pdev, 0);
 143
 144 #if defined(__powerpc__)
 145         /* There isn't a generic way to specify writethrough mappings */
 146         dd->kregbase = __ioremap(addr, len, _PAGE_NO_CACHE | _PAGE_WRITETHRU);
 147 #else
 148         dd->kregbase = ioremap_nocache(addr, len);
 149 #endif
 150
 151         if (!dd->kregbase)
 152                 return -ENOMEM;
 153
 154         dd->kregend = (u64 __iomem *)((void __iomem *) dd->kregbase + len);
 155         dd->physaddr = addr;        /* used for io_remap, etc. */
 156
 157         /*
 158          * Save BARs to rewrite after device reset.  Save all 64 bits of
 159          * BAR, just in case.
 160          */
 161         dd->pcibar0 = addr;
 162         dd->pcibar1 = addr >> 32;
 163         dd->deviceid = ent->device; /* save for later use */
 164         dd->vendorid = ent->vendor;
 165
 166         return 0;
 167 }
 168
 169 /*
 170  * Do PCIe cleanup, after chip-specific cleanup, etc.  Just prior
 171  * to releasing the dd memory.
 172  * void because none of the core pcie cleanup returns are void
 173  */
 174 void qib_pcie_ddcleanup(struct qib_devdata *dd)
 175 {
 176         u64 __iomem *base = (void __iomem *) dd->kregbase;
 177
 178         dd->kregbase = NULL;
 179         iounmap(base);
 180         if (dd->piobase)
 181                 iounmap(dd->piobase);
 182         if (dd->userbase)
 183                 iounmap(dd->userbase);
 184         if (dd->piovl15base)
 185                 iounmap(dd->piovl15base);
 186
 187         pci_disable_device(dd->pcidev);
 188         pci_release_regions(dd->pcidev);
 189
 190         pci_set_drvdata(dd->pcidev, NULL);
 191 }
 192
 193 static void qib_msix_setup(struct qib_devdata *dd, int pos, u32 *msixcnt,
 194                            struct msix_entry *msix_entry)
 195 {
 196         int ret;
 197         u32 tabsize = 0;
 198         u16 msix_flags;
 199
 200         pci_read_config_word(dd->pcidev, pos + PCI_MSIX_FLAGS, &msix_flags);
 201         tabsize = 1 + (msix_flags & PCI_MSIX_FLAGS_QSIZE);
 202         if (tabsize > *msixcnt)
 203                 tabsize = *msixcnt;
 204         ret = pci_enable_msix(dd->pcidev, msix_entry, tabsize);
 205         if (ret > 0) {
 206                 tabsize = ret;
 207                 ret = pci_enable_msix(dd->pcidev, msix_entry, tabsize);
 208         }
 209         if (ret) {
 210                 qib_dev_err(dd, "pci_enable_msix %d vectors failed: %d, "
 211                             "falling back to INTx\n", tabsize, ret);
 212                 tabsize = 0;
 213         }
 214         *msixcnt = tabsize;
 215
 216         if (ret)
 217                 qib_enable_intx(dd->pcidev);
 218
 219 }
 220
 221 /**
 222  * We save the msi lo and hi values, so we can restore them after
 223  * chip reset (the kernel PCI infrastructure doesn't yet handle that
 224  * correctly.
 225  */
 226 static int qib_msi_setup(struct qib_devdata *dd, int pos)
 227 {
 228         struct pci_dev *pdev = dd->pcidev;
 229         u16 control;
 230         int ret;
 231
 232         ret = pci_enable_msi(pdev);
 233         if (ret)
 234                 qib_dev_err(dd, "pci_enable_msi failed: %d, "
 235                             "interrupts may not work\n", ret);
 236         /* continue even if it fails, we may still be OK... */
 237
 238         pci_read_config_dword(pdev, pos + PCI_MSI_ADDRESS_LO,
 239                               &dd->msi_lo);
 240         pci_read_config_dword(pdev, pos + PCI_MSI_ADDRESS_HI,
 241                               &dd->msi_hi);
 242         pci_read_config_word(pdev, pos + PCI_MSI_FLAGS, &control);
 243         /* now save the data (vector) info */
 244         pci_read_config_word(pdev, pos + ((control & PCI_MSI_FLAGS_64BIT)
 245                                     ? 12 : 8),
 246                              &dd->msi_data);
 247         return ret;
 248 }
 249
 250 int qib_pcie_params(struct qib_devdata *dd, u32 minw, u32 *nent,
 251                     struct msix_entry *entry)
 252 {
 253         u16 linkstat, speed;
 254         int pos = 0, pose, ret = 1;
 255
 256         pose = pci_find_capability(dd->pcidev, PCI_CAP_ID_EXP);
 257         if (!pose) {
 258                 qib_dev_err(dd, "Can't find PCI Express capability!\n");
 259                 /* set up something... */
 260                 dd->lbus_width = 1;
 261                 dd->lbus_speed = 2500; /* Gen1, 2.5GHz */
 262                 goto bail;
 263         }
 264
 265         pos = pci_find_capability(dd->pcidev, PCI_CAP_ID_MSIX);
 266         if (nent && *nent && pos) {
 267                 qib_msix_setup(dd, pos, nent, entry);
 268                 ret = 0; /* did it, either MSIx or INTx */
 269         } else {
 270                 pos = pci_find_capability(dd->pcidev, PCI_CAP_ID_MSI);
 271                 if (pos)
 272                         ret = qib_msi_setup(dd, pos);
 273                 else
 274                         qib_dev_err(dd, "No PCI MSI or MSIx capability!\n");
 275         }
 276         if (!pos)
 277                 qib_enable_intx(dd->pcidev);
 278
 279         pci_read_config_word(dd->pcidev, pose + PCI_EXP_LNKSTA, &linkstat);
 280         /*
 281          * speed is bits 0-3, linkwidth is bits 4-8
 282          * no defines for them in headers
 283          */
 284         speed = linkstat & 0xf;
 285         linkstat >>= 4;
 286         linkstat &= 0x1f;
 287         dd->lbus_width = linkstat;
 288
 289         switch (speed) {
 290         case 1:
 291                 dd->lbus_speed = 2500; /* Gen1, 2.5GHz */
 292                 break;
 293         case 2:
 294                 dd->lbus_speed = 5000; /* Gen1, 5GHz */
 295                 break;
 296         default: /* not defined, assume gen1 */
 297                 dd->lbus_speed = 2500;
 298                 break;
 299         }
 300
 301         /*
 302          * Check against expected pcie width and complain if "wrong"
 303          * on first initialization, not afterwards (i.e., reset).
 304          */
 305         if (minw && linkstat < minw)
 306                 qib_dev_err(dd,
 307                             "PCIe width %u (x%u HCA), performance reduced\n",
 308                             linkstat, minw);
 309
 310         qib_tune_pcie_caps(dd);
 311
 312         qib_tune_pcie_coalesce(dd);
 313
 314 bail:
 315         /* fill in string, even on errors */
 316         snprintf(dd->lbus_info, sizeof(dd->lbus_info),
 317                  "PCIe,%uMHz,x%u\n", dd->lbus_speed, dd->lbus_width);
 318         return ret;
 319 }
 320
 321 /*
 322  * Setup pcie interrupt stuff again after a reset.  I'd like to just call
 323  * pci_enable_msi() again for msi, but when I do that,
 324  * the MSI enable bit doesn't get set in the command word, and
 325  * we switch to to a different interrupt vector, which is confusing,
 326  * so I instead just do it all inline.  Perhaps somehow can tie this
 327  * into the PCIe hotplug support at some point
 328  */
 329 int qib_reinit_intr(struct qib_devdata *dd)
 330 {
 331         int pos;
 332         u16 control;
 333         int ret = 0;
 334
 335         /* If we aren't using MSI, don't restore it */
 336         if (!dd->msi_lo)
 337                 goto bail;
 338
 339         pos = pci_find_capability(dd->pcidev, PCI_CAP_ID_MSI);
 340         if (!pos) {
 341                 qib_dev_err(dd, "Can't find MSI capability, "
 342                             "can't restore MSI settings\n");
 343                 ret = 0;
 344                 /* nothing special for MSIx, just MSI */
 345                 goto bail;
 346         }
 347         pci_write_config_dword(dd->pcidev, pos + PCI_MSI_ADDRESS_LO,
 348                                dd->msi_lo);
 349         pci_write_config_dword(dd->pcidev, pos + PCI_MSI_ADDRESS_HI,
 350                                dd->msi_hi);
 351         pci_read_config_word(dd->pcidev, pos + PCI_MSI_FLAGS, &control);
 352         if (!(control & PCI_MSI_FLAGS_ENABLE)) {
 353                 control |= PCI_MSI_FLAGS_ENABLE;
 354                 pci_write_config_word(dd->pcidev, pos + PCI_MSI_FLAGS,
 355                                       control);
 356         }
 357         /* now rewrite the data (vector) info */
 358         pci_write_config_word(dd->pcidev, pos +
 359                               ((control & PCI_MSI_FLAGS_64BIT) ? 12 : 8),
 360                               dd->msi_data);
 361         ret = 1;
 362 bail:
 363         if (!ret && (dd->flags & QIB_HAS_INTX)) {
 364                 qib_enable_intx(dd->pcidev);
 365                 ret = 1;
 366         }
 367
 368         /* and now set the pci master bit again */
 369         pci_set_master(dd->pcidev);
 370
 371         return ret;
 372 }
 373
 374 /*
 375  * Disable msi interrupt if enabled, and clear msi_lo.
 376  * This is used primarily for the fallback to INTx, but
 377  * is also used in reinit after reset, and during cleanup.
 378  */
 379 void qib_nomsi(struct qib_devdata *dd)
 380 {
 381         dd->msi_lo = 0;
 382         pci_disable_msi(dd->pcidev);
 383 }
 384
 385 /*
 386  * Same as qib_nosmi, but for MSIx.
 387  */
 388 void qib_nomsix(struct qib_devdata *dd)
 389 {
 390         pci_disable_msix(dd->pcidev);
 391 }
 392
 393 /*
 394  * Similar to pci_intx(pdev, 1), except that we make sure
 395  * msi(x) is off.
 396  */
 397 void qib_enable_intx(struct pci_dev *pdev)
 398 {
 399         u16 cw, new;
 400         int pos;
 401
 402         /* first, turn on INTx */
 403         pci_read_config_word(pdev, PCI_COMMAND, &cw);
 404         new = cw & ~PCI_COMMAND_INTX_DISABLE;
 405         if (new != cw)
 406                 pci_write_config_word(pdev, PCI_COMMAND, new);
 407
 408         pos = pci_find_capability(pdev, PCI_CAP_ID_MSI);
 409         if (pos) {
 410                 /* then turn off MSI */
 411                 pci_read_config_word(pdev, pos + PCI_MSI_FLAGS, &cw);
 412                 new = cw & ~PCI_MSI_FLAGS_ENABLE;
 413                 if (new != cw)
 414                         pci_write_config_word(pdev, pos + PCI_MSI_FLAGS, new);
 415         }
 416         pos = pci_find_capability(pdev, PCI_CAP_ID_MSIX);
 417         if (pos) {
 418                 /* then turn off MSIx */
 419                 pci_read_config_word(pdev, pos + PCI_MSIX_FLAGS, &cw);
 420                 new = cw & ~PCI_MSIX_FLAGS_ENABLE;
 421                 if (new != cw)
 422                         pci_write_config_word(pdev, pos + PCI_MSIX_FLAGS, new);
 423         }
 424 }
 425
 426 /*
 427  * These two routines are helper routines for the device reset code
 428  * to move all the pcie code out of the chip-specific driver code.
 429  */
 430 void qib_pcie_getcmd(struct qib_devdata *dd, u16 *cmd, u8 *iline, u8 *cline)
 431 {
 432         pci_read_config_word(dd->pcidev, PCI_COMMAND, cmd);
 433         pci_read_config_byte(dd->pcidev, PCI_INTERRUPT_LINE, iline);
 434         pci_read_config_byte(dd->pcidev, PCI_CACHE_LINE_SIZE, cline);
 435 }
 436
 437 void qib_pcie_reenable(struct qib_devdata *dd, u16 cmd, u8 iline, u8 cline)
 438 {
 439         int r;
 440         r = pci_write_config_dword(dd->pcidev, PCI_BASE_ADDRESS_0,
 441                                    dd->pcibar0);
 442         if (r)
 443                 qib_dev_err(dd, "rewrite of BAR0 failed: %d\n", r);
 444         r = pci_write_config_dword(dd->pcidev, PCI_BASE_ADDRESS_1,
 445                                    dd->pcibar1);
 446         if (r)
 447                 qib_dev_err(dd, "rewrite of BAR1 failed: %d\n", r);
 448         /* now re-enable memory access, and restore cosmetic settings */
 449         pci_write_config_word(dd->pcidev, PCI_COMMAND, cmd);
 450         pci_write_config_byte(dd->pcidev, PCI_INTERRUPT_LINE, iline);
 451         pci_write_config_byte(dd->pcidev, PCI_CACHE_LINE_SIZE, cline);
 452         r = pci_enable_device(dd->pcidev);
 453         if (r)
 454                 qib_dev_err(dd, "pci_enable_device failed after "
 455                             "reset: %d\n", r);
 456 }
 457
 458 /* code to adjust PCIe capabilities. */
 459
 460 static int fld2val(int wd, int mask)
 461 {
 462         int lsbmask;
 463
 464         if (!mask)
 465                 return 0;
 466         wd &= mask;
 467         lsbmask = mask ^ (mask & (mask - 1));
 468         wd /= lsbmask;
 469         return wd;
 470 }
 471
 472 static int val2fld(int wd, int mask)
 473 {
 474         int lsbmask;
 475
 476         if (!mask)
 477                 return 0;
 478         lsbmask = mask ^ (mask & (mask - 1));
 479         wd *= lsbmask;
 480         return wd;
 481 }
 482
 483 static int qib_pcie_coalesce;
 484 module_param_named(pcie_coalesce, qib_pcie_coalesce, int, S_IRUGO);
 485 MODULE_PARM_DESC(pcie_coalesce, "tune PCIe colescing on some Intel chipsets");
 486
 487 /*
 488  * Enable PCIe completion and data coalescing, on Intel 5x00 and 7300
 489  * chipsets.   This is known to be unsafe for some revisions of some
 490  * of these chipsets, with some BIOS settings, and enabling it on those
 491  * systems may result in the system crashing, and/or data corruption.
 492  */
 493 static int qib_tune_pcie_coalesce(struct qib_devdata *dd)
 494 {
 495         int r;
 496         struct pci_dev *parent;
 497         int ppos;
 498         u16 devid;
 499         u32 mask, bits, val;
 500
 501         if (!qib_pcie_coalesce)
 502                 return 0;
 503
 504         /* Find out supported and configured values for parent (root) */
 505         parent = dd->pcidev->bus->self;
 506         if (parent->bus->parent) {
 507                 qib_devinfo(dd->pcidev, "Parent not root\n");
 508                 return 1;
 509         }
 510         ppos = pci_find_capability(parent, PCI_CAP_ID_EXP);
 511         if (!ppos)
 512                 return 1;
 513         if (parent->vendor != 0x8086)
 514                 return 1;
 515
 516         /*
 517          *  - bit 12: Max_rdcmp_Imt_EN: need to set to 1
 518          *  - bit 11: COALESCE_FORCE: need to set to 0
 519          *  - bit 10: COALESCE_EN: need to set to 1
 520          *  (but limitations on some on some chipsets)
 521          *
 522          *  On the Intel 5000, 5100, and 7300 chipsets, there is
 523          *  also: - bit 25:24: COALESCE_MODE, need to set to 0
 524          */
 525         devid = parent->device;
 526         if (devid >= 0x25e2 && devid <= 0x25fa) {
 527                 u8 rev;
 528
 529                 /* 5000 P/V/X/Z */
 530                 pci_read_config_byte(parent, PCI_REVISION_ID, &rev);
 531                 if (rev <= 0xb2)
 532                         bits = 1U << 10;
 533                 else
 534                         bits = 7U << 10;
 535                 mask = (3U << 24) | (7U << 10);
 536         } else if (devid >= 0x65e2 && devid <= 0x65fa) {
 537                 /* 5100 */
 538                 bits = 1U << 10;
 539                 mask = (3U << 24) | (7U << 10);
 540         } else if (devid >= 0x4021 && devid <= 0x402e) {
 541                 /* 5400 */
 542                 bits = 7U << 10;
 543                 mask = 7U << 10;
 544         } else if (devid >= 0x3604 && devid <= 0x360a) {
 545                 /* 7300 */
 546                 bits = 7U << 10;
 547                 mask = (3U << 24) | (7U << 10);
 548         } else {
 549                 /* not one of the chipsets that we know about */
 550                 return 1;
 551         }
 552         pci_read_config_dword(parent, 0x48, &val);
 553         val &= ~mask;
 554         val |= bits;
 555         r = pci_write_config_dword(parent, 0x48, val);
 556         return 0;
 557 }
 558
 559 /*
 560  * BIOS may not set PCIe bus-utilization parameters for best performance.
 561  * Check and optionally adjust them to maximize our throughput.
 562  */
 563 static int qib_pcie_caps;
 564 module_param_named(pcie_caps, qib_pcie_caps, int, S_IRUGO);
 565 MODULE_PARM_DESC(pcie_caps, "Max PCIe tuning: Payload (4lsb), ReadReq (D4..7)");
 566
 567 static int qib_tune_pcie_caps(struct qib_devdata *dd)
 568 {
 569         int ret = 1; /* Assume the worst */
 570         struct pci_dev *parent;
 571         int ppos, epos;
 572         u16 pcaps, pctl, ecaps, ectl;
 573         int rc_sup, ep_sup;
 574         int rc_cur, ep_cur;
 575
 576         /* Find out supported and configured values for parent (root) */
 577         parent = dd->pcidev->bus->self;
 578         if (parent->bus->parent) {
 579                 qib_devinfo(dd->pcidev, "Parent not root\n");
 580                 goto bail;
 581         }
 582         ppos = pci_find_capability(parent, PCI_CAP_ID_EXP);
 583         if (ppos) {
 584                 pci_read_config_word(parent, ppos + PCI_EXP_DEVCAP, &pcaps);
 585                 pci_read_config_word(parent, ppos + PCI_EXP_DEVCTL, &pctl);
 586         } else
 587                 goto bail;
 588         /* Find out supported and configured values for endpoint (us) */
 589         epos = pci_find_capability(dd->pcidev, PCI_CAP_ID_EXP);
 590         if (epos) {
 591                 pci_read_config_word(dd->pcidev, epos + PCI_EXP_DEVCAP, &ecaps);
 592                 pci_read_config_word(dd->pcidev, epos + PCI_EXP_DEVCTL, &ectl);
 593         } else
 594                 goto bail;
 595         ret = 0;
 596         /* Find max payload supported by root, endpoint */
 597         rc_sup = fld2val(pcaps, PCI_EXP_DEVCAP_PAYLOAD);
 598         ep_sup = fld2val(ecaps, PCI_EXP_DEVCAP_PAYLOAD);
 599         if (rc_sup > ep_sup)
 600                 rc_sup = ep_sup;
 601
 602         rc_cur = fld2val(pctl, PCI_EXP_DEVCTL_PAYLOAD);
 603         ep_cur = fld2val(ectl, PCI_EXP_DEVCTL_PAYLOAD);
 604
 605         /* If Supported greater than limit in module param, limit it */
 606         if (rc_sup > (qib_pcie_caps & 7))
 607                 rc_sup = qib_pcie_caps & 7;
 608         /* If less than (allowed, supported), bump root payload */
 609         if (rc_sup > rc_cur) {
 610                 rc_cur = rc_sup;
 611                 pctl = (pctl & ~PCI_EXP_DEVCTL_PAYLOAD) |
 612                         val2fld(rc_cur, PCI_EXP_DEVCTL_PAYLOAD);
 613                 pci_write_config_word(parent, ppos + PCI_EXP_DEVCTL, pctl);
 614         }
 615         /* If less than (allowed, supported), bump endpoint payload */
 616         if (rc_sup > ep_cur) {
 617                 ep_cur = rc_sup;
 618                 ectl = (ectl & ~PCI_EXP_DEVCTL_PAYLOAD) |
 619                         val2fld(ep_cur, PCI_EXP_DEVCTL_PAYLOAD);
 620                 pci_write_config_word(dd->pcidev, epos + PCI_EXP_DEVCTL, ectl);
 621         }
 622
 623         /*
 624          * Now the Read Request size.
 625          * No field for max supported, but PCIe spec limits it to 4096,
 626          * which is code '5' (log2(4096) - 7)
 627          */
 628         rc_sup = 5;
 629         if (rc_sup > ((qib_pcie_caps >> 4) & 7))
 630                 rc_sup = (qib_pcie_caps >> 4) & 7;
 631         rc_cur = fld2val(pctl, PCI_EXP_DEVCTL_READRQ);
 632         ep_cur = fld2val(ectl, PCI_EXP_DEVCTL_READRQ);
 633
 634         if (rc_sup > rc_cur) {
 635                 rc_cur = rc_sup;
 636                 pctl = (pctl & ~PCI_EXP_DEVCTL_READRQ) |
 637                         val2fld(rc_cur, PCI_EXP_DEVCTL_READRQ);
 638                 pci_write_config_word(parent, ppos + PCI_EXP_DEVCTL, pctl);
 639         }
 640         if (rc_sup > ep_cur) {
 641                 ep_cur = rc_sup;
 642                 ectl = (ectl & ~PCI_EXP_DEVCTL_READRQ) |
 643                         val2fld(ep_cur, PCI_EXP_DEVCTL_READRQ);
 644                 pci_write_config_word(dd->pcidev, epos + PCI_EXP_DEVCTL, ectl);
 645         }
 646 bail:
 647         return ret;
 648 }
 649 /* End of PCIe capability tuning */
 650
 651 /*
 652  * From here through qib_pci_err_handler definition is invoked via
 653  * PCI error infrastructure, registered via pci
 654  */
 655 static pci_ers_result_t
 656 qib_pci_error_detected(struct pci_dev *pdev, pci_channel_state_t state)
 657 {
 658         struct qib_devdata *dd = pci_get_drvdata(pdev);
 659         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 660
 661         switch (state) {
 662         case pci_channel_io_normal:
 663                 qib_devinfo(pdev, "State Normal, ignoring\n");
 664                 break;
 665
 666         case pci_channel_io_frozen:
 667                 qib_devinfo(pdev, "State Frozen, requesting reset\n");
 668                 pci_disable_device(pdev);
 669                 ret = PCI_ERS_RESULT_NEED_RESET;
 670                 break;
 671
 672         case pci_channel_io_perm_failure:
 673                 qib_devinfo(pdev, "State Permanent Failure, disabling\n");
 674                 if (dd) {
 675                         /* no more register accesses! */
 676                         dd->flags &= ~QIB_PRESENT;
 677                         qib_disable_after_error(dd);
 678                 }
 679                  /* else early, or other problem */
 680                 ret =  PCI_ERS_RESULT_DISCONNECT;
 681                 break;
 682
 683         default: /* shouldn't happen */
 684                 qib_devinfo(pdev, "QIB PCI errors detected (state %d)\n",
 685                         state);
 686                 break;
 687         }
 688         return ret;
 689 }
 690
 691 static pci_ers_result_t
 692 qib_pci_mmio_enabled(struct pci_dev *pdev)
 693 {
 694         u64 words = 0U;
 695         struct qib_devdata *dd = pci_get_drvdata(pdev);
 696         pci_ers_result_t ret = PCI_ERS_RESULT_RECOVERED;
 697
 698         if (dd && dd->pport) {
 699                 words = dd->f_portcntr(dd->pport, QIBPORTCNTR_WORDRCV);
 700                 if (words == ~0ULL)
 701                         ret = PCI_ERS_RESULT_NEED_RESET;
 702         }
 703         qib_devinfo(pdev, "QIB mmio_enabled function called, "
 704                  "read wordscntr %Lx, returning %d\n", words, ret);
 705         return  ret;
 706 }
 707
 708 static pci_ers_result_t
 709 qib_pci_slot_reset(struct pci_dev *pdev)
 710 {
 711         qib_devinfo(pdev, "QIB link_reset function called, ignored\n");
 712         return PCI_ERS_RESULT_CAN_RECOVER;
 713 }
 714
 715 static pci_ers_result_t
 716 qib_pci_link_reset(struct pci_dev *pdev)
 717 {
 718         qib_devinfo(pdev, "QIB link_reset function called, ignored\n");
 719         return PCI_ERS_RESULT_CAN_RECOVER;
 720 }
 721
 722 static void
 723 qib_pci_resume(struct pci_dev *pdev)
 724 {
 725         struct qib_devdata *dd = pci_get_drvdata(pdev);
 726         qib_devinfo(pdev, "QIB resume function called\n");
 727         pci_cleanup_aer_uncorrect_error_status(pdev);
 728         /*
 729          * Running jobs will fail, since it's asynchronous
 730          * unlike sysfs-requested reset.   Better than
 731          * doing nothing.
 732          */
 733         qib_init(dd, 1); /* same as re-init after reset */
 734 }
 735
 736 struct pci_error_handlers qib_pci_err_handler = {
 737         .error_detected = qib_pci_error_detected,
 738         .mmio_enabled = qib_pci_mmio_enabled,
 739         .link_reset = qib_pci_link_reset,
 740         .slot_reset = qib_pci_slot_reset,
 741         .resume = qib_pci_resume,
 742 };