drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/iommu-helper.h>
  32 #include <linux/iommu.h>
  33 #include <linux/delay.h>
  34 #include <linux/amd-iommu.h>
  35 #include <linux/notifier.h>
  36 #include <linux/export.h>
  37 #include <linux/irq.h>
  38 #include <linux/msi.h>
  39 #include <linux/dma-contiguous.h>
  40 #include <linux/irqdomain.h>
  41 #include <linux/percpu.h>
  42 #include <linux/iova.h>
  43 #include <asm/irq_remapping.h>
  44 #include <asm/io_apic.h>
  45 #include <asm/apic.h>
  46 #include <asm/hw_irq.h>
  47 #include <asm/msidef.h>
  48 #include <asm/proto.h>
  49 #include <asm/iommu.h>
  50 #include <asm/gart.h>
  51 #include <asm/dma.h>
  52
  53 #include "amd_iommu_proto.h"
  54 #include "amd_iommu_types.h"
  55 #include "irq_remapping.h"
  56
  57 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  58
  59 #define LOOP_TIMEOUT    100000
  60
  61 /* IO virtual address start page frame number */
  62 #define IOVA_START_PFN          (1)
  63 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  64 #define DMA_32BIT_PFN           IOVA_PFN(DMA_BIT_MASK(32))
  65
  66 /* Reserved IOVA ranges */
  67 #define MSI_RANGE_START         (0xfee00000)
  68 #define MSI_RANGE_END           (0xfeefffff)
  69 #define HT_RANGE_START          (0xfd00000000ULL)
  70 #define HT_RANGE_END            (0xffffffffffULL)
  71
  72 /*
  73  * This bitmap is used to advertise the page sizes our hardware support
  74  * to the IOMMU core, which will then use this information to split
  75  * physically contiguous memory regions it is mapping into page sizes
  76  * that we support.
  77  *
  78  * 512GB Pages are not supported due to a hardware bug
  79  */
  80 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  81
  82 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  83
  84 /* List of all available dev_data structures */
  85 static LIST_HEAD(dev_data_list);
  86 static DEFINE_SPINLOCK(dev_data_list_lock);
  87
  88 LIST_HEAD(ioapic_map);
  89 LIST_HEAD(hpet_map);
  90 LIST_HEAD(acpihid_map);
  91
  92 #define FLUSH_QUEUE_SIZE 256
  93
  94 struct flush_queue_entry {
  95         unsigned long iova_pfn;
  96         unsigned long pages;
  97         struct dma_ops_domain *dma_dom;
  98 };
  99
 100 struct flush_queue {
 101         spinlock_t lock;
 102         unsigned next;
 103         struct flush_queue_entry *entries;
 104 };
 105
 106 static DEFINE_PER_CPU(struct flush_queue, flush_queue);
 107
 108 static atomic_t queue_timer_on;
 109 static struct timer_list queue_timer;
 110
 111 /*
 112  * Domain for untranslated devices - only allocated
 113  * if iommu=pt passed on kernel cmd line.
 114  */
 115 static const struct iommu_ops amd_iommu_ops;
 116
 117 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
 118 int amd_iommu_max_glx_val = -1;
 119
 120 static struct dma_map_ops amd_iommu_dma_ops;
 121
 122 /*
 123  * This struct contains device specific data for the IOMMU
 124  */
 125 struct iommu_dev_data {
 126         struct list_head list;            /* For domain->dev_list */
 127         struct list_head dev_data_list;   /* For global dev_data_list */
 128         struct protection_domain *domain; /* Domain the device is bound to */
 129         u16 devid;                        /* PCI Device ID */
 130         u16 alias;                        /* Alias Device ID */
 131         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
 132         bool passthrough;                 /* Device is identity mapped */
 133         struct {
 134                 bool enabled;
 135                 int qdep;
 136         } ats;                            /* ATS state */
 137         bool pri_tlp;                     /* PASID TLB required for
 138                                              PPR completions */
 139         u32 errata;                       /* Bitmap for errata to apply */
 140         bool use_vapic;                   /* Enable device to use vapic mode */
 141 };
 142
 143 /*
 144  * general struct to manage commands send to an IOMMU
 145  */
 146 struct iommu_cmd {
 147         u32 data[4];
 148 };
 149
 150 struct kmem_cache *amd_iommu_irq_cache;
 151
 152 static void update_domain(struct protection_domain *domain);
 153 static int protection_domain_init(struct protection_domain *domain);
 154 static void detach_device(struct device *dev);
 155
 156 /*
 157  * Data container for a dma_ops specific protection domain
 158  */
 159 struct dma_ops_domain {
 160         /* generic protection domain information */
 161         struct protection_domain domain;
 162
 163         /* IOVA RB-Tree */
 164         struct iova_domain iovad;
 165 };
 166
 167 static struct iova_domain reserved_iova_ranges;
 168 static struct lock_class_key reserved_rbtree_key;
 169
 170 /****************************************************************************
 171  *
 172  * Helper functions
 173  *
 174  ****************************************************************************/
 175
 176 static inline int match_hid_uid(struct device *dev,
 177                                 struct acpihid_map_entry *entry)
 178 {
 179         const char *hid, *uid;
 180
 181         hid = acpi_device_hid(ACPI_COMPANION(dev));
 182         uid = acpi_device_uid(ACPI_COMPANION(dev));
 183
 184         if (!hid || !(*hid))
 185                 return -ENODEV;
 186
 187         if (!uid || !(*uid))
 188                 return strcmp(hid, entry->hid);
 189
 190         if (!(*entry->uid))
 191                 return strcmp(hid, entry->hid);
 192
 193         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 194 }
 195
 196 static inline u16 get_pci_device_id(struct device *dev)
 197 {
 198         struct pci_dev *pdev = to_pci_dev(dev);
 199
 200         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 201 }
 202
 203 static inline int get_acpihid_device_id(struct device *dev,
 204                                         struct acpihid_map_entry **entry)
 205 {
 206         struct acpihid_map_entry *p;
 207
 208         list_for_each_entry(p, &acpihid_map, list) {
 209                 if (!match_hid_uid(dev, p)) {
 210                         if (entry)
 211                                 *entry = p;
 212                         return p->devid;
 213                 }
 214         }
 215         return -EINVAL;
 216 }
 217
 218 static inline int get_device_id(struct device *dev)
 219 {
 220         int devid;
 221
 222         if (dev_is_pci(dev))
 223                 devid = get_pci_device_id(dev);
 224         else
 225                 devid = get_acpihid_device_id(dev, NULL);
 226
 227         return devid;
 228 }
 229
 230 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 231 {
 232         return container_of(dom, struct protection_domain, domain);
 233 }
 234
 235 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 236 {
 237         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 238         return container_of(domain, struct dma_ops_domain, domain);
 239 }
 240
 241 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 242 {
 243         struct iommu_dev_data *dev_data;
 244         unsigned long flags;
 245
 246         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 247         if (!dev_data)
 248                 return NULL;
 249
 250         dev_data->devid = devid;
 251
 252         spin_lock_irqsave(&dev_data_list_lock, flags);
 253         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 254         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 255
 256         return dev_data;
 257 }
 258
 259 static struct iommu_dev_data *search_dev_data(u16 devid)
 260 {
 261         struct iommu_dev_data *dev_data;
 262         unsigned long flags;
 263
 264         spin_lock_irqsave(&dev_data_list_lock, flags);
 265         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 266                 if (dev_data->devid == devid)
 267                         goto out_unlock;
 268         }
 269
 270         dev_data = NULL;
 271
 272 out_unlock:
 273         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 274
 275         return dev_data;
 276 }
 277
 278 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 279 {
 280         *(u16 *)data = alias;
 281         return 0;
 282 }
 283
 284 static u16 get_alias(struct device *dev)
 285 {
 286         struct pci_dev *pdev = to_pci_dev(dev);
 287         u16 devid, ivrs_alias, pci_alias;
 288
 289         /* The callers make sure that get_device_id() does not fail here */
 290         devid = get_device_id(dev);
 291         ivrs_alias = amd_iommu_alias_table[devid];
 292         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 293
 294         if (ivrs_alias == pci_alias)
 295                 return ivrs_alias;
 296
 297         /*
 298          * DMA alias showdown
 299          *
 300          * The IVRS is fairly reliable in telling us about aliases, but it
 301          * can't know about every screwy device.  If we don't have an IVRS
 302          * reported alias, use the PCI reported alias.  In that case we may
 303          * still need to initialize the rlookup and dev_table entries if the
 304          * alias is to a non-existent device.
 305          */
 306         if (ivrs_alias == devid) {
 307                 if (!amd_iommu_rlookup_table[pci_alias]) {
 308                         amd_iommu_rlookup_table[pci_alias] =
 309                                 amd_iommu_rlookup_table[devid];
 310                         memcpy(amd_iommu_dev_table[pci_alias].data,
 311                                amd_iommu_dev_table[devid].data,
 312                                sizeof(amd_iommu_dev_table[pci_alias].data));
 313                 }
 314
 315                 return pci_alias;
 316         }
 317
 318         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 319                 "for device %s[%04x:%04x], kernel reported alias "
 320                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 321                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 322                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 323                 PCI_FUNC(pci_alias));
 324
 325         /*
 326          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 327          * bus, then the IVRS table may know about a quirk that we don't.
 328          */
 329         if (pci_alias == devid &&
 330             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 331                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 332                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 333                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 334                         dev_name(dev));
 335         }
 336
 337         return ivrs_alias;
 338 }
 339
 340 static struct iommu_dev_data *find_dev_data(u16 devid)
 341 {
 342         struct iommu_dev_data *dev_data;
 343
 344         dev_data = search_dev_data(devid);
 345
 346         if (dev_data == NULL)
 347                 dev_data = alloc_dev_data(devid);
 348
 349         return dev_data;
 350 }
 351
 352 static struct iommu_dev_data *get_dev_data(struct device *dev)
 353 {
 354         return dev->archdata.iommu;
 355 }
 356
 357 /*
 358 * Find or create an IOMMU group for a acpihid device.
 359 */
 360 static struct iommu_group *acpihid_device_group(struct device *dev)
 361 {
 362         struct acpihid_map_entry *p, *entry = NULL;
 363         int devid;
 364
 365         devid = get_acpihid_device_id(dev, &entry);
 366         if (devid < 0)
 367                 return ERR_PTR(devid);
 368
 369         list_for_each_entry(p, &acpihid_map, list) {
 370                 if ((devid == p->devid) && p->group)
 371                         entry->group = p->group;
 372         }
 373
 374         if (!entry->group)
 375                 entry->group = generic_device_group(dev);
 376
 377         return entry->group;
 378 }
 379
 380 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 381 {
 382         static const int caps[] = {
 383                 PCI_EXT_CAP_ID_ATS,
 384                 PCI_EXT_CAP_ID_PRI,
 385                 PCI_EXT_CAP_ID_PASID,
 386         };
 387         int i, pos;
 388
 389         for (i = 0; i < 3; ++i) {
 390                 pos = pci_find_ext_capability(pdev, caps[i]);
 391                 if (pos == 0)
 392                         return false;
 393         }
 394
 395         return true;
 396 }
 397
 398 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 399 {
 400         struct iommu_dev_data *dev_data;
 401
 402         dev_data = get_dev_data(&pdev->dev);
 403
 404         return dev_data->errata & (1 << erratum) ? true : false;
 405 }
 406
 407 /*
 408  * This function checks if the driver got a valid device from the caller to
 409  * avoid dereferencing invalid pointers.
 410  */
 411 static bool check_device(struct device *dev)
 412 {
 413         int devid;
 414
 415         if (!dev || !dev->dma_mask)
 416                 return false;
 417
 418         devid = get_device_id(dev);
 419         if (devid < 0)
 420                 return false;
 421
 422         /* Out of our scope? */
 423         if (devid > amd_iommu_last_bdf)
 424                 return false;
 425
 426         if (amd_iommu_rlookup_table[devid] == NULL)
 427                 return false;
 428
 429         return true;
 430 }
 431
 432 static void init_iommu_group(struct device *dev)
 433 {
 434         struct iommu_group *group;
 435
 436         group = iommu_group_get_for_dev(dev);
 437         if (IS_ERR(group))
 438                 return;
 439
 440         iommu_group_put(group);
 441 }
 442
 443 static int iommu_init_device(struct device *dev)
 444 {
 445         struct iommu_dev_data *dev_data;
 446         int devid;
 447
 448         if (dev->archdata.iommu)
 449                 return 0;
 450
 451         devid = get_device_id(dev);
 452         if (devid < 0)
 453                 return devid;
 454
 455         dev_data = find_dev_data(devid);
 456         if (!dev_data)
 457                 return -ENOMEM;
 458
 459         dev_data->alias = get_alias(dev);
 460
 461         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 462                 struct amd_iommu *iommu;
 463
 464                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 465                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 466         }
 467
 468         dev->archdata.iommu = dev_data;
 469
 470         iommu_device_link(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 471                           dev);
 472
 473         return 0;
 474 }
 475
 476 static void iommu_ignore_device(struct device *dev)
 477 {
 478         u16 alias;
 479         int devid;
 480
 481         devid = get_device_id(dev);
 482         if (devid < 0)
 483                 return;
 484
 485         alias = get_alias(dev);
 486
 487         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 488         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 489
 490         amd_iommu_rlookup_table[devid] = NULL;
 491         amd_iommu_rlookup_table[alias] = NULL;
 492 }
 493
 494 static void iommu_uninit_device(struct device *dev)
 495 {
 496         int devid;
 497         struct iommu_dev_data *dev_data;
 498
 499         devid = get_device_id(dev);
 500         if (devid < 0)
 501                 return;
 502
 503         dev_data = search_dev_data(devid);
 504         if (!dev_data)
 505                 return;
 506
 507         if (dev_data->domain)
 508                 detach_device(dev);
 509
 510         iommu_device_unlink(amd_iommu_rlookup_table[dev_data->devid]->iommu_dev,
 511                             dev);
 512
 513         iommu_group_remove_device(dev);
 514
 515         /* Remove dma-ops */
 516         dev->archdata.dma_ops = NULL;
 517
 518         /*
 519          * We keep dev_data around for unplugged devices and reuse it when the
 520          * device is re-plugged - not doing so would introduce a ton of races.
 521          */
 522 }
 523
 524 /****************************************************************************
 525  *
 526  * Interrupt handling functions
 527  *
 528  ****************************************************************************/
 529
 530 static void dump_dte_entry(u16 devid)
 531 {
 532         int i;
 533
 534         for (i = 0; i < 4; ++i)
 535                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 536                         amd_iommu_dev_table[devid].data[i]);
 537 }
 538
 539 static void dump_command(unsigned long phys_addr)
 540 {
 541         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 542         int i;
 543
 544         for (i = 0; i < 4; ++i)
 545                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 546 }
 547
 548 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 549 {
 550         int type, devid, domid, flags;
 551         volatile u32 *event = __evt;
 552         int count = 0;
 553         u64 address;
 554
 555 retry:
 556         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 557         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 558         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 559         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 560         address = (u64)(((u64)event[3]) << 32) | event[2];
 561
 562         if (type == 0) {
 563                 /* Did we hit the erratum? */
 564                 if (++count == LOOP_TIMEOUT) {
 565                         pr_err("AMD-Vi: No event written to event log\n");
 566                         return;
 567                 }
 568                 udelay(1);
 569                 goto retry;
 570         }
 571
 572         printk(KERN_ERR "AMD-Vi: Event logged [");
 573
 574         switch (type) {
 575         case EVENT_TYPE_ILL_DEV:
 576                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 577                        "address=0x%016llx flags=0x%04x]\n",
 578                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 579                        address, flags);
 580                 dump_dte_entry(devid);
 581                 break;
 582         case EVENT_TYPE_IO_FAULT:
 583                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 584                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 585                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 586                        domid, address, flags);
 587                 break;
 588         case EVENT_TYPE_DEV_TAB_ERR:
 589                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 590                        "address=0x%016llx flags=0x%04x]\n",
 591                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 592                        address, flags);
 593                 break;
 594         case EVENT_TYPE_PAGE_TAB_ERR:
 595                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 596                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 597                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 598                        domid, address, flags);
 599                 break;
 600         case EVENT_TYPE_ILL_CMD:
 601                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 602                 dump_command(address);
 603                 break;
 604         case EVENT_TYPE_CMD_HARD_ERR:
 605                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 606                        "flags=0x%04x]\n", address, flags);
 607                 break;
 608         case EVENT_TYPE_IOTLB_INV_TO:
 609                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 610                        "address=0x%016llx]\n",
 611                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 612                        address);
 613                 break;
 614         case EVENT_TYPE_INV_DEV_REQ:
 615                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 616                        "address=0x%016llx flags=0x%04x]\n",
 617                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 618                        address, flags);
 619                 break;
 620         default:
 621                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 622         }
 623
 624         memset(__evt, 0, 4 * sizeof(u32));
 625 }
 626
 627 static void iommu_poll_events(struct amd_iommu *iommu)
 628 {
 629         u32 head, tail;
 630
 631         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 632         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 633
 634         while (head != tail) {
 635                 iommu_print_event(iommu, iommu->evt_buf + head);
 636                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 637         }
 638
 639         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 640 }
 641
 642 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 643 {
 644         struct amd_iommu_fault fault;
 645
 646         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 647                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 648                 return;
 649         }
 650
 651         fault.address   = raw[1];
 652         fault.pasid     = PPR_PASID(raw[0]);
 653         fault.device_id = PPR_DEVID(raw[0]);
 654         fault.tag       = PPR_TAG(raw[0]);
 655         fault.flags     = PPR_FLAGS(raw[0]);
 656
 657         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 658 }
 659
 660 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 661 {
 662         u32 head, tail;
 663
 664         if (iommu->ppr_log == NULL)
 665                 return;
 666
 667         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 668         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 669
 670         while (head != tail) {
 671                 volatile u64 *raw;
 672                 u64 entry[2];
 673                 int i;
 674
 675                 raw = (u64 *)(iommu->ppr_log + head);
 676
 677                 /*
 678                  * Hardware bug: Interrupt may arrive before the entry is
 679                  * written to memory. If this happens we need to wait for the
 680                  * entry to arrive.
 681                  */
 682                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 683                         if (PPR_REQ_TYPE(raw[0]) != 0)
 684                                 break;
 685                         udelay(1);
 686                 }
 687
 688                 /* Avoid memcpy function-call overhead */
 689                 entry[0] = raw[0];
 690                 entry[1] = raw[1];
 691
 692                 /*
 693                  * To detect the hardware bug we need to clear the entry
 694                  * back to zero.
 695                  */
 696                 raw[0] = raw[1] = 0UL;
 697
 698                 /* Update head pointer of hardware ring-buffer */
 699                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 700                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 701
 702                 /* Handle PPR entry */
 703                 iommu_handle_ppr_entry(iommu, entry);
 704
 705                 /* Refresh ring-buffer information */
 706                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 707                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 708         }
 709 }
 710
 711 #ifdef CONFIG_IRQ_REMAP
 712 static int (*iommu_ga_log_notifier)(u32);
 713
 714 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 715 {
 716         iommu_ga_log_notifier = notifier;
 717
 718         return 0;
 719 }
 720 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 721
 722 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 723 {
 724         u32 head, tail, cnt = 0;
 725
 726         if (iommu->ga_log == NULL)
 727                 return;
 728
 729         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 730         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 731
 732         while (head != tail) {
 733                 volatile u64 *raw;
 734                 u64 log_entry;
 735
 736                 raw = (u64 *)(iommu->ga_log + head);
 737                 cnt++;
 738
 739                 /* Avoid memcpy function-call overhead */
 740                 log_entry = *raw;
 741
 742                 /* Update head pointer of hardware ring-buffer */
 743                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 744                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 745
 746                 /* Handle GA entry */
 747                 switch (GA_REQ_TYPE(log_entry)) {
 748                 case GA_GUEST_NR:
 749                         if (!iommu_ga_log_notifier)
 750                                 break;
 751
 752                         pr_debug("AMD-Vi: %s: devid=%#x, ga_tag=%#x\n",
 753                                  __func__, GA_DEVID(log_entry),
 754                                  GA_TAG(log_entry));
 755
 756                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 757                                 pr_err("AMD-Vi: GA log notifier failed.\n");
 758                         break;
 759                 default:
 760                         break;
 761                 }
 762         }
 763 }
 764 #endif /* CONFIG_IRQ_REMAP */
 765
 766 #define AMD_IOMMU_INT_MASK      \
 767         (MMIO_STATUS_EVT_INT_MASK | \
 768          MMIO_STATUS_PPR_INT_MASK | \
 769          MMIO_STATUS_GALOG_INT_MASK)
 770
 771 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 772 {
 773         struct amd_iommu *iommu = (struct amd_iommu *) data;
 774         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 775
 776         while (status & AMD_IOMMU_INT_MASK) {
 777                 /* Enable EVT and PPR and GA interrupts again */
 778                 writel(AMD_IOMMU_INT_MASK,
 779                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 780
 781                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 782                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 783                         iommu_poll_events(iommu);
 784                 }
 785
 786                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 787                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 788                         iommu_poll_ppr_log(iommu);
 789                 }
 790
 791 #ifdef CONFIG_IRQ_REMAP
 792                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 793                         pr_devel("AMD-Vi: Processing IOMMU GA Log\n");
 794                         iommu_poll_ga_log(iommu);
 795                 }
 796 #endif
 797
 798                 /*
 799                  * Hardware bug: ERBT1312
 800                  * When re-enabling interrupt (by writing 1
 801                  * to clear the bit), the hardware might also try to set
 802                  * the interrupt bit in the event status register.
 803                  * In this scenario, the bit will be set, and disable
 804                  * subsequent interrupts.
 805                  *
 806                  * Workaround: The IOMMU driver should read back the
 807                  * status register and check if the interrupt bits are cleared.
 808                  * If not, driver will need to go through the interrupt handler
 809                  * again and re-clear the bits
 810                  */
 811                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 812         }
 813         return IRQ_HANDLED;
 814 }
 815
 816 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 817 {
 818         return IRQ_WAKE_THREAD;
 819 }
 820
 821 /****************************************************************************
 822  *
 823  * IOMMU command queuing functions
 824  *
 825  ****************************************************************************/
 826
 827 static int wait_on_sem(volatile u64 *sem)
 828 {
 829         int i = 0;
 830
 831         while (*sem == 0 && i < LOOP_TIMEOUT) {
 832                 udelay(1);
 833                 i += 1;
 834         }
 835
 836         if (i == LOOP_TIMEOUT) {
 837                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 838                 return -EIO;
 839         }
 840
 841         return 0;
 842 }
 843
 844 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 845                                struct iommu_cmd *cmd,
 846                                u32 tail)
 847 {
 848         u8 *target;
 849
 850         target = iommu->cmd_buf + tail;
 851         tail   = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
 852
 853         /* Copy command to buffer */
 854         memcpy(target, cmd, sizeof(*cmd));
 855
 856         /* Tell the IOMMU about it */
 857         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 858 }
 859
 860 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 861 {
 862         WARN_ON(address & 0x7ULL);
 863
 864         memset(cmd, 0, sizeof(*cmd));
 865         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 866         cmd->data[1] = upper_32_bits(__pa(address));
 867         cmd->data[2] = 1;
 868         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 869 }
 870
 871 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 872 {
 873         memset(cmd, 0, sizeof(*cmd));
 874         cmd->data[0] = devid;
 875         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 876 }
 877
 878 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 879                                   size_t size, u16 domid, int pde)
 880 {
 881         u64 pages;
 882         bool s;
 883
 884         pages = iommu_num_pages(address, size, PAGE_SIZE);
 885         s     = false;
 886
 887         if (pages > 1) {
 888                 /*
 889                  * If we have to flush more than one page, flush all
 890                  * TLB entries for this domain
 891                  */
 892                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 893                 s = true;
 894         }
 895
 896         address &= PAGE_MASK;
 897
 898         memset(cmd, 0, sizeof(*cmd));
 899         cmd->data[1] |= domid;
 900         cmd->data[2]  = lower_32_bits(address);
 901         cmd->data[3]  = upper_32_bits(address);
 902         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 903         if (s) /* size bit - we flush more than one 4kb page */
 904                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 905         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 906                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 907 }
 908
 909 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 910                                   u64 address, size_t size)
 911 {
 912         u64 pages;
 913         bool s;
 914
 915         pages = iommu_num_pages(address, size, PAGE_SIZE);
 916         s     = false;
 917
 918         if (pages > 1) {
 919                 /*
 920                  * If we have to flush more than one page, flush all
 921                  * TLB entries for this domain
 922                  */
 923                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 924                 s = true;
 925         }
 926
 927         address &= PAGE_MASK;
 928
 929         memset(cmd, 0, sizeof(*cmd));
 930         cmd->data[0]  = devid;
 931         cmd->data[0] |= (qdep & 0xff) << 24;
 932         cmd->data[1]  = devid;
 933         cmd->data[2]  = lower_32_bits(address);
 934         cmd->data[3]  = upper_32_bits(address);
 935         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 936         if (s)
 937                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 938 }
 939
 940 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 941                                   u64 address, bool size)
 942 {
 943         memset(cmd, 0, sizeof(*cmd));
 944
 945         address &= ~(0xfffULL);
 946
 947         cmd->data[0]  = pasid;
 948         cmd->data[1]  = domid;
 949         cmd->data[2]  = lower_32_bits(address);
 950         cmd->data[3]  = upper_32_bits(address);
 951         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 952         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 953         if (size)
 954                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 955         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 956 }
 957
 958 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 959                                   int qdep, u64 address, bool size)
 960 {
 961         memset(cmd, 0, sizeof(*cmd));
 962
 963         address &= ~(0xfffULL);
 964
 965         cmd->data[0]  = devid;
 966         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 967         cmd->data[0] |= (qdep  & 0xff) << 24;
 968         cmd->data[1]  = devid;
 969         cmd->data[1] |= (pasid & 0xff) << 16;
 970         cmd->data[2]  = lower_32_bits(address);
 971         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 972         cmd->data[3]  = upper_32_bits(address);
 973         if (size)
 974                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 975         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 976 }
 977
 978 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 979                                int status, int tag, bool gn)
 980 {
 981         memset(cmd, 0, sizeof(*cmd));
 982
 983         cmd->data[0]  = devid;
 984         if (gn) {
 985                 cmd->data[1]  = pasid;
 986                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 987         }
 988         cmd->data[3]  = tag & 0x1ff;
 989         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 990
 991         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 992 }
 993
 994 static void build_inv_all(struct iommu_cmd *cmd)
 995 {
 996         memset(cmd, 0, sizeof(*cmd));
 997         CMD_SET_TYPE(cmd, CMD_INV_ALL);
 998 }
 999
1000 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1001 {
1002         memset(cmd, 0, sizeof(*cmd));
1003         cmd->data[0] = devid;
1004         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1005 }
1006
1007 /*
1008  * Writes the command to the IOMMUs command buffer and informs the
1009  * hardware about the new command.
1010  */
1011 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1012                                     struct iommu_cmd *cmd,
1013                                     bool sync)
1014 {
1015         u32 left, tail, head, next_tail;
1016         unsigned long flags;
1017
1018 again:
1019         spin_lock_irqsave(&iommu->lock, flags);
1020
1021         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
1022         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
1023         next_tail = (tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1024         left      = (head - next_tail) % CMD_BUFFER_SIZE;
1025
1026         if (left <= 2) {
1027                 struct iommu_cmd sync_cmd;
1028                 volatile u64 sem = 0;
1029                 int ret;
1030
1031                 build_completion_wait(&sync_cmd, (u64)&sem);
1032                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
1033
1034                 spin_unlock_irqrestore(&iommu->lock, flags);
1035
1036                 if ((ret = wait_on_sem(&sem)) != 0)
1037                         return ret;
1038
1039                 goto again;
1040         }
1041
1042         copy_cmd_to_buffer(iommu, cmd, tail);
1043
1044         /* We need to sync now to make sure all commands are processed */
1045         iommu->need_sync = sync;
1046
1047         spin_unlock_irqrestore(&iommu->lock, flags);
1048
1049         return 0;
1050 }
1051
1052 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1053 {
1054         return iommu_queue_command_sync(iommu, cmd, true);
1055 }
1056
1057 /*
1058  * This function queues a completion wait command into the command
1059  * buffer of an IOMMU
1060  */
1061 static int iommu_completion_wait(struct amd_iommu *iommu)
1062 {
1063         struct iommu_cmd cmd;
1064         volatile u64 sem = 0;
1065         int ret;
1066
1067         if (!iommu->need_sync)
1068                 return 0;
1069
1070         build_completion_wait(&cmd, (u64)&sem);
1071
1072         ret = iommu_queue_command_sync(iommu, &cmd, false);
1073         if (ret)
1074                 return ret;
1075
1076         return wait_on_sem(&sem);
1077 }
1078
1079 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1080 {
1081         struct iommu_cmd cmd;
1082
1083         build_inv_dte(&cmd, devid);
1084
1085         return iommu_queue_command(iommu, &cmd);
1086 }
1087
1088 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1089 {
1090         u32 devid;
1091
1092         for (devid = 0; devid <= 0xffff; ++devid)
1093                 iommu_flush_dte(iommu, devid);
1094
1095         iommu_completion_wait(iommu);
1096 }
1097
1098 /*
1099  * This function uses heavy locking and may disable irqs for some time. But
1100  * this is no issue because it is only called during resume.
1101  */
1102 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1103 {
1104         u32 dom_id;
1105
1106         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1107                 struct iommu_cmd cmd;
1108                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1109                                       dom_id, 1);
1110                 iommu_queue_command(iommu, &cmd);
1111         }
1112
1113         iommu_completion_wait(iommu);
1114 }
1115
1116 static void iommu_flush_all(struct amd_iommu *iommu)
1117 {
1118         struct iommu_cmd cmd;
1119
1120         build_inv_all(&cmd);
1121
1122         iommu_queue_command(iommu, &cmd);
1123         iommu_completion_wait(iommu);
1124 }
1125
1126 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1127 {
1128         struct iommu_cmd cmd;
1129
1130         build_inv_irt(&cmd, devid);
1131
1132         iommu_queue_command(iommu, &cmd);
1133 }
1134
1135 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1136 {
1137         u32 devid;
1138
1139         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1140                 iommu_flush_irt(iommu, devid);
1141
1142         iommu_completion_wait(iommu);
1143 }
1144
1145 void iommu_flush_all_caches(struct amd_iommu *iommu)
1146 {
1147         if (iommu_feature(iommu, FEATURE_IA)) {
1148                 iommu_flush_all(iommu);
1149         } else {
1150                 iommu_flush_dte_all(iommu);
1151                 iommu_flush_irt_all(iommu);
1152                 iommu_flush_tlb_all(iommu);
1153         }
1154 }
1155
1156 /*
1157  * Command send function for flushing on-device TLB
1158  */
1159 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1160                               u64 address, size_t size)
1161 {
1162         struct amd_iommu *iommu;
1163         struct iommu_cmd cmd;
1164         int qdep;
1165
1166         qdep     = dev_data->ats.qdep;
1167         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1168
1169         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1170
1171         return iommu_queue_command(iommu, &cmd);
1172 }
1173
1174 /*
1175  * Command send function for invalidating a device table entry
1176  */
1177 static int device_flush_dte(struct iommu_dev_data *dev_data)
1178 {
1179         struct amd_iommu *iommu;
1180         u16 alias;
1181         int ret;
1182
1183         iommu = amd_iommu_rlookup_table[dev_data->devid];
1184         alias = dev_data->alias;
1185
1186         ret = iommu_flush_dte(iommu, dev_data->devid);
1187         if (!ret && alias != dev_data->devid)
1188                 ret = iommu_flush_dte(iommu, alias);
1189         if (ret)
1190                 return ret;
1191
1192         if (dev_data->ats.enabled)
1193                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1194
1195         return ret;
1196 }
1197
1198 /*
1199  * TLB invalidation function which is called from the mapping functions.
1200  * It invalidates a single PTE if the range to flush is within a single
1201  * page. Otherwise it flushes the whole TLB of the IOMMU.
1202  */
1203 static void __domain_flush_pages(struct protection_domain *domain,
1204                                  u64 address, size_t size, int pde)
1205 {
1206         struct iommu_dev_data *dev_data;
1207         struct iommu_cmd cmd;
1208         int ret = 0, i;
1209
1210         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1211
1212         for (i = 0; i < amd_iommus_present; ++i) {
1213                 if (!domain->dev_iommu[i])
1214                         continue;
1215
1216                 /*
1217                  * Devices of this domain are behind this IOMMU
1218                  * We need a TLB flush
1219                  */
1220                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1221         }
1222
1223         list_for_each_entry(dev_data, &domain->dev_list, list) {
1224
1225                 if (!dev_data->ats.enabled)
1226                         continue;
1227
1228                 ret |= device_flush_iotlb(dev_data, address, size);
1229         }
1230
1231         WARN_ON(ret);
1232 }
1233
1234 static void domain_flush_pages(struct protection_domain *domain,
1235                                u64 address, size_t size)
1236 {
1237         __domain_flush_pages(domain, address, size, 0);
1238 }
1239
1240 /* Flush the whole IO/TLB for a given protection domain */
1241 static void domain_flush_tlb(struct protection_domain *domain)
1242 {
1243         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1244 }
1245
1246 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1247 static void domain_flush_tlb_pde(struct protection_domain *domain)
1248 {
1249         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1250 }
1251
1252 static void domain_flush_complete(struct protection_domain *domain)
1253 {
1254         int i;
1255
1256         for (i = 0; i < amd_iommus_present; ++i) {
1257                 if (domain && !domain->dev_iommu[i])
1258                         continue;
1259
1260                 /*
1261                  * Devices of this domain are behind this IOMMU
1262                  * We need to wait for completion of all commands.
1263                  */
1264                 iommu_completion_wait(amd_iommus[i]);
1265         }
1266 }
1267
1268
1269 /*
1270  * This function flushes the DTEs for all devices in domain
1271  */
1272 static void domain_flush_devices(struct protection_domain *domain)
1273 {
1274         struct iommu_dev_data *dev_data;
1275
1276         list_for_each_entry(dev_data, &domain->dev_list, list)
1277                 device_flush_dte(dev_data);
1278 }
1279
1280 /****************************************************************************
1281  *
1282  * The functions below are used the create the page table mappings for
1283  * unity mapped regions.
1284  *
1285  ****************************************************************************/
1286
1287 /*
1288  * This function is used to add another level to an IO page table. Adding
1289  * another level increases the size of the address space by 9 bits to a size up
1290  * to 64 bits.
1291  */
1292 static bool increase_address_space(struct protection_domain *domain,
1293                                    gfp_t gfp)
1294 {
1295         u64 *pte;
1296
1297         if (domain->mode == PAGE_MODE_6_LEVEL)
1298                 /* address space already 64 bit large */
1299                 return false;
1300
1301         pte = (void *)get_zeroed_page(gfp);
1302         if (!pte)
1303                 return false;
1304
1305         *pte             = PM_LEVEL_PDE(domain->mode,
1306                                         virt_to_phys(domain->pt_root));
1307         domain->pt_root  = pte;
1308         domain->mode    += 1;
1309         domain->updated  = true;
1310
1311         return true;
1312 }
1313
1314 static u64 *alloc_pte(struct protection_domain *domain,
1315                       unsigned long address,
1316                       unsigned long page_size,
1317                       u64 **pte_page,
1318                       gfp_t gfp)
1319 {
1320         int level, end_lvl;
1321         u64 *pte, *page;
1322
1323         BUG_ON(!is_power_of_2(page_size));
1324
1325         while (address > PM_LEVEL_SIZE(domain->mode))
1326                 increase_address_space(domain, gfp);
1327
1328         level   = domain->mode - 1;
1329         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1330         address = PAGE_SIZE_ALIGN(address, page_size);
1331         end_lvl = PAGE_SIZE_LEVEL(page_size);
1332
1333         while (level > end_lvl) {
1334                 u64 __pte, __npte;
1335
1336                 __pte = *pte;
1337
1338                 if (!IOMMU_PTE_PRESENT(__pte)) {
1339                         page = (u64 *)get_zeroed_page(gfp);
1340                         if (!page)
1341                                 return NULL;
1342
1343                         __npte = PM_LEVEL_PDE(level, virt_to_phys(page));
1344
1345                         /* pte could have been changed somewhere. */
1346                         if (cmpxchg64(pte, __pte, __npte) != __pte) {
1347                                 free_page((unsigned long)page);
1348                                 continue;
1349                         }
1350                 }
1351
1352                 /* No level skipping support yet */
1353                 if (PM_PTE_LEVEL(*pte) != level)
1354                         return NULL;
1355
1356                 level -= 1;
1357
1358                 pte = IOMMU_PTE_PAGE(*pte);
1359
1360                 if (pte_page && level == end_lvl)
1361                         *pte_page = pte;
1362
1363                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1364         }
1365
1366         return pte;
1367 }
1368
1369 /*
1370  * This function checks if there is a PTE for a given dma address. If
1371  * there is one, it returns the pointer to it.
1372  */
1373 static u64 *fetch_pte(struct protection_domain *domain,
1374                       unsigned long address,
1375                       unsigned long *page_size)
1376 {
1377         int level;
1378         u64 *pte;
1379
1380         if (address > PM_LEVEL_SIZE(domain->mode))
1381                 return NULL;
1382
1383         level      =  domain->mode - 1;
1384         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1385         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1386
1387         while (level > 0) {
1388
1389                 /* Not Present */
1390                 if (!IOMMU_PTE_PRESENT(*pte))
1391                         return NULL;
1392
1393                 /* Large PTE */
1394                 if (PM_PTE_LEVEL(*pte) == 7 ||
1395                     PM_PTE_LEVEL(*pte) == 0)
1396                         break;
1397
1398                 /* No level skipping support yet */
1399                 if (PM_PTE_LEVEL(*pte) != level)
1400                         return NULL;
1401
1402                 level -= 1;
1403
1404                 /* Walk to the next level */
1405                 pte        = IOMMU_PTE_PAGE(*pte);
1406                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1407                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1408         }
1409
1410         if (PM_PTE_LEVEL(*pte) == 0x07) {
1411                 unsigned long pte_mask;
1412
1413                 /*
1414                  * If we have a series of large PTEs, make
1415                  * sure to return a pointer to the first one.
1416                  */
1417                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1418                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1419                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1420         }
1421
1422         return pte;
1423 }
1424
1425 /*
1426  * Generic mapping functions. It maps a physical address into a DMA
1427  * address space. It allocates the page table pages if necessary.
1428  * In the future it can be extended to a generic mapping function
1429  * supporting all features of AMD IOMMU page tables like level skipping
1430  * and full 64 bit address spaces.
1431  */
1432 static int iommu_map_page(struct protection_domain *dom,
1433                           unsigned long bus_addr,
1434                           unsigned long phys_addr,
1435                           unsigned long page_size,
1436                           int prot,
1437                           gfp_t gfp)
1438 {
1439         u64 __pte, *pte;
1440         int i, count;
1441
1442         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1443         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1444
1445         if (!(prot & IOMMU_PROT_MASK))
1446                 return -EINVAL;
1447
1448         count = PAGE_SIZE_PTE_COUNT(page_size);
1449         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1450
1451         if (!pte)
1452                 return -ENOMEM;
1453
1454         for (i = 0; i < count; ++i)
1455                 if (IOMMU_PTE_PRESENT(pte[i]))
1456                         return -EBUSY;
1457
1458         if (count > 1) {
1459                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1460                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1461         } else
1462                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1463
1464         if (prot & IOMMU_PROT_IR)
1465                 __pte |= IOMMU_PTE_IR;
1466         if (prot & IOMMU_PROT_IW)
1467                 __pte |= IOMMU_PTE_IW;
1468
1469         for (i = 0; i < count; ++i)
1470                 pte[i] = __pte;
1471
1472         update_domain(dom);
1473
1474         return 0;
1475 }
1476
1477 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1478                                       unsigned long bus_addr,
1479                                       unsigned long page_size)
1480 {
1481         unsigned long long unmapped;
1482         unsigned long unmap_size;
1483         u64 *pte;
1484
1485         BUG_ON(!is_power_of_2(page_size));
1486
1487         unmapped = 0;
1488
1489         while (unmapped < page_size) {
1490
1491                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1492
1493                 if (pte) {
1494                         int i, count;
1495
1496                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1497                         for (i = 0; i < count; i++)
1498                                 pte[i] = 0ULL;
1499                 }
1500
1501                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1502                 unmapped += unmap_size;
1503         }
1504
1505         BUG_ON(unmapped && !is_power_of_2(unmapped));
1506
1507         return unmapped;
1508 }
1509
1510 /****************************************************************************
1511  *
1512  * The next functions belong to the address allocator for the dma_ops
1513  * interface functions.
1514  *
1515  ****************************************************************************/
1516
1517
1518 static unsigned long dma_ops_alloc_iova(struct device *dev,
1519                                         struct dma_ops_domain *dma_dom,
1520                                         unsigned int pages, u64 dma_mask)
1521 {
1522         unsigned long pfn = 0;
1523
1524         pages = __roundup_pow_of_two(pages);
1525
1526         if (dma_mask > DMA_BIT_MASK(32))
1527                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1528                                       IOVA_PFN(DMA_BIT_MASK(32)));
1529
1530         if (!pfn)
1531                 pfn = alloc_iova_fast(&dma_dom->iovad, pages, IOVA_PFN(dma_mask));
1532
1533         return (pfn << PAGE_SHIFT);
1534 }
1535
1536 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1537                               unsigned long address,
1538                               unsigned int pages)
1539 {
1540         pages = __roundup_pow_of_two(pages);
1541         address >>= PAGE_SHIFT;
1542
1543         free_iova_fast(&dma_dom->iovad, address, pages);
1544 }
1545
1546 /****************************************************************************
1547  *
1548  * The next functions belong to the domain allocation. A domain is
1549  * allocated for every IOMMU as the default domain. If device isolation
1550  * is enabled, every device get its own domain. The most important thing
1551  * about domains is the page table mapping the DMA address space they
1552  * contain.
1553  *
1554  ****************************************************************************/
1555
1556 /*
1557  * This function adds a protection domain to the global protection domain list
1558  */
1559 static void add_domain_to_list(struct protection_domain *domain)
1560 {
1561         unsigned long flags;
1562
1563         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1564         list_add(&domain->list, &amd_iommu_pd_list);
1565         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1566 }
1567
1568 /*
1569  * This function removes a protection domain to the global
1570  * protection domain list
1571  */
1572 static void del_domain_from_list(struct protection_domain *domain)
1573 {
1574         unsigned long flags;
1575
1576         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1577         list_del(&domain->list);
1578         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1579 }
1580
1581 static u16 domain_id_alloc(void)
1582 {
1583         unsigned long flags;
1584         int id;
1585
1586         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1587         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1588         BUG_ON(id == 0);
1589         if (id > 0 && id < MAX_DOMAIN_ID)
1590                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1591         else
1592                 id = 0;
1593         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1594
1595         return id;
1596 }
1597
1598 static void domain_id_free(int id)
1599 {
1600         unsigned long flags;
1601
1602         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1603         if (id > 0 && id < MAX_DOMAIN_ID)
1604                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1605         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1606 }
1607
1608 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1609 static void free_pt_##LVL (unsigned long __pt)                  \
1610 {                                                               \
1611         unsigned long p;                                        \
1612         u64 *pt;                                                \
1613         int i;                                                  \
1614                                                                 \
1615         pt = (u64 *)__pt;                                       \
1616                                                                 \
1617         for (i = 0; i < 512; ++i) {                             \
1618                 /* PTE present? */                              \
1619                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1620                         continue;                               \
1621                                                                 \
1622                 /* Large PTE? */                                \
1623                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1624                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1625                         continue;                               \
1626                                                                 \
1627                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1628                 FN(p);                                          \
1629         }                                                       \
1630         free_page((unsigned long)pt);                           \
1631 }
1632
1633 DEFINE_FREE_PT_FN(l2, free_page)
1634 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1635 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1636 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1637 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1638
1639 static void free_pagetable(struct protection_domain *domain)
1640 {
1641         unsigned long root = (unsigned long)domain->pt_root;
1642
1643         switch (domain->mode) {
1644         case PAGE_MODE_NONE:
1645                 break;
1646         case PAGE_MODE_1_LEVEL:
1647                 free_page(root);
1648                 break;
1649         case PAGE_MODE_2_LEVEL:
1650                 free_pt_l2(root);
1651                 break;
1652         case PAGE_MODE_3_LEVEL:
1653                 free_pt_l3(root);
1654                 break;
1655         case PAGE_MODE_4_LEVEL:
1656                 free_pt_l4(root);
1657                 break;
1658         case PAGE_MODE_5_LEVEL:
1659                 free_pt_l5(root);
1660                 break;
1661         case PAGE_MODE_6_LEVEL:
1662                 free_pt_l6(root);
1663                 break;
1664         default:
1665                 BUG();
1666         }
1667 }
1668
1669 static void free_gcr3_tbl_level1(u64 *tbl)
1670 {
1671         u64 *ptr;
1672         int i;
1673
1674         for (i = 0; i < 512; ++i) {
1675                 if (!(tbl[i] & GCR3_VALID))
1676                         continue;
1677
1678                 ptr = __va(tbl[i] & PAGE_MASK);
1679
1680                 free_page((unsigned long)ptr);
1681         }
1682 }
1683
1684 static void free_gcr3_tbl_level2(u64 *tbl)
1685 {
1686         u64 *ptr;
1687         int i;
1688
1689         for (i = 0; i < 512; ++i) {
1690                 if (!(tbl[i] & GCR3_VALID))
1691                         continue;
1692
1693                 ptr = __va(tbl[i] & PAGE_MASK);
1694
1695                 free_gcr3_tbl_level1(ptr);
1696         }
1697 }
1698
1699 static void free_gcr3_table(struct protection_domain *domain)
1700 {
1701         if (domain->glx == 2)
1702                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1703         else if (domain->glx == 1)
1704                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1705         else
1706                 BUG_ON(domain->glx != 0);
1707
1708         free_page((unsigned long)domain->gcr3_tbl);
1709 }
1710
1711 /*
1712  * Free a domain, only used if something went wrong in the
1713  * allocation path and we need to free an already allocated page table
1714  */
1715 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1716 {
1717         if (!dom)
1718                 return;
1719
1720         del_domain_from_list(&dom->domain);
1721
1722         put_iova_domain(&dom->iovad);
1723
1724         free_pagetable(&dom->domain);
1725
1726         if (dom->domain.id)
1727                 domain_id_free(dom->domain.id);
1728
1729         kfree(dom);
1730 }
1731
1732 /*
1733  * Allocates a new protection domain usable for the dma_ops functions.
1734  * It also initializes the page table and the address allocator data
1735  * structures required for the dma_ops interface
1736  */
1737 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1738 {
1739         struct dma_ops_domain *dma_dom;
1740
1741         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1742         if (!dma_dom)
1743                 return NULL;
1744
1745         if (protection_domain_init(&dma_dom->domain))
1746                 goto free_dma_dom;
1747
1748         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1749         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1750         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1751         if (!dma_dom->domain.pt_root)
1752                 goto free_dma_dom;
1753
1754         init_iova_domain(&dma_dom->iovad, PAGE_SIZE,
1755                          IOVA_START_PFN, DMA_32BIT_PFN);
1756
1757         /* Initialize reserved ranges */
1758         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1759
1760         add_domain_to_list(&dma_dom->domain);
1761
1762         return dma_dom;
1763
1764 free_dma_dom:
1765         dma_ops_domain_free(dma_dom);
1766
1767         return NULL;
1768 }
1769
1770 /*
1771  * little helper function to check whether a given protection domain is a
1772  * dma_ops domain
1773  */
1774 static bool dma_ops_domain(struct protection_domain *domain)
1775 {
1776         return domain->flags & PD_DMA_OPS_MASK;
1777 }
1778
1779 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
1780 {
1781         u64 pte_root = 0;
1782         u64 flags = 0;
1783
1784         if (domain->mode != PAGE_MODE_NONE)
1785                 pte_root = virt_to_phys(domain->pt_root);
1786
1787         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1788                     << DEV_ENTRY_MODE_SHIFT;
1789         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
1790
1791         flags = amd_iommu_dev_table[devid].data[1];
1792
1793         if (ats)
1794                 flags |= DTE_FLAG_IOTLB;
1795
1796         if (domain->flags & PD_IOMMUV2_MASK) {
1797                 u64 gcr3 = __pa(domain->gcr3_tbl);
1798                 u64 glx  = domain->glx;
1799                 u64 tmp;
1800
1801                 pte_root |= DTE_FLAG_GV;
1802                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1803
1804                 /* First mask out possible old values for GCR3 table */
1805                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1806                 flags    &= ~tmp;
1807
1808                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1809                 flags    &= ~tmp;
1810
1811                 /* Encode GCR3 table into DTE */
1812                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1813                 pte_root |= tmp;
1814
1815                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1816                 flags    |= tmp;
1817
1818                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1819                 flags    |= tmp;
1820         }
1821
1822         flags &= ~(0xffffUL);
1823         flags |= domain->id;
1824
1825         amd_iommu_dev_table[devid].data[1]  = flags;
1826         amd_iommu_dev_table[devid].data[0]  = pte_root;
1827 }
1828
1829 static void clear_dte_entry(u16 devid)
1830 {
1831         /* remove entry from the device table seen by the hardware */
1832         amd_iommu_dev_table[devid].data[0]  = IOMMU_PTE_P | IOMMU_PTE_TV;
1833         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1834
1835         amd_iommu_apply_erratum_63(devid);
1836 }
1837
1838 static void do_attach(struct iommu_dev_data *dev_data,
1839                       struct protection_domain *domain)
1840 {
1841         struct amd_iommu *iommu;
1842         u16 alias;
1843         bool ats;
1844
1845         iommu = amd_iommu_rlookup_table[dev_data->devid];
1846         alias = dev_data->alias;
1847         ats   = dev_data->ats.enabled;
1848
1849         /* Update data structures */
1850         dev_data->domain = domain;
1851         list_add(&dev_data->list, &domain->dev_list);
1852
1853         /* Do reference counting */
1854         domain->dev_iommu[iommu->index] += 1;
1855         domain->dev_cnt                 += 1;
1856
1857         /* Update device table */
1858         set_dte_entry(dev_data->devid, domain, ats);
1859         if (alias != dev_data->devid)
1860                 set_dte_entry(alias, domain, ats);
1861
1862         device_flush_dte(dev_data);
1863 }
1864
1865 static void do_detach(struct iommu_dev_data *dev_data)
1866 {
1867         struct amd_iommu *iommu;
1868         u16 alias;
1869
1870         /*
1871          * First check if the device is still attached. It might already
1872          * be detached from its domain because the generic
1873          * iommu_detach_group code detached it and we try again here in
1874          * our alias handling.
1875          */
1876         if (!dev_data->domain)
1877                 return;
1878
1879         iommu = amd_iommu_rlookup_table[dev_data->devid];
1880         alias = dev_data->alias;
1881
1882         /* decrease reference counters */
1883         dev_data->domain->dev_iommu[iommu->index] -= 1;
1884         dev_data->domain->dev_cnt                 -= 1;
1885
1886         /* Update data structures */
1887         dev_data->domain = NULL;
1888         list_del(&dev_data->list);
1889         clear_dte_entry(dev_data->devid);
1890         if (alias != dev_data->devid)
1891                 clear_dte_entry(alias);
1892
1893         /* Flush the DTE entry */
1894         device_flush_dte(dev_data);
1895 }
1896
1897 /*
1898  * If a device is not yet associated with a domain, this function does
1899  * assigns it visible for the hardware
1900  */
1901 static int __attach_device(struct iommu_dev_data *dev_data,
1902                            struct protection_domain *domain)
1903 {
1904         int ret;
1905
1906         /*
1907          * Must be called with IRQs disabled. Warn here to detect early
1908          * when its not.
1909          */
1910         WARN_ON(!irqs_disabled());
1911
1912         /* lock domain */
1913         spin_lock(&domain->lock);
1914
1915         ret = -EBUSY;
1916         if (dev_data->domain != NULL)
1917                 goto out_unlock;
1918
1919         /* Attach alias group root */
1920         do_attach(dev_data, domain);
1921
1922         ret = 0;
1923
1924 out_unlock:
1925
1926         /* ready */
1927         spin_unlock(&domain->lock);
1928
1929         return ret;
1930 }
1931
1932
1933 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1934 {
1935         pci_disable_ats(pdev);
1936         pci_disable_pri(pdev);
1937         pci_disable_pasid(pdev);
1938 }
1939
1940 /* FIXME: Change generic reset-function to do the same */
1941 static int pri_reset_while_enabled(struct pci_dev *pdev)
1942 {
1943         u16 control;
1944         int pos;
1945
1946         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
1947         if (!pos)
1948                 return -EINVAL;
1949
1950         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
1951         control |= PCI_PRI_CTRL_RESET;
1952         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
1953
1954         return 0;
1955 }
1956
1957 static int pdev_iommuv2_enable(struct pci_dev *pdev)
1958 {
1959         bool reset_enable;
1960         int reqs, ret;
1961
1962         /* FIXME: Hardcode number of outstanding requests for now */
1963         reqs = 32;
1964         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
1965                 reqs = 1;
1966         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
1967
1968         /* Only allow access to user-accessible pages */
1969         ret = pci_enable_pasid(pdev, 0);
1970         if (ret)
1971                 goto out_err;
1972
1973         /* First reset the PRI state of the device */
1974         ret = pci_reset_pri(pdev);
1975         if (ret)
1976                 goto out_err;
1977
1978         /* Enable PRI */
1979         ret = pci_enable_pri(pdev, reqs);
1980         if (ret)
1981                 goto out_err;
1982
1983         if (reset_enable) {
1984                 ret = pri_reset_while_enabled(pdev);
1985                 if (ret)
1986                         goto out_err;
1987         }
1988
1989         ret = pci_enable_ats(pdev, PAGE_SHIFT);
1990         if (ret)
1991                 goto out_err;
1992
1993         return 0;
1994
1995 out_err:
1996         pci_disable_pri(pdev);
1997         pci_disable_pasid(pdev);
1998
1999         return ret;
2000 }
2001
2002 /* FIXME: Move this to PCI code */
2003 #define PCI_PRI_TLP_OFF         (1 << 15)
2004
2005 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2006 {
2007         u16 status;
2008         int pos;
2009
2010         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2011         if (!pos)
2012                 return false;
2013
2014         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2015
2016         return (status & PCI_PRI_TLP_OFF) ? true : false;
2017 }
2018
2019 /*
2020  * If a device is not yet associated with a domain, this function
2021  * assigns it visible for the hardware
2022  */
2023 static int attach_device(struct device *dev,
2024                          struct protection_domain *domain)
2025 {
2026         struct pci_dev *pdev;
2027         struct iommu_dev_data *dev_data;
2028         unsigned long flags;
2029         int ret;
2030
2031         dev_data = get_dev_data(dev);
2032
2033         if (!dev_is_pci(dev))
2034                 goto skip_ats_check;
2035
2036         pdev = to_pci_dev(dev);
2037         if (domain->flags & PD_IOMMUV2_MASK) {
2038                 if (!dev_data->passthrough)
2039                         return -EINVAL;
2040
2041                 if (dev_data->iommu_v2) {
2042                         if (pdev_iommuv2_enable(pdev) != 0)
2043                                 return -EINVAL;
2044
2045                         dev_data->ats.enabled = true;
2046                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2047                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2048                 }
2049         } else if (amd_iommu_iotlb_sup &&
2050                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2051                 dev_data->ats.enabled = true;
2052                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2053         }
2054
2055 skip_ats_check:
2056         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2057         ret = __attach_device(dev_data, domain);
2058         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2059
2060         /*
2061          * We might boot into a crash-kernel here. The crashed kernel
2062          * left the caches in the IOMMU dirty. So we have to flush
2063          * here to evict all dirty stuff.
2064          */
2065         domain_flush_tlb_pde(domain);
2066
2067         return ret;
2068 }
2069
2070 /*
2071  * Removes a device from a protection domain (unlocked)
2072  */
2073 static void __detach_device(struct iommu_dev_data *dev_data)
2074 {
2075         struct protection_domain *domain;
2076
2077         /*
2078          * Must be called with IRQs disabled. Warn here to detect early
2079          * when its not.
2080          */
2081         WARN_ON(!irqs_disabled());
2082
2083         if (WARN_ON(!dev_data->domain))
2084                 return;
2085
2086         domain = dev_data->domain;
2087
2088         spin_lock(&domain->lock);
2089
2090         do_detach(dev_data);
2091
2092         spin_unlock(&domain->lock);
2093 }
2094
2095 /*
2096  * Removes a device from a protection domain (with devtable_lock held)
2097  */
2098 static void detach_device(struct device *dev)
2099 {
2100         struct protection_domain *domain;
2101         struct iommu_dev_data *dev_data;
2102         unsigned long flags;
2103
2104         dev_data = get_dev_data(dev);
2105         domain   = dev_data->domain;
2106
2107         /* lock device table */
2108         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2109         __detach_device(dev_data);
2110         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2111
2112         if (!dev_is_pci(dev))
2113                 return;
2114
2115         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2116                 pdev_iommuv2_disable(to_pci_dev(dev));
2117         else if (dev_data->ats.enabled)
2118                 pci_disable_ats(to_pci_dev(dev));
2119
2120         dev_data->ats.enabled = false;
2121 }
2122
2123 static int amd_iommu_add_device(struct device *dev)
2124 {
2125         struct iommu_dev_data *dev_data;
2126         struct iommu_domain *domain;
2127         struct amd_iommu *iommu;
2128         int ret, devid;
2129
2130         if (!check_device(dev) || get_dev_data(dev))
2131                 return 0;
2132
2133         devid = get_device_id(dev);
2134         if (devid < 0)
2135                 return devid;
2136
2137         iommu = amd_iommu_rlookup_table[devid];
2138
2139         ret = iommu_init_device(dev);
2140         if (ret) {
2141                 if (ret != -ENOTSUPP)
2142                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2143                                 dev_name(dev));
2144
2145                 iommu_ignore_device(dev);
2146                 dev->archdata.dma_ops = &nommu_dma_ops;
2147                 goto out;
2148         }
2149         init_iommu_group(dev);
2150
2151         dev_data = get_dev_data(dev);
2152
2153         BUG_ON(!dev_data);
2154
2155         if (iommu_pass_through || dev_data->iommu_v2)
2156                 iommu_request_dm_for_dev(dev);
2157
2158         /* Domains are initialized for this device - have a look what we ended up with */
2159         domain = iommu_get_domain_for_dev(dev);
2160         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2161                 dev_data->passthrough = true;
2162         else
2163                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2164
2165 out:
2166         iommu_completion_wait(iommu);
2167
2168         return 0;
2169 }
2170
2171 static void amd_iommu_remove_device(struct device *dev)
2172 {
2173         struct amd_iommu *iommu;
2174         int devid;
2175
2176         if (!check_device(dev))
2177                 return;
2178
2179         devid = get_device_id(dev);
2180         if (devid < 0)
2181                 return;
2182
2183         iommu = amd_iommu_rlookup_table[devid];
2184
2185         iommu_uninit_device(dev);
2186         iommu_completion_wait(iommu);
2187 }
2188
2189 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2190 {
2191         if (dev_is_pci(dev))
2192                 return pci_device_group(dev);
2193
2194         return acpihid_device_group(dev);
2195 }
2196
2197 /*****************************************************************************
2198  *
2199  * The next functions belong to the dma_ops mapping/unmapping code.
2200  *
2201  *****************************************************************************/
2202
2203 static void __queue_flush(struct flush_queue *queue)
2204 {
2205         struct protection_domain *domain;
2206         unsigned long flags;
2207         int idx;
2208
2209         /* First flush TLB of all known domains */
2210         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
2211         list_for_each_entry(domain, &amd_iommu_pd_list, list)
2212                 domain_flush_tlb(domain);
2213         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
2214
2215         /* Wait until flushes have completed */
2216         domain_flush_complete(NULL);
2217
2218         for (idx = 0; idx < queue->next; ++idx) {
2219                 struct flush_queue_entry *entry;
2220
2221                 entry = queue->entries + idx;
2222
2223                 free_iova_fast(&entry->dma_dom->iovad,
2224                                 entry->iova_pfn,
2225                                 entry->pages);
2226
2227                 /* Not really necessary, just to make sure we catch any bugs */
2228                 entry->dma_dom = NULL;
2229         }
2230
2231         queue->next = 0;
2232 }
2233
2234 static void queue_flush_all(void)
2235 {
2236         int cpu;
2237
2238         for_each_possible_cpu(cpu) {
2239                 struct flush_queue *queue;
2240                 unsigned long flags;
2241
2242                 queue = per_cpu_ptr(&flush_queue, cpu);
2243                 spin_lock_irqsave(&queue->lock, flags);
2244                 if (queue->next > 0)
2245                         __queue_flush(queue);
2246                 spin_unlock_irqrestore(&queue->lock, flags);
2247         }
2248 }
2249
2250 static void queue_flush_timeout(unsigned long unsused)
2251 {
2252         atomic_set(&queue_timer_on, 0);
2253         queue_flush_all();
2254 }
2255
2256 static void queue_add(struct dma_ops_domain *dma_dom,
2257                       unsigned long address, unsigned long pages)
2258 {
2259         struct flush_queue_entry *entry;
2260         struct flush_queue *queue;
2261         unsigned long flags;
2262         int idx;
2263
2264         pages     = __roundup_pow_of_two(pages);
2265         address >>= PAGE_SHIFT;
2266
2267         queue = get_cpu_ptr(&flush_queue);
2268         spin_lock_irqsave(&queue->lock, flags);
2269
2270         if (queue->next == FLUSH_QUEUE_SIZE)
2271                 __queue_flush(queue);
2272
2273         idx   = queue->next++;
2274         entry = queue->entries + idx;
2275
2276         entry->iova_pfn = address;
2277         entry->pages    = pages;
2278         entry->dma_dom  = dma_dom;
2279
2280         spin_unlock_irqrestore(&queue->lock, flags);
2281
2282         if (atomic_cmpxchg(&queue_timer_on, 0, 1) == 0)
2283                 mod_timer(&queue_timer, jiffies + msecs_to_jiffies(10));
2284
2285         put_cpu_ptr(&flush_queue);
2286 }
2287
2288
2289 /*
2290  * In the dma_ops path we only have the struct device. This function
2291  * finds the corresponding IOMMU, the protection domain and the
2292  * requestor id for a given device.
2293  * If the device is not yet associated with a domain this is also done
2294  * in this function.
2295  */
2296 static struct protection_domain *get_domain(struct device *dev)
2297 {
2298         struct protection_domain *domain;
2299
2300         if (!check_device(dev))
2301                 return ERR_PTR(-EINVAL);
2302
2303         domain = get_dev_data(dev)->domain;
2304         if (!dma_ops_domain(domain))
2305                 return ERR_PTR(-EBUSY);
2306
2307         return domain;
2308 }
2309
2310 static void update_device_table(struct protection_domain *domain)
2311 {
2312         struct iommu_dev_data *dev_data;
2313
2314         list_for_each_entry(dev_data, &domain->dev_list, list) {
2315                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2316
2317                 if (dev_data->devid == dev_data->alias)
2318                         continue;
2319
2320                 /* There is an alias, update device table entry for it */
2321                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled);
2322         }
2323 }
2324
2325 static void update_domain(struct protection_domain *domain)
2326 {
2327         if (!domain->updated)
2328                 return;
2329
2330         update_device_table(domain);
2331
2332         domain_flush_devices(domain);
2333         domain_flush_tlb_pde(domain);
2334
2335         domain->updated = false;
2336 }
2337
2338 static int dir2prot(enum dma_data_direction direction)
2339 {
2340         if (direction == DMA_TO_DEVICE)
2341                 return IOMMU_PROT_IR;
2342         else if (direction == DMA_FROM_DEVICE)
2343                 return IOMMU_PROT_IW;
2344         else if (direction == DMA_BIDIRECTIONAL)
2345                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2346         else
2347                 return 0;
2348 }
2349 /*
2350  * This function contains common code for mapping of a physically
2351  * contiguous memory region into DMA address space. It is used by all
2352  * mapping functions provided with this IOMMU driver.
2353  * Must be called with the domain lock held.
2354  */
2355 static dma_addr_t __map_single(struct device *dev,
2356                                struct dma_ops_domain *dma_dom,
2357                                phys_addr_t paddr,
2358                                size_t size,
2359                                enum dma_data_direction direction,
2360                                u64 dma_mask)
2361 {
2362         dma_addr_t offset = paddr & ~PAGE_MASK;
2363         dma_addr_t address, start, ret;
2364         unsigned int pages;
2365         int prot = 0;
2366         int i;
2367
2368         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2369         paddr &= PAGE_MASK;
2370
2371         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2372         if (address == DMA_ERROR_CODE)
2373                 goto out;
2374
2375         prot = dir2prot(direction);
2376
2377         start = address;
2378         for (i = 0; i < pages; ++i) {
2379                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2380                                      PAGE_SIZE, prot, GFP_ATOMIC);
2381                 if (ret)
2382                         goto out_unmap;
2383
2384                 paddr += PAGE_SIZE;
2385                 start += PAGE_SIZE;
2386         }
2387         address += offset;
2388
2389         if (unlikely(amd_iommu_np_cache)) {
2390                 domain_flush_pages(&dma_dom->domain, address, size);
2391                 domain_flush_complete(&dma_dom->domain);
2392         }
2393
2394 out:
2395         return address;
2396
2397 out_unmap:
2398
2399         for (--i; i >= 0; --i) {
2400                 start -= PAGE_SIZE;
2401                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2402         }
2403
2404         domain_flush_tlb(&dma_dom->domain);
2405         domain_flush_complete(&dma_dom->domain);
2406
2407         dma_ops_free_iova(dma_dom, address, pages);
2408
2409         return DMA_ERROR_CODE;
2410 }
2411
2412 /*
2413  * Does the reverse of the __map_single function. Must be called with
2414  * the domain lock held too
2415  */
2416 static void __unmap_single(struct dma_ops_domain *dma_dom,
2417                            dma_addr_t dma_addr,
2418                            size_t size,
2419                            int dir)
2420 {
2421         dma_addr_t flush_addr;
2422         dma_addr_t i, start;
2423         unsigned int pages;
2424
2425         flush_addr = dma_addr;
2426         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2427         dma_addr &= PAGE_MASK;
2428         start = dma_addr;
2429
2430         for (i = 0; i < pages; ++i) {
2431                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2432                 start += PAGE_SIZE;
2433         }
2434
2435         if (amd_iommu_unmap_flush) {
2436                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2437                 domain_flush_tlb(&dma_dom->domain);
2438                 domain_flush_complete(&dma_dom->domain);
2439         } else {
2440                 queue_add(dma_dom, dma_addr, pages);
2441         }
2442 }
2443
2444 /*
2445  * The exported map_single function for dma_ops.
2446  */
2447 static dma_addr_t map_page(struct device *dev, struct page *page,
2448                            unsigned long offset, size_t size,
2449                            enum dma_data_direction dir,
2450                            unsigned long attrs)
2451 {
2452         phys_addr_t paddr = page_to_phys(page) + offset;
2453         struct protection_domain *domain;
2454         struct dma_ops_domain *dma_dom;
2455         u64 dma_mask;
2456
2457         domain = get_domain(dev);
2458         if (PTR_ERR(domain) == -EINVAL)
2459                 return (dma_addr_t)paddr;
2460         else if (IS_ERR(domain))
2461                 return DMA_ERROR_CODE;
2462
2463         dma_mask = *dev->dma_mask;
2464         dma_dom = to_dma_ops_domain(domain);
2465
2466         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2467 }
2468
2469 /*
2470  * The exported unmap_single function for dma_ops.
2471  */
2472 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2473                        enum dma_data_direction dir, unsigned long attrs)
2474 {
2475         struct protection_domain *domain;
2476         struct dma_ops_domain *dma_dom;
2477
2478         domain = get_domain(dev);
2479         if (IS_ERR(domain))
2480                 return;
2481
2482         dma_dom = to_dma_ops_domain(domain);
2483
2484         __unmap_single(dma_dom, dma_addr, size, dir);
2485 }
2486
2487 static int sg_num_pages(struct device *dev,
2488                         struct scatterlist *sglist,
2489                         int nelems)
2490 {
2491         unsigned long mask, boundary_size;
2492         struct scatterlist *s;
2493         int i, npages = 0;
2494
2495         mask          = dma_get_seg_boundary(dev);
2496         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2497                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2498
2499         for_each_sg(sglist, s, nelems, i) {
2500                 int p, n;
2501
2502                 s->dma_address = npages << PAGE_SHIFT;
2503                 p = npages % boundary_size;
2504                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2505                 if (p + n > boundary_size)
2506                         npages += boundary_size - p;
2507                 npages += n;
2508         }
2509
2510         return npages;
2511 }
2512
2513 /*
2514  * The exported map_sg function for dma_ops (handles scatter-gather
2515  * lists).
2516  */
2517 static int map_sg(struct device *dev, struct scatterlist *sglist,
2518                   int nelems, enum dma_data_direction direction,
2519                   unsigned long attrs)
2520 {
2521         int mapped_pages = 0, npages = 0, prot = 0, i;
2522         struct protection_domain *domain;
2523         struct dma_ops_domain *dma_dom;
2524         struct scatterlist *s;
2525         unsigned long address;
2526         u64 dma_mask;
2527
2528         domain = get_domain(dev);
2529         if (IS_ERR(domain))
2530                 return 0;
2531
2532         dma_dom  = to_dma_ops_domain(domain);
2533         dma_mask = *dev->dma_mask;
2534
2535         npages = sg_num_pages(dev, sglist, nelems);
2536
2537         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2538         if (address == DMA_ERROR_CODE)
2539                 goto out_err;
2540
2541         prot = dir2prot(direction);
2542
2543         /* Map all sg entries */
2544         for_each_sg(sglist, s, nelems, i) {
2545                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2546
2547                 for (j = 0; j < pages; ++j) {
2548                         unsigned long bus_addr, phys_addr;
2549                         int ret;
2550
2551                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2552                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2553                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2554                         if (ret)
2555                                 goto out_unmap;
2556
2557                         mapped_pages += 1;
2558                 }
2559         }
2560
2561         /* Everything is mapped - write the right values into s->dma_address */
2562         for_each_sg(sglist, s, nelems, i) {
2563                 s->dma_address += address + s->offset;
2564                 s->dma_length   = s->length;
2565         }
2566
2567         return nelems;
2568
2569 out_unmap:
2570         pr_err("%s: IOMMU mapping error in map_sg (io-pages: %d)\n",
2571                dev_name(dev), npages);
2572
2573         for_each_sg(sglist, s, nelems, i) {
2574                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2575
2576                 for (j = 0; j < pages; ++j) {
2577                         unsigned long bus_addr;
2578
2579                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2580                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2581
2582                         if (--mapped_pages)
2583                                 goto out_free_iova;
2584                 }
2585         }
2586
2587 out_free_iova:
2588         free_iova_fast(&dma_dom->iovad, address, npages);
2589
2590 out_err:
2591         return 0;
2592 }
2593
2594 /*
2595  * The exported map_sg function for dma_ops (handles scatter-gather
2596  * lists).
2597  */
2598 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2599                      int nelems, enum dma_data_direction dir,
2600                      unsigned long attrs)
2601 {
2602         struct protection_domain *domain;
2603         struct dma_ops_domain *dma_dom;
2604         unsigned long startaddr;
2605         int npages = 2;
2606
2607         domain = get_domain(dev);
2608         if (IS_ERR(domain))
2609                 return;
2610
2611         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2612         dma_dom   = to_dma_ops_domain(domain);
2613         npages    = sg_num_pages(dev, sglist, nelems);
2614
2615         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2616 }
2617
2618 /*
2619  * The exported alloc_coherent function for dma_ops.
2620  */
2621 static void *alloc_coherent(struct device *dev, size_t size,
2622                             dma_addr_t *dma_addr, gfp_t flag,
2623                             unsigned long attrs)
2624 {
2625         u64 dma_mask = dev->coherent_dma_mask;
2626         struct protection_domain *domain;
2627         struct dma_ops_domain *dma_dom;
2628         struct page *page;
2629
2630         domain = get_domain(dev);
2631         if (PTR_ERR(domain) == -EINVAL) {
2632                 page = alloc_pages(flag, get_order(size));
2633                 *dma_addr = page_to_phys(page);
2634                 return page_address(page);
2635         } else if (IS_ERR(domain))
2636                 return NULL;
2637
2638         dma_dom   = to_dma_ops_domain(domain);
2639         size      = PAGE_ALIGN(size);
2640         dma_mask  = dev->coherent_dma_mask;
2641         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2642         flag     |= __GFP_ZERO;
2643
2644         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2645         if (!page) {
2646                 if (!gfpflags_allow_blocking(flag))
2647                         return NULL;
2648
2649                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2650                                                  get_order(size));
2651                 if (!page)
2652                         return NULL;
2653         }
2654
2655         if (!dma_mask)
2656                 dma_mask = *dev->dma_mask;
2657
2658         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2659                                  size, DMA_BIDIRECTIONAL, dma_mask);
2660
2661         if (*dma_addr == DMA_ERROR_CODE)
2662                 goto out_free;
2663
2664         return page_address(page);
2665
2666 out_free:
2667
2668         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2669                 __free_pages(page, get_order(size));
2670
2671         return NULL;
2672 }
2673
2674 /*
2675  * The exported free_coherent function for dma_ops.
2676  */
2677 static void free_coherent(struct device *dev, size_t size,
2678                           void *virt_addr, dma_addr_t dma_addr,
2679                           unsigned long attrs)
2680 {
2681         struct protection_domain *domain;
2682         struct dma_ops_domain *dma_dom;
2683         struct page *page;
2684
2685         page = virt_to_page(virt_addr);
2686         size = PAGE_ALIGN(size);
2687
2688         domain = get_domain(dev);
2689         if (IS_ERR(domain))
2690                 goto free_mem;
2691
2692         dma_dom = to_dma_ops_domain(domain);
2693
2694         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2695
2696 free_mem:
2697         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2698                 __free_pages(page, get_order(size));
2699 }
2700
2701 /*
2702  * This function is called by the DMA layer to find out if we can handle a
2703  * particular device. It is part of the dma_ops.
2704  */
2705 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2706 {
2707         return check_device(dev);
2708 }
2709
2710 static struct dma_map_ops amd_iommu_dma_ops = {
2711         .alloc          = alloc_coherent,
2712         .free           = free_coherent,
2713         .map_page       = map_page,
2714         .unmap_page     = unmap_page,
2715         .map_sg         = map_sg,
2716         .unmap_sg       = unmap_sg,
2717         .dma_supported  = amd_iommu_dma_supported,
2718 };
2719
2720 static int init_reserved_iova_ranges(void)
2721 {
2722         struct pci_dev *pdev = NULL;
2723         struct iova *val;
2724
2725         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE,
2726                          IOVA_START_PFN, DMA_32BIT_PFN);
2727
2728         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2729                           &reserved_rbtree_key);
2730
2731         /* MSI memory range */
2732         val = reserve_iova(&reserved_iova_ranges,
2733                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2734         if (!val) {
2735                 pr_err("Reserving MSI range failed\n");
2736                 return -ENOMEM;
2737         }
2738
2739         /* HT memory range */
2740         val = reserve_iova(&reserved_iova_ranges,
2741                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2742         if (!val) {
2743                 pr_err("Reserving HT range failed\n");
2744                 return -ENOMEM;
2745         }
2746
2747         /*
2748          * Memory used for PCI resources
2749          * FIXME: Check whether we can reserve the PCI-hole completly
2750          */
2751         for_each_pci_dev(pdev) {
2752                 int i;
2753
2754                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2755                         struct resource *r = &pdev->resource[i];
2756
2757                         if (!(r->flags & IORESOURCE_MEM))
2758                                 continue;
2759
2760                         val = reserve_iova(&reserved_iova_ranges,
2761                                            IOVA_PFN(r->start),
2762                                            IOVA_PFN(r->end));
2763                         if (!val) {
2764                                 pr_err("Reserve pci-resource range failed\n");
2765                                 return -ENOMEM;
2766                         }
2767                 }
2768         }
2769
2770         return 0;
2771 }
2772
2773 int __init amd_iommu_init_api(void)
2774 {
2775         int ret, cpu, err = 0;
2776
2777         ret = iova_cache_get();
2778         if (ret)
2779                 return ret;
2780
2781         ret = init_reserved_iova_ranges();
2782         if (ret)
2783                 return ret;
2784
2785         for_each_possible_cpu(cpu) {
2786                 struct flush_queue *queue = per_cpu_ptr(&flush_queue, cpu);
2787
2788                 queue->entries = kzalloc(FLUSH_QUEUE_SIZE *
2789                                          sizeof(*queue->entries),
2790                                          GFP_KERNEL);
2791                 if (!queue->entries)
2792                         goto out_put_iova;
2793
2794                 spin_lock_init(&queue->lock);
2795         }
2796
2797         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2798         if (err)
2799                 return err;
2800 #ifdef CONFIG_ARM_AMBA
2801         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2802         if (err)
2803                 return err;
2804 #endif
2805         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2806         if (err)
2807                 return err;
2808         return 0;
2809
2810 out_put_iova:
2811         for_each_possible_cpu(cpu) {
2812                 struct flush_queue *queue = per_cpu_ptr(&flush_queue, cpu);
2813
2814                 kfree(queue->entries);
2815         }
2816
2817         return -ENOMEM;
2818 }
2819
2820 int __init amd_iommu_init_dma_ops(void)
2821 {
2822         setup_timer(&queue_timer, queue_flush_timeout, 0);
2823         atomic_set(&queue_timer_on, 0);
2824
2825         swiotlb        = iommu_pass_through ? 1 : 0;
2826         iommu_detected = 1;
2827
2828         /*
2829          * In case we don't initialize SWIOTLB (actually the common case
2830          * when AMD IOMMU is enabled), make sure there are global
2831          * dma_ops set as a fall-back for devices not handled by this
2832          * driver (for example non-PCI devices).
2833          */
2834         if (!swiotlb)
2835                 dma_ops = &nommu_dma_ops;
2836
2837         if (amd_iommu_unmap_flush)
2838                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2839         else
2840                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2841
2842         return 0;
2843
2844 }
2845
2846 /*****************************************************************************
2847  *
2848  * The following functions belong to the exported interface of AMD IOMMU
2849  *
2850  * This interface allows access to lower level functions of the IOMMU
2851  * like protection domain handling and assignement of devices to domains
2852  * which is not possible with the dma_ops interface.
2853  *
2854  *****************************************************************************/
2855
2856 static void cleanup_domain(struct protection_domain *domain)
2857 {
2858         struct iommu_dev_data *entry;
2859         unsigned long flags;
2860
2861         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2862
2863         while (!list_empty(&domain->dev_list)) {
2864                 entry = list_first_entry(&domain->dev_list,
2865                                          struct iommu_dev_data, list);
2866                 __detach_device(entry);
2867         }
2868
2869         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2870 }
2871
2872 static void protection_domain_free(struct protection_domain *domain)
2873 {
2874         if (!domain)
2875                 return;
2876
2877         del_domain_from_list(domain);
2878
2879         if (domain->id)
2880                 domain_id_free(domain->id);
2881
2882         kfree(domain);
2883 }
2884
2885 static int protection_domain_init(struct protection_domain *domain)
2886 {
2887         spin_lock_init(&domain->lock);
2888         mutex_init(&domain->api_lock);
2889         domain->id = domain_id_alloc();
2890         if (!domain->id)
2891                 return -ENOMEM;
2892         INIT_LIST_HEAD(&domain->dev_list);
2893
2894         return 0;
2895 }
2896
2897 static struct protection_domain *protection_domain_alloc(void)
2898 {
2899         struct protection_domain *domain;
2900
2901         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2902         if (!domain)
2903                 return NULL;
2904
2905         if (protection_domain_init(domain))
2906                 goto out_err;
2907
2908         add_domain_to_list(domain);
2909
2910         return domain;
2911
2912 out_err:
2913         kfree(domain);
2914
2915         return NULL;
2916 }
2917
2918 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2919 {
2920         struct protection_domain *pdomain;
2921         struct dma_ops_domain *dma_domain;
2922
2923         switch (type) {
2924         case IOMMU_DOMAIN_UNMANAGED:
2925                 pdomain = protection_domain_alloc();
2926                 if (!pdomain)
2927                         return NULL;
2928
2929                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2930                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2931                 if (!pdomain->pt_root) {
2932                         protection_domain_free(pdomain);
2933                         return NULL;
2934                 }
2935
2936                 pdomain->domain.geometry.aperture_start = 0;
2937                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2938                 pdomain->domain.geometry.force_aperture = true;
2939
2940                 break;
2941         case IOMMU_DOMAIN_DMA:
2942                 dma_domain = dma_ops_domain_alloc();
2943                 if (!dma_domain) {
2944                         pr_err("AMD-Vi: Failed to allocate\n");
2945                         return NULL;
2946                 }
2947                 pdomain = &dma_domain->domain;
2948                 break;
2949         case IOMMU_DOMAIN_IDENTITY:
2950                 pdomain = protection_domain_alloc();
2951                 if (!pdomain)
2952                         return NULL;
2953
2954                 pdomain->mode = PAGE_MODE_NONE;
2955                 break;
2956         default:
2957                 return NULL;
2958         }
2959
2960         return &pdomain->domain;
2961 }
2962
2963 static void amd_iommu_domain_free(struct iommu_domain *dom)
2964 {
2965         struct protection_domain *domain;
2966         struct dma_ops_domain *dma_dom;
2967
2968         domain = to_pdomain(dom);
2969
2970         if (domain->dev_cnt > 0)
2971                 cleanup_domain(domain);
2972
2973         BUG_ON(domain->dev_cnt != 0);
2974
2975         if (!dom)
2976                 return;
2977
2978         switch (dom->type) {
2979         case IOMMU_DOMAIN_DMA:
2980                 /*
2981                  * First make sure the domain is no longer referenced from the
2982                  * flush queue
2983                  */
2984                 queue_flush_all();
2985
2986                 /* Now release the domain */
2987                 dma_dom = to_dma_ops_domain(domain);
2988                 dma_ops_domain_free(dma_dom);
2989                 break;
2990         default:
2991                 if (domain->mode != PAGE_MODE_NONE)
2992                         free_pagetable(domain);
2993
2994                 if (domain->flags & PD_IOMMUV2_MASK)
2995                         free_gcr3_table(domain);
2996
2997                 protection_domain_free(domain);
2998                 break;
2999         }
3000 }
3001
3002 static void amd_iommu_detach_device(struct iommu_domain *dom,
3003                                     struct device *dev)
3004 {
3005         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3006         struct amd_iommu *iommu;
3007         int devid;
3008
3009         if (!check_device(dev))
3010                 return;
3011
3012         devid = get_device_id(dev);
3013         if (devid < 0)
3014                 return;
3015
3016         if (dev_data->domain != NULL)
3017                 detach_device(dev);
3018
3019         iommu = amd_iommu_rlookup_table[devid];
3020         if (!iommu)
3021                 return;
3022
3023 #ifdef CONFIG_IRQ_REMAP
3024         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3025             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3026                 dev_data->use_vapic = 0;
3027 #endif
3028
3029         iommu_completion_wait(iommu);
3030 }
3031
3032 static int amd_iommu_attach_device(struct iommu_domain *dom,
3033                                    struct device *dev)
3034 {
3035         struct protection_domain *domain = to_pdomain(dom);
3036         struct iommu_dev_data *dev_data;
3037         struct amd_iommu *iommu;
3038         int ret;
3039
3040         if (!check_device(dev))
3041                 return -EINVAL;
3042
3043         dev_data = dev->archdata.iommu;
3044
3045         iommu = amd_iommu_rlookup_table[dev_data->devid];
3046         if (!iommu)
3047                 return -EINVAL;
3048
3049         if (dev_data->domain)
3050                 detach_device(dev);
3051
3052         ret = attach_device(dev, domain);
3053
3054 #ifdef CONFIG_IRQ_REMAP
3055         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3056                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3057                         dev_data->use_vapic = 1;
3058                 else
3059                         dev_data->use_vapic = 0;
3060         }
3061 #endif
3062
3063         iommu_completion_wait(iommu);
3064
3065         return ret;
3066 }
3067
3068 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3069                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3070 {
3071         struct protection_domain *domain = to_pdomain(dom);
3072         int prot = 0;
3073         int ret;
3074
3075         if (domain->mode == PAGE_MODE_NONE)
3076                 return -EINVAL;
3077
3078         if (iommu_prot & IOMMU_READ)
3079                 prot |= IOMMU_PROT_IR;
3080         if (iommu_prot & IOMMU_WRITE)
3081                 prot |= IOMMU_PROT_IW;
3082
3083         mutex_lock(&domain->api_lock);
3084         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3085         mutex_unlock(&domain->api_lock);
3086
3087         return ret;
3088 }
3089
3090 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3091                            size_t page_size)
3092 {
3093         struct protection_domain *domain = to_pdomain(dom);
3094         size_t unmap_size;
3095
3096         if (domain->mode == PAGE_MODE_NONE)
3097                 return -EINVAL;
3098
3099         mutex_lock(&domain->api_lock);
3100         unmap_size = iommu_unmap_page(domain, iova, page_size);
3101         mutex_unlock(&domain->api_lock);
3102
3103         domain_flush_tlb_pde(domain);
3104
3105         return unmap_size;
3106 }
3107
3108 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3109                                           dma_addr_t iova)
3110 {
3111         struct protection_domain *domain = to_pdomain(dom);
3112         unsigned long offset_mask, pte_pgsize;
3113         u64 *pte, __pte;
3114
3115         if (domain->mode == PAGE_MODE_NONE)
3116                 return iova;
3117
3118         pte = fetch_pte(domain, iova, &pte_pgsize);
3119
3120         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3121                 return 0;
3122
3123         offset_mask = pte_pgsize - 1;
3124         __pte       = *pte & PM_ADDR_MASK;
3125
3126         return (__pte & ~offset_mask) | (iova & offset_mask);
3127 }
3128
3129 static bool amd_iommu_capable(enum iommu_cap cap)
3130 {
3131         switch (cap) {
3132         case IOMMU_CAP_CACHE_COHERENCY:
3133                 return true;
3134         case IOMMU_CAP_INTR_REMAP:
3135                 return (irq_remapping_enabled == 1);
3136         case IOMMU_CAP_NOEXEC:
3137                 return false;
3138         }
3139
3140         return false;
3141 }
3142
3143 static void amd_iommu_get_dm_regions(struct device *dev,
3144                                      struct list_head *head)
3145 {
3146         struct unity_map_entry *entry;
3147         int devid;
3148
3149         devid = get_device_id(dev);
3150         if (devid < 0)
3151                 return;
3152
3153         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3154                 struct iommu_dm_region *region;
3155
3156                 if (devid < entry->devid_start || devid > entry->devid_end)
3157                         continue;
3158
3159                 region = kzalloc(sizeof(*region), GFP_KERNEL);
3160                 if (!region) {
3161                         pr_err("Out of memory allocating dm-regions for %s\n",
3162                                 dev_name(dev));
3163                         return;
3164                 }
3165
3166                 region->start = entry->address_start;
3167                 region->length = entry->address_end - entry->address_start;
3168                 if (entry->prot & IOMMU_PROT_IR)
3169                         region->prot |= IOMMU_READ;
3170                 if (entry->prot & IOMMU_PROT_IW)
3171                         region->prot |= IOMMU_WRITE;
3172
3173                 list_add_tail(&region->list, head);
3174         }
3175 }
3176
3177 static void amd_iommu_put_dm_regions(struct device *dev,
3178                                      struct list_head *head)
3179 {
3180         struct iommu_dm_region *entry, *next;
3181
3182         list_for_each_entry_safe(entry, next, head, list)
3183                 kfree(entry);
3184 }
3185
3186 static void amd_iommu_apply_dm_region(struct device *dev,
3187                                       struct iommu_domain *domain,
3188                                       struct iommu_dm_region *region)
3189 {
3190         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3191         unsigned long start, end;
3192
3193         start = IOVA_PFN(region->start);
3194         end   = IOVA_PFN(region->start + region->length);
3195
3196         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3197 }
3198
3199 static const struct iommu_ops amd_iommu_ops = {
3200         .capable = amd_iommu_capable,
3201         .domain_alloc = amd_iommu_domain_alloc,
3202         .domain_free  = amd_iommu_domain_free,
3203         .attach_dev = amd_iommu_attach_device,
3204         .detach_dev = amd_iommu_detach_device,
3205         .map = amd_iommu_map,
3206         .unmap = amd_iommu_unmap,
3207         .map_sg = default_iommu_map_sg,
3208         .iova_to_phys = amd_iommu_iova_to_phys,
3209         .add_device = amd_iommu_add_device,
3210         .remove_device = amd_iommu_remove_device,
3211         .device_group = amd_iommu_device_group,
3212         .get_dm_regions = amd_iommu_get_dm_regions,
3213         .put_dm_regions = amd_iommu_put_dm_regions,
3214         .apply_dm_region = amd_iommu_apply_dm_region,
3215         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3216 };
3217
3218 /*****************************************************************************
3219  *
3220  * The next functions do a basic initialization of IOMMU for pass through
3221  * mode
3222  *
3223  * In passthrough mode the IOMMU is initialized and enabled but not used for
3224  * DMA-API translation.
3225  *
3226  *****************************************************************************/
3227
3228 /* IOMMUv2 specific functions */
3229 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3230 {
3231         return atomic_notifier_chain_register(&ppr_notifier, nb);
3232 }
3233 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3234
3235 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3236 {
3237         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3238 }
3239 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3240
3241 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3242 {
3243         struct protection_domain *domain = to_pdomain(dom);
3244         unsigned long flags;
3245
3246         spin_lock_irqsave(&domain->lock, flags);
3247
3248         /* Update data structure */
3249         domain->mode    = PAGE_MODE_NONE;
3250         domain->updated = true;
3251
3252         /* Make changes visible to IOMMUs */
3253         update_domain(domain);
3254
3255         /* Page-table is not visible to IOMMU anymore, so free it */
3256         free_pagetable(domain);
3257
3258         spin_unlock_irqrestore(&domain->lock, flags);
3259 }
3260 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3261
3262 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3263 {
3264         struct protection_domain *domain = to_pdomain(dom);
3265         unsigned long flags;
3266         int levels, ret;
3267
3268         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3269                 return -EINVAL;
3270
3271         /* Number of GCR3 table levels required */
3272         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3273                 levels += 1;
3274
3275         if (levels > amd_iommu_max_glx_val)
3276                 return -EINVAL;
3277
3278         spin_lock_irqsave(&domain->lock, flags);
3279
3280         /*
3281          * Save us all sanity checks whether devices already in the
3282          * domain support IOMMUv2. Just force that the domain has no
3283          * devices attached when it is switched into IOMMUv2 mode.
3284          */
3285         ret = -EBUSY;
3286         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3287                 goto out;
3288
3289         ret = -ENOMEM;
3290         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3291         if (domain->gcr3_tbl == NULL)
3292                 goto out;
3293
3294         domain->glx      = levels;
3295         domain->flags   |= PD_IOMMUV2_MASK;
3296         domain->updated  = true;
3297
3298         update_domain(domain);
3299
3300         ret = 0;
3301
3302 out:
3303         spin_unlock_irqrestore(&domain->lock, flags);
3304
3305         return ret;
3306 }
3307 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3308
3309 static int __flush_pasid(struct protection_domain *domain, int pasid,
3310                          u64 address, bool size)
3311 {
3312         struct iommu_dev_data *dev_data;
3313         struct iommu_cmd cmd;
3314         int i, ret;
3315
3316         if (!(domain->flags & PD_IOMMUV2_MASK))
3317                 return -EINVAL;
3318
3319         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3320
3321         /*
3322          * IOMMU TLB needs to be flushed before Device TLB to
3323          * prevent device TLB refill from IOMMU TLB
3324          */
3325         for (i = 0; i < amd_iommus_present; ++i) {
3326                 if (domain->dev_iommu[i] == 0)
3327                         continue;
3328
3329                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3330                 if (ret != 0)
3331                         goto out;
3332         }
3333
3334         /* Wait until IOMMU TLB flushes are complete */
3335         domain_flush_complete(domain);
3336
3337         /* Now flush device TLBs */
3338         list_for_each_entry(dev_data, &domain->dev_list, list) {
3339                 struct amd_iommu *iommu;
3340                 int qdep;
3341
3342                 /*
3343                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3344                  * domain.
3345                  */
3346                 if (!dev_data->ats.enabled)
3347                         continue;
3348
3349                 qdep  = dev_data->ats.qdep;
3350                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3351
3352                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3353                                       qdep, address, size);
3354
3355                 ret = iommu_queue_command(iommu, &cmd);
3356                 if (ret != 0)
3357                         goto out;
3358         }
3359
3360         /* Wait until all device TLBs are flushed */
3361         domain_flush_complete(domain);
3362
3363         ret = 0;
3364
3365 out:
3366
3367         return ret;
3368 }
3369
3370 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3371                                   u64 address)
3372 {
3373         return __flush_pasid(domain, pasid, address, false);
3374 }
3375
3376 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3377                          u64 address)
3378 {
3379         struct protection_domain *domain = to_pdomain(dom);
3380         unsigned long flags;
3381         int ret;
3382
3383         spin_lock_irqsave(&domain->lock, flags);
3384         ret = __amd_iommu_flush_page(domain, pasid, address);
3385         spin_unlock_irqrestore(&domain->lock, flags);
3386
3387         return ret;
3388 }
3389 EXPORT_SYMBOL(amd_iommu_flush_page);
3390
3391 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3392 {
3393         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3394                              true);
3395 }
3396
3397 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3398 {
3399         struct protection_domain *domain = to_pdomain(dom);
3400         unsigned long flags;
3401         int ret;
3402
3403         spin_lock_irqsave(&domain->lock, flags);
3404         ret = __amd_iommu_flush_tlb(domain, pasid);
3405         spin_unlock_irqrestore(&domain->lock, flags);
3406
3407         return ret;
3408 }
3409 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3410
3411 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3412 {
3413         int index;
3414         u64 *pte;
3415
3416         while (true) {
3417
3418                 index = (pasid >> (9 * level)) & 0x1ff;
3419                 pte   = &root[index];
3420
3421                 if (level == 0)
3422                         break;
3423
3424                 if (!(*pte & GCR3_VALID)) {
3425                         if (!alloc)
3426                                 return NULL;
3427
3428                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3429                         if (root == NULL)
3430                                 return NULL;
3431
3432                         *pte = __pa(root) | GCR3_VALID;
3433                 }
3434
3435                 root = __va(*pte & PAGE_MASK);
3436
3437                 level -= 1;
3438         }
3439
3440         return pte;
3441 }
3442
3443 static int __set_gcr3(struct protection_domain *domain, int pasid,
3444                       unsigned long cr3)
3445 {
3446         u64 *pte;
3447
3448         if (domain->mode != PAGE_MODE_NONE)
3449                 return -EINVAL;
3450
3451         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3452         if (pte == NULL)
3453                 return -ENOMEM;
3454
3455         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3456
3457         return __amd_iommu_flush_tlb(domain, pasid);
3458 }
3459
3460 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3461 {
3462         u64 *pte;
3463
3464         if (domain->mode != PAGE_MODE_NONE)
3465                 return -EINVAL;
3466
3467         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3468         if (pte == NULL)
3469                 return 0;
3470
3471         *pte = 0;
3472
3473         return __amd_iommu_flush_tlb(domain, pasid);
3474 }
3475
3476 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3477                               unsigned long cr3)
3478 {
3479         struct protection_domain *domain = to_pdomain(dom);
3480         unsigned long flags;
3481         int ret;
3482
3483         spin_lock_irqsave(&domain->lock, flags);
3484         ret = __set_gcr3(domain, pasid, cr3);
3485         spin_unlock_irqrestore(&domain->lock, flags);
3486
3487         return ret;
3488 }
3489 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3490
3491 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3492 {
3493         struct protection_domain *domain = to_pdomain(dom);
3494         unsigned long flags;
3495         int ret;
3496
3497         spin_lock_irqsave(&domain->lock, flags);
3498         ret = __clear_gcr3(domain, pasid);
3499         spin_unlock_irqrestore(&domain->lock, flags);
3500
3501         return ret;
3502 }
3503 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3504
3505 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3506                            int status, int tag)
3507 {
3508         struct iommu_dev_data *dev_data;
3509         struct amd_iommu *iommu;
3510         struct iommu_cmd cmd;
3511
3512         dev_data = get_dev_data(&pdev->dev);
3513         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3514
3515         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3516                            tag, dev_data->pri_tlp);
3517
3518         return iommu_queue_command(iommu, &cmd);
3519 }
3520 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3521
3522 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3523 {
3524         struct protection_domain *pdomain;
3525
3526         pdomain = get_domain(&pdev->dev);
3527         if (IS_ERR(pdomain))
3528                 return NULL;
3529
3530         /* Only return IOMMUv2 domains */
3531         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3532                 return NULL;
3533
3534         return &pdomain->domain;
3535 }
3536 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3537
3538 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3539 {
3540         struct iommu_dev_data *dev_data;
3541
3542         if (!amd_iommu_v2_supported())
3543                 return;
3544
3545         dev_data = get_dev_data(&pdev->dev);
3546         dev_data->errata |= (1 << erratum);
3547 }
3548 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3549
3550 int amd_iommu_device_info(struct pci_dev *pdev,
3551                           struct amd_iommu_device_info *info)
3552 {
3553         int max_pasids;
3554         int pos;
3555
3556         if (pdev == NULL || info == NULL)
3557                 return -EINVAL;
3558
3559         if (!amd_iommu_v2_supported())
3560                 return -EINVAL;
3561
3562         memset(info, 0, sizeof(*info));
3563
3564         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3565         if (pos)
3566                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3567
3568         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3569         if (pos)
3570                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3571
3572         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3573         if (pos) {
3574                 int features;
3575
3576                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3577                 max_pasids = min(max_pasids, (1 << 20));
3578
3579                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3580                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3581
3582                 features = pci_pasid_features(pdev);
3583                 if (features & PCI_PASID_CAP_EXEC)
3584                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3585                 if (features & PCI_PASID_CAP_PRIV)
3586                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3587         }
3588
3589         return 0;
3590 }
3591 EXPORT_SYMBOL(amd_iommu_device_info);
3592
3593 #ifdef CONFIG_IRQ_REMAP
3594
3595 /*****************************************************************************
3596  *
3597  * Interrupt Remapping Implementation
3598  *
3599  *****************************************************************************/
3600
3601 static struct irq_chip amd_ir_chip;
3602
3603 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3604 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3605 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3606 #define DTE_IRQ_REMAP_ENABLE    1ULL
3607
3608 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3609 {
3610         u64 dte;
3611
3612         dte     = amd_iommu_dev_table[devid].data[2];
3613         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3614         dte     |= virt_to_phys(table->table);
3615         dte     |= DTE_IRQ_REMAP_INTCTL;
3616         dte     |= DTE_IRQ_TABLE_LEN;
3617         dte     |= DTE_IRQ_REMAP_ENABLE;
3618
3619         amd_iommu_dev_table[devid].data[2] = dte;
3620 }
3621
3622 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3623 {
3624         struct irq_remap_table *table = NULL;
3625         struct amd_iommu *iommu;
3626         unsigned long flags;
3627         u16 alias;
3628
3629         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3630
3631         iommu = amd_iommu_rlookup_table[devid];
3632         if (!iommu)
3633                 goto out_unlock;
3634
3635         table = irq_lookup_table[devid];
3636         if (table)
3637                 goto out_unlock;
3638
3639         alias = amd_iommu_alias_table[devid];
3640         table = irq_lookup_table[alias];
3641         if (table) {
3642                 irq_lookup_table[devid] = table;
3643                 set_dte_irq_entry(devid, table);
3644                 iommu_flush_dte(iommu, devid);
3645                 goto out;
3646         }
3647
3648         /* Nothing there yet, allocate new irq remapping table */
3649         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3650         if (!table)
3651                 goto out_unlock;
3652
3653         /* Initialize table spin-lock */
3654         spin_lock_init(&table->lock);
3655
3656         if (ioapic)
3657                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3658                 table->min_index = 32;
3659
3660         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3661         if (!table->table) {
3662                 kfree(table);
3663                 table = NULL;
3664                 goto out_unlock;
3665         }
3666
3667         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3668                 memset(table->table, 0,
3669                        MAX_IRQS_PER_TABLE * sizeof(u32));
3670         else
3671                 memset(table->table, 0,
3672                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3673
3674         if (ioapic) {
3675                 int i;
3676
3677                 for (i = 0; i < 32; ++i)
3678                         iommu->irte_ops->set_allocated(table, i);
3679         }
3680
3681         irq_lookup_table[devid] = table;
3682         set_dte_irq_entry(devid, table);
3683         iommu_flush_dte(iommu, devid);
3684         if (devid != alias) {
3685                 irq_lookup_table[alias] = table;
3686                 set_dte_irq_entry(alias, table);
3687                 iommu_flush_dte(iommu, alias);
3688         }
3689
3690 out:
3691         iommu_completion_wait(iommu);
3692
3693 out_unlock:
3694         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3695
3696         return table;
3697 }
3698
3699 static int alloc_irq_index(u16 devid, int count)
3700 {
3701         struct irq_remap_table *table;
3702         unsigned long flags;
3703         int index, c;
3704         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3705
3706         if (!iommu)
3707                 return -ENODEV;
3708
3709         table = get_irq_table(devid, false);
3710         if (!table)
3711                 return -ENODEV;
3712
3713         spin_lock_irqsave(&table->lock, flags);
3714
3715         /* Scan table for free entries */
3716         for (c = 0, index = table->min_index;
3717              index < MAX_IRQS_PER_TABLE;
3718              ++index) {
3719                 if (!iommu->irte_ops->is_allocated(table, index))
3720                         c += 1;
3721                 else
3722                         c = 0;
3723
3724                 if (c == count) {
3725                         for (; c != 0; --c)
3726                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3727
3728                         index -= count - 1;
3729                         goto out;
3730                 }
3731         }
3732
3733         index = -ENOSPC;
3734
3735 out:
3736         spin_unlock_irqrestore(&table->lock, flags);
3737
3738         return index;
3739 }
3740
3741 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3742                           struct amd_ir_data *data)
3743 {
3744         struct irq_remap_table *table;
3745         struct amd_iommu *iommu;
3746         unsigned long flags;
3747         struct irte_ga *entry;
3748
3749         iommu = amd_iommu_rlookup_table[devid];
3750         if (iommu == NULL)
3751                 return -EINVAL;
3752
3753         table = get_irq_table(devid, false);
3754         if (!table)
3755                 return -ENOMEM;
3756
3757         spin_lock_irqsave(&table->lock, flags);
3758
3759         entry = (struct irte_ga *)table->table;
3760         entry = &entry[index];
3761         entry->lo.fields_remap.valid = 0;
3762         entry->hi.val = irte->hi.val;
3763         entry->lo.val = irte->lo.val;
3764         entry->lo.fields_remap.valid = 1;
3765         if (data)
3766                 data->ref = entry;
3767
3768         spin_unlock_irqrestore(&table->lock, flags);
3769
3770         iommu_flush_irt(iommu, devid);
3771         iommu_completion_wait(iommu);
3772
3773         return 0;
3774 }
3775
3776 static int modify_irte(u16 devid, int index, union irte *irte)
3777 {
3778         struct irq_remap_table *table;
3779         struct amd_iommu *iommu;
3780         unsigned long flags;
3781
3782         iommu = amd_iommu_rlookup_table[devid];
3783         if (iommu == NULL)
3784                 return -EINVAL;
3785
3786         table = get_irq_table(devid, false);
3787         if (!table)
3788                 return -ENOMEM;
3789
3790         spin_lock_irqsave(&table->lock, flags);
3791         table->table[index] = irte->val;
3792         spin_unlock_irqrestore(&table->lock, flags);
3793
3794         iommu_flush_irt(iommu, devid);
3795         iommu_completion_wait(iommu);
3796
3797         return 0;
3798 }
3799
3800 static void free_irte(u16 devid, int index)
3801 {
3802         struct irq_remap_table *table;
3803         struct amd_iommu *iommu;
3804         unsigned long flags;
3805
3806         iommu = amd_iommu_rlookup_table[devid];
3807         if (iommu == NULL)
3808                 return;
3809
3810         table = get_irq_table(devid, false);
3811         if (!table)
3812                 return;
3813
3814         spin_lock_irqsave(&table->lock, flags);
3815         iommu->irte_ops->clear_allocated(table, index);
3816         spin_unlock_irqrestore(&table->lock, flags);
3817
3818         iommu_flush_irt(iommu, devid);
3819         iommu_completion_wait(iommu);
3820 }
3821
3822 static void irte_prepare(void *entry,
3823                          u32 delivery_mode, u32 dest_mode,
3824                          u8 vector, u32 dest_apicid, int devid)
3825 {
3826         union irte *irte = (union irte *) entry;
3827
3828         irte->val                = 0;
3829         irte->fields.vector      = vector;
3830         irte->fields.int_type    = delivery_mode;
3831         irte->fields.destination = dest_apicid;
3832         irte->fields.dm          = dest_mode;
3833         irte->fields.valid       = 1;
3834 }
3835
3836 static void irte_ga_prepare(void *entry,
3837                             u32 delivery_mode, u32 dest_mode,
3838                             u8 vector, u32 dest_apicid, int devid)
3839 {
3840         struct irte_ga *irte = (struct irte_ga *) entry;
3841         struct iommu_dev_data *dev_data = search_dev_data(devid);
3842
3843         irte->lo.val                      = 0;
3844         irte->hi.val                      = 0;
3845         irte->lo.fields_remap.guest_mode  = dev_data ? dev_data->use_vapic : 0;
3846         irte->lo.fields_remap.int_type    = delivery_mode;
3847         irte->lo.fields_remap.dm          = dest_mode;
3848         irte->hi.fields.vector            = vector;
3849         irte->lo.fields_remap.destination = dest_apicid;
3850         irte->lo.fields_remap.valid       = 1;
3851 }
3852
3853 static void irte_activate(void *entry, u16 devid, u16 index)
3854 {
3855         union irte *irte = (union irte *) entry;
3856
3857         irte->fields.valid = 1;
3858         modify_irte(devid, index, irte);
3859 }
3860
3861 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3862 {
3863         struct irte_ga *irte = (struct irte_ga *) entry;
3864
3865         irte->lo.fields_remap.valid = 1;
3866         modify_irte_ga(devid, index, irte, NULL);
3867 }
3868
3869 static void irte_deactivate(void *entry, u16 devid, u16 index)
3870 {
3871         union irte *irte = (union irte *) entry;
3872
3873         irte->fields.valid = 0;
3874         modify_irte(devid, index, irte);
3875 }
3876
3877 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3878 {
3879         struct irte_ga *irte = (struct irte_ga *) entry;
3880
3881         irte->lo.fields_remap.valid = 0;
3882         modify_irte_ga(devid, index, irte, NULL);
3883 }
3884
3885 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3886                               u8 vector, u32 dest_apicid)
3887 {
3888         union irte *irte = (union irte *) entry;
3889
3890         irte->fields.vector = vector;
3891         irte->fields.destination = dest_apicid;
3892         modify_irte(devid, index, irte);
3893 }
3894
3895 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3896                                  u8 vector, u32 dest_apicid)
3897 {
3898         struct irte_ga *irte = (struct irte_ga *) entry;
3899         struct iommu_dev_data *dev_data = search_dev_data(devid);
3900
3901         if (!dev_data || !dev_data->use_vapic) {
3902                 irte->hi.fields.vector = vector;
3903                 irte->lo.fields_remap.destination = dest_apicid;
3904                 irte->lo.fields_remap.guest_mode = 0;
3905                 modify_irte_ga(devid, index, irte, NULL);
3906         }
3907 }
3908
3909 #define IRTE_ALLOCATED (~1U)
3910 static void irte_set_allocated(struct irq_remap_table *table, int index)
3911 {
3912         table->table[index] = IRTE_ALLOCATED;
3913 }
3914
3915 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3916 {
3917         struct irte_ga *ptr = (struct irte_ga *)table->table;
3918         struct irte_ga *irte = &ptr[index];
3919
3920         memset(&irte->lo.val, 0, sizeof(u64));
3921         memset(&irte->hi.val, 0, sizeof(u64));
3922         irte->hi.fields.vector = 0xff;
3923 }
3924
3925 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3926 {
3927         union irte *ptr = (union irte *)table->table;
3928         union irte *irte = &ptr[index];
3929
3930         return irte->val != 0;
3931 }
3932
3933 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
3934 {
3935         struct irte_ga *ptr = (struct irte_ga *)table->table;
3936         struct irte_ga *irte = &ptr[index];
3937
3938         return irte->hi.fields.vector != 0;
3939 }
3940
3941 static void irte_clear_allocated(struct irq_remap_table *table, int index)
3942 {
3943         table->table[index] = 0;
3944 }
3945
3946 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
3947 {
3948         struct irte_ga *ptr = (struct irte_ga *)table->table;
3949         struct irte_ga *irte = &ptr[index];
3950
3951         memset(&irte->lo.val, 0, sizeof(u64));
3952         memset(&irte->hi.val, 0, sizeof(u64));
3953 }
3954
3955 static int get_devid(struct irq_alloc_info *info)
3956 {
3957         int devid = -1;
3958
3959         switch (info->type) {
3960         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3961                 devid     = get_ioapic_devid(info->ioapic_id);
3962                 break;
3963         case X86_IRQ_ALLOC_TYPE_HPET:
3964                 devid     = get_hpet_devid(info->hpet_id);
3965                 break;
3966         case X86_IRQ_ALLOC_TYPE_MSI:
3967         case X86_IRQ_ALLOC_TYPE_MSIX:
3968                 devid = get_device_id(&info->msi_dev->dev);
3969                 break;
3970         default:
3971                 BUG_ON(1);
3972                 break;
3973         }
3974
3975         return devid;
3976 }
3977
3978 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3979 {
3980         struct amd_iommu *iommu;
3981         int devid;
3982
3983         if (!info)
3984                 return NULL;
3985
3986         devid = get_devid(info);
3987         if (devid >= 0) {
3988                 iommu = amd_iommu_rlookup_table[devid];
3989                 if (iommu)
3990                         return iommu->ir_domain;
3991         }
3992
3993         return NULL;
3994 }
3995
3996 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3997 {
3998         struct amd_iommu *iommu;
3999         int devid;
4000
4001         if (!info)
4002                 return NULL;
4003
4004         switch (info->type) {
4005         case X86_IRQ_ALLOC_TYPE_MSI:
4006         case X86_IRQ_ALLOC_TYPE_MSIX:
4007                 devid = get_device_id(&info->msi_dev->dev);
4008                 if (devid < 0)
4009                         return NULL;
4010
4011                 iommu = amd_iommu_rlookup_table[devid];
4012                 if (iommu)
4013                         return iommu->msi_domain;
4014                 break;
4015         default:
4016                 break;
4017         }
4018
4019         return NULL;
4020 }
4021
4022 struct irq_remap_ops amd_iommu_irq_ops = {
4023         .prepare                = amd_iommu_prepare,
4024         .enable                 = amd_iommu_enable,
4025         .disable                = amd_iommu_disable,
4026         .reenable               = amd_iommu_reenable,
4027         .enable_faulting        = amd_iommu_enable_faulting,
4028         .get_ir_irq_domain      = get_ir_irq_domain,
4029         .get_irq_domain         = get_irq_domain,
4030 };
4031
4032 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4033                                        struct irq_cfg *irq_cfg,
4034                                        struct irq_alloc_info *info,
4035                                        int devid, int index, int sub_handle)
4036 {
4037         struct irq_2_irte *irte_info = &data->irq_2_irte;
4038         struct msi_msg *msg = &data->msi_entry;
4039         struct IO_APIC_route_entry *entry;
4040         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4041
4042         if (!iommu)
4043                 return;
4044
4045         data->irq_2_irte.devid = devid;
4046         data->irq_2_irte.index = index + sub_handle;
4047         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4048                                  apic->irq_dest_mode, irq_cfg->vector,
4049                                  irq_cfg->dest_apicid, devid);
4050
4051         switch (info->type) {
4052         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4053                 /* Setup IOAPIC entry */
4054                 entry = info->ioapic_entry;
4055                 info->ioapic_entry = NULL;
4056                 memset(entry, 0, sizeof(*entry));
4057                 entry->vector        = index;
4058                 entry->mask          = 0;
4059                 entry->trigger       = info->ioapic_trigger;
4060                 entry->polarity      = info->ioapic_polarity;
4061                 /* Mask level triggered irqs. */
4062                 if (info->ioapic_trigger)
4063                         entry->mask = 1;
4064                 break;
4065
4066         case X86_IRQ_ALLOC_TYPE_HPET:
4067         case X86_IRQ_ALLOC_TYPE_MSI:
4068         case X86_IRQ_ALLOC_TYPE_MSIX:
4069                 msg->address_hi = MSI_ADDR_BASE_HI;
4070                 msg->address_lo = MSI_ADDR_BASE_LO;
4071                 msg->data = irte_info->index;
4072                 break;
4073
4074         default:
4075                 BUG_ON(1);
4076                 break;
4077         }
4078 }
4079
4080 struct amd_irte_ops irte_32_ops = {
4081         .prepare = irte_prepare,
4082         .activate = irte_activate,
4083         .deactivate = irte_deactivate,
4084         .set_affinity = irte_set_affinity,
4085         .set_allocated = irte_set_allocated,
4086         .is_allocated = irte_is_allocated,
4087         .clear_allocated = irte_clear_allocated,
4088 };
4089
4090 struct amd_irte_ops irte_128_ops = {
4091         .prepare = irte_ga_prepare,
4092         .activate = irte_ga_activate,
4093         .deactivate = irte_ga_deactivate,
4094         .set_affinity = irte_ga_set_affinity,
4095         .set_allocated = irte_ga_set_allocated,
4096         .is_allocated = irte_ga_is_allocated,
4097         .clear_allocated = irte_ga_clear_allocated,
4098 };
4099
4100 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4101                                unsigned int nr_irqs, void *arg)
4102 {
4103         struct irq_alloc_info *info = arg;
4104         struct irq_data *irq_data;
4105         struct amd_ir_data *data = NULL;
4106         struct irq_cfg *cfg;
4107         int i, ret, devid;
4108         int index = -1;
4109
4110         if (!info)
4111                 return -EINVAL;
4112         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4113             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4114                 return -EINVAL;
4115
4116         /*
4117          * With IRQ remapping enabled, don't need contiguous CPU vectors
4118          * to support multiple MSI interrupts.
4119          */
4120         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4121                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4122
4123         devid = get_devid(info);
4124         if (devid < 0)
4125                 return -EINVAL;
4126
4127         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4128         if (ret < 0)
4129                 return ret;
4130
4131         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4132                 if (get_irq_table(devid, true))
4133                         index = info->ioapic_pin;
4134                 else
4135                         ret = -ENOMEM;
4136         } else {
4137                 index = alloc_irq_index(devid, nr_irqs);
4138         }
4139         if (index < 0) {
4140                 pr_warn("Failed to allocate IRTE\n");
4141                 ret = index;
4142                 goto out_free_parent;
4143         }
4144
4145         for (i = 0; i < nr_irqs; i++) {
4146                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4147                 cfg = irqd_cfg(irq_data);
4148                 if (!irq_data || !cfg) {
4149                         ret = -EINVAL;
4150                         goto out_free_data;
4151                 }
4152
4153                 ret = -ENOMEM;
4154                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4155                 if (!data)
4156                         goto out_free_data;
4157
4158                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4159                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4160                 else
4161                         data->entry = kzalloc(sizeof(struct irte_ga),
4162                                                      GFP_KERNEL);
4163                 if (!data->entry) {
4164                         kfree(data);
4165                         goto out_free_data;
4166                 }
4167
4168                 irq_data->hwirq = (devid << 16) + i;
4169                 irq_data->chip_data = data;
4170                 irq_data->chip = &amd_ir_chip;
4171                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4172                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4173         }
4174
4175         return 0;
4176
4177 out_free_data:
4178         for (i--; i >= 0; i--) {
4179                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4180                 if (irq_data)
4181                         kfree(irq_data->chip_data);
4182         }
4183         for (i = 0; i < nr_irqs; i++)
4184                 free_irte(devid, index + i);
4185 out_free_parent:
4186         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4187         return ret;
4188 }
4189
4190 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4191                                unsigned int nr_irqs)
4192 {
4193         struct irq_2_irte *irte_info;
4194         struct irq_data *irq_data;
4195         struct amd_ir_data *data;
4196         int i;
4197
4198         for (i = 0; i < nr_irqs; i++) {
4199                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4200                 if (irq_data && irq_data->chip_data) {
4201                         data = irq_data->chip_data;
4202                         irte_info = &data->irq_2_irte;
4203                         free_irte(irte_info->devid, irte_info->index);
4204                         kfree(data->entry);
4205                         kfree(data);
4206                 }
4207         }
4208         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4209 }
4210
4211 static void irq_remapping_activate(struct irq_domain *domain,
4212                                    struct irq_data *irq_data)
4213 {
4214         struct amd_ir_data *data = irq_data->chip_data;
4215         struct irq_2_irte *irte_info = &data->irq_2_irte;
4216         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4217
4218         if (iommu)
4219                 iommu->irte_ops->activate(data->entry, irte_info->devid,
4220                                           irte_info->index);
4221 }
4222
4223 static void irq_remapping_deactivate(struct irq_domain *domain,
4224                                      struct irq_data *irq_data)
4225 {
4226         struct amd_ir_data *data = irq_data->chip_data;
4227         struct irq_2_irte *irte_info = &data->irq_2_irte;
4228         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4229
4230         if (iommu)
4231                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4232                                             irte_info->index);
4233 }
4234
4235 static struct irq_domain_ops amd_ir_domain_ops = {
4236         .alloc = irq_remapping_alloc,
4237         .free = irq_remapping_free,
4238         .activate = irq_remapping_activate,
4239         .deactivate = irq_remapping_deactivate,
4240 };
4241
4242 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4243 {
4244         struct amd_iommu *iommu;
4245         struct amd_iommu_pi_data *pi_data = vcpu_info;
4246         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4247         struct amd_ir_data *ir_data = data->chip_data;
4248         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4249         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4250         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4251
4252         /* Note:
4253          * This device has never been set up for guest mode.
4254          * we should not modify the IRTE
4255          */
4256         if (!dev_data || !dev_data->use_vapic)
4257                 return 0;
4258
4259         pi_data->ir_data = ir_data;
4260
4261         /* Note:
4262          * SVM tries to set up for VAPIC mode, but we are in
4263          * legacy mode. So, we force legacy mode instead.
4264          */
4265         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4266                 pr_debug("AMD-Vi: %s: Fall back to using intr legacy remap\n",
4267                          __func__);
4268                 pi_data->is_guest_mode = false;
4269         }
4270
4271         iommu = amd_iommu_rlookup_table[irte_info->devid];
4272         if (iommu == NULL)
4273                 return -EINVAL;
4274
4275         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4276         if (pi_data->is_guest_mode) {
4277                 /* Setting */
4278                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4279                 irte->hi.fields.vector = vcpu_pi_info->vector;
4280                 irte->lo.fields_vapic.guest_mode = 1;
4281                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4282
4283                 ir_data->cached_ga_tag = pi_data->ga_tag;
4284         } else {
4285                 /* Un-Setting */
4286                 struct irq_cfg *cfg = irqd_cfg(data);
4287
4288                 irte->hi.val = 0;
4289                 irte->lo.val = 0;
4290                 irte->hi.fields.vector = cfg->vector;
4291                 irte->lo.fields_remap.guest_mode = 0;
4292                 irte->lo.fields_remap.destination = cfg->dest_apicid;
4293                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4294                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4295
4296                 /*
4297                  * This communicates the ga_tag back to the caller
4298                  * so that it can do all the necessary clean up.
4299                  */
4300                 ir_data->cached_ga_tag = 0;
4301         }
4302
4303         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4304 }
4305
4306 static int amd_ir_set_affinity(struct irq_data *data,
4307                                const struct cpumask *mask, bool force)
4308 {
4309         struct amd_ir_data *ir_data = data->chip_data;
4310         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4311         struct irq_cfg *cfg = irqd_cfg(data);
4312         struct irq_data *parent = data->parent_data;
4313         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4314         int ret;
4315
4316         if (!iommu)
4317                 return -ENODEV;
4318
4319         ret = parent->chip->irq_set_affinity(parent, mask, force);
4320         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4321                 return ret;
4322
4323         /*
4324          * Atomically updates the IRTE with the new destination, vector
4325          * and flushes the interrupt entry cache.
4326          */
4327         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4328                             irte_info->index, cfg->vector, cfg->dest_apicid);
4329
4330         /*
4331          * After this point, all the interrupts will start arriving
4332          * at the new destination. So, time to cleanup the previous
4333          * vector allocation.
4334          */
4335         send_cleanup_vector(cfg);
4336
4337         return IRQ_SET_MASK_OK_DONE;
4338 }
4339
4340 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4341 {
4342         struct amd_ir_data *ir_data = irq_data->chip_data;
4343
4344         *msg = ir_data->msi_entry;
4345 }
4346
4347 static struct irq_chip amd_ir_chip = {
4348         .irq_ack = ir_ack_apic_edge,
4349         .irq_set_affinity = amd_ir_set_affinity,
4350         .irq_set_vcpu_affinity = amd_ir_set_vcpu_affinity,
4351         .irq_compose_msi_msg = ir_compose_msi_msg,
4352 };
4353
4354 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4355 {
4356         iommu->ir_domain = irq_domain_add_tree(NULL, &amd_ir_domain_ops, iommu);
4357         if (!iommu->ir_domain)
4358                 return -ENOMEM;
4359
4360         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4361         iommu->msi_domain = arch_create_msi_irq_domain(iommu->ir_domain);
4362
4363         return 0;
4364 }
4365
4366 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4367 {
4368         unsigned long flags;
4369         struct amd_iommu *iommu;
4370         struct irq_remap_table *irt;
4371         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4372         int devid = ir_data->irq_2_irte.devid;
4373         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4374         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4375
4376         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4377             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4378                 return 0;
4379
4380         iommu = amd_iommu_rlookup_table[devid];
4381         if (!iommu)
4382                 return -ENODEV;
4383
4384         irt = get_irq_table(devid, false);
4385         if (!irt)
4386                 return -ENODEV;
4387
4388         spin_lock_irqsave(&irt->lock, flags);
4389
4390         if (ref->lo.fields_vapic.guest_mode) {
4391                 if (cpu >= 0)
4392                         ref->lo.fields_vapic.destination = cpu;
4393                 ref->lo.fields_vapic.is_run = is_run;
4394                 barrier();
4395         }
4396
4397         spin_unlock_irqrestore(&irt->lock, flags);
4398
4399         iommu_flush_irt(iommu, devid);
4400         iommu_completion_wait(iommu);
4401         return 0;
4402 }
4403 EXPORT_SYMBOL(amd_iommu_update_ga);
4404 #endif