drivers/net/ethernet/mellanox/mlx4/fw.c

   1 /*
   2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
   3  * Copyright (c) 2005, 2006, 2007, 2008 Mellanox Technologies. All rights reserved.
   4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   5  *
   6  * This software is available to you under a choice of one of two
   7  * licenses.  You may choose to be licensed under the terms of the GNU
   8  * General Public License (GPL) Version 2, available from the file
   9  * COPYING in the main directory of this source tree, or the
  10  * OpenIB.org BSD license below:
  11  *
  12  *     Redistribution and use in source and binary forms, with or
  13  *     without modification, are permitted provided that the following
  14  *     conditions are met:
  15  *
  16  *      - Redistributions of source code must retain the above
  17  *        copyright notice, this list of conditions and the following
  18  *        disclaimer.
  19  *
  20  *      - Redistributions in binary form must reproduce the above
  21  *        copyright notice, this list of conditions and the following
  22  *        disclaimer in the documentation and/or other materials
  23  *        provided with the distribution.
  24  *
  25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  32  * SOFTWARE.
  33  */
  34
  35 #include <linux/etherdevice.h>
  36 #include <linux/mlx4/cmd.h>
  37 #include <linux/module.h>
  38 #include <linux/cache.h>
  39
  40 #include "fw.h"
  41 #include "icm.h"
  42
  43 enum {
  44         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
  45         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
  46         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
  47 };
  48
  49 extern void __buggy_use_of_MLX4_GET(void);
  50 extern void __buggy_use_of_MLX4_PUT(void);
  51
  52 static bool enable_qos = true;
  53 module_param(enable_qos, bool, 0444);
  54 MODULE_PARM_DESC(enable_qos, "Enable Enhanced QoS support (default: on)");
  55
  56 #define MLX4_GET(dest, source, offset)                                \
  57         do {                                                          \
  58                 void *__p = (char *) (source) + (offset);             \
  59                 u64 val;                                              \
  60                 switch (sizeof (dest)) {                              \
  61                 case 1: (dest) = *(u8 *) __p;       break;            \
  62                 case 2: (dest) = be16_to_cpup(__p); break;            \
  63                 case 4: (dest) = be32_to_cpup(__p); break;            \
  64                 case 8: val = get_unaligned((u64 *)__p);              \
  65                         (dest) = be64_to_cpu(val);  break;            \
  66                 default: __buggy_use_of_MLX4_GET();                   \
  67                 }                                                     \
  68         } while (0)
  69
  70 #define MLX4_PUT(dest, source, offset)                                \
  71         do {                                                          \
  72                 void *__d = ((char *) (dest) + (offset));             \
  73                 switch (sizeof(source)) {                             \
  74                 case 1: *(u8 *) __d = (source);                break; \
  75                 case 2: *(__be16 *) __d = cpu_to_be16(source); break; \
  76                 case 4: *(__be32 *) __d = cpu_to_be32(source); break; \
  77                 case 8: *(__be64 *) __d = cpu_to_be64(source); break; \
  78                 default: __buggy_use_of_MLX4_PUT();                   \
  79                 }                                                     \
  80         } while (0)
  81
  82 static void dump_dev_cap_flags(struct mlx4_dev *dev, u64 flags)
  83 {
  84         static const char *fname[] = {
  85                 [ 0] = "RC transport",
  86                 [ 1] = "UC transport",
  87                 [ 2] = "UD transport",
  88                 [ 3] = "XRC transport",
  89                 [ 6] = "SRQ support",
  90                 [ 7] = "IPoIB checksum offload",
  91                 [ 8] = "P_Key violation counter",
  92                 [ 9] = "Q_Key violation counter",
  93                 [12] = "Dual Port Different Protocol (DPDP) support",
  94                 [15] = "Big LSO headers",
  95                 [16] = "MW support",
  96                 [17] = "APM support",
  97                 [18] = "Atomic ops support",
  98                 [19] = "Raw multicast support",
  99                 [20] = "Address vector port checking support",
 100                 [21] = "UD multicast support",
 101                 [30] = "IBoE support",
 102                 [32] = "Unicast loopback support",
 103                 [34] = "FCS header control",
 104                 [37] = "Wake On LAN (port1) support",
 105                 [38] = "Wake On LAN (port2) support",
 106                 [40] = "UDP RSS support",
 107                 [41] = "Unicast VEP steering support",
 108                 [42] = "Multicast VEP steering support",
 109                 [48] = "Counters support",
 110                 [52] = "RSS IP fragments support",
 111                 [53] = "Port ETS Scheduler support",
 112                 [55] = "Port link type sensing support",
 113                 [59] = "Port management change event support",
 114                 [61] = "64 byte EQE support",
 115                 [62] = "64 byte CQE support",
 116         };
 117         int i;
 118
 119         mlx4_dbg(dev, "DEV_CAP flags:\n");
 120         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 121                 if (fname[i] && (flags & (1LL << i)))
 122                         mlx4_dbg(dev, "    %s\n", fname[i]);
 123 }
 124
 125 static void dump_dev_cap_flags2(struct mlx4_dev *dev, u64 flags)
 126 {
 127         static const char * const fname[] = {
 128                 [0] = "RSS support",
 129                 [1] = "RSS Toeplitz Hash Function support",
 130                 [2] = "RSS XOR Hash Function support",
 131                 [3] = "Device managed flow steering support",
 132                 [4] = "Automatic MAC reassignment support",
 133                 [5] = "Time stamping support",
 134                 [6] = "VST (control vlan insertion/stripping) support",
 135                 [7] = "FSM (MAC anti-spoofing) support",
 136                 [8] = "Dynamic QP updates support",
 137                 [9] = "Device managed flow steering IPoIB support",
 138                 [10] = "TCP/IP offloads/flow-steering for VXLAN support",
 139                 [11] = "MAD DEMUX (Secure-Host) support",
 140                 [12] = "Large cache line (>64B) CQE stride support",
 141                 [13] = "Large cache line (>64B) EQE stride support",
 142                 [14] = "Ethernet protocol control support",
 143                 [15] = "Ethernet Backplane autoneg support",
 144                 [16] = "CONFIG DEV support",
 145                 [17] = "Asymmetric EQs support",
 146                 [18] = "More than 80 VFs support",
 147                 [19] = "Performance optimized for limited rule configuration flow steering support",
 148                 [20] = "Recoverable error events support",
 149                 [21] = "Port Remap support",
 150                 [22] = "QCN support",
 151                 [23] = "QP rate limiting support",
 152                 [24] = "Ethernet Flow control statistics support",
 153                 [25] = "Granular QoS per VF support",
 154                 [26] = "Port ETS Scheduler support",
 155                 [27] = "Port beacon support",
 156                 [28] = "RX-ALL support",
 157                 [29] = "802.1ad offload support",
 158                 [31] = "Modifying loopback source checks using UPDATE_QP support",
 159                 [32] = "Loopback source checks support",
 160                 [33] = "RoCEv2 support",
 161                 [34] = "DMFS Sniffer support (UC & MC)",
 162                 [35] = "QinQ VST mode support",
 163         };
 164         int i;
 165
 166         for (i = 0; i < ARRAY_SIZE(fname); ++i)
 167                 if (fname[i] && (flags & (1LL << i)))
 168                         mlx4_dbg(dev, "    %s\n", fname[i]);
 169 }
 170
 171 int mlx4_MOD_STAT_CFG(struct mlx4_dev *dev, struct mlx4_mod_stat_cfg *cfg)
 172 {
 173         struct mlx4_cmd_mailbox *mailbox;
 174         u32 *inbox;
 175         int err = 0;
 176
 177 #define MOD_STAT_CFG_IN_SIZE            0x100
 178
 179 #define MOD_STAT_CFG_PG_SZ_M_OFFSET     0x002
 180 #define MOD_STAT_CFG_PG_SZ_OFFSET       0x003
 181
 182         mailbox = mlx4_alloc_cmd_mailbox(dev);
 183         if (IS_ERR(mailbox))
 184                 return PTR_ERR(mailbox);
 185         inbox = mailbox->buf;
 186
 187         MLX4_PUT(inbox, cfg->log_pg_sz, MOD_STAT_CFG_PG_SZ_OFFSET);
 188         MLX4_PUT(inbox, cfg->log_pg_sz_m, MOD_STAT_CFG_PG_SZ_M_OFFSET);
 189
 190         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_MOD_STAT_CFG,
 191                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 192
 193         mlx4_free_cmd_mailbox(dev, mailbox);
 194         return err;
 195 }
 196
 197 int mlx4_QUERY_FUNC(struct mlx4_dev *dev, struct mlx4_func *func, int slave)
 198 {
 199         struct mlx4_cmd_mailbox *mailbox;
 200         u32 *outbox;
 201         u8 in_modifier;
 202         u8 field;
 203         u16 field16;
 204         int err;
 205
 206 #define QUERY_FUNC_BUS_OFFSET                   0x00
 207 #define QUERY_FUNC_DEVICE_OFFSET                0x01
 208 #define QUERY_FUNC_FUNCTION_OFFSET              0x01
 209 #define QUERY_FUNC_PHYSICAL_FUNCTION_OFFSET     0x03
 210 #define QUERY_FUNC_RSVD_EQS_OFFSET              0x04
 211 #define QUERY_FUNC_MAX_EQ_OFFSET                0x06
 212 #define QUERY_FUNC_RSVD_UARS_OFFSET             0x0b
 213
 214         mailbox = mlx4_alloc_cmd_mailbox(dev);
 215         if (IS_ERR(mailbox))
 216                 return PTR_ERR(mailbox);
 217         outbox = mailbox->buf;
 218
 219         in_modifier = slave;
 220
 221         err = mlx4_cmd_box(dev, 0, mailbox->dma, in_modifier, 0,
 222                            MLX4_CMD_QUERY_FUNC,
 223                            MLX4_CMD_TIME_CLASS_A,
 224                            MLX4_CMD_NATIVE);
 225         if (err)
 226                 goto out;
 227
 228         MLX4_GET(field, outbox, QUERY_FUNC_BUS_OFFSET);
 229         func->bus = field & 0xf;
 230         MLX4_GET(field, outbox, QUERY_FUNC_DEVICE_OFFSET);
 231         func->device = field & 0xf1;
 232         MLX4_GET(field, outbox, QUERY_FUNC_FUNCTION_OFFSET);
 233         func->function = field & 0x7;
 234         MLX4_GET(field, outbox, QUERY_FUNC_PHYSICAL_FUNCTION_OFFSET);
 235         func->physical_function = field & 0xf;
 236         MLX4_GET(field16, outbox, QUERY_FUNC_RSVD_EQS_OFFSET);
 237         func->rsvd_eqs = field16 & 0xffff;
 238         MLX4_GET(field16, outbox, QUERY_FUNC_MAX_EQ_OFFSET);
 239         func->max_eq = field16 & 0xffff;
 240         MLX4_GET(field, outbox, QUERY_FUNC_RSVD_UARS_OFFSET);
 241         func->rsvd_uars = field & 0x0f;
 242
 243         mlx4_dbg(dev, "Bus: %d, Device: %d, Function: %d, Physical function: %d, Max EQs: %d, Reserved EQs: %d, Reserved UARs: %d\n",
 244                  func->bus, func->device, func->function, func->physical_function,
 245                  func->max_eq, func->rsvd_eqs, func->rsvd_uars);
 246
 247 out:
 248         mlx4_free_cmd_mailbox(dev, mailbox);
 249         return err;
 250 }
 251
 252 static int mlx4_activate_vst_qinq(struct mlx4_priv *priv, int slave, int port)
 253 {
 254         struct mlx4_vport_oper_state *vp_oper;
 255         struct mlx4_vport_state *vp_admin;
 256         int err;
 257
 258         vp_oper = &priv->mfunc.master.vf_oper[slave].vport[port];
 259         vp_admin = &priv->mfunc.master.vf_admin[slave].vport[port];
 260
 261         if (vp_admin->default_vlan != vp_oper->state.default_vlan) {
 262                 err = __mlx4_register_vlan(&priv->dev, port,
 263                                            vp_admin->default_vlan,
 264                                            &vp_oper->vlan_idx);
 265                 if (err) {
 266                         vp_oper->vlan_idx = NO_INDX;
 267                         mlx4_warn(&priv->dev,
 268                                   "No vlan resources slave %d, port %d\n",
 269                                   slave, port);
 270                         return err;
 271                 }
 272                 mlx4_dbg(&priv->dev, "alloc vlan %d idx  %d slave %d port %d\n",
 273                          (int)(vp_oper->state.default_vlan),
 274                          vp_oper->vlan_idx, slave, port);
 275         }
 276         vp_oper->state.vlan_proto   = vp_admin->vlan_proto;
 277         vp_oper->state.default_vlan = vp_admin->default_vlan;
 278         vp_oper->state.default_qos  = vp_admin->default_qos;
 279
 280         return 0;
 281 }
 282
 283 static int mlx4_handle_vst_qinq(struct mlx4_priv *priv, int slave, int port)
 284 {
 285         struct mlx4_vport_oper_state *vp_oper;
 286         struct mlx4_slave_state *slave_state;
 287         struct mlx4_vport_state *vp_admin;
 288         int err;
 289
 290         vp_oper = &priv->mfunc.master.vf_oper[slave].vport[port];
 291         vp_admin = &priv->mfunc.master.vf_admin[slave].vport[port];
 292         slave_state = &priv->mfunc.master.slave_state[slave];
 293
 294         if ((vp_admin->vlan_proto != htons(ETH_P_8021AD)) ||
 295             (!slave_state->active))
 296                 return 0;
 297
 298         if (vp_oper->state.vlan_proto == vp_admin->vlan_proto &&
 299             vp_oper->state.default_vlan == vp_admin->default_vlan &&
 300             vp_oper->state.default_qos == vp_admin->default_qos)
 301                 return 0;
 302
 303         if (!slave_state->vst_qinq_supported) {
 304                 /* Warn and revert the request to set vst QinQ mode */
 305                 vp_admin->vlan_proto   = vp_oper->state.vlan_proto;
 306                 vp_admin->default_vlan = vp_oper->state.default_vlan;
 307                 vp_admin->default_qos  = vp_oper->state.default_qos;
 308
 309                 mlx4_warn(&priv->dev,
 310                           "Slave %d does not support VST QinQ mode\n", slave);
 311                 return 0;
 312         }
 313
 314         err = mlx4_activate_vst_qinq(priv, slave, port);
 315         return err;
 316 }
 317
 318 int mlx4_QUERY_FUNC_CAP_wrapper(struct mlx4_dev *dev, int slave,
 319                                 struct mlx4_vhcr *vhcr,
 320                                 struct mlx4_cmd_mailbox *inbox,
 321                                 struct mlx4_cmd_mailbox *outbox,
 322                                 struct mlx4_cmd_info *cmd)
 323 {
 324         struct mlx4_priv *priv = mlx4_priv(dev);
 325         u8      field, port;
 326         u32     size, proxy_qp, qkey;
 327         int     err = 0;
 328         struct mlx4_func func;
 329
 330 #define QUERY_FUNC_CAP_FLAGS_OFFSET             0x0
 331 #define QUERY_FUNC_CAP_NUM_PORTS_OFFSET         0x1
 332 #define QUERY_FUNC_CAP_PF_BHVR_OFFSET           0x4
 333 #define QUERY_FUNC_CAP_FMR_OFFSET               0x8
 334 #define QUERY_FUNC_CAP_QP_QUOTA_OFFSET_DEP      0x10
 335 #define QUERY_FUNC_CAP_CQ_QUOTA_OFFSET_DEP      0x14
 336 #define QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET_DEP     0x18
 337 #define QUERY_FUNC_CAP_MPT_QUOTA_OFFSET_DEP     0x20
 338 #define QUERY_FUNC_CAP_MTT_QUOTA_OFFSET_DEP     0x24
 339 #define QUERY_FUNC_CAP_MCG_QUOTA_OFFSET_DEP     0x28
 340 #define QUERY_FUNC_CAP_MAX_EQ_OFFSET            0x2c
 341 #define QUERY_FUNC_CAP_RESERVED_EQ_OFFSET       0x30
 342 #define QUERY_FUNC_CAP_QP_RESD_LKEY_OFFSET      0x48
 343
 344 #define QUERY_FUNC_CAP_QP_QUOTA_OFFSET          0x50
 345 #define QUERY_FUNC_CAP_CQ_QUOTA_OFFSET          0x54
 346 #define QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET         0x58
 347 #define QUERY_FUNC_CAP_MPT_QUOTA_OFFSET         0x60
 348 #define QUERY_FUNC_CAP_MTT_QUOTA_OFFSET         0x64
 349 #define QUERY_FUNC_CAP_MCG_QUOTA_OFFSET         0x68
 350
 351 #define QUERY_FUNC_CAP_EXTRA_FLAGS_OFFSET       0x6c
 352
 353 #define QUERY_FUNC_CAP_FMR_FLAG                 0x80
 354 #define QUERY_FUNC_CAP_FLAG_RDMA                0x40
 355 #define QUERY_FUNC_CAP_FLAG_ETH                 0x80
 356 #define QUERY_FUNC_CAP_FLAG_QUOTAS              0x10
 357 #define QUERY_FUNC_CAP_FLAG_RESD_LKEY           0x08
 358 #define QUERY_FUNC_CAP_FLAG_VALID_MAILBOX       0x04
 359
 360 #define QUERY_FUNC_CAP_EXTRA_FLAGS_BF_QP_ALLOC_FLAG     (1UL << 31)
 361 #define QUERY_FUNC_CAP_EXTRA_FLAGS_A0_QP_ALLOC_FLAG     (1UL << 30)
 362
 363 /* when opcode modifier = 1 */
 364 #define QUERY_FUNC_CAP_PHYS_PORT_OFFSET         0x3
 365 #define QUERY_FUNC_CAP_PRIV_VF_QKEY_OFFSET      0x4
 366 #define QUERY_FUNC_CAP_FLAGS0_OFFSET            0x8
 367 #define QUERY_FUNC_CAP_FLAGS1_OFFSET            0xc
 368
 369 #define QUERY_FUNC_CAP_QP0_TUNNEL               0x10
 370 #define QUERY_FUNC_CAP_QP0_PROXY                0x14
 371 #define QUERY_FUNC_CAP_QP1_TUNNEL               0x18
 372 #define QUERY_FUNC_CAP_QP1_PROXY                0x1c
 373 #define QUERY_FUNC_CAP_PHYS_PORT_ID             0x28
 374
 375 #define QUERY_FUNC_CAP_FLAGS1_FORCE_MAC         0x40
 376 #define QUERY_FUNC_CAP_FLAGS1_FORCE_VLAN        0x80
 377 #define QUERY_FUNC_CAP_FLAGS1_NIC_INFO                  0x10
 378 #define QUERY_FUNC_CAP_VF_ENABLE_QP0            0x08
 379
 380 #define QUERY_FUNC_CAP_FLAGS0_FORCE_PHY_WQE_GID 0x80
 381 #define QUERY_FUNC_CAP_PHV_BIT                  0x40
 382 #define QUERY_FUNC_CAP_VLAN_OFFLOAD_DISABLE     0x20
 383
 384 #define QUERY_FUNC_CAP_SUPPORTS_VST_QINQ        BIT(30)
 385 #define QUERY_FUNC_CAP_SUPPORTS_NON_POWER_OF_2_NUM_EQS BIT(31)
 386
 387         if (vhcr->op_modifier == 1) {
 388                 struct mlx4_active_ports actv_ports =
 389                         mlx4_get_active_ports(dev, slave);
 390                 int converted_port = mlx4_slave_convert_port(
 391                                 dev, slave, vhcr->in_modifier);
 392                 struct mlx4_vport_oper_state *vp_oper;
 393
 394                 if (converted_port < 0)
 395                         return -EINVAL;
 396
 397                 vhcr->in_modifier = converted_port;
 398                 /* phys-port = logical-port */
 399                 field = vhcr->in_modifier -
 400                         find_first_bit(actv_ports.ports, dev->caps.num_ports);
 401                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
 402
 403                 port = vhcr->in_modifier;
 404                 proxy_qp = dev->phys_caps.base_proxy_sqpn + 8 * slave + port - 1;
 405
 406                 /* Set nic_info bit to mark new fields support */
 407                 field  = QUERY_FUNC_CAP_FLAGS1_NIC_INFO;
 408
 409                 if (mlx4_vf_smi_enabled(dev, slave, port) &&
 410                     !mlx4_get_parav_qkey(dev, proxy_qp, &qkey)) {
 411                         field |= QUERY_FUNC_CAP_VF_ENABLE_QP0;
 412                         MLX4_PUT(outbox->buf, qkey,
 413                                  QUERY_FUNC_CAP_PRIV_VF_QKEY_OFFSET);
 414                 }
 415                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FLAGS1_OFFSET);
 416
 417                 /* size is now the QP number */
 418                 size = dev->phys_caps.base_tunnel_sqpn + 8 * slave + port - 1;
 419                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP0_TUNNEL);
 420
 421                 size += 2;
 422                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP1_TUNNEL);
 423
 424                 MLX4_PUT(outbox->buf, proxy_qp, QUERY_FUNC_CAP_QP0_PROXY);
 425                 proxy_qp += 2;
 426                 MLX4_PUT(outbox->buf, proxy_qp, QUERY_FUNC_CAP_QP1_PROXY);
 427
 428                 MLX4_PUT(outbox->buf, dev->caps.phys_port_id[vhcr->in_modifier],
 429                          QUERY_FUNC_CAP_PHYS_PORT_ID);
 430
 431                 vp_oper = &priv->mfunc.master.vf_oper[slave].vport[port];
 432                 err = mlx4_handle_vst_qinq(priv, slave, port);
 433                 if (err)
 434                         return err;
 435
 436                 field = 0;
 437                 if (dev->caps.phv_bit[port])
 438                         field |= QUERY_FUNC_CAP_PHV_BIT;
 439                 if (vp_oper->state.vlan_proto == htons(ETH_P_8021AD))
 440                         field |= QUERY_FUNC_CAP_VLAN_OFFLOAD_DISABLE;
 441                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FLAGS0_OFFSET);
 442
 443         } else if (vhcr->op_modifier == 0) {
 444                 struct mlx4_active_ports actv_ports =
 445                         mlx4_get_active_ports(dev, slave);
 446                 struct mlx4_slave_state *slave_state =
 447                         &priv->mfunc.master.slave_state[slave];
 448
 449                 /* enable rdma and ethernet interfaces, new quota locations,
 450                  * and reserved lkey
 451                  */
 452                 field = (QUERY_FUNC_CAP_FLAG_ETH | QUERY_FUNC_CAP_FLAG_RDMA |
 453                          QUERY_FUNC_CAP_FLAG_QUOTAS | QUERY_FUNC_CAP_FLAG_VALID_MAILBOX |
 454                          QUERY_FUNC_CAP_FLAG_RESD_LKEY);
 455                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FLAGS_OFFSET);
 456
 457                 field = min(
 458                         bitmap_weight(actv_ports.ports, dev->caps.num_ports),
 459                         dev->caps.num_ports);
 460                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
 461
 462                 size = dev->caps.function_caps; /* set PF behaviours */
 463                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
 464
 465                 field = 0; /* protected FMR support not available as yet */
 466                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FMR_OFFSET);
 467
 468                 size = priv->mfunc.master.res_tracker.res_alloc[RES_QP].quota[slave];
 469                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
 470                 size = dev->caps.num_qps;
 471                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_QUOTA_OFFSET_DEP);
 472
 473                 size = priv->mfunc.master.res_tracker.res_alloc[RES_SRQ].quota[slave];
 474                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
 475                 size = dev->caps.num_srqs;
 476                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET_DEP);
 477
 478                 size = priv->mfunc.master.res_tracker.res_alloc[RES_CQ].quota[slave];
 479                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
 480                 size = dev->caps.num_cqs;
 481                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET_DEP);
 482
 483                 if (!(dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_SYS_EQS) ||
 484                     mlx4_QUERY_FUNC(dev, &func, slave)) {
 485                         size = vhcr->in_modifier &
 486                                 QUERY_FUNC_CAP_SUPPORTS_NON_POWER_OF_2_NUM_EQS ?
 487                                 dev->caps.num_eqs :
 488                                 rounddown_pow_of_two(dev->caps.num_eqs);
 489                         MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
 490                         size = dev->caps.reserved_eqs;
 491                         MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
 492                 } else {
 493                         size = vhcr->in_modifier &
 494                                 QUERY_FUNC_CAP_SUPPORTS_NON_POWER_OF_2_NUM_EQS ?
 495                                 func.max_eq :
 496                                 rounddown_pow_of_two(func.max_eq);
 497                         MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
 498                         size = func.rsvd_eqs;
 499                         MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
 500                 }
 501
 502                 size = priv->mfunc.master.res_tracker.res_alloc[RES_MPT].quota[slave];
 503                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
 504                 size = dev->caps.num_mpts;
 505                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET_DEP);
 506
 507                 size = priv->mfunc.master.res_tracker.res_alloc[RES_MTT].quota[slave];
 508                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
 509                 size = dev->caps.num_mtts;
 510                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET_DEP);
 511
 512                 size = dev->caps.num_mgms + dev->caps.num_amgms;
 513                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
 514                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET_DEP);
 515
 516                 size = QUERY_FUNC_CAP_EXTRA_FLAGS_BF_QP_ALLOC_FLAG |
 517                         QUERY_FUNC_CAP_EXTRA_FLAGS_A0_QP_ALLOC_FLAG;
 518                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_EXTRA_FLAGS_OFFSET);
 519
 520                 size = dev->caps.reserved_lkey + ((slave << 8) & 0xFF00);
 521                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_RESD_LKEY_OFFSET);
 522
 523                 if (vhcr->in_modifier & QUERY_FUNC_CAP_SUPPORTS_VST_QINQ)
 524                         slave_state->vst_qinq_supported = true;
 525
 526         } else
 527                 err = -EINVAL;
 528
 529         return err;
 530 }
 531
 532 int mlx4_QUERY_FUNC_CAP(struct mlx4_dev *dev, u8 gen_or_port,
 533                         struct mlx4_func_cap *func_cap)
 534 {
 535         struct mlx4_cmd_mailbox *mailbox;
 536         u32                     *outbox;
 537         u8                      field, op_modifier;
 538         u32                     size, qkey;
 539         int                     err = 0, quotas = 0;
 540         u32                     in_modifier;
 541         u32                     slave_caps;
 542
 543         op_modifier = !!gen_or_port; /* 0 = general, 1 = logical port */
 544         slave_caps = QUERY_FUNC_CAP_SUPPORTS_VST_QINQ |
 545                 QUERY_FUNC_CAP_SUPPORTS_NON_POWER_OF_2_NUM_EQS;
 546         in_modifier = op_modifier ? gen_or_port : slave_caps;
 547
 548         mailbox = mlx4_alloc_cmd_mailbox(dev);
 549         if (IS_ERR(mailbox))
 550                 return PTR_ERR(mailbox);
 551
 552         err = mlx4_cmd_box(dev, 0, mailbox->dma, in_modifier, op_modifier,
 553                            MLX4_CMD_QUERY_FUNC_CAP,
 554                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
 555         if (err)
 556                 goto out;
 557
 558         outbox = mailbox->buf;
 559
 560         if (!op_modifier) {
 561                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_FLAGS_OFFSET);
 562                 if (!(field & (QUERY_FUNC_CAP_FLAG_ETH | QUERY_FUNC_CAP_FLAG_RDMA))) {
 563                         mlx4_err(dev, "The host supports neither eth nor rdma interfaces\n");
 564                         err = -EPROTONOSUPPORT;
 565                         goto out;
 566                 }
 567                 func_cap->flags = field;
 568                 quotas = !!(func_cap->flags & QUERY_FUNC_CAP_FLAG_QUOTAS);
 569
 570                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
 571                 func_cap->num_ports = field;
 572
 573                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
 574                 func_cap->pf_context_behaviour = size;
 575
 576                 if (quotas) {
 577                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
 578                         func_cap->qp_quota = size & 0xFFFFFF;
 579
 580                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
 581                         func_cap->srq_quota = size & 0xFFFFFF;
 582
 583                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
 584                         func_cap->cq_quota = size & 0xFFFFFF;
 585
 586                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
 587                         func_cap->mpt_quota = size & 0xFFFFFF;
 588
 589                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
 590                         func_cap->mtt_quota = size & 0xFFFFFF;
 591
 592                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
 593                         func_cap->mcg_quota = size & 0xFFFFFF;
 594
 595                 } else {
 596                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_QUOTA_OFFSET_DEP);
 597                         func_cap->qp_quota = size & 0xFFFFFF;
 598
 599                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET_DEP);
 600                         func_cap->srq_quota = size & 0xFFFFFF;
 601
 602                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET_DEP);
 603                         func_cap->cq_quota = size & 0xFFFFFF;
 604
 605                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET_DEP);
 606                         func_cap->mpt_quota = size & 0xFFFFFF;
 607
 608                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET_DEP);
 609                         func_cap->mtt_quota = size & 0xFFFFFF;
 610
 611                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET_DEP);
 612                         func_cap->mcg_quota = size & 0xFFFFFF;
 613                 }
 614                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
 615                 func_cap->max_eq = size & 0xFFFFFF;
 616
 617                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
 618                 func_cap->reserved_eq = size & 0xFFFFFF;
 619
 620                 if (func_cap->flags & QUERY_FUNC_CAP_FLAG_RESD_LKEY) {
 621                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_RESD_LKEY_OFFSET);
 622                         func_cap->reserved_lkey = size;
 623                 } else {
 624                         func_cap->reserved_lkey = 0;
 625                 }
 626
 627                 func_cap->extra_flags = 0;
 628
 629                 /* Mailbox data from 0x6c and onward should only be treated if
 630                  * QUERY_FUNC_CAP_FLAG_VALID_MAILBOX is set in func_cap->flags
 631                  */
 632                 if (func_cap->flags & QUERY_FUNC_CAP_FLAG_VALID_MAILBOX) {
 633                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_EXTRA_FLAGS_OFFSET);
 634                         if (size & QUERY_FUNC_CAP_EXTRA_FLAGS_BF_QP_ALLOC_FLAG)
 635                                 func_cap->extra_flags |= MLX4_QUERY_FUNC_FLAGS_BF_RES_QP;
 636                         if (size & QUERY_FUNC_CAP_EXTRA_FLAGS_A0_QP_ALLOC_FLAG)
 637                                 func_cap->extra_flags |= MLX4_QUERY_FUNC_FLAGS_A0_RES_QP;
 638                 }
 639
 640                 goto out;
 641         }
 642
 643         /* logical port query */
 644         if (gen_or_port > dev->caps.num_ports) {
 645                 err = -EINVAL;
 646                 goto out;
 647         }
 648
 649         MLX4_GET(func_cap->flags1, outbox, QUERY_FUNC_CAP_FLAGS1_OFFSET);
 650         if (dev->caps.port_type[gen_or_port] == MLX4_PORT_TYPE_ETH) {
 651                 if (func_cap->flags1 & QUERY_FUNC_CAP_FLAGS1_FORCE_VLAN) {
 652                         mlx4_err(dev, "VLAN is enforced on this port\n");
 653                         err = -EPROTONOSUPPORT;
 654                         goto out;
 655                 }
 656
 657                 if (func_cap->flags1 & QUERY_FUNC_CAP_FLAGS1_FORCE_MAC) {
 658                         mlx4_err(dev, "Force mac is enabled on this port\n");
 659                         err = -EPROTONOSUPPORT;
 660                         goto out;
 661                 }
 662         } else if (dev->caps.port_type[gen_or_port] == MLX4_PORT_TYPE_IB) {
 663                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_FLAGS0_OFFSET);
 664                 if (field & QUERY_FUNC_CAP_FLAGS0_FORCE_PHY_WQE_GID) {
 665                         mlx4_err(dev, "phy_wqe_gid is enforced on this ib port\n");
 666                         err = -EPROTONOSUPPORT;
 667                         goto out;
 668                 }
 669         }
 670
 671         MLX4_GET(field, outbox, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
 672         func_cap->physical_port = field;
 673         if (func_cap->physical_port != gen_or_port) {
 674                 err = -ENOSYS;
 675                 goto out;
 676         }
 677
 678         if (func_cap->flags1 & QUERY_FUNC_CAP_VF_ENABLE_QP0) {
 679                 MLX4_GET(qkey, outbox, QUERY_FUNC_CAP_PRIV_VF_QKEY_OFFSET);
 680                 func_cap->qp0_qkey = qkey;
 681         } else {
 682                 func_cap->qp0_qkey = 0;
 683         }
 684
 685         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP0_TUNNEL);
 686         func_cap->qp0_tunnel_qpn = size & 0xFFFFFF;
 687
 688         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP0_PROXY);
 689         func_cap->qp0_proxy_qpn = size & 0xFFFFFF;
 690
 691         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP1_TUNNEL);
 692         func_cap->qp1_tunnel_qpn = size & 0xFFFFFF;
 693
 694         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP1_PROXY);
 695         func_cap->qp1_proxy_qpn = size & 0xFFFFFF;
 696
 697         if (func_cap->flags1 & QUERY_FUNC_CAP_FLAGS1_NIC_INFO)
 698                 MLX4_GET(func_cap->phys_port_id, outbox,
 699                          QUERY_FUNC_CAP_PHYS_PORT_ID);
 700
 701         MLX4_GET(func_cap->flags0, outbox, QUERY_FUNC_CAP_FLAGS0_OFFSET);
 702
 703         /* All other resources are allocated by the master, but we still report
 704          * 'num' and 'reserved' capabilities as follows:
 705          * - num remains the maximum resource index
 706          * - 'num - reserved' is the total available objects of a resource, but
 707          *   resource indices may be less than 'reserved'
 708          * TODO: set per-resource quotas */
 709
 710 out:
 711         mlx4_free_cmd_mailbox(dev, mailbox);
 712
 713         return err;
 714 }
 715
 716 static void disable_unsupported_roce_caps(void *buf);
 717
 718 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
 719 {
 720         struct mlx4_cmd_mailbox *mailbox;
 721         u32 *outbox;
 722         u8 field;
 723         u32 field32, flags, ext_flags;
 724         u16 size;
 725         u16 stat_rate;
 726         int err;
 727         int i;
 728
 729 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
 730 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
 731 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
 732 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
 733 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
 734 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
 735 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
 736 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
 737 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
 738 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
 739 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
 740 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
 741 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
 742 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
 743 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
 744 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
 745 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
 746 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
 747 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
 748 #define QUERY_DEV_CAP_NUM_SYS_EQ_OFFSET         0x26
 749 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
 750 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
 751 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
 752 #define QUERY_DEV_CAP_MAX_GSO_OFFSET            0x2d
 753 #define QUERY_DEV_CAP_RSS_OFFSET                0x2e
 754 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
 755 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
 756 #define QUERY_DEV_CAP_PORT_BEACON_OFFSET        0x34
 757 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
 758 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
 759 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
 760 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
 761 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
 762 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
 763 #define QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET      0x3e
 764 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
 765 #define QUERY_DEV_CAP_EXT_FLAGS_OFFSET          0x40
 766 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
 767 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
 768 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
 769 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
 770 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
 771 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
 772 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
 773 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
 774 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
 775 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
 776 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
 777 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
 778 #define QUERY_DEV_CAP_SVLAN_BY_QP_OFFSET        0x5D
 779 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
 780 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
 781 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
 782 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
 783 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
 784 #define QUERY_DEV_CAP_RSVD_XRC_OFFSET           0x66
 785 #define QUERY_DEV_CAP_MAX_XRC_OFFSET            0x67
 786 #define QUERY_DEV_CAP_MAX_COUNTERS_OFFSET       0x68
 787 #define QUERY_DEV_CAP_PORT_FLOWSTATS_COUNTERS_OFFSET    0x70
 788 #define QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET        0x70
 789 #define QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET        0x74
 790 #define QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET     0x76
 791 #define QUERY_DEV_CAP_FLOW_STEERING_MAX_QP_OFFSET       0x77
 792 #define QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE   0x7a
 793 #define QUERY_DEV_CAP_ECN_QCN_VER_OFFSET        0x7b
 794 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
 795 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
 796 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
 797 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
 798 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
 799 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
 800 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
 801 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
 802 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
 803 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
 804 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x94
 805 #define QUERY_DEV_CAP_CONFIG_DEV_OFFSET         0x94
 806 #define QUERY_DEV_CAP_PHV_EN_OFFSET             0x96
 807 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
 808 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
 809 #define QUERY_DEV_CAP_ETH_BACKPL_OFFSET         0x9c
 810 #define QUERY_DEV_CAP_DIAG_RPRT_PER_PORT        0x9c
 811 #define QUERY_DEV_CAP_FW_REASSIGN_MAC           0x9d
 812 #define QUERY_DEV_CAP_VXLAN                     0x9e
 813 #define QUERY_DEV_CAP_MAD_DEMUX_OFFSET          0xb0
 814 #define QUERY_DEV_CAP_DMFS_HIGH_RATE_QPN_BASE_OFFSET    0xa8
 815 #define QUERY_DEV_CAP_DMFS_HIGH_RATE_QPN_RANGE_OFFSET   0xac
 816 #define QUERY_DEV_CAP_QP_RATE_LIMIT_NUM_OFFSET  0xcc
 817 #define QUERY_DEV_CAP_QP_RATE_LIMIT_MAX_OFFSET  0xd0
 818 #define QUERY_DEV_CAP_QP_RATE_LIMIT_MIN_OFFSET  0xd2
 819
 820
 821         dev_cap->flags2 = 0;
 822         mailbox = mlx4_alloc_cmd_mailbox(dev);
 823         if (IS_ERR(mailbox))
 824                 return PTR_ERR(mailbox);
 825         outbox = mailbox->buf;
 826
 827         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
 828                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
 829         if (err)
 830                 goto out;
 831
 832         if (mlx4_is_mfunc(dev))
 833                 disable_unsupported_roce_caps(outbox);
 834         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
 835         dev_cap->reserved_qps = 1 << (field & 0xf);
 836         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
 837         dev_cap->max_qps = 1 << (field & 0x1f);
 838         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
 839         dev_cap->reserved_srqs = 1 << (field >> 4);
 840         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
 841         dev_cap->max_srqs = 1 << (field & 0x1f);
 842         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
 843         dev_cap->max_cq_sz = 1 << field;
 844         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
 845         dev_cap->reserved_cqs = 1 << (field & 0xf);
 846         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
 847         dev_cap->max_cqs = 1 << (field & 0x1f);
 848         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
 849         dev_cap->max_mpts = 1 << (field & 0x3f);
 850         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
 851         dev_cap->reserved_eqs = 1 << (field & 0xf);
 852         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
 853         dev_cap->max_eqs = 1 << (field & 0xf);
 854         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
 855         dev_cap->reserved_mtts = 1 << (field >> 4);
 856         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
 857         dev_cap->max_mrw_sz = 1 << field;
 858         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
 859         dev_cap->reserved_mrws = 1 << (field & 0xf);
 860         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
 861         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
 862         MLX4_GET(size, outbox, QUERY_DEV_CAP_NUM_SYS_EQ_OFFSET);
 863         dev_cap->num_sys_eqs = size & 0xfff;
 864         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
 865         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
 866         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
 867         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
 868         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GSO_OFFSET);
 869         field &= 0x1f;
 870         if (!field)
 871                 dev_cap->max_gso_sz = 0;
 872         else
 873                 dev_cap->max_gso_sz = 1 << field;
 874
 875         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSS_OFFSET);
 876         if (field & 0x20)
 877                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_XOR;
 878         if (field & 0x10)
 879                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_TOP;
 880         field &= 0xf;
 881         if (field) {
 882                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS;
 883                 dev_cap->max_rss_tbl_sz = 1 << field;
 884         } else
 885                 dev_cap->max_rss_tbl_sz = 0;
 886         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
 887         dev_cap->max_rdma_global = 1 << (field & 0x3f);
 888         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
 889         dev_cap->local_ca_ack_delay = field & 0x1f;
 890         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 891         dev_cap->num_ports = field & 0xf;
 892         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
 893         dev_cap->max_msg_sz = 1 << (field & 0x1f);
 894         MLX4_GET(field, outbox, QUERY_DEV_CAP_PORT_FLOWSTATS_COUNTERS_OFFSET);
 895         if (field & 0x10)
 896                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_FLOWSTATS_EN;
 897         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
 898         if (field & 0x80)
 899                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_FS_EN;
 900         dev_cap->fs_log_max_ucast_qp_range_size = field & 0x1f;
 901         if (field & 0x20)
 902                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_DMFS_UC_MC_SNIFFER;
 903         MLX4_GET(field, outbox, QUERY_DEV_CAP_PORT_BEACON_OFFSET);
 904         if (field & 0x80)
 905                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_PORT_BEACON;
 906         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET);
 907         if (field & 0x80)
 908                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_DMFS_IPOIB;
 909         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_MAX_QP_OFFSET);
 910         dev_cap->fs_max_num_qp_per_entry = field;
 911         MLX4_GET(field, outbox, QUERY_DEV_CAP_ECN_QCN_VER_OFFSET);
 912         if (field & 0x1)
 913                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_QCN;
 914         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
 915         dev_cap->stat_rate_support = stat_rate;
 916         MLX4_GET(field, outbox, QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET);
 917         if (field & 0x80)
 918                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_TS;
 919         MLX4_GET(ext_flags, outbox, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
 920         MLX4_GET(flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
 921         dev_cap->flags = flags | (u64)ext_flags << 32;
 922         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
 923         dev_cap->reserved_uars = field >> 4;
 924         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
 925         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
 926         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
 927         dev_cap->min_page_sz = 1 << field;
 928
 929         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
 930         if (field & 0x80) {
 931                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
 932                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
 933                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
 934                 if ((1 << (field & 0x3f)) > (PAGE_SIZE / dev_cap->bf_reg_size))
 935                         field = 3;
 936                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
 937         } else {
 938                 dev_cap->bf_reg_size = 0;
 939         }
 940
 941         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
 942         dev_cap->max_sq_sg = field;
 943         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
 944         dev_cap->max_sq_desc_sz = size;
 945
 946         MLX4_GET(field, outbox, QUERY_DEV_CAP_SVLAN_BY_QP_OFFSET);
 947         if (field & 0x1)
 948                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_SVLAN_BY_QP;
 949         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
 950         dev_cap->max_qp_per_mcg = 1 << field;
 951         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
 952         dev_cap->reserved_mgms = field & 0xf;
 953         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
 954         dev_cap->max_mcgs = 1 << field;
 955         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
 956         dev_cap->reserved_pds = field >> 4;
 957         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
 958         dev_cap->max_pds = 1 << (field & 0x3f);
 959         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_XRC_OFFSET);
 960         dev_cap->reserved_xrcds = field >> 4;
 961         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_XRC_OFFSET);
 962         dev_cap->max_xrcds = 1 << (field & 0x1f);
 963
 964         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
 965         dev_cap->rdmarc_entry_sz = size;
 966         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
 967         dev_cap->qpc_entry_sz = size;
 968         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
 969         dev_cap->aux_entry_sz = size;
 970         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
 971         dev_cap->altc_entry_sz = size;
 972         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
 973         dev_cap->eqc_entry_sz = size;
 974         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
 975         dev_cap->cqc_entry_sz = size;
 976         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
 977         dev_cap->srq_entry_sz = size;
 978         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
 979         dev_cap->cmpt_entry_sz = size;
 980         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
 981         dev_cap->mtt_entry_sz = size;
 982         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
 983         dev_cap->dmpt_entry_sz = size;
 984
 985         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
 986         dev_cap->max_srq_sz = 1 << field;
 987         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
 988         dev_cap->max_qp_sz = 1 << field;
 989         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
 990         dev_cap->resize_srq = field & 1;
 991         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
 992         dev_cap->max_rq_sg = field;
 993         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
 994         dev_cap->max_rq_desc_sz = size;
 995         MLX4_GET(field, outbox, QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE);
 996         if (field & (1 << 4))
 997                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_QOS_VPP;
 998         if (field & (1 << 5))
 999                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL;
1000         if (field & (1 << 6))
1001                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_CQE_STRIDE;
1002         if (field & (1 << 7))
1003                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_EQE_STRIDE;
1004         MLX4_GET(dev_cap->bmme_flags, outbox,
1005                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
1006         if (dev_cap->bmme_flags & MLX4_FLAG_ROCE_V1_V2)
1007                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_ROCE_V1_V2;
1008         if (dev_cap->bmme_flags & MLX4_FLAG_PORT_REMAP)
1009                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_PORT_REMAP;
1010         MLX4_GET(field, outbox, QUERY_DEV_CAP_CONFIG_DEV_OFFSET);
1011         if (field & 0x20)
1012                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_CONFIG_DEV;
1013         if (field & (1 << 2))
1014                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_IGNORE_FCS;
1015         MLX4_GET(field, outbox, QUERY_DEV_CAP_PHV_EN_OFFSET);
1016         if (field & 0x80)
1017                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_PHV_EN;
1018         if (field & 0x40)
1019                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_SKIP_OUTER_VLAN;
1020
1021         MLX4_GET(dev_cap->reserved_lkey, outbox,
1022                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
1023         MLX4_GET(field32, outbox, QUERY_DEV_CAP_ETH_BACKPL_OFFSET);
1024         if (field32 & (1 << 0))
1025                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP;
1026         if (field32 & (1 << 7))
1027                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RECOVERABLE_ERROR_EVENT;
1028         MLX4_GET(field32, outbox, QUERY_DEV_CAP_DIAG_RPRT_PER_PORT);
1029         if (field32 & (1 << 17))
1030                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_DIAG_PER_PORT;
1031         MLX4_GET(field, outbox, QUERY_DEV_CAP_FW_REASSIGN_MAC);
1032         if (field & 1<<6)
1033                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN;
1034         MLX4_GET(field, outbox, QUERY_DEV_CAP_VXLAN);
1035         if (field & 1<<3)
1036                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS;
1037         if (field & (1 << 5))
1038                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_ETS_CFG;
1039         MLX4_GET(dev_cap->max_icm_sz, outbox,
1040                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
1041         if (dev_cap->flags & MLX4_DEV_CAP_FLAG_COUNTERS)
1042                 MLX4_GET(dev_cap->max_counters, outbox,
1043                          QUERY_DEV_CAP_MAX_COUNTERS_OFFSET);
1044
1045         MLX4_GET(field32, outbox,
1046                  QUERY_DEV_CAP_MAD_DEMUX_OFFSET);
1047         if (field32 & (1 << 0))
1048                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_MAD_DEMUX;
1049
1050         MLX4_GET(dev_cap->dmfs_high_rate_qpn_base, outbox,
1051                  QUERY_DEV_CAP_DMFS_HIGH_RATE_QPN_BASE_OFFSET);
1052         dev_cap->dmfs_high_rate_qpn_base &= MGM_QPN_MASK;
1053         MLX4_GET(dev_cap->dmfs_high_rate_qpn_range, outbox,
1054                  QUERY_DEV_CAP_DMFS_HIGH_RATE_QPN_RANGE_OFFSET);
1055         dev_cap->dmfs_high_rate_qpn_range &= MGM_QPN_MASK;
1056
1057         MLX4_GET(size, outbox, QUERY_DEV_CAP_QP_RATE_LIMIT_NUM_OFFSET);
1058         dev_cap->rl_caps.num_rates = size;
1059         if (dev_cap->rl_caps.num_rates) {
1060                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_QP_RATE_LIMIT;
1061                 MLX4_GET(size, outbox, QUERY_DEV_CAP_QP_RATE_LIMIT_MAX_OFFSET);
1062                 dev_cap->rl_caps.max_val  = size & 0xfff;
1063                 dev_cap->rl_caps.max_unit = size >> 14;
1064                 MLX4_GET(size, outbox, QUERY_DEV_CAP_QP_RATE_LIMIT_MIN_OFFSET);
1065                 dev_cap->rl_caps.min_val  = size & 0xfff;
1066                 dev_cap->rl_caps.min_unit = size >> 14;
1067         }
1068
1069         MLX4_GET(field32, outbox, QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET);
1070         if (field32 & (1 << 16))
1071                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_UPDATE_QP;
1072         if (field32 & (1 << 18))
1073                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_UPDATE_QP_SRC_CHECK_LB;
1074         if (field32 & (1 << 19))
1075                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_LB_SRC_CHK;
1076         if (field32 & (1 << 26))
1077                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_VLAN_CONTROL;
1078         if (field32 & (1 << 20))
1079                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_FSM;
1080         if (field32 & (1 << 21))
1081                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_80_VFS;
1082
1083         for (i = 1; i <= dev_cap->num_ports; i++) {
1084                 err = mlx4_QUERY_PORT(dev, i, dev_cap->port_cap + i);
1085                 if (err)
1086                         goto out;
1087         }
1088
1089         /*
1090          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
1091          * we can't use any EQs whose doorbell falls on that page,
1092          * even if the EQ itself isn't reserved.
1093          */
1094         if (dev_cap->num_sys_eqs == 0)
1095                 dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
1096                                             dev_cap->reserved_eqs);
1097         else
1098                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_SYS_EQS;
1099
1100 out:
1101         mlx4_free_cmd_mailbox(dev, mailbox);
1102         return err;
1103 }
1104
1105 void mlx4_dev_cap_dump(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
1106 {
1107         if (dev_cap->bf_reg_size > 0)
1108                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
1109                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
1110         else
1111                 mlx4_dbg(dev, "BlueFlame not available\n");
1112
1113         mlx4_dbg(dev, "Base MM extensions: flags %08x, rsvd L_Key %08x\n",
1114                  dev_cap->bmme_flags, dev_cap->reserved_lkey);
1115         mlx4_dbg(dev, "Max ICM size %lld MB\n",
1116                  (unsigned long long) dev_cap->max_icm_sz >> 20);
1117         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
1118                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
1119         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
1120                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
1121         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
1122                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
1123         mlx4_dbg(dev, "Num sys EQs: %d, max EQs: %d, reserved EQs: %d, entry size: %d\n",
1124                  dev_cap->num_sys_eqs, dev_cap->max_eqs, dev_cap->reserved_eqs,
1125                  dev_cap->eqc_entry_sz);
1126         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
1127                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
1128         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
1129                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
1130         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
1131                  dev_cap->max_pds, dev_cap->reserved_mgms);
1132         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
1133                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
1134         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
1135                  dev_cap->local_ca_ack_delay, 128 << dev_cap->port_cap[1].ib_mtu,
1136                  dev_cap->port_cap[1].max_port_width);
1137         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
1138                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
1139         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
1140                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
1141         mlx4_dbg(dev, "Max GSO size: %d\n", dev_cap->max_gso_sz);
1142         mlx4_dbg(dev, "Max counters: %d\n", dev_cap->max_counters);
1143         mlx4_dbg(dev, "Max RSS Table size: %d\n", dev_cap->max_rss_tbl_sz);
1144         mlx4_dbg(dev, "DMFS high rate steer QPn base: %d\n",
1145                  dev_cap->dmfs_high_rate_qpn_base);
1146         mlx4_dbg(dev, "DMFS high rate steer QPn range: %d\n",
1147                  dev_cap->dmfs_high_rate_qpn_range);
1148
1149         if (dev_cap->flags2 & MLX4_DEV_CAP_FLAG2_QP_RATE_LIMIT) {
1150                 struct mlx4_rate_limit_caps *rl_caps = &dev_cap->rl_caps;
1151
1152                 mlx4_dbg(dev, "QP Rate-Limit: #rates %d, unit/val max %d/%d, min %d/%d\n",
1153                          rl_caps->num_rates, rl_caps->max_unit, rl_caps->max_val,
1154                          rl_caps->min_unit, rl_caps->min_val);
1155         }
1156
1157         dump_dev_cap_flags(dev, dev_cap->flags);
1158         dump_dev_cap_flags2(dev, dev_cap->flags2);
1159 }
1160
1161 int mlx4_QUERY_PORT(struct mlx4_dev *dev, int port, struct mlx4_port_cap *port_cap)
1162 {
1163         struct mlx4_cmd_mailbox *mailbox;
1164         u32 *outbox;
1165         u8 field;
1166         u32 field32;
1167         int err;
1168
1169         mailbox = mlx4_alloc_cmd_mailbox(dev);
1170         if (IS_ERR(mailbox))
1171                 return PTR_ERR(mailbox);
1172         outbox = mailbox->buf;
1173
1174         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
1175                 err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
1176                                    MLX4_CMD_TIME_CLASS_A,
1177                                    MLX4_CMD_NATIVE);
1178
1179                 if (err)
1180                         goto out;
1181
1182                 MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
1183                 port_cap->max_vl           = field >> 4;
1184                 MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
1185                 port_cap->ib_mtu           = field >> 4;
1186                 port_cap->max_port_width = field & 0xf;
1187                 MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
1188                 port_cap->max_gids         = 1 << (field & 0xf);
1189                 MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
1190                 port_cap->max_pkeys        = 1 << (field & 0xf);
1191         } else {
1192 #define QUERY_PORT_SUPPORTED_TYPE_OFFSET        0x00
1193 #define QUERY_PORT_MTU_OFFSET                   0x01
1194 #define QUERY_PORT_ETH_MTU_OFFSET               0x02
1195 #define QUERY_PORT_WIDTH_OFFSET                 0x06
1196 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
1197 #define QUERY_PORT_MAX_MACVLAN_OFFSET           0x0a
1198 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
1199 #define QUERY_PORT_MAC_OFFSET                   0x10
1200 #define QUERY_PORT_TRANS_VENDOR_OFFSET          0x18
1201 #define QUERY_PORT_WAVELENGTH_OFFSET            0x1c
1202 #define QUERY_PORT_TRANS_CODE_OFFSET            0x20
1203
1204                 err = mlx4_cmd_box(dev, 0, mailbox->dma, port, 0, MLX4_CMD_QUERY_PORT,
1205                                    MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
1206                 if (err)
1207                         goto out;
1208
1209                 MLX4_GET(field, outbox, QUERY_PORT_SUPPORTED_TYPE_OFFSET);
1210                 port_cap->link_state = (field & 0x80) >> 7;
1211                 port_cap->supported_port_types = field & 3;
1212                 port_cap->suggested_type = (field >> 3) & 1;
1213                 port_cap->default_sense = (field >> 4) & 1;
1214                 port_cap->dmfs_optimized_state = (field >> 5) & 1;
1215                 MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
1216                 port_cap->ib_mtu           = field & 0xf;
1217                 MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
1218                 port_cap->max_port_width = field & 0xf;
1219                 MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
1220                 port_cap->max_gids         = 1 << (field >> 4);
1221                 port_cap->max_pkeys        = 1 << (field & 0xf);
1222                 MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
1223                 port_cap->max_vl           = field & 0xf;
1224                 port_cap->max_tc_eth       = field >> 4;
1225                 MLX4_GET(field, outbox, QUERY_PORT_MAX_MACVLAN_OFFSET);
1226                 port_cap->log_max_macs  = field & 0xf;
1227                 port_cap->log_max_vlans = field >> 4;
1228                 MLX4_GET(port_cap->eth_mtu, outbox, QUERY_PORT_ETH_MTU_OFFSET);
1229                 MLX4_GET(port_cap->def_mac, outbox, QUERY_PORT_MAC_OFFSET);
1230                 MLX4_GET(field32, outbox, QUERY_PORT_TRANS_VENDOR_OFFSET);
1231                 port_cap->trans_type = field32 >> 24;
1232                 port_cap->vendor_oui = field32 & 0xffffff;
1233                 MLX4_GET(port_cap->wavelength, outbox, QUERY_PORT_WAVELENGTH_OFFSET);
1234                 MLX4_GET(port_cap->trans_code, outbox, QUERY_PORT_TRANS_CODE_OFFSET);
1235         }
1236
1237 out:
1238         mlx4_free_cmd_mailbox(dev, mailbox);
1239         return err;
1240 }
1241
1242 #define DEV_CAP_EXT_2_FLAG_PFC_COUNTERS (1 << 28)
1243 #define DEV_CAP_EXT_2_FLAG_VLAN_CONTROL (1 << 26)
1244 #define DEV_CAP_EXT_2_FLAG_80_VFS       (1 << 21)
1245 #define DEV_CAP_EXT_2_FLAG_FSM          (1 << 20)
1246
1247 int mlx4_QUERY_DEV_CAP_wrapper(struct mlx4_dev *dev, int slave,
1248                                struct mlx4_vhcr *vhcr,
1249                                struct mlx4_cmd_mailbox *inbox,
1250                                struct mlx4_cmd_mailbox *outbox,
1251                                struct mlx4_cmd_info *cmd)
1252 {
1253         u64     flags;
1254         int     err = 0;
1255         u8      field;
1256         u16     field16;
1257         u32     bmme_flags, field32;
1258         int     real_port;
1259         int     slave_port;
1260         int     first_port;
1261         struct mlx4_active_ports actv_ports;
1262
1263         err = mlx4_cmd_box(dev, 0, outbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
1264                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1265         if (err)
1266                 return err;
1267
1268         disable_unsupported_roce_caps(outbox->buf);
1269         /* add port mng change event capability and disable mw type 1
1270          * unconditionally to slaves
1271          */
1272         MLX4_GET(flags, outbox->buf, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
1273         flags |= MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV;
1274         flags &= ~MLX4_DEV_CAP_FLAG_MEM_WINDOW;
1275         actv_ports = mlx4_get_active_ports(dev, slave);
1276         first_port = find_first_bit(actv_ports.ports, dev->caps.num_ports);
1277         for (slave_port = 0, real_port = first_port;
1278              real_port < first_port +
1279              bitmap_weight(actv_ports.ports, dev->caps.num_ports);
1280              ++real_port, ++slave_port) {
1281                 if (flags & (MLX4_DEV_CAP_FLAG_WOL_PORT1 << real_port))
1282                         flags |= MLX4_DEV_CAP_FLAG_WOL_PORT1 << slave_port;
1283                 else
1284                         flags &= ~(MLX4_DEV_CAP_FLAG_WOL_PORT1 << slave_port);
1285         }
1286         for (; slave_port < dev->caps.num_ports; ++slave_port)
1287                 flags &= ~(MLX4_DEV_CAP_FLAG_WOL_PORT1 << slave_port);
1288
1289         /* Not exposing RSS IP fragments to guests */
1290         flags &= ~MLX4_DEV_CAP_FLAG_RSS_IP_FRAG;
1291         MLX4_PUT(outbox->buf, flags, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
1292
1293         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_VL_PORT_OFFSET);
1294         field &= ~0x0F;
1295         field |= bitmap_weight(actv_ports.ports, dev->caps.num_ports) & 0x0F;
1296         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_VL_PORT_OFFSET);
1297
1298         /* For guests, disable timestamp */
1299         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET);
1300         field &= 0x7f;
1301         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET);
1302
1303         /* For guests, disable vxlan tunneling and QoS support */
1304         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_VXLAN);
1305         field &= 0xd7;
1306         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_VXLAN);
1307
1308         /* For guests, disable port BEACON */
1309         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_PORT_BEACON_OFFSET);
1310         field &= 0x7f;
1311         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_PORT_BEACON_OFFSET);
1312
1313         /* For guests, report Blueflame disabled */
1314         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_BF_OFFSET);
1315         field &= 0x7f;
1316         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_BF_OFFSET);
1317
1318         /* For guests, disable mw type 2 and port remap*/
1319         MLX4_GET(bmme_flags, outbox->buf, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
1320         bmme_flags &= ~MLX4_BMME_FLAG_TYPE_2_WIN;
1321         bmme_flags &= ~MLX4_FLAG_PORT_REMAP;
1322         MLX4_PUT(outbox->buf, bmme_flags, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
1323
1324         /* turn off device-managed steering capability if not enabled */
1325         if (dev->caps.steering_mode != MLX4_STEERING_MODE_DEVICE_MANAGED) {
1326                 MLX4_GET(field, outbox->buf,
1327                          QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
1328                 field &= 0x7f;
1329                 MLX4_PUT(outbox->buf, field,
1330                          QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
1331         }
1332
1333         /* turn off ipoib managed steering for guests */
1334         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET);
1335         field &= ~0x80;
1336         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET);
1337
1338         /* turn off host side virt features (VST, FSM, etc) for guests */
1339         MLX4_GET(field32, outbox->buf, QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET);
1340         field32 &= ~(DEV_CAP_EXT_2_FLAG_VLAN_CONTROL | DEV_CAP_EXT_2_FLAG_80_VFS |
1341                      DEV_CAP_EXT_2_FLAG_FSM | DEV_CAP_EXT_2_FLAG_PFC_COUNTERS);
1342         MLX4_PUT(outbox->buf, field32, QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET);
1343
1344         /* turn off QCN for guests */
1345         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_ECN_QCN_VER_OFFSET);
1346         field &= 0xfe;
1347         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_ECN_QCN_VER_OFFSET);
1348
1349         /* turn off QP max-rate limiting for guests */
1350         field16 = 0;
1351         MLX4_PUT(outbox->buf, field16, QUERY_DEV_CAP_QP_RATE_LIMIT_NUM_OFFSET);
1352
1353         /* turn off QoS per VF support for guests */
1354         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE);
1355         field &= 0xef;
1356         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE);
1357
1358         /* turn off ignore FCS feature for guests */
1359         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_CONFIG_DEV_OFFSET);
1360         field &= 0xfb;
1361         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_CONFIG_DEV_OFFSET);
1362
1363         return 0;
1364 }
1365
1366 static void disable_unsupported_roce_caps(void *buf)
1367 {
1368         u32 flags;
1369
1370         MLX4_GET(flags, buf, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
1371         flags &= ~(1UL << 31);
1372         MLX4_PUT(buf, flags, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
1373         MLX4_GET(flags, buf, QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET);
1374         flags &= ~(1UL << 24);
1375         MLX4_PUT(buf, flags, QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET);
1376         MLX4_GET(flags, buf, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
1377         flags &= ~(MLX4_FLAG_ROCE_V1_V2);
1378         MLX4_PUT(buf, flags, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
1379 }
1380
1381 int mlx4_QUERY_PORT_wrapper(struct mlx4_dev *dev, int slave,
1382                             struct mlx4_vhcr *vhcr,
1383                             struct mlx4_cmd_mailbox *inbox,
1384                             struct mlx4_cmd_mailbox *outbox,
1385                             struct mlx4_cmd_info *cmd)
1386 {
1387         struct mlx4_priv *priv = mlx4_priv(dev);
1388         u64 def_mac;
1389         u8 port_type;
1390         u16 short_field;
1391         int err;
1392         int admin_link_state;
1393         int port = mlx4_slave_convert_port(dev, slave,
1394                                            vhcr->in_modifier & 0xFF);
1395
1396 #define MLX4_VF_PORT_NO_LINK_SENSE_MASK 0xE0
1397 #define MLX4_PORT_LINK_UP_MASK          0x80
1398 #define QUERY_PORT_CUR_MAX_PKEY_OFFSET  0x0c
1399 #define QUERY_PORT_CUR_MAX_GID_OFFSET   0x0e
1400
1401         if (port < 0)
1402                 return -EINVAL;
1403
1404         /* Protect against untrusted guests: enforce that this is the
1405          * QUERY_PORT general query.
1406          */
1407         if (vhcr->op_modifier || vhcr->in_modifier & ~0xFF)
1408                 return -EINVAL;
1409
1410         vhcr->in_modifier = port;
1411
1412         err = mlx4_cmd_box(dev, 0, outbox->dma, vhcr->in_modifier, 0,
1413                            MLX4_CMD_QUERY_PORT, MLX4_CMD_TIME_CLASS_B,
1414                            MLX4_CMD_NATIVE);
1415
1416         if (!err && dev->caps.function != slave) {
1417                 def_mac = priv->mfunc.master.vf_oper[slave].vport[vhcr->in_modifier].state.mac;
1418                 MLX4_PUT(outbox->buf, def_mac, QUERY_PORT_MAC_OFFSET);
1419
1420                 /* get port type - currently only eth is enabled */
1421                 MLX4_GET(port_type, outbox->buf,
1422                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
1423
1424                 /* No link sensing allowed */
1425                 port_type &= MLX4_VF_PORT_NO_LINK_SENSE_MASK;
1426                 /* set port type to currently operating port type */
1427                 port_type |= (dev->caps.port_type[vhcr->in_modifier] & 0x3);
1428
1429                 admin_link_state = priv->mfunc.master.vf_oper[slave].vport[vhcr->in_modifier].state.link_state;
1430                 if (IFLA_VF_LINK_STATE_ENABLE == admin_link_state)
1431                         port_type |= MLX4_PORT_LINK_UP_MASK;
1432                 else if (IFLA_VF_LINK_STATE_DISABLE == admin_link_state)
1433                         port_type &= ~MLX4_PORT_LINK_UP_MASK;
1434                 else if (IFLA_VF_LINK_STATE_AUTO == admin_link_state && mlx4_is_bonded(dev)) {
1435                         int other_port = (port == 1) ? 2 : 1;
1436                         struct mlx4_port_cap port_cap;
1437
1438                         err = mlx4_QUERY_PORT(dev, other_port, &port_cap);
1439                         if (err)
1440                                 goto out;
1441                         port_type |= (port_cap.link_state << 7);
1442                 }
1443
1444                 MLX4_PUT(outbox->buf, port_type,
1445                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
1446
1447                 if (dev->caps.port_type[vhcr->in_modifier] == MLX4_PORT_TYPE_ETH)
1448                         short_field = mlx4_get_slave_num_gids(dev, slave, port);
1449                 else
1450                         short_field = 1; /* slave max gids */
1451                 MLX4_PUT(outbox->buf, short_field,
1452                          QUERY_PORT_CUR_MAX_GID_OFFSET);
1453
1454                 short_field = dev->caps.pkey_table_len[vhcr->in_modifier];
1455                 MLX4_PUT(outbox->buf, short_field,
1456                          QUERY_PORT_CUR_MAX_PKEY_OFFSET);
1457         }
1458 out:
1459         return err;
1460 }
1461
1462 int mlx4_get_slave_pkey_gid_tbl_len(struct mlx4_dev *dev, u8 port,
1463                                     int *gid_tbl_len, int *pkey_tbl_len)
1464 {
1465         struct mlx4_cmd_mailbox *mailbox;
1466         u32                     *outbox;
1467         u16                     field;
1468         int                     err;
1469
1470         mailbox = mlx4_alloc_cmd_mailbox(dev);
1471         if (IS_ERR(mailbox))
1472                 return PTR_ERR(mailbox);
1473
1474         err =  mlx4_cmd_box(dev, 0, mailbox->dma, port, 0,
1475                             MLX4_CMD_QUERY_PORT, MLX4_CMD_TIME_CLASS_B,
1476                             MLX4_CMD_WRAPPED);
1477         if (err)
1478                 goto out;
1479
1480         outbox = mailbox->buf;
1481
1482         MLX4_GET(field, outbox, QUERY_PORT_CUR_MAX_GID_OFFSET);
1483         *gid_tbl_len = field;
1484
1485         MLX4_GET(field, outbox, QUERY_PORT_CUR_MAX_PKEY_OFFSET);
1486         *pkey_tbl_len = field;
1487
1488 out:
1489         mlx4_free_cmd_mailbox(dev, mailbox);
1490         return err;
1491 }
1492 EXPORT_SYMBOL(mlx4_get_slave_pkey_gid_tbl_len);
1493
1494 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
1495 {
1496         struct mlx4_cmd_mailbox *mailbox;
1497         struct mlx4_icm_iter iter;
1498         __be64 *pages;
1499         int lg;
1500         int nent = 0;
1501         int i;
1502         int err = 0;
1503         int ts = 0, tc = 0;
1504
1505         mailbox = mlx4_alloc_cmd_mailbox(dev);
1506         if (IS_ERR(mailbox))
1507                 return PTR_ERR(mailbox);
1508         pages = mailbox->buf;
1509
1510         for (mlx4_icm_first(icm, &iter);
1511              !mlx4_icm_last(&iter);
1512              mlx4_icm_next(&iter)) {
1513                 /*
1514                  * We have to pass pages that are aligned to their
1515                  * size, so find the least significant 1 in the
1516                  * address or size and use that as our log2 size.
1517                  */
1518                 lg = ffs(mlx4_icm_addr(&iter) | mlx4_icm_size(&iter)) - 1;
1519                 if (lg < MLX4_ICM_PAGE_SHIFT) {
1520                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx)\n",
1521                                   MLX4_ICM_PAGE_SIZE,
1522                                   (unsigned long long) mlx4_icm_addr(&iter),
1523                                   mlx4_icm_size(&iter));
1524                         err = -EINVAL;
1525                         goto out;
1526                 }
1527
1528                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
1529                         if (virt != -1) {
1530                                 pages[nent * 2] = cpu_to_be64(virt);
1531                                 virt += 1 << lg;
1532                         }
1533
1534                         pages[nent * 2 + 1] =
1535                                 cpu_to_be64((mlx4_icm_addr(&iter) + (i << lg)) |
1536                                             (lg - MLX4_ICM_PAGE_SHIFT));
1537                         ts += 1 << (lg - 10);
1538                         ++tc;
1539
1540                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
1541                                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
1542                                                 MLX4_CMD_TIME_CLASS_B,
1543                                                 MLX4_CMD_NATIVE);
1544                                 if (err)
1545                                         goto out;
1546                                 nent = 0;
1547                         }
1548                 }
1549         }
1550
1551         if (nent)
1552                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
1553                                MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
1554         if (err)
1555                 goto out;
1556
1557         switch (op) {
1558         case MLX4_CMD_MAP_FA:
1559                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW\n", tc, ts);
1560                 break;
1561         case MLX4_CMD_MAP_ICM_AUX:
1562                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux\n", tc, ts);
1563                 break;
1564         case MLX4_CMD_MAP_ICM:
1565                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM\n",
1566                          tc, ts, (unsigned long long) virt - (ts << 10));
1567                 break;
1568         }
1569
1570 out:
1571         mlx4_free_cmd_mailbox(dev, mailbox);
1572         return err;
1573 }
1574
1575 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
1576 {
1577         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, -1);
1578 }
1579
1580 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
1581 {
1582         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA,
1583                         MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
1584 }
1585
1586
1587 int mlx4_RUN_FW(struct mlx4_dev *dev)
1588 {
1589         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW,
1590                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1591 }
1592
1593 int mlx4_QUERY_FW(struct mlx4_dev *dev)
1594 {
1595         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
1596         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
1597         struct mlx4_cmd_mailbox *mailbox;
1598         u32 *outbox;
1599         int err = 0;
1600         u64 fw_ver;
1601         u16 cmd_if_rev;
1602         u8 lg;
1603
1604 #define QUERY_FW_OUT_SIZE             0x100
1605 #define QUERY_FW_VER_OFFSET            0x00
1606 #define QUERY_FW_PPF_ID                0x09
1607 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
1608 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
1609 #define QUERY_FW_ERR_START_OFFSET      0x30
1610 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
1611 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
1612
1613 #define QUERY_FW_SIZE_OFFSET           0x00
1614 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
1615 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
1616
1617 #define QUERY_FW_COMM_BASE_OFFSET      0x40
1618 #define QUERY_FW_COMM_BAR_OFFSET       0x48
1619
1620 #define QUERY_FW_CLOCK_OFFSET          0x50
1621 #define QUERY_FW_CLOCK_BAR             0x58
1622
1623         mailbox = mlx4_alloc_cmd_mailbox(dev);
1624         if (IS_ERR(mailbox))
1625                 return PTR_ERR(mailbox);
1626         outbox = mailbox->buf;
1627
1628         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
1629                             MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1630         if (err)
1631                 goto out;
1632
1633         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
1634         /*
1635          * FW subminor version is at more significant bits than minor
1636          * version, so swap here.
1637          */
1638         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
1639                 ((fw_ver & 0xffff0000ull) >> 16) |
1640                 ((fw_ver & 0x0000ffffull) << 16);
1641
1642         MLX4_GET(lg, outbox, QUERY_FW_PPF_ID);
1643         dev->caps.function = lg;
1644
1645         if (mlx4_is_slave(dev))
1646                 goto out;
1647
1648
1649         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
1650         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
1651             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
1652                 mlx4_err(dev, "Installed FW has unsupported command interface revision %d\n",
1653                          cmd_if_rev);
1654                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
1655                          (int) (dev->caps.fw_ver >> 32),
1656                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
1657                          (int) dev->caps.fw_ver & 0xffff);
1658                 mlx4_err(dev, "This driver version supports only revisions %d to %d\n",
1659                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
1660                 err = -ENODEV;
1661                 goto out;
1662         }
1663
1664         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
1665                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
1666
1667         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
1668         cmd->max_cmds = 1 << lg;
1669
1670         mlx4_dbg(dev, "FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
1671                  (int) (dev->caps.fw_ver >> 32),
1672                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
1673                  (int) dev->caps.fw_ver & 0xffff,
1674                  cmd_if_rev, cmd->max_cmds);
1675
1676         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
1677         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
1678         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
1679         fw->catas_bar = (fw->catas_bar >> 6) * 2;
1680
1681         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
1682                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
1683
1684         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
1685         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
1686         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
1687         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
1688
1689         MLX4_GET(fw->comm_base, outbox, QUERY_FW_COMM_BASE_OFFSET);
1690         MLX4_GET(fw->comm_bar,  outbox, QUERY_FW_COMM_BAR_OFFSET);
1691         fw->comm_bar = (fw->comm_bar >> 6) * 2;
1692         mlx4_dbg(dev, "Communication vector bar:%d offset:0x%llx\n",
1693                  fw->comm_bar, fw->comm_base);
1694         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
1695
1696         MLX4_GET(fw->clock_offset, outbox, QUERY_FW_CLOCK_OFFSET);
1697         MLX4_GET(fw->clock_bar,    outbox, QUERY_FW_CLOCK_BAR);
1698         fw->clock_bar = (fw->clock_bar >> 6) * 2;
1699         mlx4_dbg(dev, "Internal clock bar:%d offset:0x%llx\n",
1700                  fw->clock_bar, fw->clock_offset);
1701
1702         /*
1703          * Round up number of system pages needed in case
1704          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
1705          */
1706         fw->fw_pages =
1707                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
1708                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
1709
1710         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
1711                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
1712
1713 out:
1714         mlx4_free_cmd_mailbox(dev, mailbox);
1715         return err;
1716 }
1717
1718 int mlx4_QUERY_FW_wrapper(struct mlx4_dev *dev, int slave,
1719                           struct mlx4_vhcr *vhcr,
1720                           struct mlx4_cmd_mailbox *inbox,
1721                           struct mlx4_cmd_mailbox *outbox,
1722                           struct mlx4_cmd_info *cmd)
1723 {
1724         u8 *outbuf;
1725         int err;
1726
1727         outbuf = outbox->buf;
1728         err = mlx4_cmd_box(dev, 0, outbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
1729                             MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1730         if (err)
1731                 return err;
1732
1733         /* for slaves, set pci PPF ID to invalid and zero out everything
1734          * else except FW version */
1735         outbuf[0] = outbuf[1] = 0;
1736         memset(&outbuf[8], 0, QUERY_FW_OUT_SIZE - 8);
1737         outbuf[QUERY_FW_PPF_ID] = MLX4_INVALID_SLAVE_ID;
1738
1739         return 0;
1740 }
1741
1742 static void get_board_id(void *vsd, char *board_id)
1743 {
1744         int i;
1745
1746 #define VSD_OFFSET_SIG1         0x00
1747 #define VSD_OFFSET_SIG2         0xde
1748 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
1749 #define VSD_OFFSET_TS_BOARD_ID  0x20
1750
1751 #define VSD_SIGNATURE_TOPSPIN   0x5ad
1752
1753         memset(board_id, 0, MLX4_BOARD_ID_LEN);
1754
1755         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
1756             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
1757                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
1758         } else {
1759                 /*
1760                  * The board ID is a string but the firmware byte
1761                  * swaps each 4-byte word before passing it back to
1762                  * us.  Therefore we need to swab it before printing.
1763                  */
1764                 u32 *bid_u32 = (u32 *)board_id;
1765
1766                 for (i = 0; i < 4; ++i) {
1767                         u32 *addr;
1768                         u32 val;
1769
1770                         addr = (u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4);
1771                         val = get_unaligned(addr);
1772                         val = swab32(val);
1773                         put_unaligned(val, &bid_u32[i]);
1774                 }
1775         }
1776 }
1777
1778 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
1779 {
1780         struct mlx4_cmd_mailbox *mailbox;
1781         u32 *outbox;
1782         int err;
1783
1784 #define QUERY_ADAPTER_OUT_SIZE             0x100
1785 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
1786 #define QUERY_ADAPTER_VSD_OFFSET           0x20
1787
1788         mailbox = mlx4_alloc_cmd_mailbox(dev);
1789         if (IS_ERR(mailbox))
1790                 return PTR_ERR(mailbox);
1791         outbox = mailbox->buf;
1792
1793         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_ADAPTER,
1794                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1795         if (err)
1796                 goto out;
1797
1798         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
1799
1800         get_board_id(outbox + QUERY_ADAPTER_VSD_OFFSET / 4,
1801                      adapter->board_id);
1802
1803 out:
1804         mlx4_free_cmd_mailbox(dev, mailbox);
1805         return err;
1806 }
1807
1808 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
1809 {
1810         struct mlx4_cmd_mailbox *mailbox;
1811         __be32 *inbox;
1812         int err;
1813         static const u8 a0_dmfs_hw_steering[] =  {
1814                 [MLX4_STEERING_DMFS_A0_DEFAULT]         = 0,
1815                 [MLX4_STEERING_DMFS_A0_DYNAMIC]         = 1,
1816                 [MLX4_STEERING_DMFS_A0_STATIC]          = 2,
1817                 [MLX4_STEERING_DMFS_A0_DISABLE]         = 3
1818         };
1819
1820 #define INIT_HCA_IN_SIZE                 0x200
1821 #define INIT_HCA_VERSION_OFFSET          0x000
1822 #define  INIT_HCA_VERSION                2
1823 #define INIT_HCA_VXLAN_OFFSET            0x0c
1824 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
1825 #define INIT_HCA_FLAGS_OFFSET            0x014
1826 #define INIT_HCA_RECOVERABLE_ERROR_EVENT_OFFSET 0x018
1827 #define INIT_HCA_QPC_OFFSET              0x020
1828 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
1829 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
1830 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
1831 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
1832 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
1833 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
1834 #define  INIT_HCA_EQE_CQE_OFFSETS        (INIT_HCA_QPC_OFFSET + 0x38)
1835 #define  INIT_HCA_EQE_CQE_STRIDE_OFFSET  (INIT_HCA_QPC_OFFSET + 0x3b)
1836 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
1837 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
1838 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
1839 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
1840 #define INIT_HCA_NUM_SYS_EQS_OFFSET     (INIT_HCA_QPC_OFFSET + 0x6a)
1841 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
1842 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
1843 #define INIT_HCA_MCAST_OFFSET            0x0c0
1844 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
1845 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
1846 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
1847 #define  INIT_HCA_UC_STEERING_OFFSET     (INIT_HCA_MCAST_OFFSET + 0x18)
1848 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
1849 #define  INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN       0x6
1850 #define  INIT_HCA_FS_PARAM_OFFSET         0x1d0
1851 #define  INIT_HCA_FS_BASE_OFFSET          (INIT_HCA_FS_PARAM_OFFSET + 0x00)
1852 #define  INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x12)
1853 #define  INIT_HCA_FS_A0_OFFSET            (INIT_HCA_FS_PARAM_OFFSET + 0x18)
1854 #define  INIT_HCA_FS_LOG_TABLE_SZ_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x1b)
1855 #define  INIT_HCA_FS_ETH_BITS_OFFSET      (INIT_HCA_FS_PARAM_OFFSET + 0x21)
1856 #define  INIT_HCA_FS_ETH_NUM_ADDRS_OFFSET (INIT_HCA_FS_PARAM_OFFSET + 0x22)
1857 #define  INIT_HCA_FS_IB_BITS_OFFSET       (INIT_HCA_FS_PARAM_OFFSET + 0x25)
1858 #define  INIT_HCA_FS_IB_NUM_ADDRS_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x26)
1859 #define INIT_HCA_TPT_OFFSET              0x0f0
1860 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
1861 #define  INIT_HCA_TPT_MW_OFFSET          (INIT_HCA_TPT_OFFSET + 0x08)
1862 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
1863 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
1864 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
1865 #define INIT_HCA_UAR_OFFSET              0x120
1866 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
1867 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
1868
1869         mailbox = mlx4_alloc_cmd_mailbox(dev);
1870         if (IS_ERR(mailbox))
1871                 return PTR_ERR(mailbox);
1872         inbox = mailbox->buf;
1873
1874         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
1875
1876         *((u8 *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) =
1877                 (ilog2(cache_line_size()) - 4) << 5;
1878
1879 #if defined(__LITTLE_ENDIAN)
1880         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
1881 #elif defined(__BIG_ENDIAN)
1882         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
1883 #else
1884 #error Host endianness not defined
1885 #endif
1886         /* Check port for UD address vector: */
1887         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
1888
1889         /* Enable IPoIB checksumming if we can: */
1890         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_IPOIB_CSUM)
1891                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 3);
1892
1893         /* Enable QoS support if module parameter set */
1894         if (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_ETS_CFG && enable_qos)
1895                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
1896
1897         /* enable counters */
1898         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_COUNTERS)
1899                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 4);
1900
1901         /* Enable RSS spread to fragmented IP packets when supported */
1902         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_RSS_IP_FRAG)
1903                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 13);
1904
1905         /* CX3 is capable of extending CQEs/EQEs from 32 to 64 bytes */
1906         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_64B_EQE) {
1907                 *(inbox + INIT_HCA_EQE_CQE_OFFSETS / 4) |= cpu_to_be32(1 << 29);
1908                 dev->caps.eqe_size   = 64;
1909                 dev->caps.eqe_factor = 1;
1910         } else {
1911                 dev->caps.eqe_size   = 32;
1912                 dev->caps.eqe_factor = 0;
1913         }
1914
1915         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_64B_CQE) {
1916                 *(inbox + INIT_HCA_EQE_CQE_OFFSETS / 4) |= cpu_to_be32(1 << 30);
1917                 dev->caps.cqe_size   = 64;
1918                 dev->caps.userspace_caps |= MLX4_USER_DEV_CAP_LARGE_CQE;
1919         } else {
1920                 dev->caps.cqe_size   = 32;
1921         }
1922
1923         /* CX3 is capable of extending CQEs\EQEs to strides larger than 64B */
1924         if ((dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_EQE_STRIDE) &&
1925             (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_CQE_STRIDE)) {
1926                 dev->caps.eqe_size = cache_line_size();
1927                 dev->caps.cqe_size = cache_line_size();
1928                 dev->caps.eqe_factor = 0;
1929                 MLX4_PUT(inbox, (u8)((ilog2(dev->caps.eqe_size) - 5) << 4 |
1930                                       (ilog2(dev->caps.eqe_size) - 5)),
1931                          INIT_HCA_EQE_CQE_STRIDE_OFFSET);
1932
1933                 /* User still need to know to support CQE > 32B */
1934                 dev->caps.userspace_caps |= MLX4_USER_DEV_CAP_LARGE_CQE;
1935         }
1936
1937         if (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_RECOVERABLE_ERROR_EVENT)
1938                 *(inbox + INIT_HCA_RECOVERABLE_ERROR_EVENT_OFFSET / 4) |= cpu_to_be32(1 << 31);
1939
1940         /* QPC/EEC/CQC/EQC/RDMARC attributes */
1941
1942         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
1943         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
1944         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
1945         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
1946         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
1947         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
1948         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
1949         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
1950         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
1951         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
1952         MLX4_PUT(inbox, param->num_sys_eqs,   INIT_HCA_NUM_SYS_EQS_OFFSET);
1953         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
1954         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
1955
1956         /* steering attributes */
1957         if (dev->caps.steering_mode ==
1958             MLX4_STEERING_MODE_DEVICE_MANAGED) {
1959                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |=
1960                         cpu_to_be32(1 <<
1961                                     INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN);
1962
1963                 MLX4_PUT(inbox, param->mc_base, INIT_HCA_FS_BASE_OFFSET);
1964                 MLX4_PUT(inbox, param->log_mc_entry_sz,
1965                          INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET);
1966                 MLX4_PUT(inbox, param->log_mc_table_sz,
1967                          INIT_HCA_FS_LOG_TABLE_SZ_OFFSET);
1968                 /* Enable Ethernet flow steering
1969                  * with udp unicast and tcp unicast
1970                  */
1971                 if (dev->caps.dmfs_high_steer_mode !=
1972                     MLX4_STEERING_DMFS_A0_STATIC)
1973                         MLX4_PUT(inbox,
1974                                  (u8)(MLX4_FS_UDP_UC_EN | MLX4_FS_TCP_UC_EN),
1975                                  INIT_HCA_FS_ETH_BITS_OFFSET);
1976                 MLX4_PUT(inbox, (u16) MLX4_FS_NUM_OF_L2_ADDR,
1977                          INIT_HCA_FS_ETH_NUM_ADDRS_OFFSET);
1978                 /* Enable IPoIB flow steering
1979                  * with udp unicast and tcp unicast
1980                  */
1981                 MLX4_PUT(inbox, (u8) (MLX4_FS_UDP_UC_EN | MLX4_FS_TCP_UC_EN),
1982                          INIT_HCA_FS_IB_BITS_OFFSET);
1983                 MLX4_PUT(inbox, (u16) MLX4_FS_NUM_OF_L2_ADDR,
1984                          INIT_HCA_FS_IB_NUM_ADDRS_OFFSET);
1985
1986                 if (dev->caps.dmfs_high_steer_mode !=
1987                     MLX4_STEERING_DMFS_A0_NOT_SUPPORTED)
1988                         MLX4_PUT(inbox,
1989                                  ((u8)(a0_dmfs_hw_steering[dev->caps.dmfs_high_steer_mode]
1990                                        << 6)),
1991                                  INIT_HCA_FS_A0_OFFSET);
1992         } else {
1993                 MLX4_PUT(inbox, param->mc_base, INIT_HCA_MC_BASE_OFFSET);
1994                 MLX4_PUT(inbox, param->log_mc_entry_sz,
1995                          INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
1996                 MLX4_PUT(inbox, param->log_mc_hash_sz,
1997                          INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
1998                 MLX4_PUT(inbox, param->log_mc_table_sz,
1999                          INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
2000                 if (dev->caps.steering_mode == MLX4_STEERING_MODE_B0)
2001                         MLX4_PUT(inbox, (u8) (1 << 3),
2002                                  INIT_HCA_UC_STEERING_OFFSET);
2003         }
2004
2005         /* TPT attributes */
2006
2007         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
2008         MLX4_PUT(inbox, param->mw_enabled, INIT_HCA_TPT_MW_OFFSET);
2009         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
2010         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
2011         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
2012
2013         /* UAR attributes */
2014
2015         MLX4_PUT(inbox, param->uar_page_sz,     INIT_HCA_UAR_PAGE_SZ_OFFSET);
2016         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
2017
2018         /* set parser VXLAN attributes */
2019         if (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS) {
2020                 u8 parser_params = 0;
2021                 MLX4_PUT(inbox, parser_params,  INIT_HCA_VXLAN_OFFSET);
2022         }
2023
2024         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_INIT_HCA,
2025                        MLX4_CMD_TIME_CLASS_C, MLX4_CMD_NATIVE);
2026
2027         if (err)
2028                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
2029
2030         mlx4_free_cmd_mailbox(dev, mailbox);
2031         return err;
2032 }
2033
2034 int mlx4_QUERY_HCA(struct mlx4_dev *dev,
2035                    struct mlx4_init_hca_param *param)
2036 {
2037         struct mlx4_cmd_mailbox *mailbox;
2038         __be32 *outbox;
2039         u32 dword_field;
2040         int err;
2041         u8 byte_field;
2042         static const u8 a0_dmfs_query_hw_steering[] =  {
2043                 [0] = MLX4_STEERING_DMFS_A0_DEFAULT,
2044                 [1] = MLX4_STEERING_DMFS_A0_DYNAMIC,
2045                 [2] = MLX4_STEERING_DMFS_A0_STATIC,
2046                 [3] = MLX4_STEERING_DMFS_A0_DISABLE
2047         };
2048
2049 #define QUERY_HCA_GLOBAL_CAPS_OFFSET    0x04
2050 #define QUERY_HCA_CORE_CLOCK_OFFSET     0x0c
2051
2052         mailbox = mlx4_alloc_cmd_mailbox(dev);
2053         if (IS_ERR(mailbox))
2054                 return PTR_ERR(mailbox);
2055         outbox = mailbox->buf;
2056
2057         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
2058                            MLX4_CMD_QUERY_HCA,
2059                            MLX4_CMD_TIME_CLASS_B,
2060                            !mlx4_is_slave(dev));
2061         if (err)
2062                 goto out;
2063
2064         MLX4_GET(param->global_caps, outbox, QUERY_HCA_GLOBAL_CAPS_OFFSET);
2065         MLX4_GET(param->hca_core_clock, outbox, QUERY_HCA_CORE_CLOCK_OFFSET);
2066
2067         /* QPC/EEC/CQC/EQC/RDMARC attributes */
2068
2069         MLX4_GET(param->qpc_base,      outbox, INIT_HCA_QPC_BASE_OFFSET);
2070         MLX4_GET(param->log_num_qps,   outbox, INIT_HCA_LOG_QP_OFFSET);
2071         MLX4_GET(param->srqc_base,     outbox, INIT_HCA_SRQC_BASE_OFFSET);
2072         MLX4_GET(param->log_num_srqs,  outbox, INIT_HCA_LOG_SRQ_OFFSET);
2073         MLX4_GET(param->cqc_base,      outbox, INIT_HCA_CQC_BASE_OFFSET);
2074         MLX4_GET(param->log_num_cqs,   outbox, INIT_HCA_LOG_CQ_OFFSET);
2075         MLX4_GET(param->altc_base,     outbox, INIT_HCA_ALTC_BASE_OFFSET);
2076         MLX4_GET(param->auxc_base,     outbox, INIT_HCA_AUXC_BASE_OFFSET);
2077         MLX4_GET(param->eqc_base,      outbox, INIT_HCA_EQC_BASE_OFFSET);
2078         MLX4_GET(param->log_num_eqs,   outbox, INIT_HCA_LOG_EQ_OFFSET);
2079         MLX4_GET(param->num_sys_eqs,   outbox, INIT_HCA_NUM_SYS_EQS_OFFSET);
2080         MLX4_GET(param->rdmarc_base,   outbox, INIT_HCA_RDMARC_BASE_OFFSET);
2081         MLX4_GET(param->log_rd_per_qp, outbox, INIT_HCA_LOG_RD_OFFSET);
2082
2083         MLX4_GET(dword_field, outbox, INIT_HCA_FLAGS_OFFSET);
2084         if (dword_field & (1 << INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN)) {
2085                 param->steering_mode = MLX4_STEERING_MODE_DEVICE_MANAGED;
2086         } else {
2087                 MLX4_GET(byte_field, outbox, INIT_HCA_UC_STEERING_OFFSET);
2088                 if (byte_field & 0x8)
2089                         param->steering_mode = MLX4_STEERING_MODE_B0;
2090                 else
2091                         param->steering_mode = MLX4_STEERING_MODE_A0;
2092         }
2093
2094         if (dword_field & (1 << 13))
2095                 param->rss_ip_frags = 1;
2096
2097         /* steering attributes */
2098         if (param->steering_mode == MLX4_STEERING_MODE_DEVICE_MANAGED) {
2099                 MLX4_GET(param->mc_base, outbox, INIT_HCA_FS_BASE_OFFSET);
2100                 MLX4_GET(param->log_mc_entry_sz, outbox,
2101                          INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET);
2102                 MLX4_GET(param->log_mc_table_sz, outbox,
2103                          INIT_HCA_FS_LOG_TABLE_SZ_OFFSET);
2104                 MLX4_GET(byte_field, outbox,
2105                          INIT_HCA_FS_A0_OFFSET);
2106                 param->dmfs_high_steer_mode =
2107                         a0_dmfs_query_hw_steering[(byte_field >> 6) & 3];
2108         } else {
2109                 MLX4_GET(param->mc_base, outbox, INIT_HCA_MC_BASE_OFFSET);
2110                 MLX4_GET(param->log_mc_entry_sz, outbox,
2111                          INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
2112                 MLX4_GET(param->log_mc_hash_sz,  outbox,
2113                          INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
2114                 MLX4_GET(param->log_mc_table_sz, outbox,
2115                          INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
2116         }
2117
2118         /* CX3 is capable of extending CQEs/EQEs from 32 to 64 bytes */
2119         MLX4_GET(byte_field, outbox, INIT_HCA_EQE_CQE_OFFSETS);
2120         if (byte_field & 0x20) /* 64-bytes eqe enabled */
2121                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_EQE_ENABLED;
2122         if (byte_field & 0x40) /* 64-bytes cqe enabled */
2123                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_CQE_ENABLED;
2124
2125         /* CX3 is capable of extending CQEs\EQEs to strides larger than 64B */
2126         MLX4_GET(byte_field, outbox, INIT_HCA_EQE_CQE_STRIDE_OFFSET);
2127         if (byte_field) {
2128                 param->dev_cap_enabled |= MLX4_DEV_CAP_EQE_STRIDE_ENABLED;
2129                 param->dev_cap_enabled |= MLX4_DEV_CAP_CQE_STRIDE_ENABLED;
2130                 param->cqe_size = 1 << ((byte_field &
2131                                          MLX4_CQE_SIZE_MASK_STRIDE) + 5);
2132                 param->eqe_size = 1 << (((byte_field &
2133                                           MLX4_EQE_SIZE_MASK_STRIDE) >> 4) + 5);
2134         }
2135
2136         /* TPT attributes */
2137
2138         MLX4_GET(param->dmpt_base,  outbox, INIT_HCA_DMPT_BASE_OFFSET);
2139         MLX4_GET(param->mw_enabled, outbox, INIT_HCA_TPT_MW_OFFSET);
2140         MLX4_GET(param->log_mpt_sz, outbox, INIT_HCA_LOG_MPT_SZ_OFFSET);
2141         MLX4_GET(param->mtt_base,   outbox, INIT_HCA_MTT_BASE_OFFSET);
2142         MLX4_GET(param->cmpt_base,  outbox, INIT_HCA_CMPT_BASE_OFFSET);
2143
2144         /* UAR attributes */
2145
2146         MLX4_GET(param->uar_page_sz, outbox, INIT_HCA_UAR_PAGE_SZ_OFFSET);
2147         MLX4_GET(param->log_uar_sz, outbox, INIT_HCA_LOG_UAR_SZ_OFFSET);
2148
2149         /* phv_check enable */
2150         MLX4_GET(byte_field, outbox, INIT_HCA_CACHELINE_SZ_OFFSET);
2151         if (byte_field & 0x2)
2152                 param->phv_check_en = 1;
2153 out:
2154         mlx4_free_cmd_mailbox(dev, mailbox);
2155
2156         return err;
2157 }
2158
2159 static int mlx4_hca_core_clock_update(struct mlx4_dev *dev)
2160 {
2161         struct mlx4_cmd_mailbox *mailbox;
2162         __be32 *outbox;
2163         int err;
2164
2165         mailbox = mlx4_alloc_cmd_mailbox(dev);
2166         if (IS_ERR(mailbox)) {
2167                 mlx4_warn(dev, "hca_core_clock mailbox allocation failed\n");
2168                 return PTR_ERR(mailbox);
2169         }
2170         outbox = mailbox->buf;
2171
2172         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
2173                            MLX4_CMD_QUERY_HCA,
2174                            MLX4_CMD_TIME_CLASS_B,
2175                            !mlx4_is_slave(dev));
2176         if (err) {
2177                 mlx4_warn(dev, "hca_core_clock update failed\n");
2178                 goto out;
2179         }
2180
2181         MLX4_GET(dev->caps.hca_core_clock, outbox, QUERY_HCA_CORE_CLOCK_OFFSET);
2182
2183 out:
2184         mlx4_free_cmd_mailbox(dev, mailbox);
2185
2186         return err;
2187 }
2188
2189 /* for IB-type ports only in SRIOV mode. Checks that both proxy QP0
2190  * and real QP0 are active, so that the paravirtualized QP0 is ready
2191  * to operate */
2192 static int check_qp0_state(struct mlx4_dev *dev, int function, int port)
2193 {
2194         struct mlx4_priv *priv = mlx4_priv(dev);
2195         /* irrelevant if not infiniband */
2196         if (priv->mfunc.master.qp0_state[port].proxy_qp0_active &&
2197             priv->mfunc.master.qp0_state[port].qp0_active)
2198                 return 1;
2199         return 0;
2200 }
2201
2202 int mlx4_INIT_PORT_wrapper(struct mlx4_dev *dev, int slave,
2203                            struct mlx4_vhcr *vhcr,
2204                            struct mlx4_cmd_mailbox *inbox,
2205                            struct mlx4_cmd_mailbox *outbox,
2206                            struct mlx4_cmd_info *cmd)
2207 {
2208         struct mlx4_priv *priv = mlx4_priv(dev);
2209         int port = mlx4_slave_convert_port(dev, slave, vhcr->in_modifier);
2210         int err;
2211
2212         if (port < 0)
2213                 return -EINVAL;
2214
2215         if (priv->mfunc.master.slave_state[slave].init_port_mask & (1 << port))
2216                 return 0;
2217
2218         if (dev->caps.port_mask[port] != MLX4_PORT_TYPE_IB) {
2219                 /* Enable port only if it was previously disabled */
2220                 if (!priv->mfunc.master.init_port_ref[port]) {
2221                         err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
2222                                        MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2223                         if (err)
2224                                 return err;
2225                 }
2226                 priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
2227         } else {
2228                 if (slave == mlx4_master_func_num(dev)) {
2229                         if (check_qp0_state(dev, slave, port) &&
2230                             !priv->mfunc.master.qp0_state[port].port_active) {
2231                                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
2232                                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2233                                 if (err)
2234                                         return err;
2235                                 priv->mfunc.master.qp0_state[port].port_active = 1;
2236                                 priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
2237                         }
2238                 } else
2239                         priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
2240         }
2241         ++priv->mfunc.master.init_port_ref[port];
2242         return 0;
2243 }
2244
2245 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
2246 {
2247         struct mlx4_cmd_mailbox *mailbox;
2248         u32 *inbox;
2249         int err;
2250         u32 flags;
2251         u16 field;
2252
2253         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
2254 #define INIT_PORT_IN_SIZE          256
2255 #define INIT_PORT_FLAGS_OFFSET     0x00
2256 #define INIT_PORT_FLAG_SIG         (1 << 18)
2257 #define INIT_PORT_FLAG_NG          (1 << 17)
2258 #define INIT_PORT_FLAG_G0          (1 << 16)
2259 #define INIT_PORT_VL_SHIFT         4
2260 #define INIT_PORT_PORT_WIDTH_SHIFT 8
2261 #define INIT_PORT_MTU_OFFSET       0x04
2262 #define INIT_PORT_MAX_GID_OFFSET   0x06
2263 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
2264 #define INIT_PORT_GUID0_OFFSET     0x10
2265 #define INIT_PORT_NODE_GUID_OFFSET 0x18
2266 #define INIT_PORT_SI_GUID_OFFSET   0x20
2267
2268                 mailbox = mlx4_alloc_cmd_mailbox(dev);
2269                 if (IS_ERR(mailbox))
2270                         return PTR_ERR(mailbox);
2271                 inbox = mailbox->buf;
2272
2273                 flags = 0;
2274                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
2275                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
2276                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
2277
2278                 field = 128 << dev->caps.ib_mtu_cap[port];
2279                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
2280                 field = dev->caps.gid_table_len[port];
2281                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
2282                 field = dev->caps.pkey_table_len[port];
2283                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
2284
2285                 err = mlx4_cmd(dev, mailbox->dma, port, 0, MLX4_CMD_INIT_PORT,
2286                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2287
2288                 mlx4_free_cmd_mailbox(dev, mailbox);
2289         } else
2290                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
2291                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
2292
2293         if (!err)
2294                 mlx4_hca_core_clock_update(dev);
2295
2296         return err;
2297 }
2298 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
2299
2300 int mlx4_CLOSE_PORT_wrapper(struct mlx4_dev *dev, int slave,
2301                             struct mlx4_vhcr *vhcr,
2302                             struct mlx4_cmd_mailbox *inbox,
2303                             struct mlx4_cmd_mailbox *outbox,
2304                             struct mlx4_cmd_info *cmd)
2305 {
2306         struct mlx4_priv *priv = mlx4_priv(dev);
2307         int port = mlx4_slave_convert_port(dev, slave, vhcr->in_modifier);
2308         int err;
2309
2310         if (port < 0)
2311                 return -EINVAL;
2312
2313         if (!(priv->mfunc.master.slave_state[slave].init_port_mask &
2314             (1 << port)))
2315                 return 0;
2316
2317         if (dev->caps.port_mask[port] != MLX4_PORT_TYPE_IB) {
2318                 if (priv->mfunc.master.init_port_ref[port] == 1) {
2319                         err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
2320                                        MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2321                         if (err)
2322                                 return err;
2323                 }
2324                 priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
2325         } else {
2326                 /* infiniband port */
2327                 if (slave == mlx4_master_func_num(dev)) {
2328                         if (!priv->mfunc.master.qp0_state[port].qp0_active &&
2329                             priv->mfunc.master.qp0_state[port].port_active) {
2330                                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
2331                                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2332                                 if (err)
2333                                         return err;
2334                                 priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
2335                                 priv->mfunc.master.qp0_state[port].port_active = 0;
2336                         }
2337                 } else
2338                         priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
2339         }
2340         --priv->mfunc.master.init_port_ref[port];
2341         return 0;
2342 }
2343
2344 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
2345 {
2346         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
2347                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
2348 }
2349 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
2350
2351 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
2352 {
2353         return mlx4_cmd(dev, 0, 0, panic, MLX4_CMD_CLOSE_HCA,
2354                         MLX4_CMD_TIME_CLASS_C, MLX4_CMD_NATIVE);
2355 }
2356
2357 struct mlx4_config_dev {
2358         __be32  update_flags;
2359         __be32  rsvd1[3];
2360         __be16  vxlan_udp_dport;
2361         __be16  rsvd2;
2362         __be16  roce_v2_entropy;
2363         __be16  roce_v2_udp_dport;
2364         __be32  roce_flags;
2365         __be32  rsvd4[25];
2366         __be16  rsvd5;
2367         u8      rsvd6;
2368         u8      rx_checksum_val;
2369 };
2370
2371 #define MLX4_VXLAN_UDP_DPORT (1 << 0)
2372 #define MLX4_ROCE_V2_UDP_DPORT BIT(3)
2373 #define MLX4_DISABLE_RX_PORT BIT(18)
2374
2375 static int mlx4_CONFIG_DEV_set(struct mlx4_dev *dev, struct mlx4_config_dev *config_dev)
2376 {
2377         int err;
2378         struct mlx4_cmd_mailbox *mailbox;
2379
2380         mailbox = mlx4_alloc_cmd_mailbox(dev);
2381         if (IS_ERR(mailbox))
2382                 return PTR_ERR(mailbox);
2383
2384         memcpy(mailbox->buf, config_dev, sizeof(*config_dev));
2385
2386         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_CONFIG_DEV,
2387                        MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2388
2389         mlx4_free_cmd_mailbox(dev, mailbox);
2390         return err;
2391 }
2392
2393 static int mlx4_CONFIG_DEV_get(struct mlx4_dev *dev, struct mlx4_config_dev *config_dev)
2394 {
2395         int err;
2396         struct mlx4_cmd_mailbox *mailbox;
2397
2398         mailbox = mlx4_alloc_cmd_mailbox(dev);
2399         if (IS_ERR(mailbox))
2400                 return PTR_ERR(mailbox);
2401
2402         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 1, MLX4_CMD_CONFIG_DEV,
2403                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2404
2405         if (!err)
2406                 memcpy(config_dev, mailbox->buf, sizeof(*config_dev));
2407
2408         mlx4_free_cmd_mailbox(dev, mailbox);
2409         return err;
2410 }
2411
2412 /* Conversion between the HW values and the actual functionality.
2413  * The value represented by the array index,
2414  * and the functionality determined by the flags.
2415  */
2416 static const u8 config_dev_csum_flags[] = {
2417         [0] =   0,
2418         [1] =   MLX4_RX_CSUM_MODE_VAL_NON_TCP_UDP,
2419         [2] =   MLX4_RX_CSUM_MODE_VAL_NON_TCP_UDP       |
2420                 MLX4_RX_CSUM_MODE_L4,
2421         [3] =   MLX4_RX_CSUM_MODE_L4                    |
2422                 MLX4_RX_CSUM_MODE_IP_OK_IP_NON_TCP_UDP  |
2423                 MLX4_RX_CSUM_MODE_MULTI_VLAN
2424 };
2425
2426 int mlx4_config_dev_retrieval(struct mlx4_dev *dev,
2427                               struct mlx4_config_dev_params *params)
2428 {
2429         struct mlx4_config_dev config_dev = {0};
2430         int err;
2431         u8 csum_mask;
2432
2433 #define CONFIG_DEV_RX_CSUM_MODE_MASK                    0x7
2434 #define CONFIG_DEV_RX_CSUM_MODE_PORT1_BIT_OFFSET        0
2435 #define CONFIG_DEV_RX_CSUM_MODE_PORT2_BIT_OFFSET        4
2436
2437         if (!(dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_CONFIG_DEV))
2438                 return -ENOTSUPP;
2439
2440         err = mlx4_CONFIG_DEV_get(dev, &config_dev);
2441         if (err)
2442                 return err;
2443
2444         csum_mask = (config_dev.rx_checksum_val >> CONFIG_DEV_RX_CSUM_MODE_PORT1_BIT_OFFSET) &
2445                         CONFIG_DEV_RX_CSUM_MODE_MASK;
2446
2447         if (csum_mask >= sizeof(config_dev_csum_flags)/sizeof(config_dev_csum_flags[0]))
2448                 return -EINVAL;
2449         params->rx_csum_flags_port_1 = config_dev_csum_flags[csum_mask];
2450
2451         csum_mask = (config_dev.rx_checksum_val >> CONFIG_DEV_RX_CSUM_MODE_PORT2_BIT_OFFSET) &
2452                         CONFIG_DEV_RX_CSUM_MODE_MASK;
2453
2454         if (csum_mask >= sizeof(config_dev_csum_flags)/sizeof(config_dev_csum_flags[0]))
2455                 return -EINVAL;
2456         params->rx_csum_flags_port_2 = config_dev_csum_flags[csum_mask];
2457
2458         params->vxlan_udp_dport = be16_to_cpu(config_dev.vxlan_udp_dport);
2459
2460         return 0;
2461 }
2462 EXPORT_SYMBOL_GPL(mlx4_config_dev_retrieval);
2463
2464 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port)
2465 {
2466         struct mlx4_config_dev config_dev;
2467
2468         memset(&config_dev, 0, sizeof(config_dev));
2469         config_dev.update_flags    = cpu_to_be32(MLX4_VXLAN_UDP_DPORT);
2470         config_dev.vxlan_udp_dport = udp_port;
2471
2472         return mlx4_CONFIG_DEV_set(dev, &config_dev);
2473 }
2474 EXPORT_SYMBOL_GPL(mlx4_config_vxlan_port);
2475
2476 #define CONFIG_DISABLE_RX_PORT BIT(15)
2477 int mlx4_disable_rx_port_check(struct mlx4_dev *dev, bool dis)
2478 {
2479         struct mlx4_config_dev config_dev;
2480
2481         memset(&config_dev, 0, sizeof(config_dev));
2482         config_dev.update_flags = cpu_to_be32(MLX4_DISABLE_RX_PORT);
2483         if (dis)
2484                 config_dev.roce_flags =
2485                         cpu_to_be32(CONFIG_DISABLE_RX_PORT);
2486
2487         return mlx4_CONFIG_DEV_set(dev, &config_dev);
2488 }
2489
2490 int mlx4_config_roce_v2_port(struct mlx4_dev *dev, u16 udp_port)
2491 {
2492         struct mlx4_config_dev config_dev;
2493
2494         memset(&config_dev, 0, sizeof(config_dev));
2495         config_dev.update_flags    = cpu_to_be32(MLX4_ROCE_V2_UDP_DPORT);
2496         config_dev.roce_v2_udp_dport = cpu_to_be16(udp_port);
2497
2498         return mlx4_CONFIG_DEV_set(dev, &config_dev);
2499 }
2500 EXPORT_SYMBOL_GPL(mlx4_config_roce_v2_port);
2501
2502 int mlx4_virt2phy_port_map(struct mlx4_dev *dev, u32 port1, u32 port2)
2503 {
2504         struct mlx4_cmd_mailbox *mailbox;
2505         struct {
2506                 __be32 v_port1;
2507                 __be32 v_port2;
2508         } *v2p;
2509         int err;
2510
2511         mailbox = mlx4_alloc_cmd_mailbox(dev);
2512         if (IS_ERR(mailbox))
2513                 return -ENOMEM;
2514
2515         v2p = mailbox->buf;
2516         v2p->v_port1 = cpu_to_be32(port1);
2517         v2p->v_port2 = cpu_to_be32(port2);
2518
2519         err = mlx4_cmd(dev, mailbox->dma, 0,
2520                        MLX4_SET_PORT_VIRT2PHY, MLX4_CMD_VIRT_PORT_MAP,
2521                        MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2522
2523         mlx4_free_cmd_mailbox(dev, mailbox);
2524         return err;
2525 }
2526
2527
2528 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
2529 {
2530         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
2531                                MLX4_CMD_SET_ICM_SIZE,
2532                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2533         if (ret)
2534                 return ret;
2535
2536         /*
2537          * Round up number of system pages needed in case
2538          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
2539          */
2540         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
2541                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
2542
2543         return 0;
2544 }
2545
2546 int mlx4_NOP(struct mlx4_dev *dev)
2547 {
2548         /* Input modifier of 0x1f means "finish as soon as possible." */
2549         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, MLX4_CMD_TIME_CLASS_A,
2550                         MLX4_CMD_NATIVE);
2551 }
2552
2553 int mlx4_query_diag_counters(struct mlx4_dev *dev, u8 op_modifier,
2554                              const u32 offset[],
2555                              u32 value[], size_t array_len, u8 port)
2556 {
2557         struct mlx4_cmd_mailbox *mailbox;
2558         u32 *outbox;
2559         size_t i;
2560         int ret;
2561
2562         mailbox = mlx4_alloc_cmd_mailbox(dev);
2563         if (IS_ERR(mailbox))
2564                 return PTR_ERR(mailbox);
2565
2566         outbox = mailbox->buf;
2567
2568         ret = mlx4_cmd_box(dev, 0, mailbox->dma, port, op_modifier,
2569                            MLX4_CMD_DIAG_RPRT, MLX4_CMD_TIME_CLASS_A,
2570                            MLX4_CMD_NATIVE);
2571         if (ret)
2572                 goto out;
2573
2574         for (i = 0; i < array_len; i++) {
2575                 if (offset[i] > MLX4_MAILBOX_SIZE) {
2576                         ret = -EINVAL;
2577                         goto out;
2578                 }
2579
2580                 MLX4_GET(value[i], outbox, offset[i]);
2581         }
2582
2583 out:
2584         mlx4_free_cmd_mailbox(dev, mailbox);
2585         return ret;
2586 }
2587 EXPORT_SYMBOL(mlx4_query_diag_counters);
2588
2589 int mlx4_get_phys_port_id(struct mlx4_dev *dev)
2590 {
2591         u8 port;
2592         u32 *outbox;
2593         struct mlx4_cmd_mailbox *mailbox;
2594         u32 in_mod;
2595         u32 guid_hi, guid_lo;
2596         int err, ret = 0;
2597 #define MOD_STAT_CFG_PORT_OFFSET 8
2598 #define MOD_STAT_CFG_GUID_H      0X14
2599 #define MOD_STAT_CFG_GUID_L      0X1c
2600
2601         mailbox = mlx4_alloc_cmd_mailbox(dev);
2602         if (IS_ERR(mailbox))
2603                 return PTR_ERR(mailbox);
2604         outbox = mailbox->buf;
2605
2606         for (port = 1; port <= dev->caps.num_ports; port++) {
2607                 in_mod = port << MOD_STAT_CFG_PORT_OFFSET;
2608                 err = mlx4_cmd_box(dev, 0, mailbox->dma, in_mod, 0x2,
2609                                    MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A,
2610                                    MLX4_CMD_NATIVE);
2611                 if (err) {
2612                         mlx4_err(dev, "Fail to get port %d uplink guid\n",
2613                                  port);
2614                         ret = err;
2615                 } else {
2616                         MLX4_GET(guid_hi, outbox, MOD_STAT_CFG_GUID_H);
2617                         MLX4_GET(guid_lo, outbox, MOD_STAT_CFG_GUID_L);
2618                         dev->caps.phys_port_id[port] = (u64)guid_lo |
2619                                                        (u64)guid_hi << 32;
2620                 }
2621         }
2622         mlx4_free_cmd_mailbox(dev, mailbox);
2623         return ret;
2624 }
2625
2626 #define MLX4_WOL_SETUP_MODE (5 << 28)
2627 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port)
2628 {
2629         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
2630
2631         return mlx4_cmd_imm(dev, 0, config, in_mod, 0x3,
2632                             MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A,
2633                             MLX4_CMD_NATIVE);
2634 }
2635 EXPORT_SYMBOL_GPL(mlx4_wol_read);
2636
2637 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port)
2638 {
2639         u32 in_mod = MLX4_WOL_SETUP_MODE | port << 8;
2640
2641         return mlx4_cmd(dev, config, in_mod, 0x1, MLX4_CMD_MOD_STAT_CFG,
2642                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2643 }
2644 EXPORT_SYMBOL_GPL(mlx4_wol_write);
2645
2646 enum {
2647         ADD_TO_MCG = 0x26,
2648 };
2649
2650
2651 void mlx4_opreq_action(struct work_struct *work)
2652 {
2653         struct mlx4_priv *priv = container_of(work, struct mlx4_priv,
2654                                               opreq_task);
2655         struct mlx4_dev *dev = &priv->dev;
2656         int num_tasks = atomic_read(&priv->opreq_count);
2657         struct mlx4_cmd_mailbox *mailbox;
2658         struct mlx4_mgm *mgm;
2659         u32 *outbox;
2660         u32 modifier;
2661         u16 token;
2662         u16 type;
2663         int err;
2664         u32 num_qps;
2665         struct mlx4_qp qp;
2666         int i;
2667         u8 rem_mcg;
2668         u8 prot;
2669
2670 #define GET_OP_REQ_MODIFIER_OFFSET      0x08
2671 #define GET_OP_REQ_TOKEN_OFFSET         0x14
2672 #define GET_OP_REQ_TYPE_OFFSET          0x1a
2673 #define GET_OP_REQ_DATA_OFFSET          0x20
2674
2675         mailbox = mlx4_alloc_cmd_mailbox(dev);
2676         if (IS_ERR(mailbox)) {
2677                 mlx4_err(dev, "Failed to allocate mailbox for GET_OP_REQ\n");
2678                 return;
2679         }
2680         outbox = mailbox->buf;
2681
2682         while (num_tasks) {
2683                 err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
2684                                    MLX4_CMD_GET_OP_REQ, MLX4_CMD_TIME_CLASS_A,
2685                                    MLX4_CMD_NATIVE);
2686                 if (err) {
2687                         mlx4_err(dev, "Failed to retrieve required operation: %d\n",
2688                                  err);
2689                         return;
2690                 }
2691                 MLX4_GET(modifier, outbox, GET_OP_REQ_MODIFIER_OFFSET);
2692                 MLX4_GET(token, outbox, GET_OP_REQ_TOKEN_OFFSET);
2693                 MLX4_GET(type, outbox, GET_OP_REQ_TYPE_OFFSET);
2694                 type &= 0xfff;
2695
2696                 switch (type) {
2697                 case ADD_TO_MCG:
2698                         if (dev->caps.steering_mode ==
2699                             MLX4_STEERING_MODE_DEVICE_MANAGED) {
2700                                 mlx4_warn(dev, "ADD MCG operation is not supported in DEVICE_MANAGED steering mode\n");
2701                                 err = EPERM;
2702                                 break;
2703                         }
2704                         mgm = (struct mlx4_mgm *)((u8 *)(outbox) +
2705                                                   GET_OP_REQ_DATA_OFFSET);
2706                         num_qps = be32_to_cpu(mgm->members_count) &
2707                                   MGM_QPN_MASK;
2708                         rem_mcg = ((u8 *)(&mgm->members_count))[0] & 1;
2709                         prot = ((u8 *)(&mgm->members_count))[0] >> 6;
2710
2711                         for (i = 0; i < num_qps; i++) {
2712                                 qp.qpn = be32_to_cpu(mgm->qp[i]);
2713                                 if (rem_mcg)
2714                                         err = mlx4_multicast_detach(dev, &qp,
2715                                                                     mgm->gid,
2716                                                                     prot, 0);
2717                                 else
2718                                         err = mlx4_multicast_attach(dev, &qp,
2719                                                                     mgm->gid,
2720                                                                     mgm->gid[5]
2721                                                                     , 0, prot,
2722                                                                     NULL);
2723                                 if (err)
2724                                         break;
2725                         }
2726                         break;
2727                 default:
2728                         mlx4_warn(dev, "Bad type for required operation\n");
2729                         err = EINVAL;
2730                         break;
2731                 }
2732                 err = mlx4_cmd(dev, 0, ((u32) err |
2733                                         (__force u32)cpu_to_be32(token) << 16),
2734                                1, MLX4_CMD_GET_OP_REQ, MLX4_CMD_TIME_CLASS_A,
2735                                MLX4_CMD_NATIVE);
2736                 if (err) {
2737                         mlx4_err(dev, "Failed to acknowledge required request: %d\n",
2738                                  err);
2739                         goto out;
2740                 }
2741                 memset(outbox, 0, 0xffc);
2742                 num_tasks = atomic_dec_return(&priv->opreq_count);
2743         }
2744
2745 out:
2746         mlx4_free_cmd_mailbox(dev, mailbox);
2747 }
2748
2749 static int mlx4_check_smp_firewall_active(struct mlx4_dev *dev,
2750                                           struct mlx4_cmd_mailbox *mailbox)
2751 {
2752 #define MLX4_CMD_MAD_DEMUX_SET_ATTR_OFFSET              0x10
2753 #define MLX4_CMD_MAD_DEMUX_GETRESP_ATTR_OFFSET          0x20
2754 #define MLX4_CMD_MAD_DEMUX_TRAP_ATTR_OFFSET             0x40
2755 #define MLX4_CMD_MAD_DEMUX_TRAP_REPRESS_ATTR_OFFSET     0x70
2756
2757         u32 set_attr_mask, getresp_attr_mask;
2758         u32 trap_attr_mask, traprepress_attr_mask;
2759
2760         MLX4_GET(set_attr_mask, mailbox->buf,
2761                  MLX4_CMD_MAD_DEMUX_SET_ATTR_OFFSET);
2762         mlx4_dbg(dev, "SMP firewall set_attribute_mask = 0x%x\n",
2763                  set_attr_mask);
2764
2765         MLX4_GET(getresp_attr_mask, mailbox->buf,
2766                  MLX4_CMD_MAD_DEMUX_GETRESP_ATTR_OFFSET);
2767         mlx4_dbg(dev, "SMP firewall getresp_attribute_mask = 0x%x\n",
2768                  getresp_attr_mask);
2769
2770         MLX4_GET(trap_attr_mask, mailbox->buf,
2771                  MLX4_CMD_MAD_DEMUX_TRAP_ATTR_OFFSET);
2772         mlx4_dbg(dev, "SMP firewall trap_attribute_mask = 0x%x\n",
2773                  trap_attr_mask);
2774
2775         MLX4_GET(traprepress_attr_mask, mailbox->buf,
2776                  MLX4_CMD_MAD_DEMUX_TRAP_REPRESS_ATTR_OFFSET);
2777         mlx4_dbg(dev, "SMP firewall traprepress_attribute_mask = 0x%x\n",
2778                  traprepress_attr_mask);
2779
2780         if (set_attr_mask && getresp_attr_mask && trap_attr_mask &&
2781             traprepress_attr_mask)
2782                 return 1;
2783
2784         return 0;
2785 }
2786
2787 int mlx4_config_mad_demux(struct mlx4_dev *dev)
2788 {
2789         struct mlx4_cmd_mailbox *mailbox;
2790         int secure_host_active;
2791         int err;
2792
2793         /* Check if mad_demux is supported */
2794         if (!(dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_MAD_DEMUX))
2795                 return 0;
2796
2797         mailbox = mlx4_alloc_cmd_mailbox(dev);
2798         if (IS_ERR(mailbox)) {
2799                 mlx4_warn(dev, "Failed to allocate mailbox for cmd MAD_DEMUX");
2800                 return -ENOMEM;
2801         }
2802
2803         /* Query mad_demux to find out which MADs are handled by internal sma */
2804         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0x01 /* subn mgmt class */,
2805                            MLX4_CMD_MAD_DEMUX_QUERY_RESTR, MLX4_CMD_MAD_DEMUX,
2806                            MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2807         if (err) {
2808                 mlx4_warn(dev, "MLX4_CMD_MAD_DEMUX: query restrictions failed (%d)\n",
2809                           err);
2810                 goto out;
2811         }
2812
2813         secure_host_active = mlx4_check_smp_firewall_active(dev, mailbox);
2814
2815         /* Config mad_demux to handle all MADs returned by the query above */
2816         err = mlx4_cmd(dev, mailbox->dma, 0x01 /* subn mgmt class */,
2817                        MLX4_CMD_MAD_DEMUX_CONFIG, MLX4_CMD_MAD_DEMUX,
2818                        MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2819         if (err) {
2820                 mlx4_warn(dev, "MLX4_CMD_MAD_DEMUX: configure failed (%d)\n", err);
2821                 goto out;
2822         }
2823
2824         if (secure_host_active)
2825                 mlx4_warn(dev, "HCA operating in secure-host mode. SMP firewall activated.\n");
2826 out:
2827         mlx4_free_cmd_mailbox(dev, mailbox);
2828         return err;
2829 }
2830
2831 /* Access Reg commands */
2832 enum mlx4_access_reg_masks {
2833         MLX4_ACCESS_REG_STATUS_MASK = 0x7f,
2834         MLX4_ACCESS_REG_METHOD_MASK = 0x7f,
2835         MLX4_ACCESS_REG_LEN_MASK = 0x7ff
2836 };
2837
2838 struct mlx4_access_reg {
2839         __be16 constant1;
2840         u8 status;
2841         u8 resrvd1;
2842         __be16 reg_id;
2843         u8 method;
2844         u8 constant2;
2845         __be32 resrvd2[2];
2846         __be16 len_const;
2847         __be16 resrvd3;
2848 #define MLX4_ACCESS_REG_HEADER_SIZE (20)
2849         u8 reg_data[MLX4_MAILBOX_SIZE-MLX4_ACCESS_REG_HEADER_SIZE];
2850 } __attribute__((__packed__));
2851
2852 /**
2853  * mlx4_ACCESS_REG - Generic access reg command.
2854  * @dev: mlx4_dev.
2855  * @reg_id: register ID to access.
2856  * @method: Access method Read/Write.
2857  * @reg_len: register length to Read/Write in bytes.
2858  * @reg_data: reg_data pointer to Read/Write From/To.
2859  *
2860  * Access ConnectX registers FW command.
2861  * Returns 0 on success and copies outbox mlx4_access_reg data
2862  * field into reg_data or a negative error code.
2863  */
2864 static int mlx4_ACCESS_REG(struct mlx4_dev *dev, u16 reg_id,
2865                            enum mlx4_access_reg_method method,
2866                            u16 reg_len, void *reg_data)
2867 {
2868         struct mlx4_cmd_mailbox *inbox, *outbox;
2869         struct mlx4_access_reg *inbuf, *outbuf;
2870         int err;
2871
2872         inbox = mlx4_alloc_cmd_mailbox(dev);
2873         if (IS_ERR(inbox))
2874                 return PTR_ERR(inbox);
2875
2876         outbox = mlx4_alloc_cmd_mailbox(dev);
2877         if (IS_ERR(outbox)) {
2878                 mlx4_free_cmd_mailbox(dev, inbox);
2879                 return PTR_ERR(outbox);
2880         }
2881
2882         inbuf = inbox->buf;
2883         outbuf = outbox->buf;
2884
2885         inbuf->constant1 = cpu_to_be16(0x1<<11 | 0x4);
2886         inbuf->constant2 = 0x1;
2887         inbuf->reg_id = cpu_to_be16(reg_id);
2888         inbuf->method = method & MLX4_ACCESS_REG_METHOD_MASK;
2889
2890         reg_len = min(reg_len, (u16)(sizeof(inbuf->reg_data)));
2891         inbuf->len_const =
2892                 cpu_to_be16(((reg_len/4 + 1) & MLX4_ACCESS_REG_LEN_MASK) |
2893                             ((0x3) << 12));
2894
2895         memcpy(inbuf->reg_data, reg_data, reg_len);
2896         err = mlx4_cmd_box(dev, inbox->dma, outbox->dma, 0, 0,
2897                            MLX4_CMD_ACCESS_REG, MLX4_CMD_TIME_CLASS_C,
2898                            MLX4_CMD_WRAPPED);
2899         if (err)
2900                 goto out;
2901
2902         if (outbuf->status & MLX4_ACCESS_REG_STATUS_MASK) {
2903                 err = outbuf->status & MLX4_ACCESS_REG_STATUS_MASK;
2904                 mlx4_err(dev,
2905                          "MLX4_CMD_ACCESS_REG(%x) returned REG status (%x)\n",
2906                          reg_id, err);
2907                 goto out;
2908         }
2909
2910         memcpy(reg_data, outbuf->reg_data, reg_len);
2911 out:
2912         mlx4_free_cmd_mailbox(dev, inbox);
2913         mlx4_free_cmd_mailbox(dev, outbox);
2914         return err;
2915 }
2916
2917 /* ConnectX registers IDs */
2918 enum mlx4_reg_id {
2919         MLX4_REG_ID_PTYS = 0x5004,
2920 };
2921
2922 /**
2923  * mlx4_ACCESS_PTYS_REG - Access PTYs (Port Type and Speed)
2924  * register
2925  * @dev: mlx4_dev.
2926  * @method: Access method Read/Write.
2927  * @ptys_reg: PTYS register data pointer.
2928  *
2929  * Access ConnectX PTYS register, to Read/Write Port Type/Speed
2930  * configuration
2931  * Returns 0 on success or a negative error code.
2932  */
2933 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
2934                          enum mlx4_access_reg_method method,
2935                          struct mlx4_ptys_reg *ptys_reg)
2936 {
2937         return mlx4_ACCESS_REG(dev, MLX4_REG_ID_PTYS,
2938                                method, sizeof(*ptys_reg), ptys_reg);
2939 }
2940 EXPORT_SYMBOL_GPL(mlx4_ACCESS_PTYS_REG);
2941
2942 int mlx4_ACCESS_REG_wrapper(struct mlx4_dev *dev, int slave,
2943                             struct mlx4_vhcr *vhcr,
2944                             struct mlx4_cmd_mailbox *inbox,
2945                             struct mlx4_cmd_mailbox *outbox,
2946                             struct mlx4_cmd_info *cmd)
2947 {
2948         struct mlx4_access_reg *inbuf = inbox->buf;
2949         u8 method = inbuf->method & MLX4_ACCESS_REG_METHOD_MASK;
2950         u16 reg_id = be16_to_cpu(inbuf->reg_id);
2951
2952         if (slave != mlx4_master_func_num(dev) &&
2953             method == MLX4_ACCESS_REG_WRITE)
2954                 return -EPERM;
2955
2956         if (reg_id == MLX4_REG_ID_PTYS) {
2957                 struct mlx4_ptys_reg *ptys_reg =
2958                         (struct mlx4_ptys_reg *)inbuf->reg_data;
2959
2960                 ptys_reg->local_port =
2961                         mlx4_slave_convert_port(dev, slave,
2962                                                 ptys_reg->local_port);
2963         }
2964
2965         return mlx4_cmd_box(dev, inbox->dma, outbox->dma, vhcr->in_modifier,
2966                             0, MLX4_CMD_ACCESS_REG, MLX4_CMD_TIME_CLASS_C,
2967                             MLX4_CMD_NATIVE);
2968 }
2969
2970 static int mlx4_SET_PORT_phv_bit(struct mlx4_dev *dev, u8 port, u8 phv_bit)
2971 {
2972 #define SET_PORT_GEN_PHV_VALID  0x10
2973 #define SET_PORT_GEN_PHV_EN     0x80
2974
2975         struct mlx4_cmd_mailbox *mailbox;
2976         struct mlx4_set_port_general_context *context;
2977         u32 in_mod;
2978         int err;
2979
2980         mailbox = mlx4_alloc_cmd_mailbox(dev);
2981         if (IS_ERR(mailbox))
2982                 return PTR_ERR(mailbox);
2983         context = mailbox->buf;
2984
2985         context->v_ignore_fcs |=  SET_PORT_GEN_PHV_VALID;
2986         if (phv_bit)
2987                 context->phv_en |=  SET_PORT_GEN_PHV_EN;
2988
2989         in_mod = MLX4_SET_PORT_GENERAL << 8 | port;
2990         err = mlx4_cmd(dev, mailbox->dma, in_mod, MLX4_SET_PORT_ETH_OPCODE,
2991                        MLX4_CMD_SET_PORT, MLX4_CMD_TIME_CLASS_B,
2992                        MLX4_CMD_NATIVE);
2993
2994         mlx4_free_cmd_mailbox(dev, mailbox);
2995         return err;
2996 }
2997
2998 int get_phv_bit(struct mlx4_dev *dev, u8 port, int *phv)
2999 {
3000         int err;
3001         struct mlx4_func_cap func_cap;
3002
3003         memset(&func_cap, 0, sizeof(func_cap));
3004         err = mlx4_QUERY_FUNC_CAP(dev, port, &func_cap);
3005         if (!err)
3006                 *phv = func_cap.flags0 & QUERY_FUNC_CAP_PHV_BIT;
3007         return err;
3008 }
3009 EXPORT_SYMBOL(get_phv_bit);
3010
3011 int set_phv_bit(struct mlx4_dev *dev, u8 port, int new_val)
3012 {
3013         int ret;
3014
3015         if (mlx4_is_slave(dev))
3016                 return -EPERM;
3017
3018         if (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_PHV_EN &&
3019             !(dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_SKIP_OUTER_VLAN)) {
3020                 ret = mlx4_SET_PORT_phv_bit(dev, port, new_val);
3021                 if (!ret)
3022                         dev->caps.phv_bit[port] = new_val;
3023                 return ret;
3024         }
3025
3026         return -EOPNOTSUPP;
3027 }
3028 EXPORT_SYMBOL(set_phv_bit);
3029
3030 int mlx4_get_is_vlan_offload_disabled(struct mlx4_dev *dev, u8 port,
3031                                       bool *vlan_offload_disabled)
3032 {
3033         struct mlx4_func_cap func_cap;
3034         int err;
3035
3036         memset(&func_cap, 0, sizeof(func_cap));
3037         err = mlx4_QUERY_FUNC_CAP(dev, port, &func_cap);
3038         if (!err)
3039                 *vlan_offload_disabled =
3040                         !!(func_cap.flags0 &
3041                            QUERY_FUNC_CAP_VLAN_OFFLOAD_DISABLE);
3042         return err;
3043 }
3044 EXPORT_SYMBOL(mlx4_get_is_vlan_offload_disabled);
3045
3046 void mlx4_replace_zero_macs(struct mlx4_dev *dev)
3047 {
3048         int i;
3049         u8 mac_addr[ETH_ALEN];
3050
3051         dev->port_random_macs = 0;
3052         for (i = 1; i <= dev->caps.num_ports; ++i)
3053                 if (!dev->caps.def_mac[i] &&
3054                     dev->caps.port_type[i] == MLX4_PORT_TYPE_ETH) {
3055                         eth_random_addr(mac_addr);
3056                         dev->port_random_macs |= 1 << i;
3057                         dev->caps.def_mac[i] = mlx4_mac_to_u64(mac_addr);
3058                 }
3059 }
3060 EXPORT_SYMBOL_GPL(mlx4_replace_zero_macs);