drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/mlx5/driver.h>
  41 #include <linux/mlx5/qp.h>
  42 #include <linux/mlx5/cq.h>
  43 #include <linux/mlx5/port.h>
  44 #include <linux/mlx5/vport.h>
  45 #include <linux/mlx5/transobj.h>
  46 #include <linux/rhashtable.h>
  47 #include <net/switchdev.h>
  48 #include "wq.h"
  49 #include "mlx5_core.h"
  50 #include "en_stats.h"
  51
  52 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  53
  54 #define MLX5E_MAX_NUM_TC        8
  55
  56 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
  57 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  58 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
  59
  60 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
  61 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  62 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
  63
  64 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x1
  65 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE_MPW            0x4
  66 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW            0x6
  67
  68 #define MLX5_MPWRQ_LOG_STRIDE_SIZE              6  /* >= 6, HW restriction */
  69 #define MLX5_MPWRQ_LOG_STRIDE_SIZE_CQE_COMPRESS 8  /* >= 6, HW restriction */
  70 #define MLX5_MPWRQ_LOG_WQE_SZ                   17
  71 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  72                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  73 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  74 #define MLX5_MPWRQ_STRIDES_PER_PAGE             (MLX5_MPWRQ_NUM_STRIDES >> \
  75                                                  MLX5_MPWRQ_WQE_PAGE_ORDER)
  76 #define MLX5_CHANNEL_MAX_NUM_MTTS (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8) * \
  77                                    BIT(MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW))
  78 #define MLX5_UMR_ALIGN                          (2048)
  79 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (128)
  80
  81 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
  82 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
  83 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
  84 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
  85 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
  86 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
  87 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
  88 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
  89
  90 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
  91 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
  92 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
  93 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
  94 #define MLX5E_TX_CQ_POLL_BUDGET        128
  95 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
  96 #define MLX5E_SQ_BF_BUDGET             16
  97
  98 #define MLX5E_NUM_MAIN_GROUPS 9
  99
 100 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 101 {
 102         switch (wq_type) {
 103         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 104                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 105                              wq_size / 2);
 106         default:
 107                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 108                              wq_size / 2);
 109         }
 110 }
 111
 112 static inline int mlx5_min_log_rq_size(int wq_type)
 113 {
 114         switch (wq_type) {
 115         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 116                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW;
 117         default:
 118                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE;
 119         }
 120 }
 121
 122 static inline int mlx5_max_log_rq_size(int wq_type)
 123 {
 124         switch (wq_type) {
 125         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 126                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW;
 127         default:
 128                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE;
 129         }
 130 }
 131
 132 enum {
 133         MLX5E_INLINE_MODE_L2,
 134         MLX5E_INLINE_MODE_VPORT_CONTEXT,
 135         MLX5_INLINE_MODE_NOT_REQUIRED,
 136 };
 137
 138 struct mlx5e_tx_wqe {
 139         struct mlx5_wqe_ctrl_seg ctrl;
 140         struct mlx5_wqe_eth_seg  eth;
 141 };
 142
 143 struct mlx5e_rx_wqe {
 144         struct mlx5_wqe_srq_next_seg  next;
 145         struct mlx5_wqe_data_seg      data;
 146 };
 147
 148 struct mlx5e_umr_wqe {
 149         struct mlx5_wqe_ctrl_seg       ctrl;
 150         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 151         struct mlx5_mkey_seg           mkc;
 152         struct mlx5_wqe_data_seg       data;
 153 };
 154
 155 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
 156         "rx_cqe_moder",
 157 };
 158
 159 enum mlx5e_priv_flag {
 160         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
 161 };
 162
 163 #define MLX5E_SET_PRIV_FLAG(priv, pflag, enable)    \
 164         do {                                        \
 165                 if (enable)                         \
 166                         priv->pflags |= pflag;      \
 167                 else                                \
 168                         priv->pflags &= ~pflag;     \
 169         } while (0)
 170
 171 #ifdef CONFIG_MLX5_CORE_EN_DCB
 172 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 173 #endif
 174
 175 struct mlx5e_cq_moder {
 176         u16 usec;
 177         u16 pkts;
 178 };
 179
 180 struct mlx5e_params {
 181         u8  log_sq_size;
 182         u8  rq_wq_type;
 183         u8  mpwqe_log_stride_sz;
 184         u8  mpwqe_log_num_strides;
 185         u8  log_rq_size;
 186         u16 num_channels;
 187         u8  num_tc;
 188         u8  rx_cq_period_mode;
 189         bool rx_cqe_compress_admin;
 190         bool rx_cqe_compress;
 191         struct mlx5e_cq_moder rx_cq_moderation;
 192         struct mlx5e_cq_moder tx_cq_moderation;
 193         u16 min_rx_wqes;
 194         bool lro_en;
 195         u32 lro_wqe_sz;
 196         u16 tx_max_inline;
 197         u8  tx_min_inline_mode;
 198         u8  rss_hfunc;
 199         u8  toeplitz_hash_key[40];
 200         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 201         bool vlan_strip_disable;
 202 #ifdef CONFIG_MLX5_CORE_EN_DCB
 203         struct ieee_ets ets;
 204 #endif
 205         bool rx_am_enabled;
 206 };
 207
 208 struct mlx5e_tstamp {
 209         rwlock_t                   lock;
 210         struct cyclecounter        cycles;
 211         struct timecounter         clock;
 212         struct hwtstamp_config     hwtstamp_config;
 213         u32                        nominal_c_mult;
 214         unsigned long              overflow_period;
 215         struct delayed_work        overflow_work;
 216         struct mlx5_core_dev      *mdev;
 217         struct ptp_clock          *ptp;
 218         struct ptp_clock_info      ptp_info;
 219 };
 220
 221 enum {
 222         MLX5E_RQ_STATE_POST_WQES_ENABLE,
 223         MLX5E_RQ_STATE_UMR_WQE_IN_PROGRESS,
 224         MLX5E_RQ_STATE_FLUSH_TIMEOUT,
 225         MLX5E_RQ_STATE_AM,
 226 };
 227
 228 struct mlx5e_cq {
 229         /* data path - accessed per cqe */
 230         struct mlx5_cqwq           wq;
 231
 232         /* data path - accessed per napi poll */
 233         u16                        event_ctr;
 234         struct napi_struct        *napi;
 235         struct mlx5_core_cq        mcq;
 236         struct mlx5e_channel      *channel;
 237         struct mlx5e_priv         *priv;
 238
 239         /* cqe decompression */
 240         struct mlx5_cqe64          title;
 241         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 242         u8                         mini_arr_idx;
 243         u16                        decmprs_left;
 244         u16                        decmprs_wqe_counter;
 245
 246         /* control */
 247         struct mlx5_wq_ctrl        wq_ctrl;
 248 } ____cacheline_aligned_in_smp;
 249
 250 struct mlx5e_rq;
 251 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq *rq,
 252                                        struct mlx5_cqe64 *cqe);
 253 typedef int (*mlx5e_fp_alloc_wqe)(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe,
 254                                   u16 ix);
 255
 256 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq *rq, u16 ix);
 257
 258 struct mlx5e_dma_info {
 259         struct page     *page;
 260         dma_addr_t      addr;
 261 };
 262
 263 struct mlx5e_rx_am_stats {
 264         int ppms; /* packets per msec */
 265         int epms; /* events per msec */
 266 };
 267
 268 struct mlx5e_rx_am_sample {
 269         ktime_t         time;
 270         unsigned int    pkt_ctr;
 271         u16             event_ctr;
 272 };
 273
 274 struct mlx5e_rx_am { /* Adaptive Moderation */
 275         u8                                      state;
 276         struct mlx5e_rx_am_stats                prev_stats;
 277         struct mlx5e_rx_am_sample               start_sample;
 278         struct work_struct                      work;
 279         u8                                      profile_ix;
 280         u8                                      mode;
 281         u8                                      tune_state;
 282         u8                                      steps_right;
 283         u8                                      steps_left;
 284         u8                                      tired;
 285 };
 286
 287 struct mlx5e_rq {
 288         /* data path */
 289         struct mlx5_wq_ll      wq;
 290         u32                    wqe_sz;
 291         struct sk_buff       **skb;
 292         struct mlx5e_mpw_info *wqe_info;
 293         __be32                 mkey_be;
 294         __be32                 umr_mkey_be;
 295
 296         struct device         *pdev;
 297         struct net_device     *netdev;
 298         struct mlx5e_tstamp   *tstamp;
 299         struct mlx5e_rq_stats  stats;
 300         struct mlx5e_cq        cq;
 301         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 302         mlx5e_fp_alloc_wqe     alloc_wqe;
 303         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 304
 305         unsigned long          state;
 306         int                    ix;
 307
 308         struct mlx5e_rx_am     am; /* Adaptive Moderation */
 309
 310         /* control */
 311         struct mlx5_wq_ctrl    wq_ctrl;
 312         u8                     wq_type;
 313         u32                    mpwqe_stride_sz;
 314         u32                    mpwqe_num_strides;
 315         u32                    rqn;
 316         struct mlx5e_channel  *channel;
 317         struct mlx5e_priv     *priv;
 318 } ____cacheline_aligned_in_smp;
 319
 320 struct mlx5e_umr_dma_info {
 321         __be64                *mtt;
 322         __be64                *mtt_no_align;
 323         dma_addr_t             mtt_addr;
 324         struct mlx5e_dma_info *dma_info;
 325 };
 326
 327 struct mlx5e_mpw_info {
 328         union {
 329                 struct mlx5e_dma_info     dma_info;
 330                 struct mlx5e_umr_dma_info umr;
 331         };
 332         u16 consumed_strides;
 333         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
 334
 335         void (*dma_pre_sync)(struct device *pdev,
 336                              struct mlx5e_mpw_info *wi,
 337                              u32 wqe_offset, u32 len);
 338         void (*add_skb_frag)(struct mlx5e_rq *rq,
 339                              struct sk_buff *skb,
 340                              struct mlx5e_mpw_info *wi,
 341                              u32 page_idx, u32 frag_offset, u32 len);
 342         void (*copy_skb_header)(struct device *pdev,
 343                                 struct sk_buff *skb,
 344                                 struct mlx5e_mpw_info *wi,
 345                                 u32 page_idx, u32 offset,
 346                                 u32 headlen);
 347         void (*free_wqe)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 348 };
 349
 350 struct mlx5e_tx_wqe_info {
 351         u32 num_bytes;
 352         u8  num_wqebbs;
 353         u8  num_dma;
 354 };
 355
 356 enum mlx5e_dma_map_type {
 357         MLX5E_DMA_MAP_SINGLE,
 358         MLX5E_DMA_MAP_PAGE
 359 };
 360
 361 struct mlx5e_sq_dma {
 362         dma_addr_t              addr;
 363         u32                     size;
 364         enum mlx5e_dma_map_type type;
 365 };
 366
 367 enum {
 368         MLX5E_SQ_STATE_WAKE_TXQ_ENABLE,
 369         MLX5E_SQ_STATE_BF_ENABLE,
 370         MLX5E_SQ_STATE_TX_TIMEOUT,
 371 };
 372
 373 struct mlx5e_ico_wqe_info {
 374         u8  opcode;
 375         u8  num_wqebbs;
 376 };
 377
 378 struct mlx5e_sq {
 379         /* data path */
 380
 381         /* dirtied @completion */
 382         u16                        cc;
 383         u32                        dma_fifo_cc;
 384
 385         /* dirtied @xmit */
 386         u16                        pc ____cacheline_aligned_in_smp;
 387         u32                        dma_fifo_pc;
 388         u16                        bf_offset;
 389         u16                        prev_cc;
 390         u8                         bf_budget;
 391         struct mlx5e_sq_stats      stats;
 392
 393         struct mlx5e_cq            cq;
 394
 395         /* pointers to per packet info: write@xmit, read@completion */
 396         struct sk_buff           **skb;
 397         struct mlx5e_sq_dma       *dma_fifo;
 398         struct mlx5e_tx_wqe_info  *wqe_info;
 399
 400         /* read only */
 401         struct mlx5_wq_cyc         wq;
 402         u32                        dma_fifo_mask;
 403         void __iomem              *uar_map;
 404         struct netdev_queue       *txq;
 405         u32                        sqn;
 406         u16                        bf_buf_size;
 407         u16                        max_inline;
 408         u8                         min_inline_mode;
 409         u16                        edge;
 410         struct device             *pdev;
 411         struct mlx5e_tstamp       *tstamp;
 412         __be32                     mkey_be;
 413         unsigned long              state;
 414
 415         /* control path */
 416         struct mlx5_wq_ctrl        wq_ctrl;
 417         struct mlx5_uar            uar;
 418         struct mlx5e_channel      *channel;
 419         int                        tc;
 420         struct mlx5e_ico_wqe_info *ico_wqe_info;
 421         u32                        rate_limit;
 422 } ____cacheline_aligned_in_smp;
 423
 424 static inline bool mlx5e_sq_has_room_for(struct mlx5e_sq *sq, u16 n)
 425 {
 426         return (((sq->wq.sz_m1 & (sq->cc - sq->pc)) >= n) ||
 427                 (sq->cc  == sq->pc));
 428 }
 429
 430 enum channel_flags {
 431         MLX5E_CHANNEL_NAPI_SCHED = 1,
 432 };
 433
 434 struct mlx5e_channel {
 435         /* data path */
 436         struct mlx5e_rq            rq;
 437         struct mlx5e_sq            sq[MLX5E_MAX_NUM_TC];
 438         struct mlx5e_sq            icosq;   /* internal control operations */
 439         struct napi_struct         napi;
 440         struct device             *pdev;
 441         struct net_device         *netdev;
 442         __be32                     mkey_be;
 443         u8                         num_tc;
 444         unsigned long              flags;
 445
 446         /* control */
 447         struct mlx5e_priv         *priv;
 448         int                        ix;
 449         int                        cpu;
 450 };
 451
 452 enum mlx5e_traffic_types {
 453         MLX5E_TT_IPV4_TCP,
 454         MLX5E_TT_IPV6_TCP,
 455         MLX5E_TT_IPV4_UDP,
 456         MLX5E_TT_IPV6_UDP,
 457         MLX5E_TT_IPV4_IPSEC_AH,
 458         MLX5E_TT_IPV6_IPSEC_AH,
 459         MLX5E_TT_IPV4_IPSEC_ESP,
 460         MLX5E_TT_IPV6_IPSEC_ESP,
 461         MLX5E_TT_IPV4,
 462         MLX5E_TT_IPV6,
 463         MLX5E_TT_ANY,
 464         MLX5E_NUM_TT,
 465         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 466 };
 467
 468 enum {
 469         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
 470         MLX5E_STATE_OPENED,
 471         MLX5E_STATE_DESTROYING,
 472 };
 473
 474 struct mlx5e_vxlan_db {
 475         spinlock_t                      lock; /* protect vxlan table */
 476         struct radix_tree_root          tree;
 477 };
 478
 479 struct mlx5e_l2_rule {
 480         u8  addr[ETH_ALEN + 2];
 481         struct mlx5_flow_rule *rule;
 482 };
 483
 484 struct mlx5e_flow_table {
 485         int num_groups;
 486         struct mlx5_flow_table *t;
 487         struct mlx5_flow_group **g;
 488 };
 489
 490 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 491
 492 struct mlx5e_tc_table {
 493         struct mlx5_flow_table          *t;
 494
 495         struct rhashtable_params        ht_params;
 496         struct rhashtable               ht;
 497 };
 498
 499 struct mlx5e_vlan_table {
 500         struct mlx5e_flow_table         ft;
 501         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 502         struct mlx5_flow_rule   *active_vlans_rule[VLAN_N_VID];
 503         struct mlx5_flow_rule   *untagged_rule;
 504         struct mlx5_flow_rule   *any_vlan_rule;
 505         bool          filter_disabled;
 506 };
 507
 508 struct mlx5e_l2_table {
 509         struct mlx5e_flow_table    ft;
 510         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 511         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 512         struct mlx5e_l2_rule       broadcast;
 513         struct mlx5e_l2_rule       allmulti;
 514         struct mlx5e_l2_rule       promisc;
 515         bool                       broadcast_enabled;
 516         bool                       allmulti_enabled;
 517         bool                       promisc_enabled;
 518 };
 519
 520 /* L3/L4 traffic type classifier */
 521 struct mlx5e_ttc_table {
 522         struct mlx5e_flow_table  ft;
 523         struct mlx5_flow_rule    *rules[MLX5E_NUM_TT];
 524 };
 525
 526 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 527 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 528 struct arfs_table {
 529         struct mlx5e_flow_table  ft;
 530         struct mlx5_flow_rule    *default_rule;
 531         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 532 };
 533
 534 enum  arfs_type {
 535         ARFS_IPV4_TCP,
 536         ARFS_IPV6_TCP,
 537         ARFS_IPV4_UDP,
 538         ARFS_IPV6_UDP,
 539         ARFS_NUM_TYPES,
 540 };
 541
 542 struct mlx5e_arfs_tables {
 543         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 544         /* Protect aRFS rules list */
 545         spinlock_t                     arfs_lock;
 546         struct list_head               rules;
 547         int                            last_filter_id;
 548         struct workqueue_struct        *wq;
 549 };
 550
 551 /* NIC prio FTS */
 552 enum {
 553         MLX5E_VLAN_FT_LEVEL = 0,
 554         MLX5E_L2_FT_LEVEL,
 555         MLX5E_TTC_FT_LEVEL,
 556         MLX5E_ARFS_FT_LEVEL
 557 };
 558
 559 struct mlx5e_ethtool_table {
 560         struct mlx5_flow_table *ft;
 561         int                    num_rules;
 562 };
 563
 564 #define ETHTOOL_NUM_L3_L4_FTS 7
 565 #define ETHTOOL_NUM_L2_FTS 4
 566
 567 struct mlx5e_ethtool_steering {
 568         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
 569         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
 570         struct list_head                rules;
 571         int                             tot_num_rules;
 572 };
 573
 574 struct mlx5e_flow_steering {
 575         struct mlx5_flow_namespace      *ns;
 576         struct mlx5e_ethtool_steering   ethtool;
 577         struct mlx5e_tc_table           tc;
 578         struct mlx5e_vlan_table         vlan;
 579         struct mlx5e_l2_table           l2;
 580         struct mlx5e_ttc_table          ttc;
 581         struct mlx5e_arfs_tables        arfs;
 582 };
 583
 584 struct mlx5e_rqt {
 585         u32              rqtn;
 586         bool             enabled;
 587 };
 588
 589 struct mlx5e_tir {
 590         u32               tirn;
 591         struct mlx5e_rqt  rqt;
 592         struct list_head  list;
 593 };
 594
 595 enum {
 596         MLX5E_TC_PRIO = 0,
 597         MLX5E_NIC_PRIO
 598 };
 599
 600 struct mlx5e_profile {
 601         void    (*init)(struct mlx5_core_dev *mdev,
 602                         struct net_device *netdev,
 603                         const struct mlx5e_profile *profile, void *ppriv);
 604         void    (*cleanup)(struct mlx5e_priv *priv);
 605         int     (*init_rx)(struct mlx5e_priv *priv);
 606         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 607         int     (*init_tx)(struct mlx5e_priv *priv);
 608         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 609         void    (*enable)(struct mlx5e_priv *priv);
 610         void    (*disable)(struct mlx5e_priv *priv);
 611         void    (*update_stats)(struct mlx5e_priv *priv);
 612         int     (*max_nch)(struct mlx5_core_dev *mdev);
 613         int     max_tc;
 614 };
 615
 616 struct mlx5e_priv {
 617         /* priv data path fields - start */
 618         struct mlx5e_sq            **txq_to_sq_map;
 619         int channeltc_to_txq_map[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 620         /* priv data path fields - end */
 621
 622         unsigned long              state;
 623         struct mutex               state_lock; /* Protects Interface state */
 624         struct mlx5_core_mkey      umr_mkey;
 625         struct mlx5e_rq            drop_rq;
 626
 627         struct mlx5e_channel     **channel;
 628         u32                        tisn[MLX5E_MAX_NUM_TC];
 629         struct mlx5e_rqt           indir_rqt;
 630         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 631         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 632         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 633
 634         struct mlx5e_flow_steering fs;
 635         struct mlx5e_vxlan_db      vxlan;
 636
 637         struct mlx5e_params        params;
 638         struct workqueue_struct    *wq;
 639         struct work_struct         update_carrier_work;
 640         struct work_struct         set_rx_mode_work;
 641         struct work_struct         tx_timeout_work;
 642         struct delayed_work        update_stats_work;
 643
 644         u32                        pflags;
 645         struct mlx5_core_dev      *mdev;
 646         struct net_device         *netdev;
 647         struct mlx5e_stats         stats;
 648         struct mlx5e_tstamp        tstamp;
 649         u16 q_counter;
 650         const struct mlx5e_profile *profile;
 651         void                      *ppriv;
 652 };
 653
 654 void mlx5e_build_ptys2ethtool_map(void);
 655
 656 void mlx5e_send_nop(struct mlx5e_sq *sq, bool notify_hw);
 657 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 658                        void *accel_priv, select_queue_fallback_t fallback);
 659 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 660
 661 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 662 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 663 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 664 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 665 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 666 void mlx5e_free_tx_descs(struct mlx5e_sq *sq);
 667 void mlx5e_free_rx_descs(struct mlx5e_rq *rq);
 668
 669 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 670 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 671 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 672 int mlx5e_alloc_rx_wqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 673 int mlx5e_alloc_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 674 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 675 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 676 void mlx5e_post_rx_fragmented_mpwqe(struct mlx5e_rq *rq);
 677 void mlx5e_complete_rx_linear_mpwqe(struct mlx5e_rq *rq,
 678                                     struct mlx5_cqe64 *cqe,
 679                                     u16 byte_cnt,
 680                                     struct mlx5e_mpw_info *wi,
 681                                     struct sk_buff *skb);
 682 void mlx5e_complete_rx_fragmented_mpwqe(struct mlx5e_rq *rq,
 683                                         struct mlx5_cqe64 *cqe,
 684                                         u16 byte_cnt,
 685                                         struct mlx5e_mpw_info *wi,
 686                                         struct sk_buff *skb);
 687 void mlx5e_free_rx_linear_mpwqe(struct mlx5e_rq *rq,
 688                                 struct mlx5e_mpw_info *wi);
 689 void mlx5e_free_rx_fragmented_mpwqe(struct mlx5e_rq *rq,
 690                                     struct mlx5e_mpw_info *wi);
 691 struct mlx5_cqe64 *mlx5e_get_cqe(struct mlx5e_cq *cq);
 692
 693 void mlx5e_rx_am(struct mlx5e_rq *rq);
 694 void mlx5e_rx_am_work(struct work_struct *work);
 695 struct mlx5e_cq_moder mlx5e_am_get_def_profile(u8 rx_cq_period_mode);
 696
 697 void mlx5e_update_stats(struct mlx5e_priv *priv);
 698
 699 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 700 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 701 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 702 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 703 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
 704                            int location);
 705 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
 706                                 struct ethtool_rxnfc *info, u32 *rule_locs);
 707 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
 708                                struct ethtool_rx_flow_spec *fs);
 709 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
 710                               int location);
 711 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
 712 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
 713 void mlx5e_set_rx_mode_work(struct work_struct *work);
 714
 715 void mlx5e_fill_hwstamp(struct mlx5e_tstamp *clock, u64 timestamp,
 716                         struct skb_shared_hwtstamps *hwts);
 717 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 718 void mlx5e_timestamp_cleanup(struct mlx5e_priv *priv);
 719 int mlx5e_hwstamp_set(struct net_device *dev, struct ifreq *ifr);
 720 int mlx5e_hwstamp_get(struct net_device *dev, struct ifreq *ifr);
 721 void mlx5e_modify_rx_cqe_compression(struct mlx5e_priv *priv, bool val);
 722
 723 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 724                           u16 vid);
 725 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 726                            u16 vid);
 727 void mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
 728 void mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
 729
 730 int mlx5e_modify_rqs_vsd(struct mlx5e_priv *priv, bool vsd);
 731
 732 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz, int ix);
 733 void mlx5e_build_tir_ctx_hash(void *tirc, struct mlx5e_priv *priv);
 734
 735 int mlx5e_open_locked(struct net_device *netdev);
 736 int mlx5e_close_locked(struct net_device *netdev);
 737 void mlx5e_build_default_indir_rqt(struct mlx5_core_dev *mdev,
 738                                    u32 *indirection_rqt, int len,
 739                                    int num_channels);
 740 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
 741
 742 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 743                                  u8 cq_period_mode);
 744
 745 static inline void mlx5e_tx_notify_hw(struct mlx5e_sq *sq,
 746                                       struct mlx5_wqe_ctrl_seg *ctrl, int bf_sz)
 747 {
 748         u16 ofst = MLX5_BF_OFFSET + sq->bf_offset;
 749
 750         /* ensure wqe is visible to device before updating doorbell record */
 751         dma_wmb();
 752
 753         *sq->wq.db = cpu_to_be32(sq->pc);
 754
 755         /* ensure doorbell record is visible to device before ringing the
 756          * doorbell
 757          */
 758         wmb();
 759         if (bf_sz)
 760                 __iowrite64_copy(sq->uar_map + ofst, ctrl, bf_sz);
 761         else
 762                 mlx5_write64((__be32 *)ctrl, sq->uar_map + ofst, NULL);
 763         /* flush the write-combining mapped buffer */
 764         wmb();
 765
 766         sq->bf_offset ^= sq->bf_buf_size;
 767 }
 768
 769 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 770 {
 771         struct mlx5_core_cq *mcq;
 772
 773         mcq = &cq->mcq;
 774         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, NULL, cq->wq.cc);
 775 }
 776
 777 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 778 {
 779         return min_t(int, mdev->priv.eq_table.num_comp_vectors,
 780                      MLX5E_MAX_NUM_CHANNELS);
 781 }
 782
 783 static inline int mlx5e_get_mtt_octw(int npages)
 784 {
 785         return ALIGN(npages, 8) / 2;
 786 }
 787
 788 extern const struct ethtool_ops mlx5e_ethtool_ops;
 789 #ifdef CONFIG_MLX5_CORE_EN_DCB
 790 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 791 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 792 #endif
 793
 794 #ifndef CONFIG_RFS_ACCEL
 795 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
 796 {
 797         return 0;
 798 }
 799
 800 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
 801
 802 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
 803 {
 804         return -ENOTSUPP;
 805 }
 806
 807 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
 808 {
 809         return -ENOTSUPP;
 810 }
 811 #else
 812 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
 813 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
 814 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
 815 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
 816 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
 817                         u16 rxq_index, u32 flow_id);
 818 #endif
 819
 820 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
 821 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
 822                      struct mlx5e_tir *tir, u32 *in, int inlen);
 823 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
 824                        struct mlx5e_tir *tir);
 825 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
 826 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
 827 int mlx5e_refresh_tirs_self_loopback_enable(struct mlx5_core_dev *mdev);
 828
 829 struct mlx5_eswitch_rep;
 830 int mlx5e_vport_rep_load(struct mlx5_eswitch *esw,
 831                          struct mlx5_eswitch_rep *rep);
 832 void mlx5e_vport_rep_unload(struct mlx5_eswitch *esw,
 833                             struct mlx5_eswitch_rep *rep);
 834 int mlx5e_nic_rep_load(struct mlx5_eswitch *esw, struct mlx5_eswitch_rep *rep);
 835 void mlx5e_nic_rep_unload(struct mlx5_eswitch *esw,
 836                           struct mlx5_eswitch_rep *rep);
 837 int mlx5e_add_sqs_fwd_rules(struct mlx5e_priv *priv);
 838 void mlx5e_remove_sqs_fwd_rules(struct mlx5e_priv *priv);
 839 int mlx5e_attr_get(struct net_device *dev, struct switchdev_attr *attr);
 840
 841 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
 842 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
 843 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
 844 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
 845 int mlx5e_create_tises(struct mlx5e_priv *priv);
 846 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
 847 int mlx5e_close(struct net_device *netdev);
 848 int mlx5e_open(struct net_device *netdev);
 849 void mlx5e_update_stats_work(struct work_struct *work);
 850 void *mlx5e_create_netdev(struct mlx5_core_dev *mdev,
 851                           const struct mlx5e_profile *profile, void *ppriv);
 852 void mlx5e_destroy_netdev(struct mlx5_core_dev *mdev, struct mlx5e_priv *priv);
 853 struct rtnl_link_stats64 *
 854 mlx5e_get_stats(struct net_device *dev, struct rtnl_link_stats64 *stats);
 855
 856 #endif /* __MLX5_EN_H__ */