drivers/net/wireless/ath/ath10k/hw.h

   1 /*
   2  * Copyright (c) 2005-2011 Atheros Communications Inc.
   3  * Copyright (c) 2011-2013 Qualcomm Atheros, Inc.
   4  *
   5  * Permission to use, copy, modify, and/or distribute this software for any
   6  * purpose with or without fee is hereby granted, provided that the above
   7  * copyright notice and this permission notice appear in all copies.
   8  *
   9  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  10  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  11  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  12  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  13  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  14  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  15  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  16  */
  17
  18 #ifndef _HW_H_
  19 #define _HW_H_
  20
  21 #include "targaddrs.h"
  22
  23 /* Supported FW version */
  24 #define SUPPORTED_FW_MAJOR      1
  25 #define SUPPORTED_FW_MINOR      0
  26 #define SUPPORTED_FW_RELEASE    0
  27 #define SUPPORTED_FW_BUILD      636
  28
  29 /* QCA988X 1.0 definitions (unsupported) */
  30 #define QCA988X_HW_1_0_CHIP_ID_REV      0x0
  31
  32 /* QCA988X 2.0 definitions */
  33 #define QCA988X_HW_2_0_VERSION          0x4100016c
  34 #define QCA988X_HW_2_0_CHIP_ID_REV      0x2
  35 #define QCA988X_HW_2_0_FW_DIR           "ath10k/QCA988X/hw2.0"
  36 #define QCA988X_HW_2_0_FW_FILE          "firmware.bin"
  37 #define QCA988X_HW_2_0_OTP_FILE         "otp.bin"
  38 #define QCA988X_HW_2_0_BOARD_DATA_FILE  "board.bin"
  39 #define QCA988X_HW_2_0_PATCH_LOAD_ADDR  0x1234
  40
  41 /* Known pecularities:
  42  *  - current FW doesn't support raw rx mode (last tested v599)
  43  *  - current FW dumps upon raw tx mode (last tested v599)
  44  *  - raw appears in nwifi decap, raw and nwifi appear in ethernet decap
  45  *  - raw have FCS, nwifi doesn't
  46  *  - ethernet frames have 802.11 header decapped and parts (base hdr, cipher
  47  *    param, llc/snap) are aligned to 4byte boundaries each */
  48 enum ath10k_hw_txrx_mode {
  49         ATH10K_HW_TXRX_RAW = 0,
  50         ATH10K_HW_TXRX_NATIVE_WIFI = 1,
  51         ATH10K_HW_TXRX_ETHERNET = 2,
  52
  53         /* Valid for HTT >= 3.0. Used for management frames in TX_FRM. */
  54         ATH10K_HW_TXRX_MGMT = 3,
  55 };
  56
  57 enum ath10k_mcast2ucast_mode {
  58         ATH10K_MCAST2UCAST_DISABLED = 0,
  59         ATH10K_MCAST2UCAST_ENABLED = 1,
  60 };
  61
  62 #define TARGET_NUM_VDEVS                        8
  63 #define TARGET_NUM_PEER_AST                     2
  64 #define TARGET_NUM_WDS_ENTRIES                  32
  65 #define TARGET_DMA_BURST_SIZE                   0
  66 #define TARGET_MAC_AGGR_DELIM                   0
  67 #define TARGET_AST_SKID_LIMIT                   16
  68 #define TARGET_NUM_PEERS                        16
  69 #define TARGET_NUM_OFFLOAD_PEERS                0
  70 #define TARGET_NUM_OFFLOAD_REORDER_BUFS         0
  71 #define TARGET_NUM_PEER_KEYS                    2
  72 #define TARGET_NUM_TIDS         (2 * ((TARGET_NUM_PEERS) + (TARGET_NUM_VDEVS)))
  73 #define TARGET_TX_CHAIN_MASK                    (BIT(0) | BIT(1) | BIT(2))
  74 #define TARGET_RX_CHAIN_MASK                    (BIT(0) | BIT(1) | BIT(2))
  75 #define TARGET_RX_TIMEOUT_LO_PRI                100
  76 #define TARGET_RX_TIMEOUT_HI_PRI                40
  77 #define TARGET_RX_DECAP_MODE                    ATH10K_HW_TXRX_ETHERNET
  78 #define TARGET_SCAN_MAX_PENDING_REQS            4
  79 #define TARGET_BMISS_OFFLOAD_MAX_VDEV           3
  80 #define TARGET_ROAM_OFFLOAD_MAX_VDEV            3
  81 #define TARGET_ROAM_OFFLOAD_MAX_AP_PROFILES     8
  82 #define TARGET_GTK_OFFLOAD_MAX_VDEV             3
  83 #define TARGET_NUM_MCAST_GROUPS                 0
  84 #define TARGET_NUM_MCAST_TABLE_ELEMS            0
  85 #define TARGET_MCAST2UCAST_MODE                 ATH10K_MCAST2UCAST_DISABLED
  86 #define TARGET_TX_DBG_LOG_SIZE                  1024
  87 #define TARGET_RX_SKIP_DEFRAG_TIMEOUT_DUP_DETECTION_CHECK 0
  88 #define TARGET_VOW_CONFIG                       0
  89 #define TARGET_NUM_MSDU_DESC                    (1024 + 400)
  90 #define TARGET_MAX_FRAG_ENTRIES                 0
  91
  92
  93 /* Number of Copy Engines supported */
  94 #define CE_COUNT 8
  95
  96 /*
  97  * Total number of PCIe MSI interrupts requested for all interrupt sources.
  98  * PCIe standard forces this to be a power of 2.
  99  * Some Host OS's limit MSI requests that can be granted to 8
 100  * so for now we abide by this limit and avoid requesting more
 101  * than that.
 102  */
 103 #define MSI_NUM_REQUEST_LOG2    3
 104 #define MSI_NUM_REQUEST         (1<<MSI_NUM_REQUEST_LOG2)
 105
 106 /*
 107  * Granted MSIs are assigned as follows:
 108  * Firmware uses the first
 109  * Remaining MSIs, if any, are used by Copy Engines
 110  * This mapping is known to both Target firmware and Host software.
 111  * It may be changed as long as Host and Target are kept in sync.
 112  */
 113 /* MSI for firmware (errors, etc.) */
 114 #define MSI_ASSIGN_FW           0
 115
 116 /* MSIs for Copy Engines */
 117 #define MSI_ASSIGN_CE_INITIAL   1
 118 #define MSI_ASSIGN_CE_MAX       7
 119
 120 /* as of IP3.7.1 */
 121 #define RTC_STATE_V_ON                          3
 122
 123 #define RTC_STATE_COLD_RESET_MASK               0x00000400
 124 #define RTC_STATE_V_LSB                         0
 125 #define RTC_STATE_V_MASK                        0x00000007
 126 #define RTC_STATE_ADDRESS                       0x0000
 127 #define PCIE_SOC_WAKE_V_MASK                    0x00000001
 128 #define PCIE_SOC_WAKE_ADDRESS                   0x0004
 129 #define PCIE_SOC_WAKE_RESET                     0x00000000
 130 #define SOC_GLOBAL_RESET_ADDRESS                0x0008
 131
 132 #define RTC_SOC_BASE_ADDRESS                    0x00004000
 133 #define RTC_WMAC_BASE_ADDRESS                   0x00005000
 134 #define MAC_COEX_BASE_ADDRESS                   0x00006000
 135 #define BT_COEX_BASE_ADDRESS                    0x00007000
 136 #define SOC_PCIE_BASE_ADDRESS                   0x00008000
 137 #define SOC_CORE_BASE_ADDRESS                   0x00009000
 138 #define WLAN_UART_BASE_ADDRESS                  0x0000c000
 139 #define WLAN_SI_BASE_ADDRESS                    0x00010000
 140 #define WLAN_GPIO_BASE_ADDRESS                  0x00014000
 141 #define WLAN_ANALOG_INTF_BASE_ADDRESS           0x0001c000
 142 #define WLAN_MAC_BASE_ADDRESS                   0x00020000
 143 #define EFUSE_BASE_ADDRESS                      0x00030000
 144 #define FPGA_REG_BASE_ADDRESS                   0x00039000
 145 #define WLAN_UART2_BASE_ADDRESS                 0x00054c00
 146 #define CE_WRAPPER_BASE_ADDRESS                 0x00057000
 147 #define CE0_BASE_ADDRESS                        0x00057400
 148 #define CE1_BASE_ADDRESS                        0x00057800
 149 #define CE2_BASE_ADDRESS                        0x00057c00
 150 #define CE3_BASE_ADDRESS                        0x00058000
 151 #define CE4_BASE_ADDRESS                        0x00058400
 152 #define CE5_BASE_ADDRESS                        0x00058800
 153 #define CE6_BASE_ADDRESS                        0x00058c00
 154 #define CE7_BASE_ADDRESS                        0x00059000
 155 #define DBI_BASE_ADDRESS                        0x00060000
 156 #define WLAN_ANALOG_INTF_PCIE_BASE_ADDRESS      0x0006c000
 157 #define PCIE_LOCAL_BASE_ADDRESS                 0x00080000
 158
 159 #define SOC_RESET_CONTROL_OFFSET                0x00000000
 160 #define SOC_RESET_CONTROL_SI0_RST_MASK          0x00000001
 161 #define SOC_CPU_CLOCK_OFFSET                    0x00000020
 162 #define SOC_CPU_CLOCK_STANDARD_LSB              0
 163 #define SOC_CPU_CLOCK_STANDARD_MASK             0x00000003
 164 #define SOC_CLOCK_CONTROL_OFFSET                0x00000028
 165 #define SOC_CLOCK_CONTROL_SI0_CLK_MASK          0x00000001
 166 #define SOC_SYSTEM_SLEEP_OFFSET                 0x000000c4
 167 #define SOC_LPO_CAL_OFFSET                      0x000000e0
 168 #define SOC_LPO_CAL_ENABLE_LSB                  20
 169 #define SOC_LPO_CAL_ENABLE_MASK                 0x00100000
 170
 171 #define SOC_CHIP_ID_ADDRESS                     0x000000ec
 172 #define SOC_CHIP_ID_REV_LSB                     8
 173 #define SOC_CHIP_ID_REV_MASK                    0x00000f00
 174
 175 #define WLAN_RESET_CONTROL_COLD_RST_MASK        0x00000008
 176 #define WLAN_RESET_CONTROL_WARM_RST_MASK        0x00000004
 177 #define WLAN_SYSTEM_SLEEP_DISABLE_LSB           0
 178 #define WLAN_SYSTEM_SLEEP_DISABLE_MASK          0x00000001
 179
 180 #define WLAN_GPIO_PIN0_ADDRESS                  0x00000028
 181 #define WLAN_GPIO_PIN0_CONFIG_MASK              0x00007800
 182 #define WLAN_GPIO_PIN1_ADDRESS                  0x0000002c
 183 #define WLAN_GPIO_PIN1_CONFIG_MASK              0x00007800
 184 #define WLAN_GPIO_PIN10_ADDRESS                 0x00000050
 185 #define WLAN_GPIO_PIN11_ADDRESS                 0x00000054
 186 #define WLAN_GPIO_PIN12_ADDRESS                 0x00000058
 187 #define WLAN_GPIO_PIN13_ADDRESS                 0x0000005c
 188
 189 #define CLOCK_GPIO_OFFSET                       0xffffffff
 190 #define CLOCK_GPIO_BT_CLK_OUT_EN_LSB            0
 191 #define CLOCK_GPIO_BT_CLK_OUT_EN_MASK           0
 192
 193 #define SI_CONFIG_OFFSET                        0x00000000
 194 #define SI_CONFIG_BIDIR_OD_DATA_LSB             18
 195 #define SI_CONFIG_BIDIR_OD_DATA_MASK            0x00040000
 196 #define SI_CONFIG_I2C_LSB                       16
 197 #define SI_CONFIG_I2C_MASK                      0x00010000
 198 #define SI_CONFIG_POS_SAMPLE_LSB                7
 199 #define SI_CONFIG_POS_SAMPLE_MASK               0x00000080
 200 #define SI_CONFIG_INACTIVE_DATA_LSB             5
 201 #define SI_CONFIG_INACTIVE_DATA_MASK            0x00000020
 202 #define SI_CONFIG_INACTIVE_CLK_LSB              4
 203 #define SI_CONFIG_INACTIVE_CLK_MASK             0x00000010
 204 #define SI_CONFIG_DIVIDER_LSB                   0
 205 #define SI_CONFIG_DIVIDER_MASK                  0x0000000f
 206 #define SI_CS_OFFSET                            0x00000004
 207 #define SI_CS_DONE_ERR_MASK                     0x00000400
 208 #define SI_CS_DONE_INT_MASK                     0x00000200
 209 #define SI_CS_START_LSB                         8
 210 #define SI_CS_START_MASK                        0x00000100
 211 #define SI_CS_RX_CNT_LSB                        4
 212 #define SI_CS_RX_CNT_MASK                       0x000000f0
 213 #define SI_CS_TX_CNT_LSB                        0
 214 #define SI_CS_TX_CNT_MASK                       0x0000000f
 215
 216 #define SI_TX_DATA0_OFFSET                      0x00000008
 217 #define SI_TX_DATA1_OFFSET                      0x0000000c
 218 #define SI_RX_DATA0_OFFSET                      0x00000010
 219 #define SI_RX_DATA1_OFFSET                      0x00000014
 220
 221 #define CORE_CTRL_CPU_INTR_MASK                 0x00002000
 222 #define CORE_CTRL_ADDRESS                       0x0000
 223 #define PCIE_INTR_ENABLE_ADDRESS                0x0008
 224 #define PCIE_INTR_CLR_ADDRESS                   0x0014
 225 #define SCRATCH_3_ADDRESS                       0x0030
 226
 227 /* Firmware indications to the Host via SCRATCH_3 register. */
 228 #define FW_INDICATOR_ADDRESS    (SOC_CORE_BASE_ADDRESS + SCRATCH_3_ADDRESS)
 229 #define FW_IND_EVENT_PENDING                    1
 230 #define FW_IND_INITIALIZED                      2
 231
 232 /* HOST_REG interrupt from firmware */
 233 #define PCIE_INTR_FIRMWARE_MASK                 0x00000400
 234 #define PCIE_INTR_CE_MASK_ALL                   0x0007f800
 235
 236 #define DRAM_BASE_ADDRESS                       0x00400000
 237
 238 #define MISSING 0
 239
 240 #define SYSTEM_SLEEP_OFFSET                     SOC_SYSTEM_SLEEP_OFFSET
 241 #define WLAN_SYSTEM_SLEEP_OFFSET                SOC_SYSTEM_SLEEP_OFFSET
 242 #define WLAN_RESET_CONTROL_OFFSET               SOC_RESET_CONTROL_OFFSET
 243 #define CLOCK_CONTROL_OFFSET                    SOC_CLOCK_CONTROL_OFFSET
 244 #define CLOCK_CONTROL_SI0_CLK_MASK              SOC_CLOCK_CONTROL_SI0_CLK_MASK
 245 #define RESET_CONTROL_MBOX_RST_MASK             MISSING
 246 #define RESET_CONTROL_SI0_RST_MASK              SOC_RESET_CONTROL_SI0_RST_MASK
 247 #define GPIO_BASE_ADDRESS                       WLAN_GPIO_BASE_ADDRESS
 248 #define GPIO_PIN0_OFFSET                        WLAN_GPIO_PIN0_ADDRESS
 249 #define GPIO_PIN1_OFFSET                        WLAN_GPIO_PIN1_ADDRESS
 250 #define GPIO_PIN0_CONFIG_MASK                   WLAN_GPIO_PIN0_CONFIG_MASK
 251 #define GPIO_PIN1_CONFIG_MASK                   WLAN_GPIO_PIN1_CONFIG_MASK
 252 #define SI_BASE_ADDRESS                         WLAN_SI_BASE_ADDRESS
 253 #define SCRATCH_BASE_ADDRESS                    SOC_CORE_BASE_ADDRESS
 254 #define LOCAL_SCRATCH_OFFSET                    0x18
 255 #define CPU_CLOCK_OFFSET                        SOC_CPU_CLOCK_OFFSET
 256 #define LPO_CAL_OFFSET                          SOC_LPO_CAL_OFFSET
 257 #define GPIO_PIN10_OFFSET                       WLAN_GPIO_PIN10_ADDRESS
 258 #define GPIO_PIN11_OFFSET                       WLAN_GPIO_PIN11_ADDRESS
 259 #define GPIO_PIN12_OFFSET                       WLAN_GPIO_PIN12_ADDRESS
 260 #define GPIO_PIN13_OFFSET                       WLAN_GPIO_PIN13_ADDRESS
 261 #define CPU_CLOCK_STANDARD_LSB                  SOC_CPU_CLOCK_STANDARD_LSB
 262 #define CPU_CLOCK_STANDARD_MASK                 SOC_CPU_CLOCK_STANDARD_MASK
 263 #define LPO_CAL_ENABLE_LSB                      SOC_LPO_CAL_ENABLE_LSB
 264 #define LPO_CAL_ENABLE_MASK                     SOC_LPO_CAL_ENABLE_MASK
 265 #define ANALOG_INTF_BASE_ADDRESS                WLAN_ANALOG_INTF_BASE_ADDRESS
 266 #define MBOX_BASE_ADDRESS                       MISSING
 267 #define INT_STATUS_ENABLE_ERROR_LSB             MISSING
 268 #define INT_STATUS_ENABLE_ERROR_MASK            MISSING
 269 #define INT_STATUS_ENABLE_CPU_LSB               MISSING
 270 #define INT_STATUS_ENABLE_CPU_MASK              MISSING
 271 #define INT_STATUS_ENABLE_COUNTER_LSB           MISSING
 272 #define INT_STATUS_ENABLE_COUNTER_MASK          MISSING
 273 #define INT_STATUS_ENABLE_MBOX_DATA_LSB         MISSING
 274 #define INT_STATUS_ENABLE_MBOX_DATA_MASK        MISSING
 275 #define ERROR_STATUS_ENABLE_RX_UNDERFLOW_LSB    MISSING
 276 #define ERROR_STATUS_ENABLE_RX_UNDERFLOW_MASK   MISSING
 277 #define ERROR_STATUS_ENABLE_TX_OVERFLOW_LSB     MISSING
 278 #define ERROR_STATUS_ENABLE_TX_OVERFLOW_MASK    MISSING
 279 #define COUNTER_INT_STATUS_ENABLE_BIT_LSB       MISSING
 280 #define COUNTER_INT_STATUS_ENABLE_BIT_MASK      MISSING
 281 #define INT_STATUS_ENABLE_ADDRESS               MISSING
 282 #define CPU_INT_STATUS_ENABLE_BIT_LSB           MISSING
 283 #define CPU_INT_STATUS_ENABLE_BIT_MASK          MISSING
 284 #define HOST_INT_STATUS_ADDRESS                 MISSING
 285 #define CPU_INT_STATUS_ADDRESS                  MISSING
 286 #define ERROR_INT_STATUS_ADDRESS                MISSING
 287 #define ERROR_INT_STATUS_WAKEUP_MASK            MISSING
 288 #define ERROR_INT_STATUS_WAKEUP_LSB             MISSING
 289 #define ERROR_INT_STATUS_RX_UNDERFLOW_MASK      MISSING
 290 #define ERROR_INT_STATUS_RX_UNDERFLOW_LSB       MISSING
 291 #define ERROR_INT_STATUS_TX_OVERFLOW_MASK       MISSING
 292 #define ERROR_INT_STATUS_TX_OVERFLOW_LSB        MISSING
 293 #define COUNT_DEC_ADDRESS                       MISSING
 294 #define HOST_INT_STATUS_CPU_MASK                MISSING
 295 #define HOST_INT_STATUS_CPU_LSB                 MISSING
 296 #define HOST_INT_STATUS_ERROR_MASK              MISSING
 297 #define HOST_INT_STATUS_ERROR_LSB               MISSING
 298 #define HOST_INT_STATUS_COUNTER_MASK            MISSING
 299 #define HOST_INT_STATUS_COUNTER_LSB             MISSING
 300 #define RX_LOOKAHEAD_VALID_ADDRESS              MISSING
 301 #define WINDOW_DATA_ADDRESS                     MISSING
 302 #define WINDOW_READ_ADDR_ADDRESS                MISSING
 303 #define WINDOW_WRITE_ADDR_ADDRESS               MISSING
 304
 305 #define RTC_STATE_V_GET(x) (((x) & RTC_STATE_V_MASK) >> RTC_STATE_V_LSB)
 306
 307 #endif /* _HW_H_ */