drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <linux/module.h>
  20 #include <linux/time.h>
  21 #include <linux/bitops.h>
  22 #include <linux/etherdevice.h>
  23 #include <asm/unaligned.h>
  24
  25 #include "hw.h"
  26 #include "hw-ops.h"
  27 #include "ar9003_mac.h"
  28 #include "ar9003_mci.h"
  29 #include "ar9003_phy.h"
  30 #include "ath9k.h"
  31
  32 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  33
  34 MODULE_AUTHOR("Atheros Communications");
  35 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  36 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  37 MODULE_LICENSE("Dual BSD/GPL");
  38
  39 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  40 {
  41         struct ath_common *common = ath9k_hw_common(ah);
  42         struct ath9k_channel *chan = ah->curchan;
  43         unsigned int clockrate;
  44
  45         /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
  46         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
  47                 clockrate = 117;
  48         else if (!chan) /* should really check for CCK instead */
  49                 clockrate = ATH9K_CLOCK_RATE_CCK;
  50         else if (IS_CHAN_2GHZ(chan))
  51                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  52         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  53                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  54         else
  55                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  56
  57         if (chan) {
  58                 if (IS_CHAN_HT40(chan))
  59                         clockrate *= 2;
  60                 if (IS_CHAN_HALF_RATE(chan))
  61                         clockrate /= 2;
  62                 if (IS_CHAN_QUARTER_RATE(chan))
  63                         clockrate /= 4;
  64         }
  65
  66         common->clockrate = clockrate;
  67 }
  68
  69 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
  70 {
  71         struct ath_common *common = ath9k_hw_common(ah);
  72
  73         return usecs * common->clockrate;
  74 }
  75
  76 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
  77 {
  78         int i;
  79
  80         BUG_ON(timeout < AH_TIME_QUANTUM);
  81
  82         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
  83                 if ((REG_READ(ah, reg) & mask) == val)
  84                         return true;
  85
  86                 udelay(AH_TIME_QUANTUM);
  87         }
  88
  89         ath_dbg(ath9k_hw_common(ah), ANY,
  90                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
  91                 timeout, reg, REG_READ(ah, reg), mask, val);
  92
  93         return false;
  94 }
  95 EXPORT_SYMBOL(ath9k_hw_wait);
  96
  97 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
  98                           int hw_delay)
  99 {
 100         hw_delay /= 10;
 101
 102         if (IS_CHAN_HALF_RATE(chan))
 103                 hw_delay *= 2;
 104         else if (IS_CHAN_QUARTER_RATE(chan))
 105                 hw_delay *= 4;
 106
 107         udelay(hw_delay + BASE_ACTIVATE_DELAY);
 108 }
 109
 110 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 111                           int column, unsigned int *writecnt)
 112 {
 113         int r;
 114
 115         ENABLE_REGWRITE_BUFFER(ah);
 116         for (r = 0; r < array->ia_rows; r++) {
 117                 REG_WRITE(ah, INI_RA(array, r, 0),
 118                           INI_RA(array, r, column));
 119                 DO_DELAY(*writecnt);
 120         }
 121         REGWRITE_BUFFER_FLUSH(ah);
 122 }
 123
 124 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 125 {
 126         u32 retval;
 127         int i;
 128
 129         for (i = 0, retval = 0; i < n; i++) {
 130                 retval = (retval << 1) | (val & 1);
 131                 val >>= 1;
 132         }
 133         return retval;
 134 }
 135
 136 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 137                            u8 phy, int kbps,
 138                            u32 frameLen, u16 rateix,
 139                            bool shortPreamble)
 140 {
 141         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 142
 143         if (kbps == 0)
 144                 return 0;
 145
 146         switch (phy) {
 147         case WLAN_RC_PHY_CCK:
 148                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 149                 if (shortPreamble)
 150                         phyTime >>= 1;
 151                 numBits = frameLen << 3;
 152                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 153                 break;
 154         case WLAN_RC_PHY_OFDM:
 155                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 156                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 157                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 158                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 159                         txTime = OFDM_SIFS_TIME_QUARTER
 160                                 + OFDM_PREAMBLE_TIME_QUARTER
 161                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 162                 } else if (ah->curchan &&
 163                            IS_CHAN_HALF_RATE(ah->curchan)) {
 164                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 165                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 166                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 167                         txTime = OFDM_SIFS_TIME_HALF +
 168                                 OFDM_PREAMBLE_TIME_HALF
 169                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 170                 } else {
 171                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 172                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 173                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 174                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 175                                 + (numSymbols * OFDM_SYMBOL_TIME);
 176                 }
 177                 break;
 178         default:
 179                 ath_err(ath9k_hw_common(ah),
 180                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 181                 txTime = 0;
 182                 break;
 183         }
 184
 185         return txTime;
 186 }
 187 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 188
 189 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 190                                   struct ath9k_channel *chan,
 191                                   struct chan_centers *centers)
 192 {
 193         int8_t extoff;
 194
 195         if (!IS_CHAN_HT40(chan)) {
 196                 centers->ctl_center = centers->ext_center =
 197                         centers->synth_center = chan->channel;
 198                 return;
 199         }
 200
 201         if (IS_CHAN_HT40PLUS(chan)) {
 202                 centers->synth_center =
 203                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 204                 extoff = 1;
 205         } else {
 206                 centers->synth_center =
 207                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 208                 extoff = -1;
 209         }
 210
 211         centers->ctl_center =
 212                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 213         /* 25 MHz spacing is supported by hw but not on upper layers */
 214         centers->ext_center =
 215                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 216 }
 217
 218 /******************/
 219 /* Chip Revisions */
 220 /******************/
 221
 222 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 223 {
 224         u32 val;
 225
 226         if (ah->get_mac_revision)
 227                 ah->hw_version.macRev = ah->get_mac_revision();
 228
 229         switch (ah->hw_version.devid) {
 230         case AR5416_AR9100_DEVID:
 231                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 232                 break;
 233         case AR9300_DEVID_AR9330:
 234                 ah->hw_version.macVersion = AR_SREV_VERSION_9330;
 235                 if (!ah->get_mac_revision) {
 236                         val = REG_READ(ah, AR_SREV);
 237                         ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 238                 }
 239                 return;
 240         case AR9300_DEVID_AR9340:
 241                 ah->hw_version.macVersion = AR_SREV_VERSION_9340;
 242                 return;
 243         case AR9300_DEVID_QCA955X:
 244                 ah->hw_version.macVersion = AR_SREV_VERSION_9550;
 245                 return;
 246         case AR9300_DEVID_AR953X:
 247                 ah->hw_version.macVersion = AR_SREV_VERSION_9531;
 248                 return;
 249         }
 250
 251         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 252
 253         if (val == 0xFF) {
 254                 val = REG_READ(ah, AR_SREV);
 255                 ah->hw_version.macVersion =
 256                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 257                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 258
 259                 if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
 260                         ah->is_pciexpress = true;
 261                 else
 262                         ah->is_pciexpress = (val &
 263                                              AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 264         } else {
 265                 if (!AR_SREV_9100(ah))
 266                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 267
 268                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 269
 270                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 271                         ah->is_pciexpress = true;
 272         }
 273 }
 274
 275 /************************************/
 276 /* HW Attach, Detach, Init Routines */
 277 /************************************/
 278
 279 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 280 {
 281         if (!AR_SREV_5416(ah))
 282                 return;
 283
 284         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 285         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 286         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 287         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 288         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 289         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 290         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 291         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 292         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 293
 294         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 295 }
 296
 297 /* This should work for all families including legacy */
 298 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 299 {
 300         struct ath_common *common = ath9k_hw_common(ah);
 301         u32 regAddr[2] = { AR_STA_ID0 };
 302         u32 regHold[2];
 303         static const u32 patternData[4] = {
 304                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 305         };
 306         int i, j, loop_max;
 307
 308         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 309                 loop_max = 2;
 310                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 311         } else
 312                 loop_max = 1;
 313
 314         for (i = 0; i < loop_max; i++) {
 315                 u32 addr = regAddr[i];
 316                 u32 wrData, rdData;
 317
 318                 regHold[i] = REG_READ(ah, addr);
 319                 for (j = 0; j < 0x100; j++) {
 320                         wrData = (j << 16) | j;
 321                         REG_WRITE(ah, addr, wrData);
 322                         rdData = REG_READ(ah, addr);
 323                         if (rdData != wrData) {
 324                                 ath_err(common,
 325                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 326                                         addr, wrData, rdData);
 327                                 return false;
 328                         }
 329                 }
 330                 for (j = 0; j < 4; j++) {
 331                         wrData = patternData[j];
 332                         REG_WRITE(ah, addr, wrData);
 333                         rdData = REG_READ(ah, addr);
 334                         if (wrData != rdData) {
 335                                 ath_err(common,
 336                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 337                                         addr, wrData, rdData);
 338                                 return false;
 339                         }
 340                 }
 341                 REG_WRITE(ah, regAddr[i], regHold[i]);
 342         }
 343         udelay(100);
 344
 345         return true;
 346 }
 347
 348 static void ath9k_hw_init_config(struct ath_hw *ah)
 349 {
 350         struct ath_common *common = ath9k_hw_common(ah);
 351
 352         ah->config.dma_beacon_response_time = 1;
 353         ah->config.sw_beacon_response_time = 6;
 354         ah->config.cwm_ignore_extcca = 0;
 355         ah->config.analog_shiftreg = 1;
 356
 357         ah->config.rx_intr_mitigation = true;
 358
 359         if (AR_SREV_9300_20_OR_LATER(ah)) {
 360                 ah->config.rimt_last = 500;
 361                 ah->config.rimt_first = 2000;
 362         } else {
 363                 ah->config.rimt_last = 250;
 364                 ah->config.rimt_first = 700;
 365         }
 366
 367         /*
 368          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 369          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 370          * This means we use it for all AR5416 devices, and the few
 371          * minor PCI AR9280 devices out there.
 372          *
 373          * Serialization is required because these devices do not handle
 374          * well the case of two concurrent reads/writes due to the latency
 375          * involved. During one read/write another read/write can be issued
 376          * on another CPU while the previous read/write may still be working
 377          * on our hardware, if we hit this case the hardware poops in a loop.
 378          * We prevent this by serializing reads and writes.
 379          *
 380          * This issue is not present on PCI-Express devices or pre-AR5416
 381          * devices (legacy, 802.11abg).
 382          */
 383         if (num_possible_cpus() > 1)
 384                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 385
 386         if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 387                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 388                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
 389                      !ah->is_pciexpress)) {
 390                         ah->config.serialize_regmode = SER_REG_MODE_ON;
 391                 } else {
 392                         ah->config.serialize_regmode = SER_REG_MODE_OFF;
 393                 }
 394         }
 395
 396         ath_dbg(common, RESET, "serialize_regmode is %d\n",
 397                 ah->config.serialize_regmode);
 398
 399         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 400                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 401         else
 402                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 403 }
 404
 405 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 406 {
 407         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 408
 409         regulatory->country_code = CTRY_DEFAULT;
 410         regulatory->power_limit = MAX_RATE_POWER;
 411
 412         ah->hw_version.magic = AR5416_MAGIC;
 413         ah->hw_version.subvendorid = 0;
 414
 415         ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE |
 416                                AR_STA_ID1_MCAST_KSRCH;
 417         if (AR_SREV_9100(ah))
 418                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 419
 420         ah->slottime = ATH9K_SLOT_TIME_9;
 421         ah->globaltxtimeout = (u32) -1;
 422         ah->power_mode = ATH9K_PM_UNDEFINED;
 423         ah->htc_reset_init = true;
 424
 425         /* ar9002 does not support TPC for the moment */
 426         ah->tpc_enabled = !!AR_SREV_9300_20_OR_LATER(ah);
 427
 428         ah->ani_function = ATH9K_ANI_ALL;
 429         if (!AR_SREV_9300_20_OR_LATER(ah))
 430                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 431
 432         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 433                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 434         else
 435                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 436 }
 437
 438 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 439 {
 440         struct ath_common *common = ath9k_hw_common(ah);
 441         u32 sum;
 442         int i;
 443         u16 eeval;
 444         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 445
 446         sum = 0;
 447         for (i = 0; i < 3; i++) {
 448                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 449                 sum += eeval;
 450                 common->macaddr[2 * i] = eeval >> 8;
 451                 common->macaddr[2 * i + 1] = eeval & 0xff;
 452         }
 453         if (!is_valid_ether_addr(common->macaddr)) {
 454                 ath_err(common,
 455                         "eeprom contains invalid mac address: %pM\n",
 456                         common->macaddr);
 457
 458                 random_ether_addr(common->macaddr);
 459                 ath_err(common,
 460                         "random mac address will be used: %pM\n",
 461                         common->macaddr);
 462         }
 463
 464         return 0;
 465 }
 466
 467 static int ath9k_hw_post_init(struct ath_hw *ah)
 468 {
 469         struct ath_common *common = ath9k_hw_common(ah);
 470         int ecode;
 471
 472         if (common->bus_ops->ath_bus_type != ATH_USB) {
 473                 if (!ath9k_hw_chip_test(ah))
 474                         return -ENODEV;
 475         }
 476
 477         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 478                 ecode = ar9002_hw_rf_claim(ah);
 479                 if (ecode != 0)
 480                         return ecode;
 481         }
 482
 483         ecode = ath9k_hw_eeprom_init(ah);
 484         if (ecode != 0)
 485                 return ecode;
 486
 487         ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
 488                 ah->eep_ops->get_eeprom_ver(ah),
 489                 ah->eep_ops->get_eeprom_rev(ah));
 490
 491         ath9k_hw_ani_init(ah);
 492
 493         /*
 494          * EEPROM needs to be initialized before we do this.
 495          * This is required for regulatory compliance.
 496          */
 497         if (AR_SREV_9300_20_OR_LATER(ah)) {
 498                 u16 regdmn = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
 499                 if ((regdmn & 0xF0) == CTL_FCC) {
 500                         ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_2GHZ;
 501                         ah->nf_5g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_5GHZ;
 502                 }
 503         }
 504
 505         return 0;
 506 }
 507
 508 static int ath9k_hw_attach_ops(struct ath_hw *ah)
 509 {
 510         if (!AR_SREV_9300_20_OR_LATER(ah))
 511                 return ar9002_hw_attach_ops(ah);
 512
 513         ar9003_hw_attach_ops(ah);
 514         return 0;
 515 }
 516
 517 /* Called for all hardware families */
 518 static int __ath9k_hw_init(struct ath_hw *ah)
 519 {
 520         struct ath_common *common = ath9k_hw_common(ah);
 521         int r = 0;
 522
 523         ath9k_hw_read_revisions(ah);
 524
 525         switch (ah->hw_version.macVersion) {
 526         case AR_SREV_VERSION_5416_PCI:
 527         case AR_SREV_VERSION_5416_PCIE:
 528         case AR_SREV_VERSION_9160:
 529         case AR_SREV_VERSION_9100:
 530         case AR_SREV_VERSION_9280:
 531         case AR_SREV_VERSION_9285:
 532         case AR_SREV_VERSION_9287:
 533         case AR_SREV_VERSION_9271:
 534         case AR_SREV_VERSION_9300:
 535         case AR_SREV_VERSION_9330:
 536         case AR_SREV_VERSION_9485:
 537         case AR_SREV_VERSION_9340:
 538         case AR_SREV_VERSION_9462:
 539         case AR_SREV_VERSION_9550:
 540         case AR_SREV_VERSION_9565:
 541         case AR_SREV_VERSION_9531:
 542                 break;
 543         default:
 544                 ath_err(common,
 545                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 546                         ah->hw_version.macVersion, ah->hw_version.macRev);
 547                 return -EOPNOTSUPP;
 548         }
 549
 550         /*
 551          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 552          * We need to do this to avoid RMW of this register. We cannot
 553          * read the reg when chip is asleep.
 554          */
 555         if (AR_SREV_9300_20_OR_LATER(ah)) {
 556                 ah->WARegVal = REG_READ(ah, AR_WA);
 557                 ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 558                                  AR_WA_ASPM_TIMER_BASED_DISABLE);
 559         }
 560
 561         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 562                 ath_err(common, "Couldn't reset chip\n");
 563                 return -EIO;
 564         }
 565
 566         if (AR_SREV_9565(ah)) {
 567                 ah->WARegVal |= AR_WA_BIT22;
 568                 REG_WRITE(ah, AR_WA, ah->WARegVal);
 569         }
 570
 571         ath9k_hw_init_defaults(ah);
 572         ath9k_hw_init_config(ah);
 573
 574         r = ath9k_hw_attach_ops(ah);
 575         if (r)
 576                 return r;
 577
 578         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 579                 ath_err(common, "Couldn't wakeup chip\n");
 580                 return -EIO;
 581         }
 582
 583         if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
 584             AR_SREV_9330(ah) || AR_SREV_9550(ah))
 585                 ah->is_pciexpress = false;
 586
 587         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 588         ath9k_hw_init_cal_settings(ah);
 589
 590         if (!ah->is_pciexpress)
 591                 ath9k_hw_disablepcie(ah);
 592
 593         r = ath9k_hw_post_init(ah);
 594         if (r)
 595                 return r;
 596
 597         ath9k_hw_init_mode_gain_regs(ah);
 598         r = ath9k_hw_fill_cap_info(ah);
 599         if (r)
 600                 return r;
 601
 602         r = ath9k_hw_init_macaddr(ah);
 603         if (r) {
 604                 ath_err(common, "Failed to initialize MAC address\n");
 605                 return r;
 606         }
 607
 608         ath9k_hw_init_hang_checks(ah);
 609
 610         common->state = ATH_HW_INITIALIZED;
 611
 612         return 0;
 613 }
 614
 615 int ath9k_hw_init(struct ath_hw *ah)
 616 {
 617         int ret;
 618         struct ath_common *common = ath9k_hw_common(ah);
 619
 620         /* These are all the AR5008/AR9001/AR9002/AR9003 hardware family of chipsets */
 621         switch (ah->hw_version.devid) {
 622         case AR5416_DEVID_PCI:
 623         case AR5416_DEVID_PCIE:
 624         case AR5416_AR9100_DEVID:
 625         case AR9160_DEVID_PCI:
 626         case AR9280_DEVID_PCI:
 627         case AR9280_DEVID_PCIE:
 628         case AR9285_DEVID_PCIE:
 629         case AR9287_DEVID_PCI:
 630         case AR9287_DEVID_PCIE:
 631         case AR2427_DEVID_PCIE:
 632         case AR9300_DEVID_PCIE:
 633         case AR9300_DEVID_AR9485_PCIE:
 634         case AR9300_DEVID_AR9330:
 635         case AR9300_DEVID_AR9340:
 636         case AR9300_DEVID_QCA955X:
 637         case AR9300_DEVID_AR9580:
 638         case AR9300_DEVID_AR9462:
 639         case AR9485_DEVID_AR1111:
 640         case AR9300_DEVID_AR9565:
 641         case AR9300_DEVID_AR953X:
 642                 break;
 643         default:
 644                 if (common->bus_ops->ath_bus_type == ATH_USB)
 645                         break;
 646                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 647                         ah->hw_version.devid);
 648                 return -EOPNOTSUPP;
 649         }
 650
 651         ret = __ath9k_hw_init(ah);
 652         if (ret) {
 653                 ath_err(common,
 654                         "Unable to initialize hardware; initialization status: %d\n",
 655                         ret);
 656                 return ret;
 657         }
 658
 659         ath_dynack_init(ah);
 660
 661         return 0;
 662 }
 663 EXPORT_SYMBOL(ath9k_hw_init);
 664
 665 static void ath9k_hw_init_qos(struct ath_hw *ah)
 666 {
 667         ENABLE_REGWRITE_BUFFER(ah);
 668
 669         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 670         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 671
 672         REG_WRITE(ah, AR_QOS_NO_ACK,
 673                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 674                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 675                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 676
 677         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 678         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 679         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 680         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 681         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 682
 683         REGWRITE_BUFFER_FLUSH(ah);
 684 }
 685
 686 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 687 {
 688         struct ath_common *common = ath9k_hw_common(ah);
 689         int i = 0;
 690
 691         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 692         udelay(100);
 693         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 694
 695         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
 696
 697                 udelay(100);
 698
 699                 if (WARN_ON_ONCE(i >= 100)) {
 700                         ath_err(common, "PLL4 meaurement not done\n");
 701                         break;
 702                 }
 703
 704                 i++;
 705         }
 706
 707         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 708 }
 709 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 710
 711 static void ath9k_hw_init_pll(struct ath_hw *ah,
 712                               struct ath9k_channel *chan)
 713 {
 714         u32 pll;
 715
 716         pll = ath9k_hw_compute_pll_control(ah, chan);
 717
 718         if (AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
 719                 /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
 720                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 721                               AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
 722                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 723                               AR_CH0_DPLL2_KD, 0x40);
 724                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 725                               AR_CH0_DPLL2_KI, 0x4);
 726
 727                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 728                               AR_CH0_BB_DPLL1_REFDIV, 0x5);
 729                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 730                               AR_CH0_BB_DPLL1_NINI, 0x58);
 731                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
 732                               AR_CH0_BB_DPLL1_NFRAC, 0x0);
 733
 734                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 735                               AR_CH0_BB_DPLL2_OUTDIV, 0x1);
 736                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 737                               AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
 738                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 739                               AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
 740
 741                 /* program BB PLL phase_shift to 0x6 */
 742                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 743                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
 744
 745                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 746                               AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
 747                 udelay(1000);
 748         } else if (AR_SREV_9330(ah)) {
 749                 u32 ddr_dpll2, pll_control2, kd;
 750
 751                 if (ah->is_clk_25mhz) {
 752                         ddr_dpll2 = 0x18e82f01;
 753                         pll_control2 = 0xe04a3d;
 754                         kd = 0x1d;
 755                 } else {
 756                         ddr_dpll2 = 0x19e82f01;
 757                         pll_control2 = 0x886666;
 758                         kd = 0x3d;
 759                 }
 760
 761                 /* program DDR PLL ki and kd value */
 762                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
 763
 764                 /* program DDR PLL phase_shift */
 765                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 766                               AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
 767
 768                 REG_WRITE(ah, AR_RTC_PLL_CONTROL,
 769                           pll | AR_RTC_9300_PLL_BYPASS);
 770                 udelay(1000);
 771
 772                 /* program refdiv, nint, frac to RTC register */
 773                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
 774
 775                 /* program BB PLL kd and ki value */
 776                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
 777                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
 778
 779                 /* program BB PLL phase_shift */
 780                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 781                               AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
 782         } else if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah)) {
 783                 u32 regval, pll2_divint, pll2_divfrac, refdiv;
 784
 785                 REG_WRITE(ah, AR_RTC_PLL_CONTROL,
 786                           pll | AR_RTC_9300_SOC_PLL_BYPASS);
 787                 udelay(1000);
 788
 789                 REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
 790                 udelay(100);
 791
 792                 if (ah->is_clk_25mhz) {
 793                         if (AR_SREV_9531(ah)) {
 794                                 pll2_divint = 0x1c;
 795                                 pll2_divfrac = 0xa3d2;
 796                                 refdiv = 1;
 797                         } else {
 798                                 pll2_divint = 0x54;
 799                                 pll2_divfrac = 0x1eb85;
 800                                 refdiv = 3;
 801                         }
 802                 } else {
 803                         if (AR_SREV_9340(ah)) {
 804                                 pll2_divint = 88;
 805                                 pll2_divfrac = 0;
 806                                 refdiv = 5;
 807                         } else {
 808                                 pll2_divint = 0x11;
 809                                 pll2_divfrac =
 810                                         AR_SREV_9531(ah) ? 0x26665 : 0x26666;
 811                                 refdiv = 1;
 812                         }
 813                 }
 814
 815                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 816                 if (AR_SREV_9531(ah))
 817                         regval |= (0x1 << 22);
 818                 else
 819                         regval |= (0x1 << 16);
 820                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 821                 udelay(100);
 822
 823                 REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
 824                           (pll2_divint << 18) | pll2_divfrac);
 825                 udelay(100);
 826
 827                 regval = REG_READ(ah, AR_PHY_PLL_MODE);
 828                 if (AR_SREV_9340(ah))
 829                         regval = (regval & 0x80071fff) |
 830                                 (0x1 << 30) |
 831                                 (0x1 << 13) |
 832                                 (0x4 << 26) |
 833                                 (0x18 << 19);
 834                 else if (AR_SREV_9531(ah))
 835                         regval = (regval & 0x01c00fff) |
 836                                 (0x1 << 31) |
 837                                 (0x2 << 29) |
 838                                 (0xa << 25) |
 839                                 (0x1 << 19) |
 840                                 (0x6 << 12);
 841                 else
 842                         regval = (regval & 0x80071fff) |
 843                                 (0x3 << 30) |
 844                                 (0x1 << 13) |
 845                                 (0x4 << 26) |
 846                                 (0x60 << 19);
 847                 REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
 848
 849                 if (AR_SREV_9531(ah))
 850                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 851                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xffbfffff);
 852                 else
 853                         REG_WRITE(ah, AR_PHY_PLL_MODE,
 854                                   REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
 855
 856                 udelay(1000);
 857         }
 858
 859         if (AR_SREV_9565(ah))
 860                 pll |= 0x40000;
 861         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 862
 863         if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah) ||
 864             AR_SREV_9550(ah))
 865                 udelay(1000);
 866
 867         /* Switch the core clock for ar9271 to 117Mhz */
 868         if (AR_SREV_9271(ah)) {
 869                 udelay(500);
 870                 REG_WRITE(ah, 0x50040, 0x304);
 871         }
 872
 873         udelay(RTC_PLL_SETTLE_DELAY);
 874
 875         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 876 }
 877
 878 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 879                                           enum nl80211_iftype opmode)
 880 {
 881         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 882         u32 imr_reg = AR_IMR_TXERR |
 883                 AR_IMR_TXURN |
 884                 AR_IMR_RXERR |
 885                 AR_IMR_RXORN |
 886                 AR_IMR_BCNMISC;
 887
 888         if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah))
 889                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 890
 891         if (AR_SREV_9300_20_OR_LATER(ah)) {
 892                 imr_reg |= AR_IMR_RXOK_HP;
 893                 if (ah->config.rx_intr_mitigation)
 894                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 895                 else
 896                         imr_reg |= AR_IMR_RXOK_LP;
 897
 898         } else {
 899                 if (ah->config.rx_intr_mitigation)
 900                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 901                 else
 902                         imr_reg |= AR_IMR_RXOK;
 903         }
 904
 905         if (ah->config.tx_intr_mitigation)
 906                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 907         else
 908                 imr_reg |= AR_IMR_TXOK;
 909
 910         ENABLE_REGWRITE_BUFFER(ah);
 911
 912         REG_WRITE(ah, AR_IMR, imr_reg);
 913         ah->imrs2_reg |= AR_IMR_S2_GTT;
 914         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 915
 916         if (!AR_SREV_9100(ah)) {
 917                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 918                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 919                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 920         }
 921
 922         REGWRITE_BUFFER_FLUSH(ah);
 923
 924         if (AR_SREV_9300_20_OR_LATER(ah)) {
 925                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 926                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 927                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 928                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 929         }
 930 }
 931
 932 static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
 933 {
 934         u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
 935         val = min(val, (u32) 0xFFFF);
 936         REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
 937 }
 938
 939 void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 940 {
 941         u32 val = ath9k_hw_mac_to_clks(ah, us);
 942         val = min(val, (u32) 0xFFFF);
 943         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 944 }
 945
 946 void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 947 {
 948         u32 val = ath9k_hw_mac_to_clks(ah, us);
 949         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 950         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 951 }
 952
 953 void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 954 {
 955         u32 val = ath9k_hw_mac_to_clks(ah, us);
 956         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 957         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 958 }
 959
 960 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 961 {
 962         if (tu > 0xFFFF) {
 963                 ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
 964                         tu);
 965                 ah->globaltxtimeout = (u32) -1;
 966                 return false;
 967         } else {
 968                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 969                 ah->globaltxtimeout = tu;
 970                 return true;
 971         }
 972 }
 973
 974 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 975 {
 976         struct ath_common *common = ath9k_hw_common(ah);
 977         const struct ath9k_channel *chan = ah->curchan;
 978         int acktimeout, ctstimeout, ack_offset = 0;
 979         int slottime;
 980         int sifstime;
 981         int rx_lat = 0, tx_lat = 0, eifs = 0;
 982         u32 reg;
 983
 984         ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
 985                 ah->misc_mode);
 986
 987         if (!chan)
 988                 return;
 989
 990         if (ah->misc_mode != 0)
 991                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 992
 993         if (IS_CHAN_A_FAST_CLOCK(ah, chan))
 994                 rx_lat = 41;
 995         else
 996                 rx_lat = 37;
 997         tx_lat = 54;
 998
 999         if (IS_CHAN_5GHZ(chan))
1000                 sifstime = 16;
1001         else
1002                 sifstime = 10;
1003
1004         if (IS_CHAN_HALF_RATE(chan)) {
1005                 eifs = 175;
1006                 rx_lat *= 2;
1007                 tx_lat *= 2;
1008                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1009                     tx_lat += 11;
1010
1011                 sifstime = 32;
1012                 ack_offset = 16;
1013                 slottime = 13;
1014         } else if (IS_CHAN_QUARTER_RATE(chan)) {
1015                 eifs = 340;
1016                 rx_lat = (rx_lat * 4) - 1;
1017                 tx_lat *= 4;
1018                 if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1019                     tx_lat += 22;
1020
1021                 sifstime = 64;
1022                 ack_offset = 32;
1023                 slottime = 21;
1024         } else {
1025                 if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1026                         eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1027                         reg = AR_USEC_ASYNC_FIFO;
1028                 } else {
1029                         eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1030                                 common->clockrate;
1031                         reg = REG_READ(ah, AR_USEC);
1032                 }
1033                 rx_lat = MS(reg, AR_USEC_RX_LAT);
1034                 tx_lat = MS(reg, AR_USEC_TX_LAT);
1035
1036                 slottime = ah->slottime;
1037         }
1038
1039         /* As defined by IEEE 802.11-2007 17.3.8.6 */
1040         slottime += 3 * ah->coverage_class;
1041         acktimeout = slottime + sifstime + ack_offset;
1042         ctstimeout = acktimeout;
1043
1044         /*
1045          * Workaround for early ACK timeouts, add an offset to match the
1046          * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1047          * This was initially only meant to work around an issue with delayed
1048          * BA frames in some implementations, but it has been found to fix ACK
1049          * timeout issues in other cases as well.
1050          */
1051         if (IS_CHAN_2GHZ(chan) &&
1052             !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1053                 acktimeout += 64 - sifstime - ah->slottime;
1054                 ctstimeout += 48 - sifstime - ah->slottime;
1055         }
1056
1057         if (ah->dynack.enabled) {
1058                 acktimeout = ah->dynack.ackto;
1059                 ctstimeout = acktimeout;
1060                 slottime = (acktimeout - 3) / 2;
1061         } else {
1062                 ah->dynack.ackto = acktimeout;
1063         }
1064
1065         ath9k_hw_set_sifs_time(ah, sifstime);
1066         ath9k_hw_setslottime(ah, slottime);
1067         ath9k_hw_set_ack_timeout(ah, acktimeout);
1068         ath9k_hw_set_cts_timeout(ah, ctstimeout);
1069         if (ah->globaltxtimeout != (u32) -1)
1070                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1071
1072         REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1073         REG_RMW(ah, AR_USEC,
1074                 (common->clockrate - 1) |
1075                 SM(rx_lat, AR_USEC_RX_LAT) |
1076                 SM(tx_lat, AR_USEC_TX_LAT),
1077                 AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1078
1079 }
1080 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1081
1082 void ath9k_hw_deinit(struct ath_hw *ah)
1083 {
1084         struct ath_common *common = ath9k_hw_common(ah);
1085
1086         if (common->state < ATH_HW_INITIALIZED)
1087                 return;
1088
1089         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1090 }
1091 EXPORT_SYMBOL(ath9k_hw_deinit);
1092
1093 /*******/
1094 /* INI */
1095 /*******/
1096
1097 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1098 {
1099         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1100
1101         if (IS_CHAN_2GHZ(chan))
1102                 ctl |= CTL_11G;
1103         else
1104                 ctl |= CTL_11A;
1105
1106         return ctl;
1107 }
1108
1109 /****************************************/
1110 /* Reset and Channel Switching Routines */
1111 /****************************************/
1112
1113 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1114 {
1115         struct ath_common *common = ath9k_hw_common(ah);
1116         int txbuf_size;
1117
1118         ENABLE_REGWRITE_BUFFER(ah);
1119
1120         /*
1121          * set AHB_MODE not to do cacheline prefetches
1122         */
1123         if (!AR_SREV_9300_20_OR_LATER(ah))
1124                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1125
1126         /*
1127          * let mac dma reads be in 128 byte chunks
1128          */
1129         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1130
1131         REGWRITE_BUFFER_FLUSH(ah);
1132
1133         /*
1134          * Restore TX Trigger Level to its pre-reset value.
1135          * The initial value depends on whether aggregation is enabled, and is
1136          * adjusted whenever underruns are detected.
1137          */
1138         if (!AR_SREV_9300_20_OR_LATER(ah))
1139                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1140
1141         ENABLE_REGWRITE_BUFFER(ah);
1142
1143         /*
1144          * let mac dma writes be in 128 byte chunks
1145          */
1146         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1147
1148         /*
1149          * Setup receive FIFO threshold to hold off TX activities
1150          */
1151         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1152
1153         if (AR_SREV_9300_20_OR_LATER(ah)) {
1154                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1155                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1156
1157                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1158                         ah->caps.rx_status_len);
1159         }
1160
1161         /*
1162          * reduce the number of usable entries in PCU TXBUF to avoid
1163          * wrap around issues.
1164          */
1165         if (AR_SREV_9285(ah)) {
1166                 /* For AR9285 the number of Fifos are reduced to half.
1167                  * So set the usable tx buf size also to half to
1168                  * avoid data/delimiter underruns
1169                  */
1170                 txbuf_size = AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE;
1171         } else if (AR_SREV_9340_13_OR_LATER(ah)) {
1172                 /* Uses fewer entries for AR934x v1.3+ to prevent rx overruns */
1173                 txbuf_size = AR_9340_PCU_TXBUF_CTRL_USABLE_SIZE;
1174         } else {
1175                 txbuf_size = AR_PCU_TXBUF_CTRL_USABLE_SIZE;
1176         }
1177
1178         if (!AR_SREV_9271(ah))
1179                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL, txbuf_size);
1180
1181         REGWRITE_BUFFER_FLUSH(ah);
1182
1183         if (AR_SREV_9300_20_OR_LATER(ah))
1184                 ath9k_hw_reset_txstatus_ring(ah);
1185 }
1186
1187 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1188 {
1189         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1190         u32 set = AR_STA_ID1_KSRCH_MODE;
1191
1192         switch (opmode) {
1193         case NL80211_IFTYPE_ADHOC:
1194                 if (!AR_SREV_9340_13(ah)) {
1195                         set |= AR_STA_ID1_ADHOC;
1196                         REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1197                         break;
1198                 }
1199                 /* fall through */
1200         case NL80211_IFTYPE_MESH_POINT:
1201         case NL80211_IFTYPE_AP:
1202                 set |= AR_STA_ID1_STA_AP;
1203                 /* fall through */
1204         case NL80211_IFTYPE_STATION:
1205                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1206                 break;
1207         default:
1208                 if (!ah->is_monitoring)
1209                         set = 0;
1210                 break;
1211         }
1212         REG_RMW(ah, AR_STA_ID1, set, mask);
1213 }
1214
1215 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1216                                    u32 *coef_mantissa, u32 *coef_exponent)
1217 {
1218         u32 coef_exp, coef_man;
1219
1220         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1221                 if ((coef_scaled >> coef_exp) & 0x1)
1222                         break;
1223
1224         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1225
1226         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1227
1228         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1229         *coef_exponent = coef_exp - 16;
1230 }
1231
1232 /* AR9330 WAR:
1233  * call external reset function to reset WMAC if:
1234  * - doing a cold reset
1235  * - we have pending frames in the TX queues.
1236  */
1237 static bool ath9k_hw_ar9330_reset_war(struct ath_hw *ah, int type)
1238 {
1239         int i, npend = 0;
1240
1241         for (i = 0; i < AR_NUM_QCU; i++) {
1242                 npend = ath9k_hw_numtxpending(ah, i);
1243                 if (npend)
1244                         break;
1245         }
1246
1247         if (ah->external_reset &&
1248             (npend || type == ATH9K_RESET_COLD)) {
1249                 int reset_err = 0;
1250
1251                 ath_dbg(ath9k_hw_common(ah), RESET,
1252                         "reset MAC via external reset\n");
1253
1254                 reset_err = ah->external_reset();
1255                 if (reset_err) {
1256                         ath_err(ath9k_hw_common(ah),
1257                                 "External reset failed, err=%d\n",
1258                                 reset_err);
1259                         return false;
1260                 }
1261
1262                 REG_WRITE(ah, AR_RTC_RESET, 1);
1263         }
1264
1265         return true;
1266 }
1267
1268 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1269 {
1270         u32 rst_flags;
1271         u32 tmpReg;
1272
1273         if (AR_SREV_9100(ah)) {
1274                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1275                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1276                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1277         }
1278
1279         ENABLE_REGWRITE_BUFFER(ah);
1280
1281         if (AR_SREV_9300_20_OR_LATER(ah)) {
1282                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1283                 udelay(10);
1284         }
1285
1286         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1287                   AR_RTC_FORCE_WAKE_ON_INT);
1288
1289         if (AR_SREV_9100(ah)) {
1290                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1291                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1292         } else {
1293                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1294                 if (AR_SREV_9340(ah))
1295                         tmpReg &= AR9340_INTR_SYNC_LOCAL_TIMEOUT;
1296                 else
1297                         tmpReg &= AR_INTR_SYNC_LOCAL_TIMEOUT |
1298                                   AR_INTR_SYNC_RADM_CPL_TIMEOUT;
1299
1300                 if (tmpReg) {
1301                         u32 val;
1302                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1303
1304                         val = AR_RC_HOSTIF;
1305                         if (!AR_SREV_9300_20_OR_LATER(ah))
1306                                 val |= AR_RC_AHB;
1307                         REG_WRITE(ah, AR_RC, val);
1308
1309                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1310                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1311
1312                 rst_flags = AR_RTC_RC_MAC_WARM;
1313                 if (type == ATH9K_RESET_COLD)
1314                         rst_flags |= AR_RTC_RC_MAC_COLD;
1315         }
1316
1317         if (AR_SREV_9330(ah)) {
1318                 if (!ath9k_hw_ar9330_reset_war(ah, type))
1319                         return false;
1320         }
1321
1322         if (ath9k_hw_mci_is_enabled(ah))
1323                 ar9003_mci_check_gpm_offset(ah);
1324
1325         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1326
1327         REGWRITE_BUFFER_FLUSH(ah);
1328
1329         if (AR_SREV_9300_20_OR_LATER(ah))
1330                 udelay(50);
1331         else if (AR_SREV_9100(ah))
1332                 mdelay(10);
1333         else
1334                 udelay(100);
1335
1336         REG_WRITE(ah, AR_RTC_RC, 0);
1337         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1338                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1339                 return false;
1340         }
1341
1342         if (!AR_SREV_9100(ah))
1343                 REG_WRITE(ah, AR_RC, 0);
1344
1345         if (AR_SREV_9100(ah))
1346                 udelay(50);
1347
1348         return true;
1349 }
1350
1351 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1352 {
1353         ENABLE_REGWRITE_BUFFER(ah);
1354
1355         if (AR_SREV_9300_20_OR_LATER(ah)) {
1356                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1357                 udelay(10);
1358         }
1359
1360         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1361                   AR_RTC_FORCE_WAKE_ON_INT);
1362
1363         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1364                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1365
1366         REG_WRITE(ah, AR_RTC_RESET, 0);
1367
1368         REGWRITE_BUFFER_FLUSH(ah);
1369
1370         udelay(2);
1371
1372         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1373                 REG_WRITE(ah, AR_RC, 0);
1374
1375         REG_WRITE(ah, AR_RTC_RESET, 1);
1376
1377         if (!ath9k_hw_wait(ah,
1378                            AR_RTC_STATUS,
1379                            AR_RTC_STATUS_M,
1380                            AR_RTC_STATUS_ON,
1381                            AH_WAIT_TIMEOUT)) {
1382                 ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1383                 return false;
1384         }
1385
1386         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1387 }
1388
1389 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1390 {
1391         bool ret = false;
1392
1393         if (AR_SREV_9300_20_OR_LATER(ah)) {
1394                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1395                 udelay(10);
1396         }
1397
1398         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1399                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1400
1401         if (!ah->reset_power_on)
1402                 type = ATH9K_RESET_POWER_ON;
1403
1404         switch (type) {
1405         case ATH9K_RESET_POWER_ON:
1406                 ret = ath9k_hw_set_reset_power_on(ah);
1407                 if (ret)
1408                         ah->reset_power_on = true;
1409                 break;
1410         case ATH9K_RESET_WARM:
1411         case ATH9K_RESET_COLD:
1412                 ret = ath9k_hw_set_reset(ah, type);
1413                 break;
1414         default:
1415                 break;
1416         }
1417
1418         return ret;
1419 }
1420
1421 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1422                                 struct ath9k_channel *chan)
1423 {
1424         int reset_type = ATH9K_RESET_WARM;
1425
1426         if (AR_SREV_9280(ah)) {
1427                 if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1428                         reset_type = ATH9K_RESET_POWER_ON;
1429                 else
1430                         reset_type = ATH9K_RESET_COLD;
1431         } else if (ah->chip_fullsleep || REG_READ(ah, AR_Q_TXE) ||
1432                    (REG_READ(ah, AR_CR) & AR_CR_RXE))
1433                 reset_type = ATH9K_RESET_COLD;
1434
1435         if (!ath9k_hw_set_reset_reg(ah, reset_type))
1436                 return false;
1437
1438         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1439                 return false;
1440
1441         ah->chip_fullsleep = false;
1442
1443         if (AR_SREV_9330(ah))
1444                 ar9003_hw_internal_regulator_apply(ah);
1445         ath9k_hw_init_pll(ah, chan);
1446
1447         return true;
1448 }
1449
1450 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1451                                     struct ath9k_channel *chan)
1452 {
1453         struct ath_common *common = ath9k_hw_common(ah);
1454         struct ath9k_hw_capabilities *pCap = &ah->caps;
1455         bool band_switch = false, mode_diff = false;
1456         u8 ini_reloaded = 0;
1457         u32 qnum;
1458         int r;
1459
1460         if (pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) {
1461                 u32 flags_diff = chan->channelFlags ^ ah->curchan->channelFlags;
1462                 band_switch = !!(flags_diff & CHANNEL_5GHZ);
1463                 mode_diff = !!(flags_diff & ~CHANNEL_HT);
1464         }
1465
1466         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1467                 if (ath9k_hw_numtxpending(ah, qnum)) {
1468                         ath_dbg(common, QUEUE,
1469                                 "Transmit frames pending on queue %d\n", qnum);
1470                         return false;
1471                 }
1472         }
1473
1474         if (!ath9k_hw_rfbus_req(ah)) {
1475                 ath_err(common, "Could not kill baseband RX\n");
1476                 return false;
1477         }
1478
1479         if (band_switch || mode_diff) {
1480                 ath9k_hw_mark_phy_inactive(ah);
1481                 udelay(5);
1482
1483                 if (band_switch)
1484                         ath9k_hw_init_pll(ah, chan);
1485
1486                 if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1487                         ath_err(common, "Failed to do fast channel change\n");
1488                         return false;
1489                 }
1490         }
1491
1492         ath9k_hw_set_channel_regs(ah, chan);
1493
1494         r = ath9k_hw_rf_set_freq(ah, chan);
1495         if (r) {
1496                 ath_err(common, "Failed to set channel\n");
1497                 return false;
1498         }
1499         ath9k_hw_set_clockrate(ah);
1500         ath9k_hw_apply_txpower(ah, chan, false);
1501
1502         ath9k_hw_set_delta_slope(ah, chan);
1503         ath9k_hw_spur_mitigate_freq(ah, chan);
1504
1505         if (band_switch || ini_reloaded)
1506                 ah->eep_ops->set_board_values(ah, chan);
1507
1508         ath9k_hw_init_bb(ah, chan);
1509         ath9k_hw_rfbus_done(ah);
1510
1511         if (band_switch || ini_reloaded) {
1512                 ah->ah_flags |= AH_FASTCC;
1513                 ath9k_hw_init_cal(ah, chan);
1514                 ah->ah_flags &= ~AH_FASTCC;
1515         }
1516
1517         return true;
1518 }
1519
1520 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1521 {
1522         u32 gpio_mask = ah->gpio_mask;
1523         int i;
1524
1525         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1526                 if (!(gpio_mask & 1))
1527                         continue;
1528
1529                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1530                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1531         }
1532 }
1533
1534 void ath9k_hw_check_nav(struct ath_hw *ah)
1535 {
1536         struct ath_common *common = ath9k_hw_common(ah);
1537         u32 val;
1538
1539         val = REG_READ(ah, AR_NAV);
1540         if (val != 0xdeadbeef && val > 0x7fff) {
1541                 ath_dbg(common, BSTUCK, "Abnormal NAV: 0x%x\n", val);
1542                 REG_WRITE(ah, AR_NAV, 0);
1543         }
1544 }
1545 EXPORT_SYMBOL(ath9k_hw_check_nav);
1546
1547 bool ath9k_hw_check_alive(struct ath_hw *ah)
1548 {
1549         int count = 50;
1550         u32 reg, last_val;
1551
1552         if (AR_SREV_9300(ah))
1553                 return !ath9k_hw_detect_mac_hang(ah);
1554
1555         if (AR_SREV_9285_12_OR_LATER(ah))
1556                 return true;
1557
1558         last_val = REG_READ(ah, AR_OBS_BUS_1);
1559         do {
1560                 reg = REG_READ(ah, AR_OBS_BUS_1);
1561                 if (reg != last_val)
1562                         return true;
1563
1564                 udelay(1);
1565                 last_val = reg;
1566                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1567                         continue;
1568
1569                 switch (reg & 0x7E000B00) {
1570                 case 0x1E000000:
1571                 case 0x52000B00:
1572                 case 0x18000B00:
1573                         continue;
1574                 default:
1575                         return true;
1576                 }
1577         } while (count-- > 0);
1578
1579         return false;
1580 }
1581 EXPORT_SYMBOL(ath9k_hw_check_alive);
1582
1583 static void ath9k_hw_init_mfp(struct ath_hw *ah)
1584 {
1585         /* Setup MFP options for CCMP */
1586         if (AR_SREV_9280_20_OR_LATER(ah)) {
1587                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1588                  * frames when constructing CCMP AAD. */
1589                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1590                               0xc7ff);
1591                 if (AR_SREV_9271(ah) || AR_DEVID_7010(ah))
1592                         ah->sw_mgmt_crypto_tx = true;
1593                 else
1594                         ah->sw_mgmt_crypto_tx = false;
1595                 ah->sw_mgmt_crypto_rx = false;
1596         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1597                 /* Disable hardware crypto for management frames */
1598                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1599                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1600                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1601                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1602                 ah->sw_mgmt_crypto_tx = true;
1603                 ah->sw_mgmt_crypto_rx = true;
1604         } else {
1605                 ah->sw_mgmt_crypto_tx = true;
1606                 ah->sw_mgmt_crypto_rx = true;
1607         }
1608 }
1609
1610 static void ath9k_hw_reset_opmode(struct ath_hw *ah,
1611                                   u32 macStaId1, u32 saveDefAntenna)
1612 {
1613         struct ath_common *common = ath9k_hw_common(ah);
1614
1615         ENABLE_REGWRITE_BUFFER(ah);
1616
1617         REG_RMW(ah, AR_STA_ID1, macStaId1
1618                   | AR_STA_ID1_RTS_USE_DEF
1619                   | ah->sta_id1_defaults,
1620                   ~AR_STA_ID1_SADH_MASK);
1621         ath_hw_setbssidmask(common);
1622         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1623         ath9k_hw_write_associd(ah);
1624         REG_WRITE(ah, AR_ISR, ~0);
1625         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1626
1627         REGWRITE_BUFFER_FLUSH(ah);
1628
1629         ath9k_hw_set_operating_mode(ah, ah->opmode);
1630 }
1631
1632 static void ath9k_hw_init_queues(struct ath_hw *ah)
1633 {
1634         int i;
1635
1636         ENABLE_REGWRITE_BUFFER(ah);
1637
1638         for (i = 0; i < AR_NUM_DCU; i++)
1639                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1640
1641         REGWRITE_BUFFER_FLUSH(ah);
1642
1643         ah->intr_txqs = 0;
1644         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1645                 ath9k_hw_resettxqueue(ah, i);
1646 }
1647
1648 /*
1649  * For big endian systems turn on swapping for descriptors
1650  */
1651 static void ath9k_hw_init_desc(struct ath_hw *ah)
1652 {
1653         struct ath_common *common = ath9k_hw_common(ah);
1654
1655         if (AR_SREV_9100(ah)) {
1656                 u32 mask;
1657                 mask = REG_READ(ah, AR_CFG);
1658                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1659                         ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1660                                 mask);
1661                 } else {
1662                         mask = INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1663                         REG_WRITE(ah, AR_CFG, mask);
1664                         ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1665                                 REG_READ(ah, AR_CFG));
1666                 }
1667         } else {
1668                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1669                         /* Configure AR9271 target WLAN */
1670                         if (AR_SREV_9271(ah))
1671                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1672                         else
1673                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1674                 }
1675 #ifdef __BIG_ENDIAN
1676                 else if (AR_SREV_9330(ah) || AR_SREV_9340(ah) ||
1677                          AR_SREV_9550(ah) || AR_SREV_9531(ah))
1678                         REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1679                 else
1680                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1681 #endif
1682         }
1683 }
1684
1685 /*
1686  * Fast channel change:
1687  * (Change synthesizer based on channel freq without resetting chip)
1688  */
1689 static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1690 {
1691         struct ath_common *common = ath9k_hw_common(ah);
1692         struct ath9k_hw_capabilities *pCap = &ah->caps;
1693         int ret;
1694
1695         if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1696                 goto fail;
1697
1698         if (ah->chip_fullsleep)
1699                 goto fail;
1700
1701         if (!ah->curchan)
1702                 goto fail;
1703
1704         if (chan->channel == ah->curchan->channel)
1705                 goto fail;
1706
1707         if ((ah->curchan->channelFlags | chan->channelFlags) &
1708             (CHANNEL_HALF | CHANNEL_QUARTER))
1709                 goto fail;
1710
1711         /*
1712          * If cross-band fcc is not supoprted, bail out if channelFlags differ.
1713          */
1714         if (!(pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) &&
1715             ((chan->channelFlags ^ ah->curchan->channelFlags) & ~CHANNEL_HT))
1716                 goto fail;
1717
1718         if (!ath9k_hw_check_alive(ah))
1719                 goto fail;
1720
1721         /*
1722          * For AR9462, make sure that calibration data for
1723          * re-using are present.
1724          */
1725         if (AR_SREV_9462(ah) && (ah->caldata &&
1726                                  (!test_bit(TXIQCAL_DONE, &ah->caldata->cal_flags) ||
1727                                   !test_bit(TXCLCAL_DONE, &ah->caldata->cal_flags) ||
1728                                   !test_bit(RTT_DONE, &ah->caldata->cal_flags))))
1729                 goto fail;
1730
1731         ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1732                 ah->curchan->channel, chan->channel);
1733
1734         ret = ath9k_hw_channel_change(ah, chan);
1735         if (!ret)
1736                 goto fail;
1737
1738         if (ath9k_hw_mci_is_enabled(ah))
1739                 ar9003_mci_2g5g_switch(ah, false);
1740
1741         ath9k_hw_loadnf(ah, ah->curchan);
1742         ath9k_hw_start_nfcal(ah, true);
1743
1744         if (AR_SREV_9271(ah))
1745                 ar9002_hw_load_ani_reg(ah, chan);
1746
1747         return 0;
1748 fail:
1749         return -EINVAL;
1750 }
1751
1752 u32 ath9k_hw_get_tsf_offset(struct timespec *last, struct timespec *cur)
1753 {
1754         struct timespec ts;
1755         s64 usec;
1756
1757         if (!cur) {
1758                 getrawmonotonic(&ts);
1759                 cur = &ts;
1760         }
1761
1762         usec = cur->tv_sec * 1000000ULL + cur->tv_nsec / 1000;
1763         usec -= last->tv_sec * 1000000ULL + last->tv_nsec / 1000;
1764
1765         return (u32) usec;
1766 }
1767 EXPORT_SYMBOL(ath9k_hw_get_tsf_offset);
1768
1769 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1770                    struct ath9k_hw_cal_data *caldata, bool fastcc)
1771 {
1772         struct ath_common *common = ath9k_hw_common(ah);
1773         u32 saveLedState;
1774         u32 saveDefAntenna;
1775         u32 macStaId1;
1776         u64 tsf = 0;
1777         s64 usec = 0;
1778         int r;
1779         bool start_mci_reset = false;
1780         bool save_fullsleep = ah->chip_fullsleep;
1781
1782         if (ath9k_hw_mci_is_enabled(ah)) {
1783                 start_mci_reset = ar9003_mci_start_reset(ah, chan);
1784                 if (start_mci_reset)
1785                         return 0;
1786         }
1787
1788         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1789                 return -EIO;
1790
1791         if (ah->curchan && !ah->chip_fullsleep)
1792                 ath9k_hw_getnf(ah, ah->curchan);
1793
1794         ah->caldata = caldata;
1795         if (caldata && (chan->channel != caldata->channel ||
1796                         chan->channelFlags != caldata->channelFlags)) {
1797                 /* Operating channel changed, reset channel calibration data */
1798                 memset(caldata, 0, sizeof(*caldata));
1799                 ath9k_init_nfcal_hist_buffer(ah, chan);
1800         } else if (caldata) {
1801                 clear_bit(PAPRD_PACKET_SENT, &caldata->cal_flags);
1802         }
1803         ah->noise = ath9k_hw_getchan_noise(ah, chan, chan->noisefloor);
1804
1805         if (fastcc) {
1806                 r = ath9k_hw_do_fastcc(ah, chan);
1807                 if (!r)
1808                         return r;
1809         }
1810
1811         if (ath9k_hw_mci_is_enabled(ah))
1812                 ar9003_mci_stop_bt(ah, save_fullsleep);
1813
1814         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1815         if (saveDefAntenna == 0)
1816                 saveDefAntenna = 1;
1817
1818         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1819
1820         /* Save TSF before chip reset, a cold reset clears it */
1821         tsf = ath9k_hw_gettsf64(ah);
1822         usec = ktime_to_us(ktime_get_raw());
1823
1824         saveLedState = REG_READ(ah, AR_CFG_LED) &
1825                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1826                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1827
1828         ath9k_hw_mark_phy_inactive(ah);
1829
1830         ah->paprd_table_write_done = false;
1831
1832         /* Only required on the first reset */
1833         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1834                 REG_WRITE(ah,
1835                           AR9271_RESET_POWER_DOWN_CONTROL,
1836                           AR9271_RADIO_RF_RST);
1837                 udelay(50);
1838         }
1839
1840         if (!ath9k_hw_chip_reset(ah, chan)) {
1841                 ath_err(common, "Chip reset failed\n");
1842                 return -EINVAL;
1843         }
1844
1845         /* Only required on the first reset */
1846         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1847                 ah->htc_reset_init = false;
1848                 REG_WRITE(ah,
1849                           AR9271_RESET_POWER_DOWN_CONTROL,
1850                           AR9271_GATE_MAC_CTL);
1851                 udelay(50);
1852         }
1853
1854         /* Restore TSF */
1855         usec = ktime_to_us(ktime_get_raw()) - usec;
1856         ath9k_hw_settsf64(ah, tsf + usec);
1857
1858         if (AR_SREV_9280_20_OR_LATER(ah))
1859                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1860
1861         if (!AR_SREV_9300_20_OR_LATER(ah))
1862                 ar9002_hw_enable_async_fifo(ah);
1863
1864         r = ath9k_hw_process_ini(ah, chan);
1865         if (r)
1866                 return r;
1867
1868         ath9k_hw_set_rfmode(ah, chan);
1869
1870         if (ath9k_hw_mci_is_enabled(ah))
1871                 ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1872
1873         /*
1874          * Some AR91xx SoC devices frequently fail to accept TSF writes
1875          * right after the chip reset. When that happens, write a new
1876          * value after the initvals have been applied, with an offset
1877          * based on measured time difference
1878          */
1879         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1880                 tsf += 1500;
1881                 ath9k_hw_settsf64(ah, tsf);
1882         }
1883
1884         ath9k_hw_init_mfp(ah);
1885
1886         ath9k_hw_set_delta_slope(ah, chan);
1887         ath9k_hw_spur_mitigate_freq(ah, chan);
1888         ah->eep_ops->set_board_values(ah, chan);
1889
1890         ath9k_hw_reset_opmode(ah, macStaId1, saveDefAntenna);
1891
1892         r = ath9k_hw_rf_set_freq(ah, chan);
1893         if (r)
1894                 return r;
1895
1896         ath9k_hw_set_clockrate(ah);
1897
1898         ath9k_hw_init_queues(ah);
1899         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1900         ath9k_hw_ani_cache_ini_regs(ah);
1901         ath9k_hw_init_qos(ah);
1902
1903         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1904                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1905
1906         ath9k_hw_init_global_settings(ah);
1907
1908         if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1909                 REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
1910                             AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
1911                 REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
1912                               AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
1913                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1914                             AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
1915         }
1916
1917         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1918
1919         ath9k_hw_set_dma(ah);
1920
1921         if (!ath9k_hw_mci_is_enabled(ah))
1922                 REG_WRITE(ah, AR_OBS, 8);
1923
1924         if (ah->config.rx_intr_mitigation) {
1925                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, ah->config.rimt_last);
1926                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, ah->config.rimt_first);
1927         }
1928
1929         if (ah->config.tx_intr_mitigation) {
1930                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1931                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1932         }
1933
1934         ath9k_hw_init_bb(ah, chan);
1935
1936         if (caldata) {
1937                 clear_bit(TXIQCAL_DONE, &caldata->cal_flags);
1938                 clear_bit(TXCLCAL_DONE, &caldata->cal_flags);
1939         }
1940         if (!ath9k_hw_init_cal(ah, chan))
1941                 return -EIO;
1942
1943         if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
1944                 return -EIO;
1945
1946         ENABLE_REGWRITE_BUFFER(ah);
1947
1948         ath9k_hw_restore_chainmask(ah);
1949         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1950
1951         REGWRITE_BUFFER_FLUSH(ah);
1952
1953         ath9k_hw_gen_timer_start_tsf2(ah);
1954
1955         ath9k_hw_init_desc(ah);
1956
1957         if (ath9k_hw_btcoex_is_enabled(ah))
1958                 ath9k_hw_btcoex_enable(ah);
1959
1960         if (ath9k_hw_mci_is_enabled(ah))
1961                 ar9003_mci_check_bt(ah);
1962
1963         if (AR_SREV_9300_20_OR_LATER(ah)) {
1964                 ath9k_hw_loadnf(ah, chan);
1965                 ath9k_hw_start_nfcal(ah, true);
1966         }
1967
1968         if (AR_SREV_9300_20_OR_LATER(ah))
1969                 ar9003_hw_bb_watchdog_config(ah);
1970
1971         if (ah->config.hw_hang_checks & HW_PHYRESTART_CLC_WAR)
1972                 ar9003_hw_disable_phy_restart(ah);
1973
1974         ath9k_hw_apply_gpio_override(ah);
1975
1976         if (AR_SREV_9565(ah) && common->bt_ant_diversity)
1977                 REG_SET_BIT(ah, AR_BTCOEX_WL_LNADIV, AR_BTCOEX_WL_LNADIV_FORCE_ON);
1978
1979         if (ah->hw->conf.radar_enabled) {
1980                 /* set HW specific DFS configuration */
1981                 ah->radar_conf.ext_channel = IS_CHAN_HT40(chan);
1982                 ath9k_hw_set_radar_params(ah);
1983         }
1984
1985         return 0;
1986 }
1987 EXPORT_SYMBOL(ath9k_hw_reset);
1988
1989 /******************************/
1990 /* Power Management (Chipset) */
1991 /******************************/
1992
1993 /*
1994  * Notify Power Mgt is disabled in self-generated frames.
1995  * If requested, force chip to sleep.
1996  */
1997 static void ath9k_set_power_sleep(struct ath_hw *ah)
1998 {
1999         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2000
2001         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2002                 REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
2003                 REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
2004                 REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
2005                 /* xxx Required for WLAN only case ? */
2006                 REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
2007                 udelay(100);
2008         }
2009
2010         /*
2011          * Clear the RTC force wake bit to allow the
2012          * mac to go to sleep.
2013          */
2014         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2015
2016         if (ath9k_hw_mci_is_enabled(ah))
2017                 udelay(100);
2018
2019         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2020                 REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2021
2022         /* Shutdown chip. Active low */
2023         if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2024                 REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2025                 udelay(2);
2026         }
2027
2028         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2029         if (AR_SREV_9300_20_OR_LATER(ah))
2030                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2031 }
2032
2033 /*
2034  * Notify Power Management is enabled in self-generating
2035  * frames. If request, set power mode of chip to
2036  * auto/normal.  Duration in units of 128us (1/8 TU).
2037  */
2038 static void ath9k_set_power_network_sleep(struct ath_hw *ah)
2039 {
2040         struct ath9k_hw_capabilities *pCap = &ah->caps;
2041
2042         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2043
2044         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2045                 /* Set WakeOnInterrupt bit; clear ForceWake bit */
2046                 REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2047                           AR_RTC_FORCE_WAKE_ON_INT);
2048         } else {
2049
2050                 /* When chip goes into network sleep, it could be waken
2051                  * up by MCI_INT interrupt caused by BT's HW messages
2052                  * (LNA_xxx, CONT_xxx) which chould be in a very fast
2053                  * rate (~100us). This will cause chip to leave and
2054                  * re-enter network sleep mode frequently, which in
2055                  * consequence will have WLAN MCI HW to generate lots of
2056                  * SYS_WAKING and SYS_SLEEPING messages which will make
2057                  * BT CPU to busy to process.
2058                  */
2059                 if (ath9k_hw_mci_is_enabled(ah))
2060                         REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2061                                     AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2062                 /*
2063                  * Clear the RTC force wake bit to allow the
2064                  * mac to go to sleep.
2065                  */
2066                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2067
2068                 if (ath9k_hw_mci_is_enabled(ah))
2069                         udelay(30);
2070         }
2071
2072         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2073         if (AR_SREV_9300_20_OR_LATER(ah))
2074                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2075 }
2076
2077 static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2078 {
2079         u32 val;
2080         int i;
2081
2082         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2083         if (AR_SREV_9300_20_OR_LATER(ah)) {
2084                 REG_WRITE(ah, AR_WA, ah->WARegVal);
2085                 udelay(10);
2086         }
2087
2088         if ((REG_READ(ah, AR_RTC_STATUS) &
2089              AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2090                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2091                         return false;
2092                 }
2093                 if (!AR_SREV_9300_20_OR_LATER(ah))
2094                         ath9k_hw_init_pll(ah, NULL);
2095         }
2096         if (AR_SREV_9100(ah))
2097                 REG_SET_BIT(ah, AR_RTC_RESET,
2098                             AR_RTC_RESET_EN);
2099
2100         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2101                     AR_RTC_FORCE_WAKE_EN);
2102         if (AR_SREV_9100(ah))
2103                 mdelay(10);
2104         else
2105                 udelay(50);
2106
2107         for (i = POWER_UP_TIME / 50; i > 0; i--) {
2108                 val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2109                 if (val == AR_RTC_STATUS_ON)
2110                         break;
2111                 udelay(50);
2112                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2113                             AR_RTC_FORCE_WAKE_EN);
2114         }
2115         if (i == 0) {
2116                 ath_err(ath9k_hw_common(ah),
2117                         "Failed to wakeup in %uus\n",
2118                         POWER_UP_TIME / 20);
2119                 return false;
2120         }
2121
2122         if (ath9k_hw_mci_is_enabled(ah))
2123                 ar9003_mci_set_power_awake(ah);
2124
2125         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2126
2127         return true;
2128 }
2129
2130 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2131 {
2132         struct ath_common *common = ath9k_hw_common(ah);
2133         int status = true;
2134         static const char *modes[] = {
2135                 "AWAKE",
2136                 "FULL-SLEEP",
2137                 "NETWORK SLEEP",
2138                 "UNDEFINED"
2139         };
2140
2141         if (ah->power_mode == mode)
2142                 return status;
2143
2144         ath_dbg(common, RESET, "%s -> %s\n",
2145                 modes[ah->power_mode], modes[mode]);
2146
2147         switch (mode) {
2148         case ATH9K_PM_AWAKE:
2149                 status = ath9k_hw_set_power_awake(ah);
2150                 break;
2151         case ATH9K_PM_FULL_SLEEP:
2152                 if (ath9k_hw_mci_is_enabled(ah))
2153                         ar9003_mci_set_full_sleep(ah);
2154
2155                 ath9k_set_power_sleep(ah);
2156                 ah->chip_fullsleep = true;
2157                 break;
2158         case ATH9K_PM_NETWORK_SLEEP:
2159                 ath9k_set_power_network_sleep(ah);
2160                 break;
2161         default:
2162                 ath_err(common, "Unknown power mode %u\n", mode);
2163                 return false;
2164         }
2165         ah->power_mode = mode;
2166
2167         /*
2168          * XXX: If this warning never comes up after a while then
2169          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2170          * ath9k_hw_setpower() return type void.
2171          */
2172
2173         if (!(ah->ah_flags & AH_UNPLUGGED))
2174                 ATH_DBG_WARN_ON_ONCE(!status);
2175
2176         return status;
2177 }
2178 EXPORT_SYMBOL(ath9k_hw_setpower);
2179
2180 /*******************/
2181 /* Beacon Handling */
2182 /*******************/
2183
2184 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2185 {
2186         int flags = 0;
2187
2188         ENABLE_REGWRITE_BUFFER(ah);
2189
2190         switch (ah->opmode) {
2191         case NL80211_IFTYPE_ADHOC:
2192                 REG_SET_BIT(ah, AR_TXCFG,
2193                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2194         case NL80211_IFTYPE_MESH_POINT:
2195         case NL80211_IFTYPE_AP:
2196                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2197                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2198                           TU_TO_USEC(ah->config.dma_beacon_response_time));
2199                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2200                           TU_TO_USEC(ah->config.sw_beacon_response_time));
2201                 flags |=
2202                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2203                 break;
2204         default:
2205                 ath_dbg(ath9k_hw_common(ah), BEACON,
2206                         "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2207                 return;
2208                 break;
2209         }
2210
2211         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2212         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2213         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2214
2215         REGWRITE_BUFFER_FLUSH(ah);
2216
2217         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2218 }
2219 EXPORT_SYMBOL(ath9k_hw_beaconinit);
2220
2221 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2222                                     const struct ath9k_beacon_state *bs)
2223 {
2224         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2225         struct ath9k_hw_capabilities *pCap = &ah->caps;
2226         struct ath_common *common = ath9k_hw_common(ah);
2227
2228         ENABLE_REGWRITE_BUFFER(ah);
2229
2230         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, bs->bs_nexttbtt);
2231         REG_WRITE(ah, AR_BEACON_PERIOD, bs->bs_intval);
2232         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, bs->bs_intval);
2233
2234         REGWRITE_BUFFER_FLUSH(ah);
2235
2236         REG_RMW_FIELD(ah, AR_RSSI_THR,
2237                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2238
2239         beaconintval = bs->bs_intval;
2240
2241         if (bs->bs_sleepduration > beaconintval)
2242                 beaconintval = bs->bs_sleepduration;
2243
2244         dtimperiod = bs->bs_dtimperiod;
2245         if (bs->bs_sleepduration > dtimperiod)
2246                 dtimperiod = bs->bs_sleepduration;
2247
2248         if (beaconintval == dtimperiod)
2249                 nextTbtt = bs->bs_nextdtim;
2250         else
2251                 nextTbtt = bs->bs_nexttbtt;
2252
2253         ath_dbg(common, BEACON, "next DTIM %d\n", bs->bs_nextdtim);
2254         ath_dbg(common, BEACON, "next beacon %d\n", nextTbtt);
2255         ath_dbg(common, BEACON, "beacon period %d\n", beaconintval);
2256         ath_dbg(common, BEACON, "DTIM period %d\n", dtimperiod);
2257
2258         ENABLE_REGWRITE_BUFFER(ah);
2259
2260         REG_WRITE(ah, AR_NEXT_DTIM, bs->bs_nextdtim - SLEEP_SLOP);
2261         REG_WRITE(ah, AR_NEXT_TIM, nextTbtt - SLEEP_SLOP);
2262
2263         REG_WRITE(ah, AR_SLEEP1,
2264                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2265                   | AR_SLEEP1_ASSUME_DTIM);
2266
2267         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2268                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2269         else
2270                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2271
2272         REG_WRITE(ah, AR_SLEEP2,
2273                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2274
2275         REG_WRITE(ah, AR_TIM_PERIOD, beaconintval);
2276         REG_WRITE(ah, AR_DTIM_PERIOD, dtimperiod);
2277
2278         REGWRITE_BUFFER_FLUSH(ah);
2279
2280         REG_SET_BIT(ah, AR_TIMER_MODE,
2281                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2282                     AR_DTIM_TIMER_EN);
2283
2284         /* TSF Out of Range Threshold */
2285         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2286 }
2287 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2288
2289 /*******************/
2290 /* HW Capabilities */
2291 /*******************/
2292
2293 static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2294 {
2295         eeprom_chainmask &= chip_chainmask;
2296         if (eeprom_chainmask)
2297                 return eeprom_chainmask;
2298         else
2299                 return chip_chainmask;
2300 }
2301
2302 /**
2303  * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2304  * @ah: the atheros hardware data structure
2305  *
2306  * We enable DFS support upstream on chipsets which have passed a series
2307  * of tests. The testing requirements are going to be documented. Desired
2308  * test requirements are documented at:
2309  *
2310  * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2311  *
2312  * Once a new chipset gets properly tested an individual commit can be used
2313  * to document the testing for DFS for that chipset.
2314  */
2315 static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2316 {
2317
2318         switch (ah->hw_version.macVersion) {
2319         /* for temporary testing DFS with 9280 */
2320         case AR_SREV_VERSION_9280:
2321         /* AR9580 will likely be our first target to get testing on */
2322         case AR_SREV_VERSION_9580:
2323                 return true;
2324         default:
2325                 return false;
2326         }
2327 }
2328
2329 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2330 {
2331         struct ath9k_hw_capabilities *pCap = &ah->caps;
2332         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2333         struct ath_common *common = ath9k_hw_common(ah);
2334
2335         u16 eeval;
2336         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2337
2338         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2339         regulatory->current_rd = eeval;
2340
2341         if (ah->opmode != NL80211_IFTYPE_AP &&
2342             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2343                 if (regulatory->current_rd == 0x64 ||
2344                     regulatory->current_rd == 0x65)
2345                         regulatory->current_rd += 5;
2346                 else if (regulatory->current_rd == 0x41)
2347                         regulatory->current_rd = 0x43;
2348                 ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2349                         regulatory->current_rd);
2350         }
2351
2352         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2353
2354         if (eeval & AR5416_OPFLAGS_11A) {
2355                 if (ah->disable_5ghz)
2356                         ath_warn(common, "disabling 5GHz band\n");
2357                 else
2358                         pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2359         }
2360
2361         if (eeval & AR5416_OPFLAGS_11G) {
2362                 if (ah->disable_2ghz)
2363                         ath_warn(common, "disabling 2GHz band\n");
2364                 else
2365                         pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2366         }
2367
2368         if ((pCap->hw_caps & (ATH9K_HW_CAP_2GHZ | ATH9K_HW_CAP_5GHZ)) == 0) {
2369                 ath_err(common, "both bands are disabled\n");
2370                 return -EINVAL;
2371         }
2372
2373         if (AR_SREV_9485(ah) ||
2374             AR_SREV_9285(ah) ||
2375             AR_SREV_9330(ah) ||
2376             AR_SREV_9565(ah))
2377                 pCap->chip_chainmask = 1;
2378         else if (!AR_SREV_9280_20_OR_LATER(ah))
2379                 pCap->chip_chainmask = 7;
2380         else if (!AR_SREV_9300_20_OR_LATER(ah) ||
2381                  AR_SREV_9340(ah) ||
2382                  AR_SREV_9462(ah) ||
2383                  AR_SREV_9531(ah))
2384                 pCap->chip_chainmask = 3;
2385         else
2386                 pCap->chip_chainmask = 7;
2387
2388         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2389         /*
2390          * For AR9271 we will temporarilly uses the rx chainmax as read from
2391          * the EEPROM.
2392          */
2393         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2394             !(eeval & AR5416_OPFLAGS_11A) &&
2395             !(AR_SREV_9271(ah)))
2396                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2397                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2398         else if (AR_SREV_9100(ah))
2399                 pCap->rx_chainmask = 0x7;
2400         else
2401                 /* Use rx_chainmask from EEPROM. */
2402                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2403
2404         pCap->tx_chainmask = fixup_chainmask(pCap->chip_chainmask, pCap->tx_chainmask);
2405         pCap->rx_chainmask = fixup_chainmask(pCap->chip_chainmask, pCap->rx_chainmask);
2406         ah->txchainmask = pCap->tx_chainmask;
2407         ah->rxchainmask = pCap->rx_chainmask;
2408
2409         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2410
2411         /* enable key search for every frame in an aggregate */
2412         if (AR_SREV_9300_20_OR_LATER(ah))
2413                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2414
2415         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2416
2417         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2418                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
2419         else
2420                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2421
2422         if (AR_SREV_9271(ah))
2423                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
2424         else if (AR_DEVID_7010(ah))
2425                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
2426         else if (AR_SREV_9300_20_OR_LATER(ah))
2427                 pCap->num_gpio_pins = AR9300_NUM_GPIO;
2428         else if (AR_SREV_9287_11_OR_LATER(ah))
2429                 pCap->num_gpio_pins = AR9287_NUM_GPIO;
2430         else if (AR_SREV_9285_12_OR_LATER(ah))
2431                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
2432         else if (AR_SREV_9280_20_OR_LATER(ah))
2433                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
2434         else
2435                 pCap->num_gpio_pins = AR_NUM_GPIO;
2436
2437         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2438                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2439         else
2440                 pCap->rts_aggr_limit = (8 * 1024);
2441
2442 #ifdef CONFIG_ATH9K_RFKILL
2443         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2444         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2445                 ah->rfkill_gpio =
2446                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2447                 ah->rfkill_polarity =
2448                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2449
2450                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2451         }
2452 #endif
2453         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2454                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2455         else
2456                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2457
2458         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2459                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2460         else
2461                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2462
2463         if (AR_SREV_9300_20_OR_LATER(ah)) {
2464                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2465                 if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah) && !AR_SREV_9565(ah))
2466                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2467
2468                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2469                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2470                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
2471                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
2472                 pCap->txs_len = sizeof(struct ar9003_txs);
2473         } else {
2474                 pCap->tx_desc_len = sizeof(struct ath_desc);
2475                 if (AR_SREV_9280_20(ah))
2476                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2477         }
2478
2479         if (AR_SREV_9300_20_OR_LATER(ah))
2480                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2481
2482         if (AR_SREV_9300_20_OR_LATER(ah))
2483                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2484
2485         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2486                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2487
2488         if (AR_SREV_9285(ah)) {
2489                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2490                         ant_div_ctl1 =
2491                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2492                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1)) {
2493                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2494                                 ath_info(common, "Enable LNA combining\n");
2495                         }
2496                 }
2497         }
2498
2499         if (AR_SREV_9300_20_OR_LATER(ah)) {
2500                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2501                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
2502         }
2503
2504         if (AR_SREV_9330(ah) || AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
2505                 ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2506                 if ((ant_div_ctl1 >> 0x6) == 0x3) {
2507                         pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2508                         ath_info(common, "Enable LNA combining\n");
2509                 }
2510         }
2511
2512         if (ath9k_hw_dfs_tested(ah))
2513                 pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2514
2515         tx_chainmask = pCap->tx_chainmask;
2516         rx_chainmask = pCap->rx_chainmask;
2517         while (tx_chainmask || rx_chainmask) {
2518                 if (tx_chainmask & BIT(0))
2519                         pCap->max_txchains++;
2520                 if (rx_chainmask & BIT(0))
2521                         pCap->max_rxchains++;
2522
2523                 tx_chainmask >>= 1;
2524                 rx_chainmask >>= 1;
2525         }
2526
2527         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2528                 if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2529                         pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2530
2531                 if (AR_SREV_9462_20_OR_LATER(ah))
2532                         pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2533         }
2534
2535         if (AR_SREV_9462(ah))
2536                 pCap->hw_caps |= ATH9K_HW_WOW_DEVICE_CAPABLE;
2537
2538         if (AR_SREV_9300_20_OR_LATER(ah) &&
2539             ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2540                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2541
2542         return 0;
2543 }
2544
2545 /****************************/
2546 /* GPIO / RFKILL / Antennae */
2547 /****************************/
2548
2549 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2550                                          u32 gpio, u32 type)
2551 {
2552         int addr;
2553         u32 gpio_shift, tmp;
2554
2555         if (gpio > 11)
2556                 addr = AR_GPIO_OUTPUT_MUX3;
2557         else if (gpio > 5)
2558                 addr = AR_GPIO_OUTPUT_MUX2;
2559         else
2560                 addr = AR_GPIO_OUTPUT_MUX1;
2561
2562         gpio_shift = (gpio % 6) * 5;
2563
2564         if (AR_SREV_9280_20_OR_LATER(ah)
2565             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2566                 REG_RMW(ah, addr, (type << gpio_shift),
2567                         (0x1f << gpio_shift));
2568         } else {
2569                 tmp = REG_READ(ah, addr);
2570                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2571                 tmp &= ~(0x1f << gpio_shift);
2572                 tmp |= (type << gpio_shift);
2573                 REG_WRITE(ah, addr, tmp);
2574         }
2575 }
2576
2577 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2578 {
2579         u32 gpio_shift;
2580
2581         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2582
2583         if (AR_DEVID_7010(ah)) {
2584                 gpio_shift = gpio;
2585                 REG_RMW(ah, AR7010_GPIO_OE,
2586                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2587                         (AR7010_GPIO_OE_MASK << gpio_shift));
2588                 return;
2589         }
2590
2591         gpio_shift = gpio << 1;
2592         REG_RMW(ah,
2593                 AR_GPIO_OE_OUT,
2594                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2595                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2596 }
2597 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2598
2599 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2600 {
2601 #define MS_REG_READ(x, y) \
2602         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2603
2604         if (gpio >= ah->caps.num_gpio_pins)
2605                 return 0xffffffff;
2606
2607         if (AR_DEVID_7010(ah)) {
2608                 u32 val;
2609                 val = REG_READ(ah, AR7010_GPIO_IN);
2610                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2611         } else if (AR_SREV_9300_20_OR_LATER(ah))
2612                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2613                         AR_GPIO_BIT(gpio)) != 0;
2614         else if (AR_SREV_9271(ah))
2615                 return MS_REG_READ(AR9271, gpio) != 0;
2616         else if (AR_SREV_9287_11_OR_LATER(ah))
2617                 return MS_REG_READ(AR9287, gpio) != 0;
2618         else if (AR_SREV_9285_12_OR_LATER(ah))
2619                 return MS_REG_READ(AR9285, gpio) != 0;
2620         else if (AR_SREV_9280_20_OR_LATER(ah))
2621                 return MS_REG_READ(AR928X, gpio) != 0;
2622         else
2623                 return MS_REG_READ(AR, gpio) != 0;
2624 }
2625 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2626
2627 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2628                          u32 ah_signal_type)
2629 {
2630         u32 gpio_shift;
2631
2632         if (AR_DEVID_7010(ah)) {
2633                 gpio_shift = gpio;
2634                 REG_RMW(ah, AR7010_GPIO_OE,
2635                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2636                         (AR7010_GPIO_OE_MASK << gpio_shift));
2637                 return;
2638         }
2639
2640         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2641         gpio_shift = 2 * gpio;
2642         REG_RMW(ah,
2643                 AR_GPIO_OE_OUT,
2644                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2645                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2646 }
2647 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2648
2649 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2650 {
2651         if (AR_DEVID_7010(ah)) {
2652                 val = val ? 0 : 1;
2653                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2654                         AR_GPIO_BIT(gpio));
2655                 return;
2656         }
2657
2658         if (AR_SREV_9271(ah))
2659                 val = ~val;
2660
2661         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2662                 AR_GPIO_BIT(gpio));
2663 }
2664 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2665
2666 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2667 {
2668         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2669 }
2670 EXPORT_SYMBOL(ath9k_hw_setantenna);
2671
2672 /*********************/
2673 /* General Operation */
2674 /*********************/
2675
2676 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2677 {
2678         u32 bits = REG_READ(ah, AR_RX_FILTER);
2679         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2680
2681         if (phybits & AR_PHY_ERR_RADAR)
2682                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2683         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2684                 bits |= ATH9K_RX_FILTER_PHYERR;
2685
2686         return bits;
2687 }
2688 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2689
2690 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2691 {
2692         u32 phybits;
2693
2694         ENABLE_REGWRITE_BUFFER(ah);
2695
2696         if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
2697                 bits |= ATH9K_RX_FILTER_CONTROL_WRAPPER;
2698
2699         REG_WRITE(ah, AR_RX_FILTER, bits);
2700
2701         phybits = 0;
2702         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2703                 phybits |= AR_PHY_ERR_RADAR;
2704         if (bits & ATH9K_RX_FILTER_PHYERR)
2705                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2706         REG_WRITE(ah, AR_PHY_ERR, phybits);
2707
2708         if (phybits)
2709                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2710         else
2711                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2712
2713         REGWRITE_BUFFER_FLUSH(ah);
2714 }
2715 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2716
2717 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2718 {
2719         if (ath9k_hw_mci_is_enabled(ah))
2720                 ar9003_mci_bt_gain_ctrl(ah);
2721
2722         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2723                 return false;
2724
2725         ath9k_hw_init_pll(ah, NULL);
2726         ah->htc_reset_init = true;
2727         return true;
2728 }
2729 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2730
2731 bool ath9k_hw_disable(struct ath_hw *ah)
2732 {
2733         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2734                 return false;
2735
2736         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2737                 return false;
2738
2739         ath9k_hw_init_pll(ah, NULL);
2740         return true;
2741 }
2742 EXPORT_SYMBOL(ath9k_hw_disable);
2743
2744 static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2745 {
2746         enum eeprom_param gain_param;
2747
2748         if (IS_CHAN_2GHZ(chan))
2749                 gain_param = EEP_ANTENNA_GAIN_2G;
2750         else
2751                 gain_param = EEP_ANTENNA_GAIN_5G;
2752
2753         return ah->eep_ops->get_eeprom(ah, gain_param);
2754 }
2755
2756 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2757                             bool test)
2758 {
2759         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2760         struct ieee80211_channel *channel;
2761         int chan_pwr, new_pwr, max_gain;
2762         int ant_gain, ant_reduction = 0;
2763
2764         if (!chan)
2765                 return;
2766
2767         channel = chan->chan;
2768         chan_pwr = min_t(int, channel->max_power * 2, MAX_RATE_POWER);
2769         new_pwr = min_t(int, chan_pwr, reg->power_limit);
2770         max_gain = chan_pwr - new_pwr + channel->max_antenna_gain * 2;
2771
2772         ant_gain = get_antenna_gain(ah, chan);
2773         if (ant_gain > max_gain)
2774                 ant_reduction = ant_gain - max_gain;
2775
2776         ah->eep_ops->set_txpower(ah, chan,
2777                                  ath9k_regd_get_ctl(reg, chan),
2778                                  ant_reduction, new_pwr, test);
2779 }
2780
2781 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2782 {
2783         struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2784         struct ath9k_channel *chan = ah->curchan;
2785         struct ieee80211_channel *channel = chan->chan;
2786
2787         reg->power_limit = min_t(u32, limit, MAX_RATE_POWER);
2788         if (test)
2789                 channel->max_power = MAX_RATE_POWER / 2;
2790
2791         ath9k_hw_apply_txpower(ah, chan, test);
2792
2793         if (test)
2794                 channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2795 }
2796 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2797
2798 void ath9k_hw_setopmode(struct ath_hw *ah)
2799 {
2800         ath9k_hw_set_operating_mode(ah, ah->opmode);
2801 }
2802 EXPORT_SYMBOL(ath9k_hw_setopmode);
2803
2804 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2805 {
2806         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2807         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2808 }
2809 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2810
2811 void ath9k_hw_write_associd(struct ath_hw *ah)
2812 {
2813         struct ath_common *common = ath9k_hw_common(ah);
2814
2815         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2816         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2817                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2818 }
2819 EXPORT_SYMBOL(ath9k_hw_write_associd);
2820
2821 #define ATH9K_MAX_TSF_READ 10
2822
2823 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2824 {
2825         u32 tsf_lower, tsf_upper1, tsf_upper2;
2826         int i;
2827
2828         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2829         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2830                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2831                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2832                 if (tsf_upper2 == tsf_upper1)
2833                         break;
2834                 tsf_upper1 = tsf_upper2;
2835         }
2836
2837         WARN_ON( i == ATH9K_MAX_TSF_READ );
2838
2839         return (((u64)tsf_upper1 << 32) | tsf_lower);
2840 }
2841 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2842
2843 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2844 {
2845         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2846         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2847 }
2848 EXPORT_SYMBOL(ath9k_hw_settsf64);
2849
2850 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2851 {
2852         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2853                            AH_TSF_WRITE_TIMEOUT))
2854                 ath_dbg(ath9k_hw_common(ah), RESET,
2855                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2856
2857         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2858 }
2859 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2860
2861 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set)
2862 {
2863         if (set)
2864                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2865         else
2866                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2867 }
2868 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2869
2870 void ath9k_hw_set11nmac2040(struct ath_hw *ah, struct ath9k_channel *chan)
2871 {
2872         u32 macmode;
2873
2874         if (IS_CHAN_HT40(chan) && !ah->config.cwm_ignore_extcca)
2875                 macmode = AR_2040_JOINED_RX_CLEAR;
2876         else
2877                 macmode = 0;
2878
2879         REG_WRITE(ah, AR_2040_MODE, macmode);
2880 }
2881
2882 /* HW Generic timers configuration */
2883
2884 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2885 {
2886         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2887         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2888         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2889         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2890         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2891         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2892         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2893         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2894         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2895         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2896                                 AR_NDP2_TIMER_MODE, 0x0002},
2897         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2898                                 AR_NDP2_TIMER_MODE, 0x0004},
2899         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2900                                 AR_NDP2_TIMER_MODE, 0x0008},
2901         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2902                                 AR_NDP2_TIMER_MODE, 0x0010},
2903         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2904                                 AR_NDP2_TIMER_MODE, 0x0020},
2905         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2906                                 AR_NDP2_TIMER_MODE, 0x0040},
2907         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2908                                 AR_NDP2_TIMER_MODE, 0x0080}
2909 };
2910
2911 /* HW generic timer primitives */
2912
2913 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2914 {
2915         return REG_READ(ah, AR_TSF_L32);
2916 }
2917 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2918
2919 void ath9k_hw_gen_timer_start_tsf2(struct ath_hw *ah)
2920 {
2921         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2922
2923         if (timer_table->tsf2_enabled) {
2924                 REG_SET_BIT(ah, AR_DIRECT_CONNECT, AR_DC_AP_STA_EN);
2925                 REG_SET_BIT(ah, AR_RESET_TSF, AR_RESET_TSF2_ONCE);
2926         }
2927 }
2928
2929 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2930                                           void (*trigger)(void *),
2931                                           void (*overflow)(void *),
2932                                           void *arg,
2933                                           u8 timer_index)
2934 {
2935         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2936         struct ath_gen_timer *timer;
2937
2938         if ((timer_index < AR_FIRST_NDP_TIMER) ||
2939             (timer_index >= ATH_MAX_GEN_TIMER))
2940                 return NULL;
2941
2942         if ((timer_index > AR_FIRST_NDP_TIMER) &&
2943             !AR_SREV_9300_20_OR_LATER(ah))
2944                 return NULL;
2945
2946         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2947         if (timer == NULL)
2948                 return NULL;
2949
2950         /* allocate a hardware generic timer slot */
2951         timer_table->timers[timer_index] = timer;
2952         timer->index = timer_index;
2953         timer->trigger = trigger;
2954         timer->overflow = overflow;
2955         timer->arg = arg;
2956
2957         if ((timer_index > AR_FIRST_NDP_TIMER) && !timer_table->tsf2_enabled) {
2958                 timer_table->tsf2_enabled = true;
2959                 ath9k_hw_gen_timer_start_tsf2(ah);
2960         }
2961
2962         return timer;
2963 }
2964 EXPORT_SYMBOL(ath_gen_timer_alloc);
2965
2966 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2967                               struct ath_gen_timer *timer,
2968                               u32 timer_next,
2969                               u32 timer_period)
2970 {
2971         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2972         u32 mask = 0;
2973
2974         timer_table->timer_mask |= BIT(timer->index);
2975
2976         /*
2977          * Program generic timer registers
2978          */
2979         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2980                  timer_next);
2981         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2982                   timer_period);
2983         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2984                     gen_tmr_configuration[timer->index].mode_mask);
2985
2986         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2987                 /*
2988                  * Starting from AR9462, each generic timer can select which tsf
2989                  * to use. But we still follow the old rule, 0 - 7 use tsf and
2990                  * 8 - 15  use tsf2.
2991                  */
2992                 if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
2993                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2994                                        (1 << timer->index));
2995                 else
2996                         REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
2997                                        (1 << timer->index));
2998         }
2999
3000         if (timer->trigger)
3001                 mask |= SM(AR_GENTMR_BIT(timer->index),
3002                            AR_IMR_S5_GENTIMER_TRIG);
3003         if (timer->overflow)
3004                 mask |= SM(AR_GENTMR_BIT(timer->index),
3005                            AR_IMR_S5_GENTIMER_THRESH);
3006
3007         REG_SET_BIT(ah, AR_IMR_S5, mask);
3008
3009         if ((ah->imask & ATH9K_INT_GENTIMER) == 0) {
3010                 ah->imask |= ATH9K_INT_GENTIMER;
3011                 ath9k_hw_set_interrupts(ah);
3012         }
3013 }
3014 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
3015
3016 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
3017 {
3018         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3019
3020         /* Clear generic timer enable bits. */
3021         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3022                         gen_tmr_configuration[timer->index].mode_mask);
3023
3024         if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3025                 /*
3026                  * Need to switch back to TSF if it was using TSF2.
3027                  */
3028                 if ((timer->index >= AR_GEN_TIMER_BANK_1_LEN)) {
3029                         REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3030                                     (1 << timer->index));
3031                 }
3032         }
3033
3034         /* Disable both trigger and thresh interrupt masks */
3035         REG_CLR_BIT(ah, AR_IMR_S5,
3036                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3037                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3038
3039         timer_table->timer_mask &= ~BIT(timer->index);
3040
3041         if (timer_table->timer_mask == 0) {
3042                 ah->imask &= ~ATH9K_INT_GENTIMER;
3043                 ath9k_hw_set_interrupts(ah);
3044         }
3045 }
3046 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3047
3048 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3049 {
3050         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3051
3052         /* free the hardware generic timer slot */
3053         timer_table->timers[timer->index] = NULL;
3054         kfree(timer);
3055 }
3056 EXPORT_SYMBOL(ath_gen_timer_free);
3057
3058 /*
3059  * Generic Timer Interrupts handling
3060  */
3061 void ath_gen_timer_isr(struct ath_hw *ah)
3062 {
3063         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3064         struct ath_gen_timer *timer;
3065         unsigned long trigger_mask, thresh_mask;
3066         unsigned int index;
3067
3068         /* get hardware generic timer interrupt status */
3069         trigger_mask = ah->intr_gen_timer_trigger;
3070         thresh_mask = ah->intr_gen_timer_thresh;
3071         trigger_mask &= timer_table->timer_mask;
3072         thresh_mask &= timer_table->timer_mask;
3073
3074         for_each_set_bit(index, &thresh_mask, ARRAY_SIZE(timer_table->timers)) {
3075                 timer = timer_table->timers[index];
3076                 if (!timer)
3077                     continue;
3078                 if (!timer->overflow)
3079                     continue;
3080
3081                 trigger_mask &= ~BIT(index);
3082                 timer->overflow(timer->arg);
3083         }
3084
3085         for_each_set_bit(index, &trigger_mask, ARRAY_SIZE(timer_table->timers)) {
3086                 timer = timer_table->timers[index];
3087                 if (!timer)
3088                     continue;
3089                 if (!timer->trigger)
3090                     continue;
3091                 timer->trigger(timer->arg);
3092         }
3093 }
3094 EXPORT_SYMBOL(ath_gen_timer_isr);
3095
3096 /********/
3097 /* HTC  */
3098 /********/
3099
3100 static struct {
3101         u32 version;
3102         const char * name;
3103 } ath_mac_bb_names[] = {
3104         /* Devices with external radios */
3105         { AR_SREV_VERSION_5416_PCI,     "5416" },
3106         { AR_SREV_VERSION_5416_PCIE,    "5418" },
3107         { AR_SREV_VERSION_9100,         "9100" },
3108         { AR_SREV_VERSION_9160,         "9160" },
3109         /* Single-chip solutions */
3110         { AR_SREV_VERSION_9280,         "9280" },
3111         { AR_SREV_VERSION_9285,         "9285" },
3112         { AR_SREV_VERSION_9287,         "9287" },
3113         { AR_SREV_VERSION_9271,         "9271" },
3114         { AR_SREV_VERSION_9300,         "9300" },
3115         { AR_SREV_VERSION_9330,         "9330" },
3116         { AR_SREV_VERSION_9340,         "9340" },
3117         { AR_SREV_VERSION_9485,         "9485" },
3118         { AR_SREV_VERSION_9462,         "9462" },
3119         { AR_SREV_VERSION_9550,         "9550" },
3120         { AR_SREV_VERSION_9565,         "9565" },
3121         { AR_SREV_VERSION_9531,         "9531" },
3122 };
3123
3124 /* For devices with external radios */
3125 static struct {
3126         u16 version;
3127         const char * name;
3128 } ath_rf_names[] = {
3129         { 0,                            "5133" },
3130         { AR_RAD5133_SREV_MAJOR,        "5133" },
3131         { AR_RAD5122_SREV_MAJOR,        "5122" },
3132         { AR_RAD2133_SREV_MAJOR,        "2133" },
3133         { AR_RAD2122_SREV_MAJOR,        "2122" }
3134 };
3135
3136 /*
3137  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3138  */
3139 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3140 {
3141         int i;
3142
3143         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3144                 if (ath_mac_bb_names[i].version == mac_bb_version) {
3145                         return ath_mac_bb_names[i].name;
3146                 }
3147         }
3148
3149         return "????";
3150 }
3151
3152 /*
3153  * Return the RF name. "????" is returned if the RF is unknown.
3154  * Used for devices with external radios.
3155  */
3156 static const char *ath9k_hw_rf_name(u16 rf_version)
3157 {
3158         int i;
3159
3160         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3161                 if (ath_rf_names[i].version == rf_version) {
3162                         return ath_rf_names[i].name;
3163                 }
3164         }
3165
3166         return "????";
3167 }
3168
3169 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3170 {
3171         int used;
3172
3173         /* chipsets >= AR9280 are single-chip */
3174         if (AR_SREV_9280_20_OR_LATER(ah)) {
3175                 used = scnprintf(hw_name, len,
3176                                  "Atheros AR%s Rev:%x",
3177                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3178                                  ah->hw_version.macRev);
3179         }
3180         else {
3181                 used = scnprintf(hw_name, len,
3182                                  "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3183                                  ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3184                                  ah->hw_version.macRev,
3185                                  ath9k_hw_rf_name((ah->hw_version.analog5GhzRev
3186                                                   & AR_RADIO_SREV_MAJOR)),
3187                                  ah->hw_version.phyRev);
3188         }
3189
3190         hw_name[used] = '\0';
3191 }
3192 EXPORT_SYMBOL(ath9k_hw_name);