drivers/net/wireless/ath/ath9k/hw.h

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef HW_H
  18 #define HW_H
  19
  20 #include <linux/if_ether.h>
  21 #include <linux/delay.h>
  22 #include <linux/io.h>
  23 #include <linux/firmware.h>
  24
  25 #include "mac.h"
  26 #include "ani.h"
  27 #include "eeprom.h"
  28 #include "calib.h"
  29 #include "reg.h"
  30 #include "phy.h"
  31 #include "btcoex.h"
  32
  33 #include "../regd.h"
  34
  35 #define ATHEROS_VENDOR_ID       0x168c
  36
  37 #define AR5416_DEVID_PCI        0x0023
  38 #define AR5416_DEVID_PCIE       0x0024
  39 #define AR9160_DEVID_PCI        0x0027
  40 #define AR9280_DEVID_PCI        0x0029
  41 #define AR9280_DEVID_PCIE       0x002a
  42 #define AR9285_DEVID_PCIE       0x002b
  43 #define AR2427_DEVID_PCIE       0x002c
  44 #define AR9287_DEVID_PCI        0x002d
  45 #define AR9287_DEVID_PCIE       0x002e
  46 #define AR9300_DEVID_PCIE       0x0030
  47 #define AR9300_DEVID_AR9340     0x0031
  48 #define AR9300_DEVID_AR9485_PCIE 0x0032
  49 #define AR9300_DEVID_AR9580     0x0033
  50 #define AR9300_DEVID_AR9462     0x0034
  51 #define AR9300_DEVID_AR9330     0x0035
  52 #define AR9300_DEVID_QCA955X    0x0038
  53 #define AR9485_DEVID_AR1111     0x0037
  54 #define AR9300_DEVID_AR9565     0x0036
  55
  56 #define AR5416_AR9100_DEVID     0x000b
  57
  58 #define AR_SUBVENDOR_ID_NOG     0x0e11
  59 #define AR_SUBVENDOR_ID_NEW_A   0x7065
  60 #define AR5416_MAGIC            0x19641014
  61
  62 #define AR9280_COEX2WIRE_SUBSYSID       0x309b
  63 #define AT9285_COEX3WIRE_SA_SUBSYSID    0x30aa
  64 #define AT9285_COEX3WIRE_DA_SUBSYSID    0x30ab
  65
  66 #define ATH_AMPDU_LIMIT_MAX        (64 * 1024 - 1)
  67
  68 #define ATH_DEFAULT_NOISE_FLOOR -95
  69
  70 #define ATH9K_RSSI_BAD                  -128
  71
  72 #define ATH9K_NUM_CHANNELS      38
  73
  74 /* Register read/write primitives */
  75 #define REG_WRITE(_ah, _reg, _val) \
  76         (_ah)->reg_ops.write((_ah), (_val), (_reg))
  77
  78 #define REG_READ(_ah, _reg) \
  79         (_ah)->reg_ops.read((_ah), (_reg))
  80
  81 #define REG_READ_MULTI(_ah, _addr, _val, _cnt)          \
  82         (_ah)->reg_ops.multi_read((_ah), (_addr), (_val), (_cnt))
  83
  84 #define REG_RMW(_ah, _reg, _set, _clr) \
  85         (_ah)->reg_ops.rmw((_ah), (_reg), (_set), (_clr))
  86
  87 #define ENABLE_REGWRITE_BUFFER(_ah)                                     \
  88         do {                                                            \
  89                 if ((_ah)->reg_ops.enable_write_buffer) \
  90                         (_ah)->reg_ops.enable_write_buffer((_ah)); \
  91         } while (0)
  92
  93 #define REGWRITE_BUFFER_FLUSH(_ah)                                      \
  94         do {                                                            \
  95                 if ((_ah)->reg_ops.write_flush)         \
  96                         (_ah)->reg_ops.write_flush((_ah));      \
  97         } while (0)
  98
  99 #define PR_EEP(_s, _val)                                                \
 100         do {                                                            \
 101                 len += snprintf(buf + len, size - len, "%20s : %10d\n", \
 102                                 _s, (_val));                            \
 103         } while (0)
 104
 105 #define SM(_v, _f)  (((_v) << _f##_S) & _f)
 106 #define MS(_v, _f)  (((_v) & _f) >> _f##_S)
 107 #define REG_RMW_FIELD(_a, _r, _f, _v) \
 108         REG_RMW(_a, _r, (((_v) << _f##_S) & _f), (_f))
 109 #define REG_READ_FIELD(_a, _r, _f) \
 110         (((REG_READ(_a, _r) & _f) >> _f##_S))
 111 #define REG_SET_BIT(_a, _r, _f) \
 112         REG_RMW(_a, _r, (_f), 0)
 113 #define REG_CLR_BIT(_a, _r, _f) \
 114         REG_RMW(_a, _r, 0, (_f))
 115
 116 #define DO_DELAY(x) do {                                        \
 117                 if (((++(x) % 64) == 0) &&                      \
 118                     (ath9k_hw_common(ah)->bus_ops->ath_bus_type \
 119                         != ATH_USB))                            \
 120                         udelay(1);                              \
 121         } while (0)
 122
 123 #define REG_WRITE_ARRAY(iniarray, column, regWr) \
 124         ath9k_hw_write_array(ah, iniarray, column, &(regWr))
 125
 126 #define AR_GPIO_OUTPUT_MUX_AS_OUTPUT             0
 127 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_ATTENTION_LED 1
 128 #define AR_GPIO_OUTPUT_MUX_AS_PCIE_POWER_LED     2
 129 #define AR_GPIO_OUTPUT_MUX_AS_TX_FRAME           3
 130 #define AR_GPIO_OUTPUT_MUX_AS_RX_CLEAR_EXTERNAL  4
 131 #define AR_GPIO_OUTPUT_MUX_AS_MAC_NETWORK_LED    5
 132 #define AR_GPIO_OUTPUT_MUX_AS_MAC_POWER_LED      6
 133 #define AR_GPIO_OUTPUT_MUX_AS_MCI_WLAN_DATA      0x16
 134 #define AR_GPIO_OUTPUT_MUX_AS_MCI_WLAN_CLK       0x17
 135 #define AR_GPIO_OUTPUT_MUX_AS_MCI_BT_DATA        0x18
 136 #define AR_GPIO_OUTPUT_MUX_AS_MCI_BT_CLK         0x19
 137 #define AR_GPIO_OUTPUT_MUX_AS_WL_IN_TX           0x14
 138 #define AR_GPIO_OUTPUT_MUX_AS_WL_IN_RX           0x13
 139 #define AR_GPIO_OUTPUT_MUX_AS_BT_IN_TX           9
 140 #define AR_GPIO_OUTPUT_MUX_AS_BT_IN_RX           8
 141 #define AR_GPIO_OUTPUT_MUX_AS_RUCKUS_STROBE      0x1d
 142 #define AR_GPIO_OUTPUT_MUX_AS_RUCKUS_DATA        0x1e
 143
 144 #define AR_GPIOD_MASK               0x00001FFF
 145 #define AR_GPIO_BIT(_gpio)          (1 << (_gpio))
 146
 147 #define BASE_ACTIVATE_DELAY         100
 148 #define RTC_PLL_SETTLE_DELAY        (AR_SREV_9340(ah) ? 1000 : 100)
 149 #define COEF_SCALE_S                24
 150 #define HT40_CHANNEL_CENTER_SHIFT   10
 151
 152 #define ATH9K_ANTENNA0_CHAINMASK    0x1
 153 #define ATH9K_ANTENNA1_CHAINMASK    0x2
 154
 155 #define ATH9K_NUM_DMA_DEBUG_REGS    8
 156 #define ATH9K_NUM_QUEUES            10
 157
 158 #define MAX_RATE_POWER              63
 159 #define AH_WAIT_TIMEOUT             100000 /* (us) */
 160 #define AH_TSF_WRITE_TIMEOUT        100    /* (us) */
 161 #define AH_TIME_QUANTUM             10
 162 #define AR_KEYTABLE_SIZE            128
 163 #define POWER_UP_TIME               10000
 164 #define SPUR_RSSI_THRESH            40
 165 #define UPPER_5G_SUB_BAND_START         5700
 166 #define MID_5G_SUB_BAND_START           5400
 167
 168 #define CAB_TIMEOUT_VAL             10
 169 #define BEACON_TIMEOUT_VAL          10
 170 #define MIN_BEACON_TIMEOUT_VAL      1
 171 #define SLEEP_SLOP                  3
 172
 173 #define INIT_CONFIG_STATUS          0x00000000
 174 #define INIT_RSSI_THR               0x00000700
 175 #define INIT_BCON_CNTRL_REG         0x00000000
 176
 177 #define TU_TO_USEC(_tu)             ((_tu) << 10)
 178
 179 #define ATH9K_HW_RX_HP_QDEPTH   16
 180 #define ATH9K_HW_RX_LP_QDEPTH   128
 181
 182 #define PAPRD_GAIN_TABLE_ENTRIES        32
 183 #define PAPRD_TABLE_SZ                  24
 184 #define PAPRD_IDEAL_AGC2_PWR_RANGE      0xe0
 185
 186 /*
 187  * Wake on Wireless
 188  */
 189
 190 /* Keep Alive Frame */
 191 #define KAL_FRAME_LEN           28
 192 #define KAL_FRAME_TYPE          0x2     /* data frame */
 193 #define KAL_FRAME_SUB_TYPE      0x4     /* null data frame */
 194 #define KAL_DURATION_ID         0x3d
 195 #define KAL_NUM_DATA_WORDS      6
 196 #define KAL_NUM_DESC_WORDS      12
 197 #define KAL_ANTENNA_MODE        1
 198 #define KAL_TO_DS               1
 199 #define KAL_DELAY               4       /*delay of 4ms between 2 KAL frames */
 200 #define KAL_TIMEOUT             900
 201
 202 #define MAX_PATTERN_SIZE                256
 203 #define MAX_PATTERN_MASK_SIZE           32
 204 #define MAX_NUM_PATTERN                 8
 205 #define MAX_NUM_USER_PATTERN            6 /*  deducting the disassociate and
 206                                               deauthenticate packets */
 207
 208 /*
 209  * WoW trigger mapping to hardware code
 210  */
 211
 212 #define AH_WOW_USER_PATTERN_EN          BIT(0)
 213 #define AH_WOW_MAGIC_PATTERN_EN         BIT(1)
 214 #define AH_WOW_LINK_CHANGE              BIT(2)
 215 #define AH_WOW_BEACON_MISS              BIT(3)
 216
 217 enum ath_hw_txq_subtype {
 218         ATH_TXQ_AC_BE = 0,
 219         ATH_TXQ_AC_BK = 1,
 220         ATH_TXQ_AC_VI = 2,
 221         ATH_TXQ_AC_VO = 3,
 222 };
 223
 224 enum ath_ini_subsys {
 225         ATH_INI_PRE = 0,
 226         ATH_INI_CORE,
 227         ATH_INI_POST,
 228         ATH_INI_NUM_SPLIT,
 229 };
 230
 231 enum ath9k_hw_caps {
 232         ATH9K_HW_CAP_HT                         = BIT(0),
 233         ATH9K_HW_CAP_RFSILENT                   = BIT(1),
 234         ATH9K_HW_CAP_AUTOSLEEP                  = BIT(2),
 235         ATH9K_HW_CAP_4KB_SPLITTRANS             = BIT(3),
 236         ATH9K_HW_CAP_EDMA                       = BIT(4),
 237         ATH9K_HW_CAP_RAC_SUPPORTED              = BIT(5),
 238         ATH9K_HW_CAP_LDPC                       = BIT(6),
 239         ATH9K_HW_CAP_FASTCLOCK                  = BIT(7),
 240         ATH9K_HW_CAP_SGI_20                     = BIT(8),
 241         ATH9K_HW_CAP_ANT_DIV_COMB               = BIT(10),
 242         ATH9K_HW_CAP_2GHZ                       = BIT(11),
 243         ATH9K_HW_CAP_5GHZ                       = BIT(12),
 244         ATH9K_HW_CAP_APM                        = BIT(13),
 245         ATH9K_HW_CAP_RTT                        = BIT(14),
 246         ATH9K_HW_CAP_MCI                        = BIT(15),
 247         ATH9K_HW_CAP_DFS                        = BIT(16),
 248         ATH9K_HW_WOW_DEVICE_CAPABLE             = BIT(17),
 249         ATH9K_HW_CAP_PAPRD                      = BIT(18),
 250 };
 251
 252 /*
 253  * WoW device capabilities
 254  * @ATH9K_HW_WOW_DEVICE_CAPABLE: device revision is capable of WoW.
 255  * @ATH9K_HW_WOW_PATTERN_MATCH_EXACT: device is capable of matching
 256  * an exact user defined pattern or de-authentication/disassoc pattern.
 257  * @ATH9K_HW_WOW_PATTERN_MATCH_DWORD: device requires the first four
 258  * bytes of the pattern for user defined pattern, de-authentication and
 259  * disassociation patterns for all types of possible frames recieved
 260  * of those types.
 261  */
 262
 263 struct ath9k_hw_capabilities {
 264         u32 hw_caps; /* ATH9K_HW_CAP_* from ath9k_hw_caps */
 265         u16 rts_aggr_limit;
 266         u8 tx_chainmask;
 267         u8 rx_chainmask;
 268         u8 max_txchains;
 269         u8 max_rxchains;
 270         u8 num_gpio_pins;
 271         u8 rx_hp_qdepth;
 272         u8 rx_lp_qdepth;
 273         u8 rx_status_len;
 274         u8 tx_desc_len;
 275         u8 txs_len;
 276 };
 277
 278 struct ath9k_ops_config {
 279         int dma_beacon_response_time;
 280         int sw_beacon_response_time;
 281         int additional_swba_backoff;
 282         int ack_6mb;
 283         u32 cwm_ignore_extcca;
 284         bool pcieSerDesWrite;
 285         u8 pcie_clock_req;
 286         u32 pcie_waen;
 287         u8 analog_shiftreg;
 288         u32 ofdm_trig_low;
 289         u32 ofdm_trig_high;
 290         u32 cck_trig_high;
 291         u32 cck_trig_low;
 292         u32 enable_ani;
 293         u32 enable_paprd;
 294         int serialize_regmode;
 295         bool rx_intr_mitigation;
 296         bool tx_intr_mitigation;
 297 #define SPUR_DISABLE            0
 298 #define SPUR_ENABLE_IOCTL       1
 299 #define SPUR_ENABLE_EEPROM      2
 300 #define AR_SPUR_5413_1          1640
 301 #define AR_SPUR_5413_2          1200
 302 #define AR_NO_SPUR              0x8000
 303 #define AR_BASE_FREQ_2GHZ       2300
 304 #define AR_BASE_FREQ_5GHZ       4900
 305 #define AR_SPUR_FEEQ_BOUND_HT40 19
 306 #define AR_SPUR_FEEQ_BOUND_HT20 10
 307         int spurmode;
 308         u16 spurchans[AR_EEPROM_MODAL_SPURS][2];
 309         u8 max_txtrig_level;
 310         u16 ani_poll_interval; /* ANI poll interval in ms */
 311 };
 312
 313 enum ath9k_int {
 314         ATH9K_INT_RX = 0x00000001,
 315         ATH9K_INT_RXDESC = 0x00000002,
 316         ATH9K_INT_RXHP = 0x00000001,
 317         ATH9K_INT_RXLP = 0x00000002,
 318         ATH9K_INT_RXNOFRM = 0x00000008,
 319         ATH9K_INT_RXEOL = 0x00000010,
 320         ATH9K_INT_RXORN = 0x00000020,
 321         ATH9K_INT_TX = 0x00000040,
 322         ATH9K_INT_TXDESC = 0x00000080,
 323         ATH9K_INT_TIM_TIMER = 0x00000100,
 324         ATH9K_INT_MCI = 0x00000200,
 325         ATH9K_INT_BB_WATCHDOG = 0x00000400,
 326         ATH9K_INT_TXURN = 0x00000800,
 327         ATH9K_INT_MIB = 0x00001000,
 328         ATH9K_INT_RXPHY = 0x00004000,
 329         ATH9K_INT_RXKCM = 0x00008000,
 330         ATH9K_INT_SWBA = 0x00010000,
 331         ATH9K_INT_BMISS = 0x00040000,
 332         ATH9K_INT_BNR = 0x00100000,
 333         ATH9K_INT_TIM = 0x00200000,
 334         ATH9K_INT_DTIM = 0x00400000,
 335         ATH9K_INT_DTIMSYNC = 0x00800000,
 336         ATH9K_INT_GPIO = 0x01000000,
 337         ATH9K_INT_CABEND = 0x02000000,
 338         ATH9K_INT_TSFOOR = 0x04000000,
 339         ATH9K_INT_GENTIMER = 0x08000000,
 340         ATH9K_INT_CST = 0x10000000,
 341         ATH9K_INT_GTT = 0x20000000,
 342         ATH9K_INT_FATAL = 0x40000000,
 343         ATH9K_INT_GLOBAL = 0x80000000,
 344         ATH9K_INT_BMISC = ATH9K_INT_TIM |
 345                 ATH9K_INT_DTIM |
 346                 ATH9K_INT_DTIMSYNC |
 347                 ATH9K_INT_TSFOOR |
 348                 ATH9K_INT_CABEND,
 349         ATH9K_INT_COMMON = ATH9K_INT_RXNOFRM |
 350                 ATH9K_INT_RXDESC |
 351                 ATH9K_INT_RXEOL |
 352                 ATH9K_INT_RXORN |
 353                 ATH9K_INT_TXURN |
 354                 ATH9K_INT_TXDESC |
 355                 ATH9K_INT_MIB |
 356                 ATH9K_INT_RXPHY |
 357                 ATH9K_INT_RXKCM |
 358                 ATH9K_INT_SWBA |
 359                 ATH9K_INT_BMISS |
 360                 ATH9K_INT_GPIO,
 361         ATH9K_INT_NOCARD = 0xffffffff
 362 };
 363
 364 #define CHANNEL_CCK       0x00020
 365 #define CHANNEL_OFDM      0x00040
 366 #define CHANNEL_2GHZ      0x00080
 367 #define CHANNEL_5GHZ      0x00100
 368 #define CHANNEL_PASSIVE   0x00200
 369 #define CHANNEL_DYN       0x00400
 370 #define CHANNEL_HALF      0x04000
 371 #define CHANNEL_QUARTER   0x08000
 372 #define CHANNEL_HT20      0x10000
 373 #define CHANNEL_HT40PLUS  0x20000
 374 #define CHANNEL_HT40MINUS 0x40000
 375
 376 #define CHANNEL_A           (CHANNEL_5GHZ|CHANNEL_OFDM)
 377 #define CHANNEL_B           (CHANNEL_2GHZ|CHANNEL_CCK)
 378 #define CHANNEL_G           (CHANNEL_2GHZ|CHANNEL_OFDM)
 379 #define CHANNEL_G_HT20      (CHANNEL_2GHZ|CHANNEL_HT20)
 380 #define CHANNEL_A_HT20      (CHANNEL_5GHZ|CHANNEL_HT20)
 381 #define CHANNEL_G_HT40PLUS  (CHANNEL_2GHZ|CHANNEL_HT40PLUS)
 382 #define CHANNEL_G_HT40MINUS (CHANNEL_2GHZ|CHANNEL_HT40MINUS)
 383 #define CHANNEL_A_HT40PLUS  (CHANNEL_5GHZ|CHANNEL_HT40PLUS)
 384 #define CHANNEL_A_HT40MINUS (CHANNEL_5GHZ|CHANNEL_HT40MINUS)
 385 #define CHANNEL_ALL                             \
 386         (CHANNEL_OFDM|                          \
 387          CHANNEL_CCK|                           \
 388          CHANNEL_2GHZ |                         \
 389          CHANNEL_5GHZ |                         \
 390          CHANNEL_HT20 |                         \
 391          CHANNEL_HT40PLUS |                     \
 392          CHANNEL_HT40MINUS)
 393
 394 #define MAX_RTT_TABLE_ENTRY     6
 395 #define MAX_IQCAL_MEASUREMENT   8
 396 #define MAX_CL_TAB_ENTRY        16
 397 #define CL_TAB_ENTRY(reg_base)  (reg_base + (4 * j))
 398
 399 struct ath9k_hw_cal_data {
 400         u16 channel;
 401         u32 channelFlags;
 402         u32 chanmode;
 403         int32_t CalValid;
 404         int8_t iCoff;
 405         int8_t qCoff;
 406         bool rtt_done;
 407         bool paprd_packet_sent;
 408         bool paprd_done;
 409         bool nfcal_pending;
 410         bool nfcal_interference;
 411         bool done_txiqcal_once;
 412         bool done_txclcal_once;
 413         u16 small_signal_gain[AR9300_MAX_CHAINS];
 414         u32 pa_table[AR9300_MAX_CHAINS][PAPRD_TABLE_SZ];
 415         u32 num_measures[AR9300_MAX_CHAINS];
 416         int tx_corr_coeff[MAX_IQCAL_MEASUREMENT][AR9300_MAX_CHAINS];
 417         u32 tx_clcal[AR9300_MAX_CHAINS][MAX_CL_TAB_ENTRY];
 418         u32 rtt_table[AR9300_MAX_CHAINS][MAX_RTT_TABLE_ENTRY];
 419         struct ath9k_nfcal_hist nfCalHist[NUM_NF_READINGS];
 420 };
 421
 422 struct ath9k_channel {
 423         struct ieee80211_channel *chan;
 424         struct ar5416AniState ani;
 425         u16 channel;
 426         u32 channelFlags;
 427         u32 chanmode;
 428         s16 noisefloor;
 429 };
 430
 431 #define IS_CHAN_G(_c) ((((_c)->channelFlags & (CHANNEL_G)) == CHANNEL_G) || \
 432        (((_c)->channelFlags & CHANNEL_G_HT20) == CHANNEL_G_HT20) || \
 433        (((_c)->channelFlags & CHANNEL_G_HT40PLUS) == CHANNEL_G_HT40PLUS) || \
 434        (((_c)->channelFlags & CHANNEL_G_HT40MINUS) == CHANNEL_G_HT40MINUS))
 435 #define IS_CHAN_OFDM(_c) (((_c)->channelFlags & CHANNEL_OFDM) != 0)
 436 #define IS_CHAN_5GHZ(_c) (((_c)->channelFlags & CHANNEL_5GHZ) != 0)
 437 #define IS_CHAN_2GHZ(_c) (((_c)->channelFlags & CHANNEL_2GHZ) != 0)
 438 #define IS_CHAN_HALF_RATE(_c) (((_c)->channelFlags & CHANNEL_HALF) != 0)
 439 #define IS_CHAN_QUARTER_RATE(_c) (((_c)->channelFlags & CHANNEL_QUARTER) != 0)
 440 #define IS_CHAN_A_FAST_CLOCK(_ah, _c)                   \
 441         ((((_c)->channelFlags & CHANNEL_5GHZ) != 0) &&  \
 442          ((_ah)->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK))
 443
 444 /* These macros check chanmode and not channelFlags */
 445 #define IS_CHAN_B(_c) ((_c)->chanmode == CHANNEL_B)
 446 #define IS_CHAN_HT20(_c) (((_c)->chanmode == CHANNEL_A_HT20) || \
 447                           ((_c)->chanmode == CHANNEL_G_HT20))
 448 #define IS_CHAN_HT40(_c) (((_c)->chanmode == CHANNEL_A_HT40PLUS) ||     \
 449                           ((_c)->chanmode == CHANNEL_A_HT40MINUS) ||    \
 450                           ((_c)->chanmode == CHANNEL_G_HT40PLUS) ||     \
 451                           ((_c)->chanmode == CHANNEL_G_HT40MINUS))
 452 #define IS_CHAN_HT(_c) (IS_CHAN_HT20((_c)) || IS_CHAN_HT40((_c)))
 453
 454 enum ath9k_power_mode {
 455         ATH9K_PM_AWAKE = 0,
 456         ATH9K_PM_FULL_SLEEP,
 457         ATH9K_PM_NETWORK_SLEEP,
 458         ATH9K_PM_UNDEFINED
 459 };
 460
 461 enum ser_reg_mode {
 462         SER_REG_MODE_OFF = 0,
 463         SER_REG_MODE_ON = 1,
 464         SER_REG_MODE_AUTO = 2,
 465 };
 466
 467 enum ath9k_rx_qtype {
 468         ATH9K_RX_QUEUE_HP,
 469         ATH9K_RX_QUEUE_LP,
 470         ATH9K_RX_QUEUE_MAX,
 471 };
 472
 473 struct ath9k_beacon_state {
 474         u32 bs_nexttbtt;
 475         u32 bs_nextdtim;
 476         u32 bs_intval;
 477 #define ATH9K_TSFOOR_THRESHOLD    0x00004240 /* 16k us */
 478         u32 bs_dtimperiod;
 479         u16 bs_cfpperiod;
 480         u16 bs_cfpmaxduration;
 481         u32 bs_cfpnext;
 482         u16 bs_timoffset;
 483         u16 bs_bmissthreshold;
 484         u32 bs_sleepduration;
 485         u32 bs_tsfoor_threshold;
 486 };
 487
 488 struct chan_centers {
 489         u16 synth_center;
 490         u16 ctl_center;
 491         u16 ext_center;
 492 };
 493
 494 enum {
 495         ATH9K_RESET_POWER_ON,
 496         ATH9K_RESET_WARM,
 497         ATH9K_RESET_COLD,
 498 };
 499
 500 struct ath9k_hw_version {
 501         u32 magic;
 502         u16 devid;
 503         u16 subvendorid;
 504         u32 macVersion;
 505         u16 macRev;
 506         u16 phyRev;
 507         u16 analog5GhzRev;
 508         u16 analog2GhzRev;
 509         enum ath_usb_dev usbdev;
 510 };
 511
 512 /* Generic TSF timer definitions */
 513
 514 #define ATH_MAX_GEN_TIMER       16
 515
 516 #define AR_GENTMR_BIT(_index)   (1 << (_index))
 517
 518 /*
 519  * Using de Bruijin sequence to look up 1's index in a 32 bit number
 520  * debruijn32 = 0000 0111 0111 1100 1011 0101 0011 0001
 521  */
 522 #define debruijn32 0x077CB531U
 523
 524 struct ath_gen_timer_configuration {
 525         u32 next_addr;
 526         u32 period_addr;
 527         u32 mode_addr;
 528         u32 mode_mask;
 529 };
 530
 531 struct ath_gen_timer {
 532         void (*trigger)(void *arg);
 533         void (*overflow)(void *arg);
 534         void *arg;
 535         u8 index;
 536 };
 537
 538 struct ath_gen_timer_table {
 539         u32 gen_timer_index[32];
 540         struct ath_gen_timer *timers[ATH_MAX_GEN_TIMER];
 541         union {
 542                 unsigned long timer_bits;
 543                 u16 val;
 544         } timer_mask;
 545 };
 546
 547 struct ath_hw_antcomb_conf {
 548         u8 main_lna_conf;
 549         u8 alt_lna_conf;
 550         u8 fast_div_bias;
 551         u8 main_gaintb;
 552         u8 alt_gaintb;
 553         int lna1_lna2_delta;
 554         u8 div_group;
 555 };
 556
 557 /**
 558  * struct ath_hw_radar_conf - radar detection initialization parameters
 559  *
 560  * @pulse_inband: threshold for checking the ratio of in-band power
 561  *      to total power for short radar pulses (half dB steps)
 562  * @pulse_inband_step: threshold for checking an in-band power to total
 563  *      power ratio increase for short radar pulses (half dB steps)
 564  * @pulse_height: threshold for detecting the beginning of a short
 565  *      radar pulse (dB step)
 566  * @pulse_rssi: threshold for detecting if a short radar pulse is
 567  *      gone (dB step)
 568  * @pulse_maxlen: maximum pulse length (0.8 us steps)
 569  *
 570  * @radar_rssi: RSSI threshold for starting long radar detection (dB steps)
 571  * @radar_inband: threshold for checking the ratio of in-band power
 572  *      to total power for long radar pulses (half dB steps)
 573  * @fir_power: threshold for detecting the end of a long radar pulse (dB)
 574  *
 575  * @ext_channel: enable extension channel radar detection
 576  */
 577 struct ath_hw_radar_conf {
 578         unsigned int pulse_inband;
 579         unsigned int pulse_inband_step;
 580         unsigned int pulse_height;
 581         unsigned int pulse_rssi;
 582         unsigned int pulse_maxlen;
 583
 584         unsigned int radar_rssi;
 585         unsigned int radar_inband;
 586         int fir_power;
 587
 588         bool ext_channel;
 589 };
 590
 591 /**
 592  * struct ath_hw_private_ops - callbacks used internally by hardware code
 593  *
 594  * This structure contains private callbacks designed to only be used internally
 595  * by the hardware core.
 596  *
 597  * @init_cal_settings: setup types of calibrations supported
 598  * @init_cal: starts actual calibration
 599  *
 600  * @init_mode_gain_regs: Initialize TX/RX gain registers
 601  *
 602  * @rf_set_freq: change frequency
 603  * @spur_mitigate_freq: spur mitigation
 604  * @set_rf_regs:
 605  * @compute_pll_control: compute the PLL control value to use for
 606  *      AR_RTC_PLL_CONTROL for a given channel
 607  * @setup_calibration: set up calibration
 608  * @iscal_supported: used to query if a type of calibration is supported
 609  *
 610  * @ani_cache_ini_regs: cache the values for ANI from the initial
 611  *      register settings through the register initialization.
 612  */
 613 struct ath_hw_private_ops {
 614         /* Calibration ops */
 615         void (*init_cal_settings)(struct ath_hw *ah);
 616         bool (*init_cal)(struct ath_hw *ah, struct ath9k_channel *chan);
 617
 618         void (*init_mode_gain_regs)(struct ath_hw *ah);
 619         void (*setup_calibration)(struct ath_hw *ah,
 620                                   struct ath9k_cal_list *currCal);
 621
 622         /* PHY ops */
 623         int (*rf_set_freq)(struct ath_hw *ah,
 624                            struct ath9k_channel *chan);
 625         void (*spur_mitigate_freq)(struct ath_hw *ah,
 626                                    struct ath9k_channel *chan);
 627         bool (*set_rf_regs)(struct ath_hw *ah,
 628                             struct ath9k_channel *chan,
 629                             u16 modesIndex);
 630         void (*set_channel_regs)(struct ath_hw *ah, struct ath9k_channel *chan);
 631         void (*init_bb)(struct ath_hw *ah,
 632                         struct ath9k_channel *chan);
 633         int (*process_ini)(struct ath_hw *ah, struct ath9k_channel *chan);
 634         void (*olc_init)(struct ath_hw *ah);
 635         void (*set_rfmode)(struct ath_hw *ah, struct ath9k_channel *chan);
 636         void (*mark_phy_inactive)(struct ath_hw *ah);
 637         void (*set_delta_slope)(struct ath_hw *ah, struct ath9k_channel *chan);
 638         bool (*rfbus_req)(struct ath_hw *ah);
 639         void (*rfbus_done)(struct ath_hw *ah);
 640         void (*restore_chainmask)(struct ath_hw *ah);
 641         u32 (*compute_pll_control)(struct ath_hw *ah,
 642                                    struct ath9k_channel *chan);
 643         bool (*ani_control)(struct ath_hw *ah, enum ath9k_ani_cmd cmd,
 644                             int param);
 645         void (*do_getnf)(struct ath_hw *ah, int16_t nfarray[NUM_NF_READINGS]);
 646         void (*set_radar_params)(struct ath_hw *ah,
 647                                  struct ath_hw_radar_conf *conf);
 648         int (*fast_chan_change)(struct ath_hw *ah, struct ath9k_channel *chan,
 649                                 u8 *ini_reloaded);
 650
 651         /* ANI */
 652         void (*ani_cache_ini_regs)(struct ath_hw *ah);
 653 };
 654
 655 /**
 656  * struct ath_spec_scan - parameters for Atheros spectral scan
 657  *
 658  * @enabled: enable/disable spectral scan
 659  * @short_repeat: controls whether the chip is in spectral scan mode
 660  *                for 4 usec (enabled) or 204 usec (disabled)
 661  * @count: number of scan results requested. There are special meanings
 662  *         in some chip revisions:
 663  *         AR92xx: highest bit set (>=128) for endless mode
 664  *                 (spectral scan won't stopped until explicitly disabled)
 665  *         AR9300 and newer: 0 for endless mode
 666  * @endless: true if endless mode is intended. Otherwise, count value is
 667  *           corrected to the next possible value.
 668  * @period: time duration between successive spectral scan entry points
 669  *          (period*256*Tclk). Tclk = ath_common->clockrate
 670  * @fft_period: PHY passes FFT frames to MAC every (fft_period+1)*4uS
 671  *
 672  * Note: Tclk = 40MHz or 44MHz depending upon operating mode.
 673  *       Typically it's 44MHz in 2/5GHz on later chips, but there's
 674  *       a "fast clock" check for this in 5GHz.
 675  *
 676  */
 677 struct ath_spec_scan {
 678         bool enabled;
 679         bool short_repeat;
 680         bool endless;
 681         u8 count;
 682         u8 period;
 683         u8 fft_period;
 684 };
 685
 686 /**
 687  * struct ath_hw_ops - callbacks used by hardware code and driver code
 688  *
 689  * This structure contains callbacks designed to to be used internally by
 690  * hardware code and also by the lower level driver.
 691  *
 692  * @config_pci_powersave:
 693  * @calibrate: periodic calibration for NF, ANI, IQ, ADC gain, ADC-DC
 694  *
 695  * @spectral_scan_config: set parameters for spectral scan and enable/disable it
 696  * @spectral_scan_trigger: trigger a spectral scan run
 697  * @spectral_scan_wait: wait for a spectral scan run to finish
 698  */
 699 struct ath_hw_ops {
 700         void (*config_pci_powersave)(struct ath_hw *ah,
 701                                      bool power_off);
 702         void (*rx_enable)(struct ath_hw *ah);
 703         void (*set_desc_link)(void *ds, u32 link);
 704         bool (*calibrate)(struct ath_hw *ah,
 705                           struct ath9k_channel *chan,
 706                           u8 rxchainmask,
 707                           bool longcal);
 708         bool (*get_isr)(struct ath_hw *ah, enum ath9k_int *masked);
 709         void (*set_txdesc)(struct ath_hw *ah, void *ds,
 710                            struct ath_tx_info *i);
 711         int (*proc_txdesc)(struct ath_hw *ah, void *ds,
 712                            struct ath_tx_status *ts);
 713         void (*antdiv_comb_conf_get)(struct ath_hw *ah,
 714                         struct ath_hw_antcomb_conf *antconf);
 715         void (*antdiv_comb_conf_set)(struct ath_hw *ah,
 716                         struct ath_hw_antcomb_conf *antconf);
 717         void (*antctrl_shared_chain_lnadiv)(struct ath_hw *hw, bool enable);
 718         void (*spectral_scan_config)(struct ath_hw *ah,
 719                                      struct ath_spec_scan *param);
 720         void (*spectral_scan_trigger)(struct ath_hw *ah);
 721         void (*spectral_scan_wait)(struct ath_hw *ah);
 722 };
 723
 724 struct ath_nf_limits {
 725         s16 max;
 726         s16 min;
 727         s16 nominal;
 728 };
 729
 730 enum ath_cal_list {
 731         TX_IQ_CAL         =     BIT(0),
 732         TX_IQ_ON_AGC_CAL  =     BIT(1),
 733         TX_CL_CAL         =     BIT(2),
 734 };
 735
 736 /* ah_flags */
 737 #define AH_USE_EEPROM   0x1
 738 #define AH_UNPLUGGED    0x2 /* The card has been physically removed. */
 739 #define AH_FASTCC       0x4
 740
 741 struct ath_hw {
 742         struct ath_ops reg_ops;
 743
 744         struct device *dev;
 745         struct ieee80211_hw *hw;
 746         struct ath_common common;
 747         struct ath9k_hw_version hw_version;
 748         struct ath9k_ops_config config;
 749         struct ath9k_hw_capabilities caps;
 750         struct ath9k_channel channels[ATH9K_NUM_CHANNELS];
 751         struct ath9k_channel *curchan;
 752
 753         union {
 754                 struct ar5416_eeprom_def def;
 755                 struct ar5416_eeprom_4k map4k;
 756                 struct ar9287_eeprom map9287;
 757                 struct ar9300_eeprom ar9300_eep;
 758         } eeprom;
 759         const struct eeprom_ops *eep_ops;
 760
 761         bool sw_mgmt_crypto;
 762         bool is_pciexpress;
 763         bool aspm_enabled;
 764         bool is_monitoring;
 765         bool need_an_top2_fixup;
 766         bool shared_chain_lnadiv;
 767         u16 tx_trig_level;
 768
 769         u32 nf_regs[6];
 770         struct ath_nf_limits nf_2g;
 771         struct ath_nf_limits nf_5g;
 772         u16 rfsilent;
 773         u32 rfkill_gpio;
 774         u32 rfkill_polarity;
 775         u32 ah_flags;
 776
 777         bool reset_power_on;
 778         bool htc_reset_init;
 779
 780         enum nl80211_iftype opmode;
 781         enum ath9k_power_mode power_mode;
 782
 783         s8 noise;
 784         struct ath9k_hw_cal_data *caldata;
 785         struct ath9k_pacal_info pacal_info;
 786         struct ar5416Stats stats;
 787         struct ath9k_tx_queue_info txq[ATH9K_NUM_TX_QUEUES];
 788
 789         enum ath9k_int imask;
 790         u32 imrs2_reg;
 791         u32 txok_interrupt_mask;
 792         u32 txerr_interrupt_mask;
 793         u32 txdesc_interrupt_mask;
 794         u32 txeol_interrupt_mask;
 795         u32 txurn_interrupt_mask;
 796         atomic_t intr_ref_cnt;
 797         bool chip_fullsleep;
 798         u32 atim_window;
 799         u32 modes_index;
 800
 801         /* Calibration */
 802         u32 supp_cals;
 803         struct ath9k_cal_list iq_caldata;
 804         struct ath9k_cal_list adcgain_caldata;
 805         struct ath9k_cal_list adcdc_caldata;
 806         struct ath9k_cal_list *cal_list;
 807         struct ath9k_cal_list *cal_list_last;
 808         struct ath9k_cal_list *cal_list_curr;
 809 #define totalPowerMeasI meas0.unsign
 810 #define totalPowerMeasQ meas1.unsign
 811 #define totalIqCorrMeas meas2.sign
 812 #define totalAdcIOddPhase  meas0.unsign
 813 #define totalAdcIEvenPhase meas1.unsign
 814 #define totalAdcQOddPhase  meas2.unsign
 815 #define totalAdcQEvenPhase meas3.unsign
 816 #define totalAdcDcOffsetIOddPhase  meas0.sign
 817 #define totalAdcDcOffsetIEvenPhase meas1.sign
 818 #define totalAdcDcOffsetQOddPhase  meas2.sign
 819 #define totalAdcDcOffsetQEvenPhase meas3.sign
 820         union {
 821                 u32 unsign[AR5416_MAX_CHAINS];
 822                 int32_t sign[AR5416_MAX_CHAINS];
 823         } meas0;
 824         union {
 825                 u32 unsign[AR5416_MAX_CHAINS];
 826                 int32_t sign[AR5416_MAX_CHAINS];
 827         } meas1;
 828         union {
 829                 u32 unsign[AR5416_MAX_CHAINS];
 830                 int32_t sign[AR5416_MAX_CHAINS];
 831         } meas2;
 832         union {
 833                 u32 unsign[AR5416_MAX_CHAINS];
 834                 int32_t sign[AR5416_MAX_CHAINS];
 835         } meas3;
 836         u16 cal_samples;
 837         u8 enabled_cals;
 838
 839         u32 sta_id1_defaults;
 840         u32 misc_mode;
 841
 842         /* Private to hardware code */
 843         struct ath_hw_private_ops private_ops;
 844         /* Accessed by the lower level driver */
 845         struct ath_hw_ops ops;
 846
 847         /* Used to program the radio on non single-chip devices */
 848         u32 *analogBank6Data;
 849
 850         int coverage_class;
 851         u32 slottime;
 852         u32 globaltxtimeout;
 853
 854         /* ANI */
 855         u32 proc_phyerr;
 856         u32 aniperiod;
 857         enum ath9k_ani_cmd ani_function;
 858         u32 ani_skip_count;
 859
 860 #ifdef CONFIG_ATH9K_BTCOEX_SUPPORT
 861         struct ath_btcoex_hw btcoex_hw;
 862 #endif
 863
 864         u32 intr_txqs;
 865         u8 txchainmask;
 866         u8 rxchainmask;
 867
 868         struct ath_hw_radar_conf radar_conf;
 869
 870         u32 originalGain[22];
 871         int initPDADC;
 872         int PDADCdelta;
 873         int led_pin;
 874         u32 gpio_mask;
 875         u32 gpio_val;
 876
 877         struct ar5416IniArray iniModes;
 878         struct ar5416IniArray iniCommon;
 879         struct ar5416IniArray iniBB_RfGain;
 880         struct ar5416IniArray iniBank6;
 881         struct ar5416IniArray iniAddac;
 882         struct ar5416IniArray iniPcieSerdes;
 883         struct ar5416IniArray iniPcieSerdesLowPower;
 884         struct ar5416IniArray iniModesFastClock;
 885         struct ar5416IniArray iniAdditional;
 886         struct ar5416IniArray iniModesRxGain;
 887         struct ar5416IniArray ini_modes_rx_gain_bounds;
 888         struct ar5416IniArray iniModesTxGain;
 889         struct ar5416IniArray iniCckfirNormal;
 890         struct ar5416IniArray iniCckfirJapan2484;
 891         struct ar5416IniArray iniModes_9271_ANI_reg;
 892         struct ar5416IniArray ini_radio_post_sys2ant;
 893
 894         struct ar5416IniArray iniMac[ATH_INI_NUM_SPLIT];
 895         struct ar5416IniArray iniBB[ATH_INI_NUM_SPLIT];
 896         struct ar5416IniArray iniRadio[ATH_INI_NUM_SPLIT];
 897         struct ar5416IniArray iniSOC[ATH_INI_NUM_SPLIT];
 898
 899         u32 intr_gen_timer_trigger;
 900         u32 intr_gen_timer_thresh;
 901         struct ath_gen_timer_table hw_gen_timers;
 902
 903         struct ar9003_txs *ts_ring;
 904         u32 ts_paddr_start;
 905         u32 ts_paddr_end;
 906         u16 ts_tail;
 907         u16 ts_size;
 908
 909         u32 bb_watchdog_last_status;
 910         u32 bb_watchdog_timeout_ms; /* in ms, 0 to disable */
 911         u8 bb_hang_rx_ofdm; /* true if bb hang due to rx_ofdm */
 912
 913         unsigned int paprd_target_power;
 914         unsigned int paprd_training_power;
 915         unsigned int paprd_ratemask;
 916         unsigned int paprd_ratemask_ht40;
 917         bool paprd_table_write_done;
 918         u32 paprd_gain_table_entries[PAPRD_GAIN_TABLE_ENTRIES];
 919         u8 paprd_gain_table_index[PAPRD_GAIN_TABLE_ENTRIES];
 920         /*
 921          * Store the permanent value of Reg 0x4004in WARegVal
 922          * so we dont have to R/M/W. We should not be reading
 923          * this register when in sleep states.
 924          */
 925         u32 WARegVal;
 926
 927         /* Enterprise mode cap */
 928         u32 ent_mode;
 929
 930 #ifdef CONFIG_PM_SLEEP
 931         u32 wow_event_mask;
 932 #endif
 933         bool is_clk_25mhz;
 934         int (*get_mac_revision)(void);
 935         int (*external_reset)(void);
 936
 937         const struct firmware *eeprom_blob;
 938 };
 939
 940 struct ath_bus_ops {
 941         enum ath_bus_type ath_bus_type;
 942         void (*read_cachesize)(struct ath_common *common, int *csz);
 943         bool (*eeprom_read)(struct ath_common *common, u32 off, u16 *data);
 944         void (*bt_coex_prep)(struct ath_common *common);
 945         void (*aspm_init)(struct ath_common *common);
 946 };
 947
 948 static inline struct ath_common *ath9k_hw_common(struct ath_hw *ah)
 949 {
 950         return &ah->common;
 951 }
 952
 953 static inline struct ath_regulatory *ath9k_hw_regulatory(struct ath_hw *ah)
 954 {
 955         return &(ath9k_hw_common(ah)->regulatory);
 956 }
 957
 958 static inline struct ath_hw_private_ops *ath9k_hw_private_ops(struct ath_hw *ah)
 959 {
 960         return &ah->private_ops;
 961 }
 962
 963 static inline struct ath_hw_ops *ath9k_hw_ops(struct ath_hw *ah)
 964 {
 965         return &ah->ops;
 966 }
 967
 968 static inline u8 get_streams(int mask)
 969 {
 970         return !!(mask & BIT(0)) + !!(mask & BIT(1)) + !!(mask & BIT(2));
 971 }
 972
 973 /* Initialization, Detach, Reset */
 974 void ath9k_hw_deinit(struct ath_hw *ah);
 975 int ath9k_hw_init(struct ath_hw *ah);
 976 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
 977                    struct ath9k_hw_cal_data *caldata, bool fastcc);
 978 int ath9k_hw_fill_cap_info(struct ath_hw *ah);
 979 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan);
 980
 981 /* GPIO / RFKILL / Antennae */
 982 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio);
 983 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio);
 984 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
 985                          u32 ah_signal_type);
 986 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val);
 987 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna);
 988
 989 /* General Operation */
 990 void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
 991                           int hw_delay);
 992 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout);
 993 void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
 994                           int column, unsigned int *writecnt);
 995 u32 ath9k_hw_reverse_bits(u32 val, u32 n);
 996 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 997                            u8 phy, int kbps,
 998                            u32 frameLen, u16 rateix, bool shortPreamble);
 999 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
1000                                   struct ath9k_channel *chan,
1001                                   struct chan_centers *centers);
1002 u32 ath9k_hw_getrxfilter(struct ath_hw *ah);
1003 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits);
1004 bool ath9k_hw_phy_disable(struct ath_hw *ah);
1005 bool ath9k_hw_disable(struct ath_hw *ah);
1006 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test);
1007 void ath9k_hw_setopmode(struct ath_hw *ah);
1008 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1);
1009 void ath9k_hw_write_associd(struct ath_hw *ah);
1010 u32 ath9k_hw_gettsf32(struct ath_hw *ah);
1011 u64 ath9k_hw_gettsf64(struct ath_hw *ah);
1012 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64);
1013 void ath9k_hw_reset_tsf(struct ath_hw *ah);
1014 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set);
1015 void ath9k_hw_init_global_settings(struct ath_hw *ah);
1016 u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah);
1017 void ath9k_hw_set11nmac2040(struct ath_hw *ah);
1018 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period);
1019 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1020                                     const struct ath9k_beacon_state *bs);
1021 bool ath9k_hw_check_alive(struct ath_hw *ah);
1022
1023 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode);
1024
1025 #ifdef CONFIG_ATH9K_DEBUGFS
1026 void ath9k_debug_sync_cause(struct ath_common *common, u32 sync_cause);
1027 #else
1028 static inline void ath9k_debug_sync_cause(struct ath_common *common,
1029                                           u32 sync_cause) {}
1030 #endif
1031
1032 /* Generic hw timer primitives */
1033 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
1034                                           void (*trigger)(void *),
1035                                           void (*overflow)(void *),
1036                                           void *arg,
1037                                           u8 timer_index);
1038 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
1039                               struct ath_gen_timer *timer,
1040                               u32 timer_next,
1041                               u32 timer_period);
1042 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer);
1043
1044 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer);
1045 void ath_gen_timer_isr(struct ath_hw *hw);
1046
1047 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len);
1048
1049 /* PHY */
1050 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1051                                    u32 *coef_mantissa, u32 *coef_exponent);
1052 void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
1053                             bool test);
1054
1055 /*
1056  * Code Specific to AR5008, AR9001 or AR9002,
1057  * we stuff these here to avoid callbacks for AR9003.
1058  */
1059 int ar9002_hw_rf_claim(struct ath_hw *ah);
1060 void ar9002_hw_enable_async_fifo(struct ath_hw *ah);
1061
1062 /*
1063  * Code specific to AR9003, we stuff these here to avoid callbacks
1064  * for older families
1065  */
1066 void ar9003_hw_bb_watchdog_config(struct ath_hw *ah);
1067 void ar9003_hw_bb_watchdog_read(struct ath_hw *ah);
1068 void ar9003_hw_bb_watchdog_dbg_info(struct ath_hw *ah);
1069 void ar9003_hw_disable_phy_restart(struct ath_hw *ah);
1070 void ar9003_paprd_enable(struct ath_hw *ah, bool val);
1071 void ar9003_paprd_populate_single_table(struct ath_hw *ah,
1072                                         struct ath9k_hw_cal_data *caldata,
1073                                         int chain);
1074 int ar9003_paprd_create_curve(struct ath_hw *ah,
1075                               struct ath9k_hw_cal_data *caldata, int chain);
1076 void ar9003_paprd_setup_gain_table(struct ath_hw *ah, int chain);
1077 int ar9003_paprd_init_table(struct ath_hw *ah);
1078 bool ar9003_paprd_is_done(struct ath_hw *ah);
1079 bool ar9003_is_paprd_enabled(struct ath_hw *ah);
1080 void ar9003_hw_set_chain_masks(struct ath_hw *ah, u8 rx, u8 tx);
1081
1082 /* Hardware family op attach helpers */
1083 int ar5008_hw_attach_phy_ops(struct ath_hw *ah);
1084 void ar9002_hw_attach_phy_ops(struct ath_hw *ah);
1085 void ar9003_hw_attach_phy_ops(struct ath_hw *ah);
1086
1087 void ar9002_hw_attach_calib_ops(struct ath_hw *ah);
1088 void ar9003_hw_attach_calib_ops(struct ath_hw *ah);
1089
1090 int ar9002_hw_attach_ops(struct ath_hw *ah);
1091 void ar9003_hw_attach_ops(struct ath_hw *ah);
1092
1093 void ar9002_hw_load_ani_reg(struct ath_hw *ah, struct ath9k_channel *chan);
1094
1095 void ath9k_ani_reset(struct ath_hw *ah, bool is_scanning);
1096 void ath9k_hw_ani_monitor(struct ath_hw *ah, struct ath9k_channel *chan);
1097
1098 #ifdef CONFIG_ATH9K_BTCOEX_SUPPORT
1099 static inline bool ath9k_hw_btcoex_is_enabled(struct ath_hw *ah)
1100 {
1101         return ah->btcoex_hw.enabled;
1102 }
1103 static inline bool ath9k_hw_mci_is_enabled(struct ath_hw *ah)
1104 {
1105         return ah->common.btcoex_enabled &&
1106                (ah->caps.hw_caps & ATH9K_HW_CAP_MCI);
1107
1108 }
1109 void ath9k_hw_btcoex_enable(struct ath_hw *ah);
1110 static inline enum ath_btcoex_scheme
1111 ath9k_hw_get_btcoex_scheme(struct ath_hw *ah)
1112 {
1113         return ah->btcoex_hw.scheme;
1114 }
1115 #else
1116 static inline bool ath9k_hw_btcoex_is_enabled(struct ath_hw *ah)
1117 {
1118         return false;
1119 }
1120 static inline bool ath9k_hw_mci_is_enabled(struct ath_hw *ah)
1121 {
1122         return false;
1123 }
1124 static inline void ath9k_hw_btcoex_enable(struct ath_hw *ah)
1125 {
1126 }
1127 static inline enum ath_btcoex_scheme
1128 ath9k_hw_get_btcoex_scheme(struct ath_hw *ah)
1129 {
1130         return ATH_BTCOEX_CFG_NONE;
1131 }
1132 #endif /* CONFIG_ATH9K_BTCOEX_SUPPORT */
1133
1134
1135 #ifdef CONFIG_PM_SLEEP
1136 const char *ath9k_hw_wow_event_to_string(u32 wow_event);
1137 void ath9k_hw_wow_apply_pattern(struct ath_hw *ah, u8 *user_pattern,
1138                                 u8 *user_mask, int pattern_count,
1139                                 int pattern_len);
1140 u32 ath9k_hw_wow_wakeup(struct ath_hw *ah);
1141 void ath9k_hw_wow_enable(struct ath_hw *ah, u32 pattern_enable);
1142 #else
1143 static inline const char *ath9k_hw_wow_event_to_string(u32 wow_event)
1144 {
1145         return NULL;
1146 }
1147 static inline void ath9k_hw_wow_apply_pattern(struct ath_hw *ah,
1148                                               u8 *user_pattern,
1149                                               u8 *user_mask,
1150                                               int pattern_count,
1151                                               int pattern_len)
1152 {
1153 }
1154 static inline u32 ath9k_hw_wow_wakeup(struct ath_hw *ah)
1155 {
1156         return 0;
1157 }
1158 static inline void ath9k_hw_wow_enable(struct ath_hw *ah, u32 pattern_enable)
1159 {
1160 }
1161 #endif
1162
1163 #define ATH9K_CLOCK_RATE_CCK            22
1164 #define ATH9K_CLOCK_RATE_5GHZ_OFDM      40
1165 #define ATH9K_CLOCK_RATE_2GHZ_OFDM      44
1166 #define ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM 44
1167
1168 #endif