include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/pci.h>
  37 #include <linux/completion.h>
  38 #include <linux/radix-tree.h>
  39
  40 #include <linux/atomic.h>
  41
  42 #define MAX_MSIX_P_PORT         17
  43 #define MAX_MSIX                64
  44 #define MSIX_LEGACY_SZ          4
  45 #define MIN_MSIX_P_PORT         5
  46
  47 enum {
  48         MLX4_FLAG_MSI_X         = 1 << 0,
  49         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  50         MLX4_FLAG_MASTER        = 1 << 2,
  51         MLX4_FLAG_SLAVE         = 1 << 3,
  52         MLX4_FLAG_SRIOV         = 1 << 4,
  53 };
  54
  55 enum {
  56         MLX4_MAX_PORTS          = 2
  57 };
  58
  59 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  60  * These qkeys must not be allowed for general use. This is a 64k range,
  61  * and to test for violation, we use the mask (protect against future chg).
  62  */
  63 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  64 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  65
  66 enum {
  67         MLX4_BOARD_ID_LEN = 64
  68 };
  69
  70 enum {
  71         MLX4_MAX_NUM_PF         = 16,
  72         MLX4_MAX_NUM_VF         = 64,
  73         MLX4_MFUNC_MAX          = 80,
  74         MLX4_MAX_EQ_NUM         = 1024,
  75         MLX4_MFUNC_EQ_NUM       = 4,
  76         MLX4_MFUNC_MAX_EQES     = 8,
  77         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
  78 };
  79
  80 enum {
  81         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
  82         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
  83         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
  84         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
  85         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
  86         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
  87         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
  88         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
  89         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
  90         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
  91         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
  92         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
  93         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
  94         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
  95         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
  96         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
  97         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
  98         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
  99         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 100         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 101         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 102         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 103         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 104         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 105         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 106         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 107         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 108 };
 109
 110 enum {
 111         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 112         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 113         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2
 114 };
 115
 116 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 117
 118 enum {
 119         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 120         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 121         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 122         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 123         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 124 };
 125
 126 enum mlx4_event {
 127         MLX4_EVENT_TYPE_COMP               = 0x00,
 128         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 129         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 130         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 131         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 132         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 133         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 134         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 135         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 136         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 137         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 138         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 139         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 140         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 141         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 142         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 143         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 144         MLX4_EVENT_TYPE_CMD                = 0x0a,
 145         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 146         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 147         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 148         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 149         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 150         MLX4_EVENT_TYPE_NONE               = 0xff,
 151 };
 152
 153 enum {
 154         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 155         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 156 };
 157
 158 enum {
 159         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 160 };
 161
 162 enum {
 163         MLX4_PERM_LOCAL_READ    = 1 << 10,
 164         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 165         MLX4_PERM_REMOTE_READ   = 1 << 12,
 166         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 167         MLX4_PERM_ATOMIC        = 1 << 14
 168 };
 169
 170 enum {
 171         MLX4_OPCODE_NOP                 = 0x00,
 172         MLX4_OPCODE_SEND_INVAL          = 0x01,
 173         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 174         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 175         MLX4_OPCODE_SEND                = 0x0a,
 176         MLX4_OPCODE_SEND_IMM            = 0x0b,
 177         MLX4_OPCODE_LSO                 = 0x0e,
 178         MLX4_OPCODE_RDMA_READ           = 0x10,
 179         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 180         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 181         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 182         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 183         MLX4_OPCODE_BIND_MW             = 0x18,
 184         MLX4_OPCODE_FMR                 = 0x19,
 185         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 186         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 187
 188         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 189         MLX4_RECV_OPCODE_SEND           = 0x01,
 190         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 191         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 192
 193         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 194         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 195 };
 196
 197 enum {
 198         MLX4_STAT_RATE_OFFSET   = 5
 199 };
 200
 201 enum mlx4_protocol {
 202         MLX4_PROT_IB_IPV6 = 0,
 203         MLX4_PROT_ETH,
 204         MLX4_PROT_IB_IPV4,
 205         MLX4_PROT_FCOE
 206 };
 207
 208 enum {
 209         MLX4_MTT_FLAG_PRESENT           = 1
 210 };
 211
 212 enum mlx4_qp_region {
 213         MLX4_QP_REGION_FW = 0,
 214         MLX4_QP_REGION_ETH_ADDR,
 215         MLX4_QP_REGION_FC_ADDR,
 216         MLX4_QP_REGION_FC_EXCH,
 217         MLX4_NUM_QP_REGION
 218 };
 219
 220 enum mlx4_port_type {
 221         MLX4_PORT_TYPE_NONE     = 0,
 222         MLX4_PORT_TYPE_IB       = 1,
 223         MLX4_PORT_TYPE_ETH      = 2,
 224         MLX4_PORT_TYPE_AUTO     = 3
 225 };
 226
 227 enum mlx4_special_vlan_idx {
 228         MLX4_NO_VLAN_IDX        = 0,
 229         MLX4_VLAN_MISS_IDX,
 230         MLX4_VLAN_REGULAR
 231 };
 232
 233 enum mlx4_steer_type {
 234         MLX4_MC_STEER = 0,
 235         MLX4_UC_STEER,
 236         MLX4_NUM_STEERS
 237 };
 238
 239 enum {
 240         MLX4_NUM_FEXCH          = 64 * 1024,
 241 };
 242
 243 enum {
 244         MLX4_MAX_FAST_REG_PAGES = 511,
 245 };
 246
 247 enum {
 248         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 249         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 250         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 251 };
 252
 253 /* Port mgmt change event handling */
 254 enum {
 255         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 256         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 257         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 258         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 259         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 260 };
 261
 262 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 263                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 264
 265 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 266 {
 267         return (major << 32) | (minor << 16) | subminor;
 268 }
 269
 270 struct mlx4_phys_caps {
 271         u32                     num_phys_eqs;
 272 };
 273
 274 struct mlx4_caps {
 275         u64                     fw_ver;
 276         u32                     function;
 277         int                     num_ports;
 278         int                     vl_cap[MLX4_MAX_PORTS + 1];
 279         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 280         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 281         u64                     def_mac[MLX4_MAX_PORTS + 1];
 282         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 283         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 284         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 285         int                     trans_type[MLX4_MAX_PORTS + 1];
 286         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 287         int                     wavelength[MLX4_MAX_PORTS + 1];
 288         u64                     trans_code[MLX4_MAX_PORTS + 1];
 289         int                     local_ca_ack_delay;
 290         int                     num_uars;
 291         u32                     uar_page_size;
 292         int                     bf_reg_size;
 293         int                     bf_regs_per_page;
 294         int                     max_sq_sg;
 295         int                     max_rq_sg;
 296         int                     num_qps;
 297         int                     max_wqes;
 298         int                     max_sq_desc_sz;
 299         int                     max_rq_desc_sz;
 300         int                     max_qp_init_rdma;
 301         int                     max_qp_dest_rdma;
 302         int                     sqp_start;
 303         u32                     base_sqpn;
 304         u32                     base_tunnel_sqpn;
 305         int                     num_srqs;
 306         int                     max_srq_wqes;
 307         int                     max_srq_sge;
 308         int                     reserved_srqs;
 309         int                     num_cqs;
 310         int                     max_cqes;
 311         int                     reserved_cqs;
 312         int                     num_eqs;
 313         int                     reserved_eqs;
 314         int                     num_comp_vectors;
 315         int                     comp_pool;
 316         int                     num_mpts;
 317         int                     max_fmr_maps;
 318         int                     num_mtts;
 319         int                     fmr_reserved_mtts;
 320         int                     reserved_mtts;
 321         int                     reserved_mrws;
 322         int                     reserved_uars;
 323         int                     num_mgms;
 324         int                     num_amgms;
 325         int                     reserved_mcgs;
 326         int                     num_qp_per_mgm;
 327         int                     num_pds;
 328         int                     reserved_pds;
 329         int                     max_xrcds;
 330         int                     reserved_xrcds;
 331         int                     mtt_entry_sz;
 332         u32                     max_msg_sz;
 333         u32                     page_size_cap;
 334         u64                     flags;
 335         u64                     flags2;
 336         u32                     bmme_flags;
 337         u32                     reserved_lkey;
 338         u16                     stat_rate_support;
 339         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 340         int                     max_gso_sz;
 341         int                     max_rss_tbl_sz;
 342         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 343         int                     reserved_qps;
 344         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 345         int                     log_num_macs;
 346         int                     log_num_vlans;
 347         int                     log_num_prios;
 348         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 349         u8                      supported_type[MLX4_MAX_PORTS + 1];
 350         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 351         u8                      default_sense[MLX4_MAX_PORTS + 1];
 352         u32                     port_mask[MLX4_MAX_PORTS + 1];
 353         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 354         u32                     max_counters;
 355         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 356 };
 357
 358 struct mlx4_buf_list {
 359         void                   *buf;
 360         dma_addr_t              map;
 361 };
 362
 363 struct mlx4_buf {
 364         struct mlx4_buf_list    direct;
 365         struct mlx4_buf_list   *page_list;
 366         int                     nbufs;
 367         int                     npages;
 368         int                     page_shift;
 369 };
 370
 371 struct mlx4_mtt {
 372         u32                     offset;
 373         int                     order;
 374         int                     page_shift;
 375 };
 376
 377 enum {
 378         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 379 };
 380
 381 struct mlx4_db_pgdir {
 382         struct list_head        list;
 383         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 384         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 385         unsigned long          *bits[2];
 386         __be32                 *db_page;
 387         dma_addr_t              db_dma;
 388 };
 389
 390 struct mlx4_ib_user_db_page;
 391
 392 struct mlx4_db {
 393         __be32                  *db;
 394         union {
 395                 struct mlx4_db_pgdir            *pgdir;
 396                 struct mlx4_ib_user_db_page     *user_page;
 397         }                       u;
 398         dma_addr_t              dma;
 399         int                     index;
 400         int                     order;
 401 };
 402
 403 struct mlx4_hwq_resources {
 404         struct mlx4_db          db;
 405         struct mlx4_mtt         mtt;
 406         struct mlx4_buf         buf;
 407 };
 408
 409 struct mlx4_mr {
 410         struct mlx4_mtt         mtt;
 411         u64                     iova;
 412         u64                     size;
 413         u32                     key;
 414         u32                     pd;
 415         u32                     access;
 416         int                     enabled;
 417 };
 418
 419 struct mlx4_fmr {
 420         struct mlx4_mr          mr;
 421         struct mlx4_mpt_entry  *mpt;
 422         __be64                 *mtts;
 423         dma_addr_t              dma_handle;
 424         int                     max_pages;
 425         int                     max_maps;
 426         int                     maps;
 427         u8                      page_shift;
 428 };
 429
 430 struct mlx4_uar {
 431         unsigned long           pfn;
 432         int                     index;
 433         struct list_head        bf_list;
 434         unsigned                free_bf_bmap;
 435         void __iomem           *map;
 436         void __iomem           *bf_map;
 437 };
 438
 439 struct mlx4_bf {
 440         unsigned long           offset;
 441         int                     buf_size;
 442         struct mlx4_uar        *uar;
 443         void __iomem           *reg;
 444 };
 445
 446 struct mlx4_cq {
 447         void (*comp)            (struct mlx4_cq *);
 448         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 449
 450         struct mlx4_uar        *uar;
 451
 452         u32                     cons_index;
 453
 454         __be32                 *set_ci_db;
 455         __be32                 *arm_db;
 456         int                     arm_sn;
 457
 458         int                     cqn;
 459         unsigned                vector;
 460
 461         atomic_t                refcount;
 462         struct completion       free;
 463 };
 464
 465 struct mlx4_qp {
 466         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 467
 468         int                     qpn;
 469
 470         atomic_t                refcount;
 471         struct completion       free;
 472 };
 473
 474 struct mlx4_srq {
 475         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 476
 477         int                     srqn;
 478         int                     max;
 479         int                     max_gs;
 480         int                     wqe_shift;
 481
 482         atomic_t                refcount;
 483         struct completion       free;
 484 };
 485
 486 struct mlx4_av {
 487         __be32                  port_pd;
 488         u8                      reserved1;
 489         u8                      g_slid;
 490         __be16                  dlid;
 491         u8                      reserved2;
 492         u8                      gid_index;
 493         u8                      stat_rate;
 494         u8                      hop_limit;
 495         __be32                  sl_tclass_flowlabel;
 496         u8                      dgid[16];
 497 };
 498
 499 struct mlx4_eth_av {
 500         __be32          port_pd;
 501         u8              reserved1;
 502         u8              smac_idx;
 503         u16             reserved2;
 504         u8              reserved3;
 505         u8              gid_index;
 506         u8              stat_rate;
 507         u8              hop_limit;
 508         __be32          sl_tclass_flowlabel;
 509         u8              dgid[16];
 510         u32             reserved4[2];
 511         __be16          vlan;
 512         u8              mac[6];
 513 };
 514
 515 union mlx4_ext_av {
 516         struct mlx4_av          ib;
 517         struct mlx4_eth_av      eth;
 518 };
 519
 520 struct mlx4_counter {
 521         u8      reserved1[3];
 522         u8      counter_mode;
 523         __be32  num_ifc;
 524         u32     reserved2[2];
 525         __be64  rx_frames;
 526         __be64  rx_bytes;
 527         __be64  tx_frames;
 528         __be64  tx_bytes;
 529 };
 530
 531 struct mlx4_dev {
 532         struct pci_dev         *pdev;
 533         unsigned long           flags;
 534         unsigned long           num_slaves;
 535         struct mlx4_caps        caps;
 536         struct mlx4_phys_caps   phys_caps;
 537         struct radix_tree_root  qp_table_tree;
 538         u8                      rev_id;
 539         char                    board_id[MLX4_BOARD_ID_LEN];
 540         int                     num_vfs;
 541 };
 542
 543 struct mlx4_eqe {
 544         u8                      reserved1;
 545         u8                      type;
 546         u8                      reserved2;
 547         u8                      subtype;
 548         union {
 549                 u32             raw[6];
 550                 struct {
 551                         __be32  cqn;
 552                 } __packed comp;
 553                 struct {
 554                         u16     reserved1;
 555                         __be16  token;
 556                         u32     reserved2;
 557                         u8      reserved3[3];
 558                         u8      status;
 559                         __be64  out_param;
 560                 } __packed cmd;
 561                 struct {
 562                         __be32  qpn;
 563                 } __packed qp;
 564                 struct {
 565                         __be32  srqn;
 566                 } __packed srq;
 567                 struct {
 568                         __be32  cqn;
 569                         u32     reserved1;
 570                         u8      reserved2[3];
 571                         u8      syndrome;
 572                 } __packed cq_err;
 573                 struct {
 574                         u32     reserved1[2];
 575                         __be32  port;
 576                 } __packed port_change;
 577                 struct {
 578                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 579                         u32 reserved;
 580                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 581                 } __packed comm_channel_arm;
 582                 struct {
 583                         u8      port;
 584                         u8      reserved[3];
 585                         __be64  mac;
 586                 } __packed mac_update;
 587                 struct {
 588                         __be32  slave_id;
 589                 } __packed flr_event;
 590                 struct {
 591                         __be16  current_temperature;
 592                         __be16  warning_threshold;
 593                 } __packed warming;
 594                 struct {
 595                         u8 reserved[3];
 596                         u8 port;
 597                         union {
 598                                 struct {
 599                                         __be16 mstr_sm_lid;
 600                                         __be16 port_lid;
 601                                         __be32 changed_attr;
 602                                         u8 reserved[3];
 603                                         u8 mstr_sm_sl;
 604                                         __be64 gid_prefix;
 605                                 } __packed port_info;
 606                                 struct {
 607                                         __be32 block_ptr;
 608                                         __be32 tbl_entries_mask;
 609                                 } __packed tbl_change_info;
 610                         } params;
 611                 } __packed port_mgmt_change;
 612         }                       event;
 613         u8                      slave_id;
 614         u8                      reserved3[2];
 615         u8                      owner;
 616 } __packed;
 617
 618 struct mlx4_init_port_param {
 619         int                     set_guid0;
 620         int                     set_node_guid;
 621         int                     set_si_guid;
 622         u16                     mtu;
 623         int                     port_width_cap;
 624         u16                     vl_cap;
 625         u16                     max_gid;
 626         u16                     max_pkey;
 627         u64                     guid0;
 628         u64                     node_guid;
 629         u64                     si_guid;
 630 };
 631
 632 #define mlx4_foreach_port(port, dev, type)                              \
 633         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 634                 if ((type) == (dev)->caps.port_mask[(port)])
 635
 636 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 637         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 638                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 639                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 640
 641 #define MLX4_INVALID_SLAVE_ID   0xFF
 642
 643 void handle_port_mgmt_change_event(struct work_struct *work);
 644
 645 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 646 {
 647         return dev->caps.function;
 648 }
 649
 650 static inline int mlx4_is_master(struct mlx4_dev *dev)
 651 {
 652         return dev->flags & MLX4_FLAG_MASTER;
 653 }
 654
 655 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 656 {
 657         return (qpn < dev->caps.sqp_start + 8);
 658 }
 659
 660 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 661 {
 662         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 663 }
 664
 665 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 666 {
 667         return dev->flags & MLX4_FLAG_SLAVE;
 668 }
 669
 670 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 671                    struct mlx4_buf *buf);
 672 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 673 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 674 {
 675         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 676                 return buf->direct.buf + offset;
 677         else
 678                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 679                         (offset & (PAGE_SIZE - 1));
 680 }
 681
 682 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 683 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 684 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 685 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 686
 687 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 688 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 689 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf);
 690 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 691
 692 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 693                   struct mlx4_mtt *mtt);
 694 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 695 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 696
 697 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 698                   int npages, int page_shift, struct mlx4_mr *mr);
 699 void mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 700 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 701 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 702                    int start_index, int npages, u64 *page_list);
 703 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 704                        struct mlx4_buf *buf);
 705
 706 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order);
 707 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 708
 709 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 710                        int size, int max_direct);
 711 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 712                        int size);
 713
 714 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 715                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 716                   unsigned vector, int collapsed);
 717 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 718
 719 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align, int *base);
 720 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 721
 722 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp);
 723 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 724
 725 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 726                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 727 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 728 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 729 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 730
 731 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 732 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 733
 734 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 735                         int block_mcast_loopback, enum mlx4_protocol prot);
 736 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 737                         enum mlx4_protocol prot);
 738 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 739                           int block_mcast_loopback, enum mlx4_protocol protocol);
 740 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 741                           enum mlx4_protocol protocol);
 742 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
 743 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
 744 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
 745 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
 746 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
 747
 748 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
 749 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
 750 int mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
 751 int mlx4_get_eth_qp(struct mlx4_dev *dev, u8 port, u64 mac, int *qpn);
 752 void mlx4_put_eth_qp(struct mlx4_dev *dev, u8 port, u64 mac, int qpn);
 753 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
 754 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
 755                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
 756 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
 757                            u8 promisc);
 758 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
 759 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
 760                 u8 *pg, u16 *ratelimit);
 761 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
 762 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
 763 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, int index);
 764
 765 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
 766                       int npages, u64 iova, u32 *lkey, u32 *rkey);
 767 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
 768                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
 769 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
 770 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
 771                     u32 *lkey, u32 *rkey);
 772 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
 773 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
 774 int mlx4_test_interrupts(struct mlx4_dev *dev);
 775 int mlx4_assign_eq(struct mlx4_dev *dev, char* name , int* vector);
 776 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
 777
 778 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
 779 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
 780
 781 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
 782 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
 783
 784 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
 785
 786 #endif /* MLX4_DEVICE_H */